【課題】３つ以上の状態から選択されたいずれか１つの状態に当該メモリセルをプログラムする相変化メモリの提供。
【解決手段】書き込み回路１０２は、ターゲットメモリセル１０６ａ〜１０６ｄ内の相変化材料をリセットする。リセット動作は、ターゲットメモリセルの相変化材料を、その融点を超えて加熱し、そして急速に冷却することによって、アモルファス状態を達成する。このアモルファス状態は、各メモリセル１０６ａ〜１０６ｄの３つ以上の状態の１つであり、最も抵抗状態が高い。書き込み回路１０２は、アモルファス状態から、３つ以上の状態の中から選択されたいずれか１つの状態をターゲットメモリセルにプログラムする。書き込み回路１０２は、ターゲットメモリセルへ信号を供給して相変化材料の一部を結晶化し、これによってターゲットメモリセルの抵抗値を下げる。 （もっと読む）

【課題】メモリセルへのアクセスのために、ユニポーラメモリ素子をビット線に選択的かつ電気的に結合するように構成されたトリガ部品を提供する。
【解決手段】トリガ部品２４は、ワード線２６に結合されたサイリスタを含んでいる。サイリスタは、パルスがワード線２６を介して印加されたときに、ユニポーラメモリ素子２１をビット線２２に結合するように構成される。トリガ部品２４は、メモリセル２１のアクセス期間中にワード線２６が高電圧に維持されることを必要としない。 （もっと読む）

【課題】物理的寸法を微細化するとともに、３値以上の多値を記憶できるようにすることによって、相変化材料からなる抵抗メモリを高密度化する。
【解決手段】メモリは、第１のバイポーラトランジスタと、第１のビット線と、上記第１のバイポーラトランジスタのコレクタと上記第１のビット線との間に結合されている第１の抵抗メモリ素子とを備えている。上記メモリは、第２のビット線と、上記第１のバイポーラトランジスタのエミッタと上記第２のビット線との間に結合されている第２の抵抗メモリ素子と、上記第１のバイポーラトランジスタのベースに結合されているワード線とを備えている。 （もっと読む）

【課題】エッチング処理の不均一により、層変化メモリのピラーセルが構造的に不安定となる状況を制御可能にするピラー相変化メモリセルを提供する。
【解決手段】メモリセルは、第１の電極２０６、記憶場所２０４、および第２の電極２０６を有している。当該記憶場所は、相変化材料を含んでおり、また、上記第１の電極と接触している。上記記憶場所は、第１の断面幅を有している。上記第２の電極は、上記記憶場所と接触しており、また、上記第１の断面幅よりも大きい第２の断面幅を有している。上記第１の電極、上記記憶場所、および上記第２の電極は、ピラー相変化メモリセルを形成している。 （もっと読む）

【課題】２種以上の抵抗状態を示す相変化メモリのマルチビットメモリセルのアクセス時間を短縮する。
【解決手段】マルチビット抵抗メモリセル１１２と、マルチビット抵抗メモリセル内に記憶されたデータが反転されているかを記憶するためのシングルビット抵抗メモリセルである反転データインジケータ１１４を含む。マルチビット抵抗メモリセルは、抵抗状態の低い方の半分と高い方の半分とを含み、高い方の半分に記憶される予定のデータを反転させることによって、抵抗状態の低い方の半分にデータを記憶する。 （もっと読む）

【課題】メモリセルをプログラムするための所要電力を低減すると共に、メモリセルをプログラムするために用いられる回路の寸法、コストおよび動作コストの低減をはかったスピングラスメモリセルを提供する。
【解決手段】スピングラスメモリセル２００ａは、第１電極２０２、第２電極２０６、および、スピングラス材料２０４を含み、上記スピングラス材料は、上記第１電極と上記第２電極との間に結合されている。 （もっと読む）

【課題】相変化メモリセルにおけるデータ保持安定化のためのリフレッシュ技術を提供する。
【解決手段】メモリは、各相変化メモリセルのアレイと、第１回路とを含む。上記第１回路は、リフレッシュ動作のための要求に対応して、上記アレイ内の非結晶状態にプログラムされた各相変化メモリセルの各メモリセルのみをリフレッシュするためのものである。 （もっと読む）

【課題】相変化抵抗メモリに記憶されるコンフィギュレーションデータのデータ保持時間が、後工程における高温により短縮するのを防ぐための方法を提供する。
【解決手段】後工程の高温によるデータ保持特性への影響をなくすために、後工程前、または後工程中に抵抗メモリを冷却する冷却システムを設ける。また、後工程後にコンフィギュレーションデータを抵抗メモリから読み出すとともに、該データを該抵抗メモリに書き込みなおす。 （もっと読む）

【課題】小型の読み出し／書込み回路の構成を提供し、これによって面積、および従来のアレイアーキテクチャにおいて用いられている読み出しおよび書込み回路に対する複雑性を低減する。
【解決手段】各行と各列とにて組織化された、抵抗メモリセルのアレイ部を含むメモリ装置に関するものであり、上記各行は各ワード線に対応し、上記各列は各ビット線に対応する。上記装置は、上記アレイ部における各ビット線のそれぞれにつながって、上記各ビット線のそれぞれにつながっている抵抗メモリセルから読み出し、または抵抗メモリセルに書き込みを行うように形成されている読み出し／書き込み複合回路をさらに含む。 （もっと読む）

【課題】相変化メモリの書込み時のピーク電力消費を制限する。
【解決手段】複数の抵抗メモリセルと、パルス発生器と、回路とを備えたメモリを提供する。上記各抵抗メモリセルは、少なくとも２つの各状態にプログラム可能である。上記パルス発生器は、上記複数の抵抗メモリセルをプログラムするために、書き込みパルスを供給する。上記回路は、上記複数の抵抗メモリセルをプログラムするために、第１の電流を受け取り、当該第１の電流を制限し、また、蓄積電荷を第２の電流として上記パルス発生器に供給する。 （もっと読む）