【課題】処理速度の低下を防止でき、要求されるパフォーマンスでのタスク実行を行うことが可能で、状況に応じた的確なリフレッシュ動作を実現することが可能なメモリ装置、メモリ制御方法、およびプログラムを提供する。
【解決手段】メモリ装置２０は、ブロック単位にデータの消去が行われ、このブロックに対するデータの書き込みおよび読み出しが行われる不揮発性メモリ２３と、不揮発性メモリのアクセス動作を制御し、不揮発性メモリのデータ変化状態のレベルを監視して不揮発性メモリのリフレッシュ動作を制御する制御部２１と、を有し、制御部２１は、タスクを優先度に応じて処理し、前記リフレッシュ動作を低優先度タスクとして処理する。 （もっと読む）

【課題】３値メモリセルを読み出す際、参照電位が異なる２つのセンスアンプを同時に用いて高速な読み出し動作と集積度の向上を実現可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、３つの異なる状態を保持可能な複数の３値メモリセル１０と、選択された３値メモリセル１０の電荷状態に応じて読み出される３値の電位を第１の参照電位Ｖｒ１との比較に基づき増幅する第１のセンスアンプ２０と、選択された３値メモリセル１０の電荷状態に応じて読み出される３値の電位を第２の参照電位Ｖｒ２との比較に基づいて増幅する第２のセンスアンプ２１とを備えている。読み出される３値の電位には、高位、中位、低位の各電位が含まれ、第１の参照電位Ｖｒ１は低位と中位の各電位の間に設定され、第２の参照電位Ｖｒ２は高位と中位の各電位の間に設定される。 （もっと読む）

【課題】電気的に書換え可能な不揮発性のメモリセルにおけるリテンション性能を向上させる。
【解決手段】閾値電圧の相違によって２値データを保持し且つ保持する２値データの相違によってリテンション特性が相違される夫々電気的に書換え可能な第１記憶素子(ＭＣ１)と第２記憶素子(ＭＣ２)とを１ビットのツインセルとして複数個備えたメモリアレイ(１９)と、読出し選択されたツインセルの第１記憶素子と第２記憶素子から出力される相補データを差動増幅してツインセルの記憶情報を判定する読出し回路(ＳＡ)を供える。メモリセルの特性として２値データの相違によってリテンション特性が相違されるが、ツインセルを構成する２個のメモリセルに異なるデータを保持させるので、一方のメモリセルのリテンション性能が劣化しても、２個のメモリセルが保持するデータの相違は維持され、その差を差動増幅することによって正規の記憶情報を取得できる。 （もっと読む）

【課題】フォトクロミック化合物を利用した有機半導体メモリにおいて、情報の記録、再生、消去の全ての処理を電気的に行うことのできる有機半導体メモリを提供する。
【解決手段】記録層と、ソース電極と、ゲート電極と、ドレイン電極とを有する有機半導体メモリであって、前記記録層が、フォトクロミック化合物であるジアリールエテン誘導体を含有するものであることを特徴とする有機半導体メモリとする。 （もっと読む）

【課題】メモリセルの高集積化を損なわず、ＦＮトンネル電流を利用して電荷蓄積層への電荷の注入を行うことができるNOR型不揮発性半導体メモリを提供する。
【解決手段】半導体基板上に島状半導体層が形成され、島状半導体層は、その上部に形成されたドレイン拡散層と、その下部に形成されたソース拡散層と、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートを有する不揮発性半導体メモリセルを行列状に配列し、ドレイン拡散層に接続されたビット線を列方向に配線し、制御ゲート線を行方向に配線し、ソース拡散層に接続されたソース線を列方向に配線することを特徴とする不揮発性半導体メモリにより、上記課題を解決する。 （もっと読む）

メモリ（１２）は、複数のメモリセル（１２）と、複数のメモリセルの少なくとも１つに接続されたセンスアンプ（１８）と、温度依存性電流を生成するための複数の選択可能な温度依存性電流源（５２〜６２）を備える温度依存性電流発生器（２６）と、温度非依存性電流を生成するための複数の選択可能な温度非依存性電流源（７０，７２，７４）を備える温度非依存性電流発生器（２８）と、センスアンプ（１８）によって使用される基準電流を生成するために、温度依存性電流発生器（２６）及び温度非依存性電流発生器（２８）に接続され、温度依存性電流及び温度非依存性電流を合成するための加算器（３０）とを備える。基準電流の温度係数は、複数のメモリセルの少なくとも１つのメモリセル電流の温度係数とほぼ同じである。
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【課題】機能異常のビット線とセンス増幅器の間を開路にして、不揮発性メモリアレイのテスト工程を簡便化し得る新規の不揮発性メモリアレイ構造を提供する。
【解決手段】Ｎ本のビット線と、Ｍ本第１ワード線と、Ｍ×Ｎ個の第１記憶セルと、第２ワード線と、Ｎ個の第２記憶セルと、センス増幅器と、Ｎ個の第１トランジスタと、Ｎ個の第２トランジスタと、エネイブル線と、を包含する。その中で、ＭとＮは自然数であって、第２記憶セルと、第１トランジスタは、対応するビット線とセンス増幅器の間が開路であるか否かを制御し、第２トランジスタとエネイブル線とは、不揮発性メモリアレイのテスト結果を書き込む。 （もっと読む）

【課題】半導体集積回路上にメモリ、ロジック、アナログ等を混載し、他と異なる電源をメモリで使用する場合は電源配線を分けねばならず、それぞれの回路ブロックが半導体チップ上の任意の位置に分散して配置されているため、電源配線も分散して配置しなければならず、電源配線の低抵抗化が困難であった。
【解決手段】半導体集積回路上に、メモリマクロを群を成して配置したメモリブロックとして集中的に配置し、その近傍に外部からメモリ電源を供給するメモリ電源端子を配置し、メモリ電源端子からメモリブロックまでのメモリ電源配線を集中的にメモリブロック上に配置する。
これにより、メモリマクロに必要とされるメモリ電源配線領域を削減できるとともに、メモリ電源配線を低抵抗で配線することが可能となり、メモリマクロの安定動作を実現できる。 （もっと読む）

【課題】本発明は、冗長領域から冗長データを読み出すための専用回路等を必要とせず、またメモリアレイ領域において、自由に冗長領域の構成配置を変化させることができる半導体記憶装置を提供する。
【解決手段】本発明に係わる半導体記憶装置１００が備えるメモリアレイ１０は、次のようなアレイ構成である。当該メモリアレイ１０は、所定のページ単位で構成されており、ユーザデータが記憶されるユーザ領域１と、同じ所定のページ単位で構成されており、冗長データが記憶される冗長領域２とを備えている。さらに、メモリアレイ内の領域をユーザ領域１としても冗長領域２としても使用できる。 （もっと読む）

【課題】より小型化（薄型化）および高速化を達成することが可能な異なる種類のメモリを含む半導体メモリ装置を提供する。
【解決手段】この半導体メモリ装置は、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置された記憶手段とを有するメモリセルを含む第１メモリと、第１メモリとは種類の異なる第２メモリとを備え、第１メモリと第２メモリとは、同一の半導体基板上に積層して形成されており、ビット線は、主ビット線と、主ビット線に接続され、メモリセルアレイ毎に配置された補助ビット線とを含み、記憶手段は、補助ビット線とワード線との間に配置されており、主ビット線と、補助ビット線とは、同じ方向に延び、かつ、平面的に見て互いに重なるように配置されている。 （もっと読む）

【課題】メモリ素子の情報を正常に読み出すことができる記憶媒体再生装置を提供すること。
【解決手段】電荷を保持可能な記憶素子であって、最小または最大の値を固定値とした３つの閾値に対する電荷量の大小で定まる４つの範囲に対し、隣接する符号間のハミング距離が１となるように関連付けられた２ビットの符号を表すための記憶素子を、複数備える記憶部１１０と、各記憶素子に対応する前記３つの閾値を用いて、各記憶素子が保持する電荷量により各２ビットの符号を読み出す比較部１０４と、読み出された各２ビットの符号の列に対し、１ビットごとに誤りが存在するか否かを検出する誤り検出部１０６と、あるビットに誤りが検出された場合に、誤りが検出されたビットに対応する閾値であって固定値以外の閾値を、正しいビットになるように変更する閾値生成部１０７と、を備えた。 （もっと読む）

【課題】不要なアクティブ内部電源電圧発生回路の電流消耗を減少させることができるマルチチップ半導体メモリ装置を提供する。
【解決手段】電流消耗を減少させる内部電源電圧発生回路を有するマルチチップ半導体メモリ装置であって、それぞれが独立的に外部電源電圧を内部電源電圧に変換するアクティブ内部電源電圧発生回路を含み、所定のチップイネーブル信号を共有する複数のメモリチップを備える。前記複数のメモリチップのいずれか一つのメモリチップが所定のアクティブ区間にある間、他のメモリチップの前記アクティブ電圧変換回路はディスエーブルされる。本発明のマルチチップ半導体メモリ装置によれば、内蔵される全てのメモリチップのアクティブ内部電源電圧発生回路がイネーブルされる従来技術に比べ、消耗電力がめっきり減少する。 （もっと読む）

【課題】マルチチップパッケージ(MCP) 構造の半導体記憶装置において、任意の単独のメモリチップに対する書き込み／消去に際してより高速に書き込み／消去を行う。
【解決手段】メモリセルアレイに書き込み／消去用の昇圧電源を供給するための昇圧回路を搭載したNOR型フラッシュメモリのチップを複数積み重ねて組み立てられたMCP構造の半導体記憶装置において、各チップにそれぞれ搭載され、任意の単独のチップが選択されてメモリセルアレイの書き込み／消去が行われる時に、非選択状態の所望数のチップの昇圧回路１１，１２，１３を動作させ、当該昇圧回路から発生する昇圧電位を選択状態のチップの昇圧電源と同時に使用するように制御する昇圧電位制御回路１３，１４，１５を具備する （もっと読む）

【課題】電源電圧のレベルが低くなっても高電圧を安定的に発生可能とする。
【解決手段】高電圧レベル検出器と、制御信号発生器と、高電圧発生器とを備える。高電圧発生器は、第１ポンピング部及び第２ポンピング部を有する。第１ポンピング部は、第１及び第２キャパシタを含み、第１ポンピング制御信号に応答して第１及び第２キャパシタを直列に接続して第１出力ノードをポンピングし、第１出力ノードと第２出力ノードとの間で電荷共有動作を実行させる。第２ポンピング部は、第３及び第４キャパシタを含み、第２ポンピング制御信号に応答して第３及び第４キャパシタを直列に接続して第２出力ノードをポンピングし、第２出力ノードと高電圧発生端子との間で電荷共有動作を実行させる。高電圧発生器はプリチャージ制御信号に応答して第１、第２、第３、及び第４キャパシタを第１プリチャージ電圧レベルと第２プリチャージ電圧レベルとの間に接続する。 （もっと読む）

【課題】集積されたＤＲＡＭ−ＮＶＲＡＭメモリセルを提供する。
【解決手段】集積されたＤＲＡＭ−ＮＶＲＡＭ（１７０、１７１）すなわち多値メモリセルは、共有される縦型ゲート（１２０）と浮遊プレート（１１５、１１６）を有するデバイスを含む縦型ＤＲＡＭデバイスで構成される。浮遊プレート（１１５、１１６）デバイスは、２つの機能の間の柱状部にある共有された浮遊ボディによって、セルのＤＲＡＭ部（１０４、１３０、１０１、１０５、１３１）の電荷記憶特性を高める。このメモリセルは、柱状部を構成するトレンチを有する基板（１００）に形成される。セルのＤＲＡＭ部（１０４、１３０、１０１、１０５、１３１、１０３）を制御するために、柱状部の一方の側面の縦型ワード線／ゲート（１３１、１３０）が用いられる。柱状部の他方の側面の縦型捕獲層（１１５、１１６）は、浮遊プレートデバイスの一部として、１以上の電荷を記憶し、またＤＲＡＭと浮遊プレートデバイスとの間の浮遊ボディを通じてＤＲＡＭ機能の特性を高める。縦型ＮＶＲＡＭワード線／制御ゲート（１２０）は、捕獲層に沿って形成され、近傍の浮遊プレートデバイス（１１５、１１６）に共有される。 （もっと読む）

多数の読み書き回路で多数のメモリセルに並列に読み書きできる不揮発性メモリデバイスは、多数の読み書き回路における冗長性を最小に減少させるアーキテクチャを有する。多数の読み書き回路はコンポーネントの類似するスタックのバンクに編成される。１つの態様では、コンポーネントの各スタックは、並列使用を必要としないそれら自身に共通のサブコンポーネントを因数分解して、それらを共通コンポーネントとしてシリアルに共有する個々のコンポーネントを有する。他の態様は、種々のコンポーネント間のシリアルバス通信と、多数の読み書き回路に関連するコンパクトなＩ／Ｏイネーブルされるデータラッチと、メモリセルの連続的な行またはそのセグメントの読み出しおよびプログラミングを可能にするアーキテクチャとを含む。種々の態様が結合されて高性能、高精度および高いコンパクト性を達成する。
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本発明は、回路のための不揮発性メモリ装置を制御するための装置に関するものである。この装置は、基板に結合された微小機械素子を備えている。この微小機械素子は、基板の上に配置された偏向手段に対応して、１つの安定した状態又は複数の安定した状態の間で微小機械素子の移動を制御する。さらに、本発明は、不揮発性メモリ装置を制御するための方法に関するものでもある。この方法は、１つの安定した状態又は複数の安定した状態の間で微小機械素子を移動させるための偏向手段に対して、１つ又は複数の信号を印加する過程を含んでいる。本発明の有効性を高めるために、さらに不揮発性メモリ装置で用いるための短絡回路が設けられている。
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改善した、サイリスタに基づくメモリセルを提供する。一例では、シリコン‐オン‐インシュレータ（ＳＯＩ）技術を用いて、セル（１０）をフローティング基板内に形成する。セルには、第２ワードラインによりゲート駆動されるとともに完全にフローティング基板内に形成されたラテラルサイリスタ（２０）を有するのが好ましい。このサイリスタのカソードは、アクセストランジスタ（１８）のソースをも有し、このアクセストランジスタのドレインは装置のビットラインに接続されており、このアクセストランジスタは第１ワードライン（１４）によりゲート駆動される。フローティング基板内にはトラッピング層が形成され、セルに書き込みを行う場合、パルスを加えて、論理状態“１”に対し正孔をトラッピング層にトラッピングさせ、論理状態“０”に対し電子をトラッピング層にトラッピングさせる。トラッピング層に電荷をトラッピングさせることにより、記憶されたデータ状態に追加の余裕度を加え、これらデータ状態の劣化を回避し、セルを不揮発性とする。
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