【課題】高メモリ密度、低電力消費、及び高信頼性を達成可能なＮＡＮＤ型多値メモリセルを提供する。
【解決手段】ＮＡＮＤ型多値メモリセルは、２つのドレイン／ソース領域を基板に有する。２つのドレイン／ソース領域の間における基板の上方には、酸化物−窒化物−酸化物構造体が形成される。このうち窒化物層は、電荷を非対称に捕獲する層として機能する。酸化物−窒化物−酸化物構造体の上方には、制御ゲートが配置される。ドレイン／ソース領域に非対称のバイアスをかけることで、ドレイン／ソース領域に高い電圧が生じ、これによってドレイン／ソース領域の略近傍における電荷捕獲層にＧＩＤＬ（ゲートに起因するドレインでの電流漏れ）正孔注入処理を行い、正孔を非対称な分布で注入する。 （もっと読む）

【課題】より好適なシャロー・トレンチ・アイソレーション（ＳＴＩ）が可能な方法、メモリセルのアレイ、メモリデバイス、電子システム及び集積回路デバイスを提供する。
【解決手段】第１の深さのトレンチを異なる幅で基板に形成することにより、集積回路デバイスにおいて複数の深さのトレンチを形成する。誘電層の形成により、いくつかのトレンチを充填又は閉塞しつつ、より幅の広い他のトレンチを開口させたままとする。誘電層の一部を除去することにより、開口しているトレンチの底部を露出させ、残りのトレンチを充填したままとする。下部側の基板のうち露出された部分を除去することにより、その後に充填されることになる開口しているトレンチを選択的に深くすることができる。このような方法を用いることで、その後のマスク処理の必要なしに異なる深さのトレンチを形成することができる。 （もっと読む）

【課題】低電力消費のメモリデバイス、メモリカード、処理システム、及びこれらの動作方法を提供する。
【解決手段】メモリは、無接続ピンを介して外部電圧を供給する外部機器、又は標準的な機器として使用可能なものの有無を検出し、この検出結果に基づいて内部電圧ポンプの構成を変更させる内部検出機構を備える。本実施形態により、システムにおける他の電源の利用可能性に応じて、又は、インダクタなど利用可能な機器に応じてカードの電力消費を減少させ、内部電圧をより効率的に供給する。 （もっと読む）

【課題】集積されたＤＲＡＭ−ＮＶＲＡＭメモリセルを提供する。
【解決手段】集積されたＤＲＡＭ−ＮＶＲＡＭ（１７０、１７１）すなわち多値メモリセルは、共有される縦型ゲート（１２０）と浮遊プレート（１１５、１１６）を有するデバイスを含む縦型ＤＲＡＭデバイスで構成される。浮遊プレート（１１５、１１６）デバイスは、２つの機能の間の柱状部にある共有された浮遊ボディによって、セルのＤＲＡＭ部（１０４、１３０、１０１、１０５、１３１）の電荷記憶特性を高める。このメモリセルは、柱状部を構成するトレンチを有する基板（１００）に形成される。セルのＤＲＡＭ部（１０４、１３０、１０１、１０５、１３１、１０３）を制御するために、柱状部の一方の側面の縦型ワード線／ゲート（１３１、１３０）が用いられる。柱状部の他方の側面の縦型捕獲層（１１５、１１６）は、浮遊プレートデバイスの一部として、１以上の電荷を記憶し、またＤＲＡＭと浮遊プレートデバイスとの間の浮遊ボディを通じてＤＲＡＭ機能の特性を高める。縦型ＮＶＲＡＭワード線／制御ゲート（１２０）は、捕獲層に沿って形成され、近傍の浮遊プレートデバイス（１１５、１１６）に共有される。 （もっと読む）

【課題】誘電体内のボイド形成を低減し、基板やメモリセルの酸化を防ぐ、メモリデバイスの信頼性を低下させない、既存のトレンチ充填方法に替わる方法を提供する。
【解決手段】方法及び装置が提供される。第１の誘電体充填層の上側表面が基板の上側表面よりも下方に配置するように、メモリデバイスの基板内に延在するトレンチの一部に、第１の誘電体充填層が形成される。前記第１の誘電体充填層は、第１誘電体の層と前記第１誘電体層上に形成された第２誘電体の層とを有する。前記第１の誘電体充填層の上側表面には、第３誘電体の第２の誘電体充填層が形成される。 （もっと読む）

【課題】電力消費を必要最低限に抑え、電源寿命を長くしつつ、メモリ容量を大きくすることができるメモリデバイス及びその動作方法を提供する。
【解決手段】半密度モード又は全密度モードでメモリを動作させ、必要に応じて両モードを切り替える。電力消費を抑えるため、メモリデバイスは、その起動時に半密度処理に初期設定され、下側のアドレスがデータで満たされたとき、全密度モードに切り替える。上側のアドレスが空に戻ったとき、メモリデバイスを半密度処理に戻す。 （もっと読む）

【課題】１ビットセル及び多値セルの特性を組み合わせることができるメモリデバイスを提供する。
【解決手段】メモリデバイスは、メモリブロック毎に区分される複数のメモリセルを有するメモリアレイを備える。各メモリセルは、選択可能な数のデータビットを（例えば、多値セル又は１ビットセルとして）記憶することができる。メモリブロックに対する読出し処理又は書込み処理に関する密度の設定を、コンフィギュレーションコマンドに応じて、制御回路により制御する。一実施形態において、コンフィギュレーションコマンドは、読出しコマンド又は書込みコマンドの一部である。別の実施形態では、コンフィギュレーションコマンドは、コンフィギュレーションレジスタから読み出される。 （もっと読む）

【課題】１セルに対して複数のビットが記憶可能な高性能のフラッシュメモリトランジスタを提供する。
【解決手段】ＮＲＯＭフラッシュメモリセルのアレイは、４Ｆ²あたり少なくとも２ビットを記憶するように構成される。スプリット縦型チャネルは、隣接する柱状部の各側面に沿って形成される。単一の制御ゲートが柱状部及び柱状部間のトレンチ内にわたって形成される。スプリットチャネルは、トレンチ底部のｎ＋領域、又はトレンチ底部を覆うように形成されるチャネルによって接続され得る。各ゲート絶縁層は、チャネル長の増大により、他の電荷記憶領域から十分に分離した状態で電荷を記憶することができる。 （もっと読む）

【課題】デバイスの信頼性、及び、通信又はデータの破損に対する耐性を高め、システムや通信バスの入力静電容量及び周囲環境の許容範囲を広げる。
【解決手段】入力や出力の遅延を調整可能なインタフェースを設けることで、デバイスの信号タイミングを調整及び再構成を促進する集積回路、メモリデバイス、回路、及びデータ方法が開示される。これにより、本発明の実施形態では、信号遅延を検出し、入力遅延及び出力遅延を調整することで、信号タイミングの関係を修正し、タイミング補正後の通信信号をデバイスの内部回路に受信させる。本発明の一実施形態では、レジスタを用いて、デバイスにおける個々の入力信号や出力信号についてのタイミング遅延を調整する。 （もっと読む）

【課題】高メモリ密度、低電力消費、及び高信頼性を達成可能なＮＡＮＤ型多値メモリセルを提供する。
【解決手段】ＮＡＮＤ型多値メモリセルは、２つのドレイン／ソース領域を基板に有する。２つのドレイン／ソース領域の間における基板の上方には、酸化物−窒化物−酸化物構造体が形成される。このうち窒化物層は、電荷を非対称に捕獲する層として機能する。酸化物−窒化物−酸化物構造体の上方には、制御ゲートが配置される。ドレイン／ソース領域に非対称のバイアスをかけることで、ドレイン／ソース領域に高い電圧が生じ、これによってドレイン／ソース領域の略近傍における電荷捕獲層にＧＩＤＬ（ゲートに起因するドレインでの電流漏れ）正孔注入処理を行い、正孔を非対称な分布で注入する。 （もっと読む）