NROMデバイス
【課題】1セルに対して複数のビットが記憶可能な高性能のフラッシュメモリトランジスタを提供する。
【解決手段】NROMフラッシュメモリセルのアレイは、4F2あたり少なくとも2ビットを記憶するように構成される。スプリット縦型チャネルは、隣接する柱状部の各側面に沿って形成される。単一の制御ゲートが柱状部及び柱状部間のトレンチ内にわたって形成される。スプリットチャネルは、トレンチ底部のn+領域、又はトレンチ底部を覆うように形成されるチャネルによって接続され得る。各ゲート絶縁層は、チャネル長の増大により、他の電荷記憶領域から十分に分離した状態で電荷を記憶することができる。
【解決手段】NROMフラッシュメモリセルのアレイは、4F2あたり少なくとも2ビットを記憶するように構成される。スプリット縦型チャネルは、隣接する柱状部の各側面に沿って形成される。単一の制御ゲートが柱状部及び柱状部間のトレンチ内にわたって形成される。スプリットチャネルは、トレンチ底部のn+領域、又はトレンチ底部を覆うように形成されるチャネルによって接続され得る。各ゲート絶縁層は、チャネル長の増大により、他の電荷記憶領域から十分に分離した状態で電荷を記憶することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリデバイスに関し、特に、記憶密度の高いNROMフラッシュメモリデバイスに関する。
【背景技術】
【0002】
通常、メモリデバイスは、内部半導体集積回路としてコンピュータやその他の電子デバイスに設けられる。メモリには、ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、ダイナミックランダムアクセスメモリ(DRAM)、シンクロナスダイナミックランダムアクセスメモリ(SDRAM)、フラッシュメモリ等、多くの異なるタイプがある。フラッシュメモリのひとつのタイプに、窒化物リードオンリーメモリ(NROM)がある。NROMは、フラッシュメモリの特徴をいくつか備えているが、フラッシュメモリ作製に必要な特殊な作製プロセスが必要でない。このNROM集積回路は、標準CMOSプロセスを用いて実現可能である。
【0003】
フラッシュメモリデバイスは、電子用途に幅広く使用されている不揮発性メモリとして普及してきた。フラッシュメモリは、一般に、1トランジスタメモリセルであり、高メモリ密度、高信頼性、低消費電力を可能とする。フラッシュメモリは、一般には、パーソナルコンピュータ、携帯情報端末(PDA)、デジタルカメラ、携帯電話等に使用されている。パーソナルコンピュータシステムに用いる場合、プログラムコードや基本入出力システム(BIOS)のようなシステムデータが、フラッシュメモリ内に記憶される。
【発明の開示】
【発明が解決しようとする課題】
【0004】
コンピュータ及びソフトウェアが複雑になるにつれ、データを記憶するためのメモリがより多く必要となっている。メモリ容量は、トランジスタサイズ(例えば、加工寸法「F」)を小さくしたり、及び/又は1セルに対して複数のビットを記憶させたりすることにより、増大させることができる。これら2つの手法を同時に行うと、メモリデバイスの速度が増大し、必要電力が減少すると共にメモリ容量が増大する。しかしながら、NROMフラッシュメモリのサイズを小さくする場合、NROMフラッシュメモリ技術においては、サイズに対するいくつかの制限があるという問題がある。すなわち、サイズを小さくしていくと、NROMセルにおける複数の電荷記憶領域の間を十分に分離しておくことが難しくなる。
【0005】
上述した理由、及び当業者であれば本明細書に記載された内容を理解することによって明らかとなるであろう以下に述べる理由により、本技術分野において、1セルに対して複数のビットが記憶可能な高性能のフラッシュメモリトランジスタが求められている。
【課題を解決するための手段】
【0006】
本発明の実施形態に係る窒化物リードオンリーメモリは、複数の縦型柱状部を有する基板を備え、それら柱状部のそれぞれは、上部ドーピング領域を有する。前記複数の縦型柱状部の第1柱状部と第2柱状部の対向する側面に沿って、ゲート絶縁層が形成される。制御ゲートはゲート絶縁層及び柱状部を覆うように形成される。第1柱状部と第2柱状部との間に位置するトレンチの下には下部ドーピング領域が形成される。トランジスタ動作中は、下部ドーピング領域は、第1柱状部の対向する面に沿って形成される第1チャネルと第2柱状部の対向する側面に沿って形成される第2チャネルとを接続する。一実施形態においては、下部ドーピング領域は電気接続部には接続されない。
【0007】
本発明に係るこれら及びその他の実施形態、態様、効果、特徴は、以下の記載において説明され、及び本発明の以下の記載及び参照される図面を参照することで、若しくは本発明を実施することで、当業者には明らかであろう。本発明の態様、効果、特徴は、添付された請求項で詳細に指摘された手段、手順及び組合せによって実現達成される。
【発明を実施するための最良の形態】
【0008】
以下、添付図面を参照して本発明を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明を実施できるような具体的な形態を例示的に示している。添付図面において、同類の参照符号は複数の図中において実質的に同等な構成要素を示す。実施形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の範囲を逸脱することなく、構造的、論理的、電気的な改変を加えて発明を実施してもよい。
【0009】
以下の記載で用いられる用語「ウェハ」及び「基板」は、本発明の集積回路(IC)構造を形成するための露出表面を有する、いかなる構造をも含む。用語「基板」は、半導体ウェハを含むと理解される。また、用語「基板」は、プロセス中の半導体構造に対して言及する場合にも用いられ、その上に作製された他の層を含み得る。ウェハ及び基板の両方とも、ドーピングされた半導体層及びアンドープの半導体層、基材である半導体又は絶縁体で支持されたエピタキシャル半導体層、さらには当業者に周知のその他の半導体構造を含む。用語「伝導体」は、半導体を含むと理解され、用語「絶縁体」は伝導体として言及されている材料よりも電導性が低い、いかなる材料をも含むように定義される。それゆえ、以下の詳細な説明は限定的に解釈されるべきではない。本発明の範囲は、本請求項に対する均等物の全ての範囲と共に、添付の請求項のみによって定義される。
【0010】
図1は、本発明の一実施形態に係る作製過程のある段階における半導体基板部分20の断面図である。この部分20は、エッチング又は刻設された凹部22と、ドーピングされた領域24及び26と、キャップ28とを有する。エッチングされた凹部22はトレンチを形成し、このトレンチは、図1のページを通り抜ける軸に沿って延在する。
【0011】
一実施形態において、ドーピング領域24は、埋め込まれたn+領域である。一実施形態において、ドーピング領域24は、全面に渡る埋め込み(blanket implant)によって形成される。一実施形態において、キャップ28は誘電体キャップであり、通常の窒化ケイ素を用い、通常のパターン形成技術で形成される。そして、一実施形態において、通常のプラズマエッチング技術を用いて、凹部22がエッチングされる。一実施形態において、ドーピング領域26は注入(implantation)によってドーピングされて、n+領域が形成される。エッチング又は刻設された凹部22は、プラズマエッチング、レーザアシスト技術や周知であるその他の技術や開発される可能性のあるその他の技術によって形成することもできる。一実施形態において、凹部22は、基板部分20の頂面に対して略垂直な側壁を有するように形成される。ここで、略垂直という意味は、基板表面に対して90°±10°である。
【0012】
図2は、本発明の一実施形態に係る作製過程のさらに後の段階における図1の基板部分20の断面図である。図2の基板部分20は、厚い酸化物領域32と、凹部22の側壁36に形成されたONO領域34と、ゲート層38と、伝導層40とを有する。一実施形態においては、ゲート層38は伝導するようにドーピングされた多結晶シリコンである。
【0013】
一実施形態においては、従来技術を用いて、ドーピング領域24及び26を側壁36に関して選択的に酸化する。その結果、厚い酸化物領域32が、薄い酸化物層42が形成されると同時に側壁36上に形成される。これら酸化物は、側壁36に沿ってトランジスタチャネルとなる部分からドーピング領域24及び26を絶縁するように機能する。絶縁するために、他の技術を用いてもよい。例えば、一実施形態では、高密度プラズマで形成される酸化物を用いてもよい。また、スペーサを用いてもよい。
【0014】
一実施形態においては、例えば、「NROM:局在して捕獲する新しい2ビット不揮発性メモリセル」ボアズ・エイタン他、IEEE エレクトロン デバイス レターズ,Vol.21,No.11,2000年11月,543〜545頁,IEEE目録 No.0741−3106/00 (“NROM:A Novel Localized Trapping,2−Bit Nonvolatile Memory Cell”,by Boaz Eitan et al.,IEEE Electron Device Letters,Vol.21,No.11,November 2000,pp.543−545,IEEE Catalogue No.0741−3106/00)や、「単一トランジスタ 酸化物−窒化物−酸化物EEPROMデバイス」T.Y.チャン他,IEEE エレクトロン デバイス レターズ,Vol.EDL−8,No.3,1987年3月,pp.93−95,IEEE目録 No.0741−3106/87/0300−0093 (“A True Single−Transistor Oxide−Nitride−Oxide EEPROM Device”by T.Y.Chan et al.,IEEE Electron Device Letters,Vol.EDL−8,No.3,March,1987,pp.93−95,IEEE Catalogue No.0741−3106/87/0300−0093)において記載があるように、従来技術を用いて、窒化物層44と酸化物層46を形成する。
【0015】
一実施形態においては、SONOSデバイスにおいて用いられているように、薄い酸化物層42、窒化物層44及び酸化物層46を組み合わせて、ONO層34を形成し、同時にポリシリコン38で制御ゲートを形成する。動作としては、ドーピング領域24、26及び制御ゲート38に適当なバイアスを印加することにより、ホット多数電荷キャリアを窒化物層44に注入し、捕獲させて、閾値電圧変化を引き起こす。このようにして、記憶データとして、複数の、択一的で、測定可能な電気的な状態を形成する。「ホット」電荷キャリアは、それらの環境とは熱平衡状態にはない。すなわち、ホット電荷キャリアとは、高い運動エネルギを有する電荷キャリアの集団が存在しているという状況を示している。ホット電荷キャリアは電子でもホールでもよい。
【0016】
SONOSデバイスは、1つのゲート38に対して1より多いビットを記憶できる。一般には、領域24や領域26のような接続部近傍のONO層34の一方の側面(47又は47´)にホットキャリアを注入して、高い電界を与えるようにする。
【0017】
領域24及び26にかかる電位の極性を逆にすることによって、電荷は、ONO層34の他方の側面(47´又は47)に注入される。このようにして、電気的に区別でき、認識可能な4つの状態を1つのゲート38に対して容易に形成することができる。その結果、図2に示す構造において、1つのゲート38に対して少なくとも4つのビットを記憶させることができる。
【0018】
図3は、本発明の一実施形態に係る作製過程における別の段階にある図1の基板部分20の断面図である。図3に示す実施形態では、酸化物領域32及び42を有するが、浮遊ゲート48は、薄い酸化物領域42上に形成されている。浮遊ゲート48には、通常の酸化物又は窒化物絶縁層49が形成され、その後、ゲート層38が堆積される。浮遊ゲートデバイスはよく知られており、ホット電荷キャリア(電子でもホールでもよい)を浮遊ゲート48に注入することで動作する。
【0019】
浮遊ゲートデバイスでは、電気的に区別でき、識別可能な異なる電荷レベルで書き込まれる。その結果、各浮遊ゲートデバイスに1より多くのデータを書き込むことが可能となり、これによって、外部からアドレス指定可能な各ゲート38に対して1より多い記憶ビットが対応するようになる。通常は、電荷レベル0、Q、2Q、3Qが適用される。ここで、Qは、確実に区別できるような出力信号に対応するある電荷量を示す。
【0020】
図4は、本発明の一実施形態に係るメモリセルアレイ50の一部を示す基板部分の簡略化された平面図である。図4は、また、ピッチP、幅W、間隔S及び「背景技術」で記載した最小加工寸法Fの場合を示す。例示されているメモリセル面積52、すなわち単一トランジスタの物理的な面積は、約1F2となることが理解されよう。伝導層40からワード線54は形成され、さらにビット線56及び58が形成される。
【0021】
図5は、本発明の一実施形態に係る構造の図1〜図3と図4の平面図との関係を示す簡略化された断面側面図である。図6〜図8を参照して以下で詳細に説明するように、トレンチ22はビット線56及び58に対応する。
【0022】
図1〜図5を参照して述べたメモリアレイの密度においては、従来技術のメモリアレイと異なる相互接続構成を必要とする。以下では、そのようなメモリシステムに有効な相互接続構成の新しいタイプの実施形態が図6〜図8を参照して説明される。
【0023】
図6は、本発明の一実施形態に係る、図4のメモリセルアレイ50の相互接続構成60を示す簡略化された平面図である。相互接続構成60は、パターン形成された複数の伝導層62及び64を有し、これら伝導層62及び64は、従来技術の中間誘電体層65(図7及び図8)によって分離される。ここで、図6〜図8は、他の図と対応させるため、また、過度に複雑になるのを避けるため、簡略化されている。浅いトレンチ分離領域67は、選択された部分を互いに分離する。
【0024】
図7は、図6の切断線7−7に沿った断面図であり、本発明の一実施形態に係る相互接続構成の一部を示す。
【0025】
図8は、図6の切断線8−8に沿った断面図であり、本発明の一実施形態に係る相互接続構成の一部を示す。
【0026】
図6〜図8を参照すると、パターン形成された伝導層62は上方に延在してノード70、70´、70´´に達し、伝導層62とドーピング領域24の選択された部分とを電気的に接続する。パターン形成された伝導層62は、72、72´と記された線まで形成される。
【0027】
同様に、パターン形成された伝導層62の別の部分は、74、74´で示された線から上方に延在し、ノード76、76´、76´´と他の回路素子とを電気的に接続する。ノード76、76´、76´´によって、ドーピング領域24の選択された部分との接続が可能となる。
【0028】
一方、パターン形成された伝導層64は、図6の上から下に延在し、ノード78、78´´と電気的に接続し、それによってドーピング領域26が接続される。
【0029】
以上は、図1〜図5のメモリデバイスの使用に適した簡略化された相互接続構成の一例である。その他の構成も可能である。
【0030】
図9Aは、DRAMアレイ等で使用されるMOSFETの従来の動作を説明する図である。図9Aでは、順方向動作における、通常のホットエレクトロン注入とデバイスの劣化を示している。以下で説明するように、電子はドレイン近傍で捕獲されるため、デバイスの特性を変化させるにはさほど有効でない。
【0031】
図9Aは、基板100における金属酸化物半導体電界効果トランジスタ(MOSFET)101のブロック図である。MOSFET101は、ソース領域102と、ドレイン領域104と、ソース領域102とドレイン領域104との間の基板100内のチャネル領域106とを有する。ゲート108は、ゲート酸化物層110によってチャネル領域106から分離されている。ソース領域102にはソース線112が接続されている。ドレイン領域104にはビット線114が接続されている。ゲート108にはワード線116が接続されている。
【0032】
従来の動作では、ドレイン−ソース間電圧(Vds)をドレイン領域104とソース領域102との間に設定し、ワード線116によってゲート108に電圧を加える。ゲート108に加えた電圧がMOSFETの特性電圧閾値(Vt)を超えると、ドレイン領域104とソース領域102との間の基板100内にチャネル106が形成される。チャネル106が形成されることにより、ドレイン領域104とソース領域102との間で伝導可能となり、電流信号(Ids)がドレイン領域104において検出可能となる。
【0033】
図9Aの従来のMOSFETの動作においては、デバイス劣化の程度は、順方向に動作するMOSFETに対しては、電子117がドレイン領域104近傍のゲート酸化物層110に捕獲されることによって、徐々に進行する。この効果が図9Bに示される。しかしながら、電子117はドレイン領域104の近傍に捕獲されるので、MOSFETの特性を変化させるにはさほど有効でない。
【0034】
図9Cはこの点を示すものである。図9Cは、ゲート108とソース領域102との間の電圧(VGS)に対する、ドレイン領域における電流信号(Ids)の平方根を示すグラフである。VGSに対してプロットした√Idsの傾きの変化は、チャネル106における電荷キャリアの移動度の変化を表している。
【0035】
図9Cにおいて、△VTは、通常動作において、ドレイン領域104近傍のゲート酸化物層110に電子が徐々に捕獲されることによってデバイスが劣化することにより生じるMOSFETの閾値電圧の最小変化を示す。これにより、ドレイン領域104近傍のゲート酸化物層110に電荷が捕獲固定される。傾き1は、ゲート酸化物層110に電子が捕獲されていない図9Aに対する、チャネル106での電荷キャリアの移動度を示す。傾き2は、ドレイン領域104近傍のゲート酸化物層110に電子117が捕獲された図9Bの従来技術のMOSFETに対する、チャネル106での電荷キャリアの移動度を示す。図9Cの傾き1と傾き2との比較で示されるように、従来のMOSFETにおいて、ドレイン領域104近傍のゲート酸化物層110に捕獲された電子117は、チャネル106での電荷の移動度を大きく変化させることはない。
【0036】
ストレス及びホットエレクトロン注入の効果については2つの要素がある。第1の要素は、捕獲された電子による閾値電圧の変化であり、第2の要素は、この捕獲された電荷によって引き起こされるキャリア電子の付加的な散乱及び表面状態の付加による移動度の低下がある。従来のMOSFETが、順方向動作中に、劣化する、すなわち「ストレス」を受ける場合、電子は、ドレイン近傍のゲート酸化物層に徐々に注入され、捕獲される。従来のMOSFETのこの部分においては、ゲート酸化物層の下方にはチャネルが実質的に存在しない。従って、捕獲された電荷は、閾値電圧や電荷移動度をわずかだけ変化させる。
【0037】
先に、本出願人は、プログラム可能なアドレスデコード及び補正をするために、従来のCMOSプロセス及び技術でのMOSFETの逆ストレスに基づく書き換え可能なメモリデバイスと機能とを開示した。(米国特許出願番号09/383,804号「書き換え可能なアドレスデコード及び補正のためのMOSFET技術」L.フォーブス、W.P.ノーブル、E.H.クラウド(L.Forbes,W.P.Noble and E.H.Cloud,“MOSFET technology for programmable address decode and correction,”United States Patent Application Serial Number 09/383,804))。しかしながら、この開示においては、アドレスデコードと補正の記載はあるが、多値メモリセルの手法については記載がない。
【0038】
本発明の教示によれば、スプリット−チャネルNROMデバイスを有する通常のMOSFETにおいては、逆方向動作によって書き込みを行い、アバランシェホットエレクトロン注入を用いてMOSFETのゲート酸化物層に電子を捕獲させる。続いて、書き込まれたMOSFETを順方向動作させると、酸化物層に捕獲された電子はソース近傍に存在して、チャネルが2つの異なる閾値電圧領域を有するようになる。本発明に係る新規の書き込まれたMOSFETでは、流れる電流は従来のMOSFETよりも非常に小さく、特に低いドレイン電圧において小さい。これら電子は、負の電圧をかけない限り、ゲート酸化物層に捕獲され続ける。正又は0のゲート電圧の場合は、電子がゲート酸化物層から除去されることはない。消去は、負のゲート電圧を印加して、及び/又は負のゲートバイアスを印加した状態で温度を上げて、捕獲電子を再放出させてMOSFETのシリコンチャネルに戻すことによって実現することができる。(L.フォーブス、E.サン、R.アルダース、J.モル「SiO2に捕獲された電子の電界誘起による再放出」 IEEE会報 エレクトロン デバイス,vol.ED−26,no.11,1816頁〜1818頁参照(1979年11月)、S.S.B.オア、N.ホアン、L.フォーブス「SiO2における深いトラップの分布領域からのトンネリングおよび熱による再放出」 IEEE会報 エレクトロン デバイス,vol.40,no.6,1100頁〜1103頁(1993年6月)、S.A.アバス、R.C.ドカーティ「ホットエレクトロン捕獲によるN−チャネル IGFETの設計限界」 IEEE国際エレクトロンデバイス会議,ワシントン D.C.,1975年12月,35頁〜38頁参照)(L.Forbes,E.Sun,R.Alders and J.Moll,“Field induced re−emission of electrons trapped in SiO2,”IEEE Trans.Electron Device,vol.ED−26,no.11,pp.1816−1818(Nov.1979);S.S.B.Or,N.Hwang,and L.Forbes,“Tunneling and Thermal emission from a distribution of deep traps in SiO2,”IEEE Trans.on Electron Devices,vol.40,no.6,pp.1100−1103(June 1993);S.A.Abbas and R.C.Dockerty,“N−channel IGFET design limitations due to hot electron trapping,”IEEE Int.Electron Devices Mtg.,Washington D.C.,Dec.1975,pp.35−38)。
【0039】
図10A〜図10Cは、本発明において、逆方向でデバイスに書き込み、続いて順方向動作させてデバイスから読み出すことによってデバイス特性を大きく変化させることを説明するための図である。
【0040】
図10Aは、本発明の教示に基づき、多値セルとして使用され、書き込まれたMOSFETの説明図である。図10Aに示すように、多値セル201は、基板200にMOSFETを有する。このMOSFETは、第1ソース/ドレイン領域202と、第2ソース/ドレイン領域204と、第1ソース/ドレイン領域202と第2ソース/ドレイン領域204との間にあるチャネル領域206とを有する。一実施形態においては、第1ソース/ドレイン領域202はMOSFETのソース領域202を含み、第2ソース/ドレイン領域204はMOSFETのドレイン領域204を含む。図10Aは、さらに、ゲート酸化物層210によってチャネル領域206から分離されたゲート208を示している。第1ソース/ドレイン領域202には第1伝送線212が接続され、第2ソース/ドレイン領域204には第2伝送線214が接続される。第1伝送線は、ソース線212を含み、第2伝送線は、ビット線214を含む。
【0041】
上述のように、多値セル201は書き込まれたMOSFETで構成される。この書き込まれたMOSFETには、第1ソース/ドレイン領域202の近傍のゲート酸化物層210に電荷217が捕獲されており、これによってチャネル領域206は、第1電圧閾値領域(Vt1)及び第2電圧閾値領域(Vt2)を有する。一実施形態においては、第1ソース/ドレイン領域202の近傍のゲート酸化物層210に捕獲された電荷217は、捕獲された電子217である。本発明の教示によれば、また、以下で詳細に説明するように、多値セルは、第1ソース/ドレイン領域202の近傍のゲート絶縁層に捕獲される複数の電荷レベルのうちの1つのレベルを有するように書き込まれ、それによってチャネル領域206は第1電圧閾値領域(Vt1)及び第2電圧閾値領域(Vt2)を有し、書き込まれた多値セルの動作電流が減少することとなる。
【0042】
図10Aにおいて、チャネル206のVt2は第1ソース/ドレイン領域202の近傍であり、Vt1は第2ソース/ドレイン領域204の近傍であることを示している。本発明の教示によれば、第1ソース/ドレイン領域202近傍のゲート酸化物層217に捕獲された電荷217によって、Vt2はVt1よりも高い電圧閾値を有する。複数のビットを多値セル201に記憶させることができる。
【0043】
図10Bは、本発明の実施形態を実現するための、本発明に係る多値セル201のMOSFETに書き込む方法を説明するための図である。図10Bに示されるように、この方法は逆方向でMOSFETに書き込むステップを含む。逆方向でMOSFETに書き込むステップは、MOSFETのドレイン領域204に第1電圧V1を印加するステップを含む。一実施形態において、MOSFETのドレイン領域204に第1電圧V1を印加するステップは、図10Bに示すように、MOSFETのドレイン領域204を接地するステップを含む。MOSFETのソース領域202には第2電圧V2が印加される。一実施形態において、ソース領域202に第2電圧V2を印加するステップは、図10Bに示すように、MOSFETのソース領域202に高い正の電圧(VDD)を印加するステップを含む。MOSFETのゲート208にはゲート電圧VGSが印加される。一実施形態において、このゲート電圧VGSは、第2電圧V2よりは小さいが、ドレイン領域204とソース領域202との間のMOSFETのチャネル206の伝導性を確保するには十分な大きさの電圧である。図10Bに示すように、MOSFETに第1電圧、第2電圧、ゲート電圧(V1、V2及びVGS)をそれぞれ印加することにより、ソース領域202の近傍のMOSFETのゲート酸化物層210にホットエレクトロンが注入される。すなわち、第1電圧、第2電圧及びゲート電圧(V1、V2及びVGS)をそれぞれ印加すると、電荷キャリア(例えば電子)にチャネル206を伝導するだけのエネルギが与えられ、その電荷キャリアがソース領域202に近づくと、その電荷キャリアのうちの多くはソース領域202の近傍のゲート酸化物層210に励起される。ここで、電荷キャリアは捕獲される。
【0044】
本発明の一実施形態では、続いて、読み出し動作において、書き込まれた状態でMOSFETを順方向動作させることで、上記の方法が行われる。従って、読み出し動作は、ソース領域202を接地するステップ及びドレイン領域にVDDの部分電圧をプリチャージするステップを含む。デバイスがゲートに接続されたワード線によってアドレス指定されると、伝導度は、ゲート絶縁層に記憶された電荷の有無によって決定される。すなわち、従来のDRAMセルをアドレス指定して、読み出す際に行われているように、ソース領域とドレイン領域との間に伝導性のチャネルを形成するために、ゲート電圧がワード線216を介してゲート208に印加される。
【0045】
しかしながら、書き込まれた状態では、図10Aと関連して詳細に説明したように、MOSFETの伝導性チャネル206は、ドレイン領域204の近傍に第1電圧閾値領域(Vt1)を、ソース領域202の近傍には第2電圧閾値領域(Vt2)を有する。本発明の教示によれば、ソース領域202近傍のMOSFETのゲート酸化物層210へのホットエレクトロン注入217により、Vt2はVt1よりも高い電圧閾値を有する。
【0046】
図10Cは、第2ソース/ドレイン領域204と第1ソース/ドレイン領域202との間に設定された電圧すなわちドレイン電圧(VDS)に対して第2ソース/ドレイン領域204で検知される電流信号(Ids)をプロットしたグラフ(Ids対VDS)である。一実施形態においては、VDSは、ドレイン領域204とソース領域202との間に設定された電圧を表す。図10Cにおいて、D1としてプロットされた曲線は、本発明の教示による、書き込まれていない従来のMOSFETの伝導性の挙動を示している。曲線D2は、本発明の教示による、図10Aと関連して上述した、書き込まれたMOSFETの伝導性の挙動を示している。図10Cに示されるように、ある特定のドレイン電圧(VDS)に対して、書き込まれたMOSFET(曲線D2)における第2ソース/ドレイン領域204で検出される電流信号(IDS2)は、本発明の教示による書き込まれていない従来のMOSFETにおける第2ソース/ドレイン領域204で検出される電流信号(IDS1)よりも有意に小さい。また、これは、本発明の書き込まれたMOSFETにおけるチャネル206は2つの電圧閾値領域を有するという事実、及び第1ソース/ドレイン領域202近傍のゲート酸化物層217に捕獲された電荷217によって、第1ソース/ドレイン領域202近傍の電圧閾値領域Vt2が第2ソース/ドレイン領域近傍のVt1よりも高い電圧閾値を有するという事実とに起因する。
【0047】
これらの効果のうちのいくつかは、フラッシュメモリ用であるNROMと呼ばれる異なったデバイス構造における使用に対して、最近開示された。イスラエル及びドイツのこの最近の論文では、従来型でないフラッシュメモリデバイス構造において窒化ケイ素層での電荷捕獲を用いている。(B.エイタン他「NROMデバイスのサブスレッショルド係数によるチャネルホットエレクトロン注入の特徴づけ」IEEE エレクトロン デバイス レターズ、Vol.22、No.11、556頁〜558頁(2001年11月)参照(B.Eitan et al.,“Characterization of Channel Hot Electron Injection by the Subthreshold Slope of NROM device,”IEEE Electron Device Lett.,Vol.22,No.11,pp.556−558,(Nov.2001));B.エイタン他「NROM:局在して捕獲する新しい2ビット不揮発性メモリセル」IEEE エレクトロン デバイス レターズ Vol.21、No.11543頁〜545頁(2000年11月)参照(B.Eitan et al.,“NROM:A Novel Localized Trapping,2−Bit Nonvolatile Memory Cell”,IEEE Electron Device Lett.,Vol.21,No.11,pp.543−545,(Nov.2000))。また、窒化ケイ素ゲート絶縁層における電荷捕獲は、MNOSメモリデバイスで用いられる基本的なメカニズムであり(S.ジィー「半導体デバイスの物理」ワイリー,N.Y.,1981年,504頁〜506頁参照(S.Sze,Physics of Semiconductor Devices,Wiley,N.Y.,1981,pp.504−506))、酸化アルミニウムゲートにおける電荷捕獲は、MIOSメモリデバイスで用いられる基本的なメカニズムである(S.ジィー「半導体デバイスの物理」ワイリー,N.Y.,1981年,504頁〜506頁参照(S.Sze,Physics of Semiconductor Devices,Wiley,N.Y.,1981,pp.504−506))。本出願人は、ゲート絶縁層における分離された点欠陥での電荷捕獲を、先に開示している(L.フォーブス、J.ガウジック「絶縁層トラップを用いたメモリ」米国特許第6,140,181号 2000年10月31日 特許公報発行(L.Forbes and J.Geusic,“Memory using insulator traps,”US Patent Number 6,140,181,issued October 31,2000))。
【0048】
上述の論文に対して、本発明では、逆方向動作でMOSFETに書き込むことでソース領域近傍に複数の電荷レベルのうちの1つを捕獲し、順方向で読み出して、DRAM技術の改良に基づく多値メモリセルを形成する。
【0049】
従来のDRAM技術では、一般的にゲート絶縁層として酸化ケイ素を用いている。さらに、従来のDRAMデバイスにおいては、酸化ケイ素ゲート絶縁層における電荷捕獲を最小にしようとすることに力点が置かれている。本発明の教示によれば、多種多様の絶縁層を用いることで、酸化ケイ素層よりも効果的に電子を捕獲する。すなわち、本発明に係る多値メモリセルでは、湿式法による酸化ケイ素、窒化ケイ素、シリコンオキシナイトライドSON、シリコンリッチ酸化物SRO、酸化アルミニウムAl2O3や、酸化物及び窒化ケイ素、又は酸化物及び酸化アルミニウム等の絶縁体による複合層や、酸化物−窒化物−酸化物等の複数層等のゲート絶縁層で電荷捕獲を行う。一方、酸化ケイ素の電荷捕獲効率は低いが、このことは窒化シリコンや酸化ケイ素及び窒化物の複合層の場合には該当しない。
【0050】
図11は、本発明に係るメモリアレイの一部である縦型NROMメモリセルを示す。図11のメモリは、本発明に基づいて形成された複数の柱状部、すなわち多値セル301−1及び301−2を示している。本開示を読めば、上述の複数の縦型柱状部が基板303から外方へ広がって行及び列に形成されていることは、当業者であれば理解できよう。
【0051】
図11で示されるように、複数の縦型柱状部301−1、301−2は複数のトレンチ340によって分離されている。本発明の教示によれば、複数の縦型柱状部301−1、301−2は、第1ソース/ドレイン領域302−1、302−2をそれぞれ含むトランジスタとして機能する。第1ソース/ドレイン領域302−1、302−2はソース線304に接続されている。図11に示されるように、ソース線304は、縦型柱状部301−1、301−2の行間のトレンチ340の底部に形成される。一実施形態においては、本発明によれば、ソース線304は、トレンチ底部に埋め込まれたドーピング領域から形成される。第2ソース/ドレイン領域306−1、306−2はそれぞれ、ビット線(図示せず)に接続される。第1ソース/ドレイン領域と第2ソース/ドレイン領域との間にはチャネル領域305が配置される。
【0052】
図11に示すように、ゲート309は、縦型柱状部301−1、301−2の行に沿ったトレンチ340のゲート絶縁層307によって、チャネル領域305から分離される。本発明の一実施形態においては、ゲート絶縁層307は、湿式酸化によって形成された二酸化シリコン(SiO2)、シリコンオキシナイトライド(SON)、シリコンリッチ酸化物(SRO)、酸化アルミニウム(Al2O3)よりなる群から選択されたゲート絶縁層307等である。本発明の別の実施形態においては、ゲート絶縁層307は、シリコンリッチの酸化アルミニウム絶縁層、シリコンのナノ粒子を有するシリコンリッチ酸化物、シリコンカーバイドのナノ粒子を有する酸化ケイ素絶縁層及びシリコンオキシカーバイド絶縁層よりなる群から選択されたゲート絶縁層307等である。本発明のさらに別の実施形態においては、ゲート絶縁層307は、複合層307である。この実施形態においては、複合層307としては、酸化物−酸化アルミニウム(Al2O3)−酸化物複合層、酸化物−シリコンオキシカーバイド−酸化物複合層よりなる群から選択された複合層307が挙げられる。他の実施形態においては、複合層307としては、シリコン(Si)、チタン(Ti)、タンタル(Ta)よりなる群から選択された2つ以上の材料からなる複合層307又は非化学量論的単一層が挙げられる。本発明のさらに他の実施形態においては、ゲート絶縁層307は、酸化物−窒化物−酸化物(ONO)ゲート絶縁層307等である。
【0053】
図12は、図11に示されたメモリアレイの部分の等価回路400を示す。図12では、複数の縦型多値セル401−1及び401−2が示されている。縦型多値セル401−1、401−2のそれぞれは、第1ソース/ドレイン領域402−1、402−2と、第2ソース/ドレイン領域406−1、406−2と、第1ソース/ドレイン領域と第2ソース/ドレイン領域との間に配置されたチャネル領域405と、ゲート絶縁層407によってチャネル領域から分離されたゲート409と、を有する。
【0054】
図12は、さらに、各多値セルの第2ソース/ドレイン領域406−1、406−2に接続された複数のビット線411−1、411−2を示している。図12に示されるように、一実施形態においては、複数のビット線411−1、411−2がメモリアレイの行に沿って第2ソース/ドレイン領域406−1、406−2に接続されている。各多値セルのゲート409には、メモリアレイの列に沿って、図12にワード線413として示されるように、複数のワード線が接続される。第1ソース/ドレイン領域(例えば402−1、402−2)には、縦型多値セル401−1、401−2の列に沿って、共通ソース線415のような複数のソース線が接続され、これらトランジスタを有する隣接する柱状部が共通ソース線415を共有している。
【0055】
一実施形態においては、列で隣接する柱状部は、図11で述べたように柱状部を行に分離する共有されたトレンチの一方の側面において縦型多値セル(例えば401−1)として機能するトランジスタと、共有されたトレンチの対向する側面において書き込まれた伝導状態を有する参照セル(例えば401−2)として機能するトランジスタとを有する。この場合、本発明の教示及び以下の詳細な説明によれば、少なくとも1つの多値セルが書き込まれて、417として示されるように、第1ソース/ドレイン領域(例えば402−1)の近傍のゲート絶縁層に、捕獲される電荷の複数のレベルのうちの1つのレベルを有するようになる。これにより、チャネル領域405は第1電圧閾値領域(Vt1)と第2電圧閾値領域(Vt2)を有するようになり、書き込まれた多値セルは、低いドレインソース電流で動作することになる。
【0056】
図13は、本発明の教示に係る新しい多値セル500における読み出し動作を説明するための別の等価回路を示す。図13の等価回路は、書き込まれた縦型多値セルを表している。図11で詳細に説明したように、この書き込まれた縦型多値セル500は、基板から外方へ広がる縦型金属酸化物半導体電界効果トランジスタ(MOSFET)500を有する。このMOSFETは、ソース領域502と、ドレイン領域506と、ソース領域502とドレイン領域506との間にあるチャネル領域505と、507として示されている、ゲート絶縁層によってチャネル領域505から分離されたゲート509とを有する。
【0057】
図13で示されるように、ゲート509にはワード線513が接続される。ソース領域502には、図11で説明したように、縦型MOSFETの近傍のトレンチに形成されたソース線504が接続される。ドレイン領域506には、ビット線又はデータ線511が接続される。図13に示された多値セル500は、第1ソース/ドレイン領域502の近傍の517として示されるゲート絶縁層に捕獲される電荷の複数のレベルのうちの1つのレベルを有するように書き込まれた多値セル500の一例である。このように書き込まれたセルにおいては、チャネル領域505は、第1電圧閾値領域(Vt1)及び第2電圧閾値領域(Vt2)を有するようになり、書き込まれたセル500は、低いドレインソース電流で動作するようになる。本発明の教示によれば、第2電圧閾値領域(Vt2)は、第1電圧閾値領域(Vt1)より大きい高電圧閾値領域である。
【0058】
図14は、本発明に係るメモリアレイ600の一部を示す。図14のメモリは、本発明の教示に基づいて形成された一対の多値セル601−1、601−2を示している。本開示を読めば当業者が理解できるように、1つのアレイに対して、いかなる数の多値セルを配置してもよいが、説明を容易にするため、図14では2個のセルのみを示す。
【0059】
図14に示すように、第1ソース/ドレイン領域602−1、602−2は、それぞれソース線604に接続される。第2ソース/ドレイン領域606−1、606−2は、ビット線608−1、608−2にそれぞれ接続される。ビット線608−1、608−2は、610と示されるセンスアンプに接続される。各多値セル601−1、601−2に対するゲート614−1、614−2には、ワード線612−1、612−2がそれぞれ接続される。本発明の教示によれば、ワード線612−1、612−2は、メモリアレイ600の行を横切るか、又は、メモリアレイ600の行に対して垂直である。
【0060】
最後に、第1電位又は第2電位をビット線608−1に接続するためのデータ書き込み/プリチャージ回路が624に示される。本開示を読めば、当業者が理解できるように、データ書き込み/プリチャージ回路624は、逆方向で書き込み動作する間、ビット線608−1を接地するか、又は、順方向で読み出し動作する間、VDDの部分電圧をビット線608−1にプリチャージするように設計されている。本開示を読めば、ソース線604は、逆方向に書き込み動作する間、VDDよりも高い電圧でバイアスされるか、又は、順方向で読み出しする間、接地されることは、当業者であれば理解できよう。
【0061】
図14に示されるように、アレイ構造600は、多値セル601−1、601−2を含み、コンデンサを有さない。これに代えて、本発明の教示によれば、第1ソース/ドレイン領域又はソース領域602−1、602−2がソース線604に直接接続される。書き込むためには、ソース線604がVDDよりも高い電圧でバイアスされ、データ線又はビット線608−1、608−2を接地することにより、デバイスに逆方向でストレスが与えられる。多値セル601−1又は601−2がワード線アドレス612−1、612−2によって選択される場合、多値セル601−1又は601−2が導通し、ソース領域602−1又は602−2近傍のセルゲート絶縁層へのホットエレクトロン注入に伴ってストレスが与えられる。本開示を読めば、当業者であれば理解できるように、ソース領域近傍のゲート絶縁層に、複数の異なる電荷レベルが書き込むことができこれによって、このセルが差動セルとして用いられて、及び/又はこのセルが、図14に示されるように、参照セル又はダミーセルに対して比較されて、複数のビットを多値セルに記憶させることができる。
【0062】
読み出しの際は、セルのソース線604が接地され、ビット線608−1又は608−2及び第2ソース/ドレイン領域又はドレイン領域606−1及び606−2がVDDの部分電圧にプリチャージされた状態で、多値セル601−1又は601−2が順方向で動作される。上述のデバイスがワード線612−1又は612−2によってアドレス指定される場合、デバイスの伝導度は、測定して、又は、参照セル若しくはダミーセルと比較して、センスアンプ610によって検出されるように、ゲート絶縁層に捕獲された記憶電荷量の有無によって決定される。DRAMセンスアンプの動作については、例えば、米国特許第5,627,785号、5,280,205号、5,042,011号(これら特許は全て、マイクロン テクノロジー社が譲受人である)に記載されている。それらの特許は、ここに参照することで開示に含まれる。従って、DRAMで用いられている従来の方法でアドレス指定、読み出しが行われるが、多値セルとして、新しい方法で書き込まれる。
【0063】
動作としては、ソース線604をバイアスすることで、逆方向でデバイスにホットエレクトロンによるストレスを加え、図14で示されるように、ソース線604を接地して、ストレスを受けた多値セル(例えば、セル601−1)とストレスを受けていないダミーデバイス/セル(例えば601−2)とを比較しながら、デバイスが読み出される。現場で使用する前に、製造及び検査の段階において、書き込み及び場合によっては消去の特徴を利用して、全てのセル又は全てのデバイスが類似の伝導度又は整合した伝導度を有するように、最初に書き込んでおくことが可能である。同様に、参照セル又はダミーセル(例えば、601−2)のトランジスタが全て同じ伝導状態になるように、最初に書き込んでおくことが可能である。これにより、本発明の教示によれば、書き込み動作中にストレスによって誘起されるデバイス特性の変化によるセル又はデバイス特性における小さな差を、センスアンプ610によって検出できるようになる。
【0064】
本開示を読めば、上述のような多値セルのアレイはDRAM技術の改変によって簡単に実現されることが当業者であれば理解できよう。本発明の教示によれば、多値セルのゲート絶縁層としては、湿式酸化によって形成されたSiO2の厚い層、SONシリコンオキシナイトライドの厚い層、SROシリコンリッチ酸化物の厚い層、Al2O3酸化アルミニウムの厚い層、複合層の厚い層、トラップを有する埋め込み酸化物の厚い層、よりなる群から選択されたゲート絶縁層等が挙げられる(L.フォーブス、J.ガウジック「絶縁層トラップを用いたメモリ」 米国特許第6,140,181号 2000年10月31日 特許公報発行)。酸化ケイ素の通常の薄いゲート絶縁層を用いたアドレスデコード及びセンスアンプ用の従来技術のトランジスタは、この工程の後に作製することができる。
【0065】
図15A、15B及び図16A、16Bは、ゲート絶縁層の蓄積電荷を用いて、本発明に係る多値セルの伝導度を変化させることを説明するための図である。すなわち、図15A〜図16Bは、本発明の教示によって形成される新規の多値セル701の動作を説明するための図である。図15Aに示されるように、ゲート絶縁層707は、複数の層(例えばONO積層体)を有する。ONO積層体においては、層707Aはチャネル705の最近傍の酸化物層であり、窒化物層707Bはその上に形成される。
【0066】
図15Aに示される実施形態においては、酸化物層707Aは、約6.7nmすなわち67Å(概略で10-6cm)の厚さを有するものとして示されている。図15Aにおいて多値セルは、0.1μm(10-5cm)×0.1μmの大きさを有する。説明のため、ソース近傍の電荷蓄積領域は、0.1μmプロセスにおいては妥当と考えられる、0.1μm(1000Å)×0.02μm(200Å)の大きさを有するとする。チャネル705最近傍のゲート酸化物層707Aが67Åである場合、酸化物層の静電容量は1cm2あたり約0.5μFであるので、電子100個の電荷では、この領域において1.6Vの閾値電圧変化が生じる。トランジスタの酸化物層の有効厚みが全体として200Åの場合は、ソース近傍での閾値電圧変化は、電子10個に対応する0.16Vと見積もられ、トランジスタ電流を4μAだけ変化させる。図14との関連で説明された、DRAMセンスアンプと同様のセンスアンプは、データ線又はビット線における上記の電荷変化を検出することは容易である。この実施形態においては、データ線又はビット線において検出される電荷変化は、10ナノ秒(ns)の検出時間で40フェムトクーロン(fC)となる。
【0067】
これらの数値を説明すると、上述の構造の静電容量Ciは、誘電率εi(二酸化シリコンの誘電率は1.06/3×10-12F/cm)と絶縁層の厚みt(ここでは、6.7×10-7cm)とに依存し、Ci=εi/t=1.06×10-12(F/cm)/(3×6.7×10-7(cm))=0.5×10-6(F/cm2)となる。これにより、ソース近傍の電荷蓄積領域(例えば、20nm×100nmすなわち2×10-11cm2)に対する静電容量の値は、Ci=10-17Fとなる。このようにして、△V=1.6(V)の閾値電圧変化に対して、蓄積電荷は、Q=C×△V=10-17(F)×1.6(V)=1.6×10-17(C)となる。Q=Nqなので、蓄積された電子の数は、おおよそQ/q=1.6×10-17(C)/1.6×10-19(C)すなわち100個となる。
【0068】
実際上は、書き込まれた多値セル、すなわち改変されたMOSFETは、第1ソース/ドレイン領域又はソース領域近傍のゲート絶縁層に捕獲された電荷を有する書き込まれたMOSFETであり、チャネル領域は第1電圧閾値領域(Vt1)と第2電圧閾値領域(Vt2)とを有し、Vt2はVt1よりも大きく、Vt2はソース領域近傍にあり、従って、書き込まれたMOSFETは低いドレインソース電流で動作する。所与の大きさにおいて△Q=電子100個である場合に対して、トランジスタの酸化物層の有効厚みが全体として200Åの場合は、ソース近傍の閾値電圧変化は電子10個に対応する0.16(V)と見積もられ、トランジスタ電流は4(μA)だけ変化する。上述したように、図14との関連で説明された、DRAMセンスアンプと同様のセンスアンプが、データ線又はビット線上のこのような電荷変化を検出することは容易である。データ線又はビット線において検出される電荷変化は、10ナノ秒(ns)の検出時間で40フェムトクーロン(fC)となると思われ、これは、本発明の教示による複数の蓄積された電荷レベルのうちの1つを表している。複数の異なる電荷レベルをソース領域近傍のゲート絶縁層に書き込むことが可能であり、これにより、図14に示されるように、そのセルを差動セルとして用いて、及び/又はそのセルを参照セル若しくはダミーセルと比較して、本発明に係る多値セルに複数のビットを記憶することができる。
【0069】
図15Bは、また、本発明に係る新規の多値セルの伝導の挙動を説明するための図である。図15Bで示されている等価回路には、等価な200Åの酸化物層の厚みを有する多値セル701が示されている。ソース702近傍の電荷蓄積領域は、0.1μmプロセスでは妥当と考えられる長さ0.02μm(20nm)を有し、また、幅は0.1μm(100nm)としている。それゆえ、この領域におけるドレインソース電圧(△VDS)の変化に対して、電場はE=0.1(V)/2×10-6(cm )=0.5×105(V/cm)すなわち5×104(V/cm)となる。ドレイン電流は、式ID=μCox×(W/L)×(Vgs−Vt)×△VDSを用いて計算される。この例では、μCox=μCiは50μA/V2であり、W/L=5である。ドレイン電流の式に代入して、ID=(50μA/V2×5×0.16V×0.1V)=2.5×1.6μA=4μAを得る。上述したように、このドレイン電流IDは、ゲート絶縁層、すなわちソース702近傍の電荷蓄積領域707にて捕獲された電子10個分に相当する。10ナノ秒(ns)間の検出によって、ビット線を40fC(4μA×10ns=40×10-15クーロン)の電荷が流れる。
【0070】
図16A及び図16Bは、上述したように新規の多値セルの動作及び書き込みを説明するための図である。しかしながら、隣接するデバイス同士が比較され、共有するトレンチの対向する側面にあるデバイスの1つが、ダミーセルトランジスタ又は参照デバイスとして使用される別のアレイ配置をも示している。さらにまた、全ての参照デバイスは、同じ初期伝導状態を有するように書き込まれることが可能である。
【0071】
図16Aでは、新規の多値セルの逆方向での動作及び書き込みが示される。トレンチ(図11との関連で説明した)の一方の側面のトランジスタ801−1にはそれぞれのドレイン線(例えば、811−1)を接地することによってストレスが与えられる。トレンチの対向する側面のトランジスタ801−2に対するドレイン線811−2は浮かせたままである。トレンチの底部に配置された共有されたソース線804に電圧が印加され、(図11との関連で説明した)トレンチ底部がドレインとして機能する。隣り合う(トレンチを共有した)/隣接する列のトランジスタ801−1、801−2はゲート807及びワード線813(例えば、ポリシリコンゲート線)を共有し、接続される。ワード線は、ビット線及びソース線(例えば、811−1、811−2、804)を含む行を横切るか、又は垂直となっている。ゲート807にはゲート電圧が印加される。ここで、多値セル801−1が導通し、ソース領域802−1近傍のゲート絶縁層817にホットエレクトロンが注入されるに伴ってストレスを受けるであろう。
【0072】
図16Bは、書き込まれた多値セルの順方向動作及びこの差動セルの実施形態(例えば、各セルに2個のトランジスタがある場合)において行われる差動読み出しを説明する図である。この状態の読み出しを行うため、ドレイン及びソース(又は接地)は通常の接続にして、多値セルの伝導度が決定される。ドレイン線811−1、811−2には通常通り順方向に電圧が印加される。(図11との関連で説明した)トレンチの底部に配置された共有されたソース線804は接地され、再び、ソースとして機能する。そして、ゲート807にゲート電圧が印加される。
【0073】
本開示を読めば、当業者が理解できるように、複数の異なる電荷レベルがソース領域802−1の近傍のゲート絶縁層817に書き込まれ、参照セル又はダミーセル802−2と比較される。このようにして、本発明の教示によれば、複数のビットを多値セルに記憶させることができる。
【0074】
上述したように、これらの新規の多値セルは、DRAM同様のアレイで使用することができる。上方から見た場合、2つのトランジスタが4F2(F=リソグラフィの最小加工寸法)の面積を占有しており、すなわち、各メモリセルは2F2の面積を占有する1つのトランジスタで構成される。しかしながら、各トランジスタは多数のビットを記憶できるので、データ記憶密度は単位面積1F2あたり1より大きいビット数となる。例えば、図16A及び図16Bに示す実施形態と図12に示す実施形態とを対比して示すように、参照トランジスタが近接するように各メモリトランジスタに対して1個の参照セル又はダミーセルを用いると、トランジスタの特性をより良好に合致させることができるが、メモリ密度は低くなる。
【0075】
図17は、本発明に係る縦型NROMフラッシュメモリトランジスタの一実施形態の断面図である。縦型デバイス構造を用いることで、セルの占有する面積を4F2に維持したまま、チャネル長を長くすることができる。
【0076】
本実施形態は、1つの制御ゲート1704と、2つの柱状部1701及び1702の側面に沿った2つのスプリットチャネル1710及び1711とで構成される。トレンチの下のn+領域1703は、トランジスタ動作中、2つのチャネル領域1710と1711とを接続して、該構造を2つの直列トランジスタとして機能させる。この2つの直列トランジスタは少なくとも2つの電荷蓄積領域を有する。別の実施形態においては、電荷蓄積面積が異なっていてもよい。
【0077】
各トランジスタは、1つの窒化物蓄積領域1706、1708を有しており、一実施形態においては、その窒化物蓄積領域は、ONOゲート絶縁層の一部である。電荷は、チャネル領域1710、1711のどちらか一方か両方のゲート絶縁層に蓄積される。隣接する柱状部1701及び1702の上部におけるn+領域1720及び1721は、トランジスタの動作方向によってソース領域又はドレイン領域のどちらか一方として機能する。ソース/ドレイン領域は、ワード線/制御ゲート1704に略垂直で、z軸に沿って延在するデータ/ビット線によって接続される。
【0078】
トレンチの底部及び柱状部の頂部には、基板と制御ゲート1704との間に酸化物誘電体を有している。他の実施形態においては、その他の誘電体を使用してもよい。
【0079】
図17の実施形態では、n+領域はp型の基板にドーピングして形成されていることを示している。しかしながら、他の実施形態においては、n型の基板にp+領域をドーピングしてもよい。
【0080】
図18は、本発明に係る縦型NROMフラッシュメモリトランジスタの他の実施形態の断面図を示している。電荷は、チャネル1801のどちら側の端部でも蓄積することができる。図17の実施形態と同様に、n+領域1803及び1804はソース/ドレイン領域として機能し、それらの機能は、トランジスタの動作方向で決まる。
【0081】
図19は、図17及び図18の実施形態の等価回路図である。図17及び図18で示されているトランジスタは、2つの電界効果トランジスタ(FET)であり、一方のトランジスタのドレインと他方のトランジスタのソースとが接続されて直列動作している状態である。
【0082】
図17の構成要素に対する図19の構成要素を関連させて説明するため、図17の参照符号が図19においても用いられている。図19においてはドレイン1721及びソース1720は、ある特定の方向で示されているが、トランジスタが逆方向で動作する場合は、ドレイン領域及びソース領域は逆になる。
【0083】
浮遊しているn+拡散領域1703は、チャネルとなる分離部分1710と1711とを接続する。n+領域1703には電気的な接続部はない。単一ゲート1704は、2つのトランジスタを接続する。
【0084】
図17及び図18の実施形態であるフラッシュメモリセルは、先に述べた製造技術を改変した技術で作製される。図17及び図18の構造は、エッチングされた同じ縦型柱状部を用いるが、NROMフラッシュメモリ構造では隣接する柱状部の側壁に沿って2つのチャネルが形成され、n+領域がトレンチの底部に沿ってトランジスタチャネルを形成する。柱状部の間のトレンチには単一制御ゲートが形成され、柱状部の頂部のn+ソース/ドレイン領域はデータ/ビット線を形成する。図18の実施形態では、ゲート絶縁層及び制御ゲートがトレンチの底部を渡るようにチャネルの一部を形成する。
【0085】
ソース領域が接地され、ドレイン領域が正の電圧にバイアスされて、制御ゲートに正の書き込み電圧を印加するような書き込みにおいては、従来のチャネルホットエレクトロン注入を用いることができる。セルの消去に対しては、従来の負のゲートのファウラ−ノルドハイムトンネリングを用いることができる。本実施形態では、2つのビット記憶に対して該デバイスを用いることができる。電荷はドレイン近傍に記憶され、デバイスは逆方向で読み出される。チャネルの両端部それぞれが動作方向に応じてドレインとして用いられる。電荷は、表面のn+領域近傍のチャネルの両端に記憶させることができる。
【0086】
他の実施形態においては、本発明に係るNROMセルへの書き込みに対して、増大された基板ホットエレクトロン注入を用いてもよい。さらに、セルの消去に対しては、増大されたバンド間トンネリングで誘起される基板ホットホール注入を用いてもよい。
【0087】
ONO層は本発明のNROMセルのゲート絶縁層に対するただ一つの実施形態であるが、さらに別のゲート絶縁層の構成としては、酸化物−窒化物−酸化アルミニウムの複合層、酸化物−酸化アルミニウム−酸化物の複合層、酸化物−シリコンオキシカーバイド−酸化物の複合層、その他の複合層等が挙げられる。さらに、ゲート絶縁層としては、アニールではなく湿式酸化によって形成された通常の酸化ケイ素よりも厚いもの、シリコンのナノ粒子を含むシリコンリッチ酸化物、シリコンオキシナイトライド層(複合層ではない)、シリコンリッチ酸化アルミニウム絶縁層(複合層ではない)、シリコンオキシカーバイド絶縁層(複合層ではない)、シリコンカーバイドのナノ粒子を含む酸化ケイ素絶縁層、Si、N、Al、Ti、Ta、Hf、La(これらに限定されない)等を含む2つ以上の一般に用いられる絶縁体で構成されるゲート絶縁層の非化学量論的単一層等が挙げられる。
【0088】
図20においては、本発明の教示に係るメモリデバイスが示される。一実施形態においては、デバイスは、本発明に係るNROMデバイスである。他の実施形態においては、本発明に係るDRAMデバイスである。
【0089】
メモリデバイス940は、メモリアレイ942と、行及び列デコーダ944、948と、センスアンプ回路946とを有する。メモリアレイ942は、本発明の教示によって形成された複数の多値セル900からなり、そのワード線980及びビット線960はそれぞれ、行及び列で通常と同様に配置される。メモリアレイ942のビット線960はセンスアンプ回路946に接続される一方、ワード線980は行デコーダ944に接続される。アドレス信号及び制御信号は、アドレス/制御線961でメモリデバイス940に入力され、列デコーダ948、センスアンプ回路946及び行デコーダ944に接続されて、メモリアレイ942に対する特に読み出し及び書き込みアクセスに用いられる。
【0090】
列デコーダ948は、列選択線962上の制御信号及び列選択信号を介してセンスアンプ回路946に接続される。センスアンプ回路946は、入出力(I/O)データ線963を通じて、メモリアレイ942に向かう入力データを受け取り、メモリアレイ942から読み出されるデータを出力する。データは、(行デコーダ944を通じて)1つのワード線980をアクティブすることによって、メモリアレイ942のセルから読み出される。1つのワード線980は、アレイの列を定義する各ビット線960に対して該ワード線に対応している全てのメモリセルを接続する。また、1以上のビット線960がアクティブにされる。ある特定のワード線980とビット線960がアクティブになる場合、ビット線の列に接続されたセンスアンプ回路946が 、ある特定の多値セルを介して検知される導通を検出し、増幅する。この場合、読み出し動作においては、ある特定のセルのソース領域が、接地されたアレイプレート(図示せず)に接続され、アクティブにされたビット線960と参照線(アクティブでないビット線)との電位差を測定することによって、そのビット線960を転送する。 メモリデバイスのセンスアンプの動作は、例えば、米国特許第5,627,785号、5,280,205号、5,042,011号に記載されている(これらの特許は全て、マイクロン テクノロジー社が譲受人である)。それらは、ここに参照することにより本願の開示に含まれる。
【0091】
図21は、本発明の実施形態に係る多値メモリセル1012を利用した、電子システム、すなわちプロセッサをベースにしたシステム1000のブロック図である。ここで、多値メモリセル1012は、前述したようにDRAM又はNROMフラッシュメモリセルを用いている。
【0092】
このシステム1000としては、コンピュータシステム、プロセス制御システム、プロセッサ及びそれに関連したメモリを用いたその他のシステム等が挙げられる。システム1000は、中央演算処理装置(CPU)1002又はバス1020を通じてI/Oデバイス1008及び多値メモリ1012と通信するその他の制御回路(例えば、マイクロプロセッサ)を有する。バス1020は、プロセッサをベースにしたシステムで通常用いられるバス及びブリッジの組であるが、簡略化するため、バス1020は単一バスとして示されている。第2のI/Oデバイス1010が示されているが、本発明の実施に必ずしも必要なものではない。プロセッサをベースにしたシステム1000は、また、リードオンリーメモリ(ROM)1014を有してもよい。また、当技術分野では周知のようにバス1020を介してCPU1002と通信するフロッピディスクドライブ1004やコンパクトディスク(CD)ROMドライブ1006のような周辺機器を備えてもよい。
【0093】
付加的に回路や制御信号を設けることが可能なことや、メモリデバイス1000が本発明に焦点をあてるために簡略化されていることは、当業者であれば理解できよう。NROM1012の少なくとも1つの多値セルは、第1ソース/ドレイン領域又はソース領域近傍のゲート絶縁層に捕獲された電荷を有する書き込まれたMOSFETを有し、そのチャネル領域は、第1電圧閾値(Vt1)及び第2電圧閾値領域(Vt2)を有する。ここで、Vt2はVt1よりも大きく、Vt2はソース領域の近傍にあるので書き込まれたMOSFETは低いドレインソース電流で動作する。
【0094】
図21で示される実施形態は、本発明に係る新規のメモリセルが用いられた電子システム回路の実施形態を示すことが理解できよう。図21で示されているように、システム1000の図は、本発明に係る構造及び回路の一応用例を理解するために設けられており、新規のメモリセル構造を用いた電子システムの全ての構成要素、及び全ての特徴を完全に記載することを意図としているものではない。さらに、本発明は、本発明に係る新規のメモリセルを用いた如何なる大きさのメモリデバイス1000、及び如何なるタイプのメモリデバイス1000にも同様に適用可能であって、上述のものに制限されない。そのような電子システムは、プロセッサとメモリデバイスとの間の通信時間を減らすため、単一パッケージの処理装置内や単一半導体チップ上に作製することができることは、当業者であれば理解できよう。
【0095】
本開示で記載したように、本発明の新規のメモリセルを含む応用例としては、メモリモジュール、デバイスドライバ、電源モジュール、通信モデム、プロセッサモジュール、特定用途向けのモジュールで使用する電子システムを含む。また、多層構造モジュールやマルチチップモジュールを含んでもよい。さらに、そのような回路は、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の多種多様な電子システムのサブコンポーネントとしてもよい。
【0096】
本発明に係る新規の多値セルは、NROMフラッシュメモリアレイにおいて使用することができる。上方から見た場合、2個のトランジスタが4F2の面積を占有する。しかしながら、そのようなトランジスタはそれぞれ、複数のビットを記憶できるため、1F2単位面積あたりのデータ記憶密度は1ビットよりもずっと多くなる。
【0097】
上述の記載は本発明を説明するためのものであると理解すべきであり、本発明の範囲を制限するものではない。上述の記載を読めば、その他の多くの実施形態は当業者にとって明らかであろう。それゆえ、本発明の範囲は、添付の請求項に対する均等物と共に全ての範囲に沿って決定されるべきである。
【0098】
本出願は、2003年12月16日に出願され、本発明の譲受人に譲受された米国特許出願第10/738,408号の一部継続出願であり、ここに参照することにより、本願の開示に含まれる。
【図面の簡単な説明】
【0099】
【図1】図1は、本発明の一実施形態に係る製造プロセスのある段階における半導体基板部分の断面図である。
【図2】図2は、一実施形態に係る製造プロセスのさらに後の段階における図1の基板部分の断面図である。
【図3】図3は、一実施形態に係る製造プロセスのさらに後の段階における図2の基板部分の断面図である。
【図4】図4は、本発明の一実施形態に係るメモリセルアレイの一部を示す基板部分の簡略化された平面図である。
【図5】図5は、本発明の一実施形態に係る図1〜図3の構造と図4の平面図との関係を示す断面図である。
【図6】図6は、本発明の一実施形態に係る図4のメモリセルアレイの相互接続構成を示すメモリセルアレイの簡略化された平面図である。
【図7】図7は、本発明の一実施形態に係る相互接続構成の一部を示し、図6の切断線7−7に沿った断面図である。
【図8】図8は、本発明の一実施形態に係る相互接続構成の一部を示し、図6の切断線8−8に沿った断面図である。
【図9】図9Aは、従来技術に基づいた基板内の金属酸化物半導体電界効果トランジスタ(MOSFET)のブロック図であり、図9Bは、暫時使用することでドレイン領域近傍のゲート酸化物に捕獲される電子によるデバイスの劣化を示す、順方向に動作する図9AのMOSFETの図であり、図9Cは、ゲート−ソース間の電圧(VGS)に対する従来のMOSFETのドレイン領域における電流信号(Ids)の平方根のグラフである。
【図10】図10Aは、本発明の一実施形態に係る多値セルとして使用される書き込まれたMOSFETを示す図であり、図10Bは、本発明の一実施形態を達成するための本発明に係る多値セルのMOSFETへの書き込み方法を説明するための図であり、図10Cは、本発明の一実施形態に係る、ドレイン領域とソース領域との間に設定される電圧すなわちドレイン電圧(VDS)に対してドレイン領域にて検出される電流信号(Ids)をプロットしたグラフである。
【図11】図11は、本発明に係るメモリアレイの一部である縦型窒化物リードオンリーメモリセルの図である。
【図12】図12は、図11で示されるメモリアレイの一部に対する等価回路である。
【図13】図13は、本発明に係る新規の多値セルにおける読み出し動作を説明する他の等価回路である。
【図14】図14は、本発明の一実施形態に係るメモリアレイの一部を示す図である。
【図15A】図15Aは、本発明の一実施形態に係る複数の層を有するゲート絶縁層の図である。
【図15B】図15Bは、本発明の実施形態の多値セルの伝導挙動を示す図である。
【図16】図16Aは、逆方向での多値セルの動作及び書き込みを示す図であり、図16Bは、書き込まれた多値セルの順方向動作及び差動セルの実施形態(例えば、各セルに2個のトランジスタ)において行われる差動読み出しを説明するための図である。
【図17】図17は、本発明の実施形態に係るNROMスプリットチャネルフラッシュメモリセルの断面図である。
【図18】図18は、本発明の他の実施形態に係るNROMフラッシュメモリセルの断面図である。
【図19】図19は、図17及び図18の実施形態の等価回路である。
【図20】図20は、本発明の実施形態に係るメモリデバイスを示す図である。
【図21】図21は、本発明に係る多値セルを利用した電子システムすなわちプロセッサベースのシステムのブロック図である。
【符号の説明】
【0100】
20…半導体基板部分 22…凹部
24、26…ドーピング領域 28…キャップ
32…厚い酸化物領域 34…ONO領域
36…側壁 38…ゲート層
40、62、64…伝導層 42…薄い酸化物層
44、707B…窒化物層 46、707A…酸化物層
48…浮遊ゲート 49…絶縁層
50…メモリセルアレイ 52…メモリセル面積
54、116、216、413、513、612−1、612−2、813、980…ワード線
56、58、114、411−1、411−2、608−1、608−2、960…ビット線
60…相互接続構成 65…中間誘電体層
67…トレンチ分離領域
70、70´、70´´、76、76´、76´´、78、78´´…ノード
100、200、303…基板 101…MOSFET
102、502、802−1…ソース領域
104、506…ドレイン領域
106、206、305、405、505…チャネル領域
108、208、309、409、509、614−1、614−2、807…ゲート
110、210…ゲート酸化物層
112、304、504、604、804…ソース線
117…電子
201、601−1、601−2、701、900…多値セル
202、302−1、302−2、402−1、402−2、602−1、602−2…第1ソース/ドレイン領域
204、306−1、306−2、406−1、406−2、606−1、606−2…第2ソース/ドレイン領域
212…第1伝送線 214…第2伝送線
217…電荷 301−1、301−2…縦型柱状部
307、407、707、817…ゲート絶縁層
340…トレンチ 401−1、401−2…縦型多値セル
415…共通ソース線 511…ビット線又はデータ線
600、942…メモリアレイ 610…センスアンプ
624…データ書き込み/プリチャージ回路
702…ソース 705…チャネル
801−1、801−2…トランジスタ
802−2…参照セル又はダミーセル
811−1、811−2…ドレイン線 940…メモリデバイス
944…行デコーダ 946…センスアンプ回路
948…列デコーダ 961…アドレス/制御線
962…列選択線 963…入出力データ線
1000…プロセッサをベースにしたシステム
1002…CPU 1004…フロッピディスクドライブ
1006…CD ROMドライブ 1008、1010…I/Oデバイス
1012…多値メモリセル 1014…ROM
1020…バス 1701、1702…柱状部
1703、1720、1721、1803、1804…n+領域
1704…制御ゲート 1706、1708…窒化物記憶領域
1710、1711…スプリットチャネル
1801…チャネル
【技術分野】
【0001】
本発明は、メモリデバイスに関し、特に、記憶密度の高いNROMフラッシュメモリデバイスに関する。
【背景技術】
【0002】
通常、メモリデバイスは、内部半導体集積回路としてコンピュータやその他の電子デバイスに設けられる。メモリには、ランダムアクセスメモリ(RAM)、リードオンリーメモリ(ROM)、ダイナミックランダムアクセスメモリ(DRAM)、シンクロナスダイナミックランダムアクセスメモリ(SDRAM)、フラッシュメモリ等、多くの異なるタイプがある。フラッシュメモリのひとつのタイプに、窒化物リードオンリーメモリ(NROM)がある。NROMは、フラッシュメモリの特徴をいくつか備えているが、フラッシュメモリ作製に必要な特殊な作製プロセスが必要でない。このNROM集積回路は、標準CMOSプロセスを用いて実現可能である。
【0003】
フラッシュメモリデバイスは、電子用途に幅広く使用されている不揮発性メモリとして普及してきた。フラッシュメモリは、一般に、1トランジスタメモリセルであり、高メモリ密度、高信頼性、低消費電力を可能とする。フラッシュメモリは、一般には、パーソナルコンピュータ、携帯情報端末(PDA)、デジタルカメラ、携帯電話等に使用されている。パーソナルコンピュータシステムに用いる場合、プログラムコードや基本入出力システム(BIOS)のようなシステムデータが、フラッシュメモリ内に記憶される。
【発明の開示】
【発明が解決しようとする課題】
【0004】
コンピュータ及びソフトウェアが複雑になるにつれ、データを記憶するためのメモリがより多く必要となっている。メモリ容量は、トランジスタサイズ(例えば、加工寸法「F」)を小さくしたり、及び/又は1セルに対して複数のビットを記憶させたりすることにより、増大させることができる。これら2つの手法を同時に行うと、メモリデバイスの速度が増大し、必要電力が減少すると共にメモリ容量が増大する。しかしながら、NROMフラッシュメモリのサイズを小さくする場合、NROMフラッシュメモリ技術においては、サイズに対するいくつかの制限があるという問題がある。すなわち、サイズを小さくしていくと、NROMセルにおける複数の電荷記憶領域の間を十分に分離しておくことが難しくなる。
【0005】
上述した理由、及び当業者であれば本明細書に記載された内容を理解することによって明らかとなるであろう以下に述べる理由により、本技術分野において、1セルに対して複数のビットが記憶可能な高性能のフラッシュメモリトランジスタが求められている。
【課題を解決するための手段】
【0006】
本発明の実施形態に係る窒化物リードオンリーメモリは、複数の縦型柱状部を有する基板を備え、それら柱状部のそれぞれは、上部ドーピング領域を有する。前記複数の縦型柱状部の第1柱状部と第2柱状部の対向する側面に沿って、ゲート絶縁層が形成される。制御ゲートはゲート絶縁層及び柱状部を覆うように形成される。第1柱状部と第2柱状部との間に位置するトレンチの下には下部ドーピング領域が形成される。トランジスタ動作中は、下部ドーピング領域は、第1柱状部の対向する面に沿って形成される第1チャネルと第2柱状部の対向する側面に沿って形成される第2チャネルとを接続する。一実施形態においては、下部ドーピング領域は電気接続部には接続されない。
【0007】
本発明に係るこれら及びその他の実施形態、態様、効果、特徴は、以下の記載において説明され、及び本発明の以下の記載及び参照される図面を参照することで、若しくは本発明を実施することで、当業者には明らかであろう。本発明の態様、効果、特徴は、添付された請求項で詳細に指摘された手段、手順及び組合せによって実現達成される。
【発明を実施するための最良の形態】
【0008】
以下、添付図面を参照して本発明を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明を実施できるような具体的な形態を例示的に示している。添付図面において、同類の参照符号は複数の図中において実質的に同等な構成要素を示す。実施形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の範囲を逸脱することなく、構造的、論理的、電気的な改変を加えて発明を実施してもよい。
【0009】
以下の記載で用いられる用語「ウェハ」及び「基板」は、本発明の集積回路(IC)構造を形成するための露出表面を有する、いかなる構造をも含む。用語「基板」は、半導体ウェハを含むと理解される。また、用語「基板」は、プロセス中の半導体構造に対して言及する場合にも用いられ、その上に作製された他の層を含み得る。ウェハ及び基板の両方とも、ドーピングされた半導体層及びアンドープの半導体層、基材である半導体又は絶縁体で支持されたエピタキシャル半導体層、さらには当業者に周知のその他の半導体構造を含む。用語「伝導体」は、半導体を含むと理解され、用語「絶縁体」は伝導体として言及されている材料よりも電導性が低い、いかなる材料をも含むように定義される。それゆえ、以下の詳細な説明は限定的に解釈されるべきではない。本発明の範囲は、本請求項に対する均等物の全ての範囲と共に、添付の請求項のみによって定義される。
【0010】
図1は、本発明の一実施形態に係る作製過程のある段階における半導体基板部分20の断面図である。この部分20は、エッチング又は刻設された凹部22と、ドーピングされた領域24及び26と、キャップ28とを有する。エッチングされた凹部22はトレンチを形成し、このトレンチは、図1のページを通り抜ける軸に沿って延在する。
【0011】
一実施形態において、ドーピング領域24は、埋め込まれたn+領域である。一実施形態において、ドーピング領域24は、全面に渡る埋め込み(blanket implant)によって形成される。一実施形態において、キャップ28は誘電体キャップであり、通常の窒化ケイ素を用い、通常のパターン形成技術で形成される。そして、一実施形態において、通常のプラズマエッチング技術を用いて、凹部22がエッチングされる。一実施形態において、ドーピング領域26は注入(implantation)によってドーピングされて、n+領域が形成される。エッチング又は刻設された凹部22は、プラズマエッチング、レーザアシスト技術や周知であるその他の技術や開発される可能性のあるその他の技術によって形成することもできる。一実施形態において、凹部22は、基板部分20の頂面に対して略垂直な側壁を有するように形成される。ここで、略垂直という意味は、基板表面に対して90°±10°である。
【0012】
図2は、本発明の一実施形態に係る作製過程のさらに後の段階における図1の基板部分20の断面図である。図2の基板部分20は、厚い酸化物領域32と、凹部22の側壁36に形成されたONO領域34と、ゲート層38と、伝導層40とを有する。一実施形態においては、ゲート層38は伝導するようにドーピングされた多結晶シリコンである。
【0013】
一実施形態においては、従来技術を用いて、ドーピング領域24及び26を側壁36に関して選択的に酸化する。その結果、厚い酸化物領域32が、薄い酸化物層42が形成されると同時に側壁36上に形成される。これら酸化物は、側壁36に沿ってトランジスタチャネルとなる部分からドーピング領域24及び26を絶縁するように機能する。絶縁するために、他の技術を用いてもよい。例えば、一実施形態では、高密度プラズマで形成される酸化物を用いてもよい。また、スペーサを用いてもよい。
【0014】
一実施形態においては、例えば、「NROM:局在して捕獲する新しい2ビット不揮発性メモリセル」ボアズ・エイタン他、IEEE エレクトロン デバイス レターズ,Vol.21,No.11,2000年11月,543〜545頁,IEEE目録 No.0741−3106/00 (“NROM:A Novel Localized Trapping,2−Bit Nonvolatile Memory Cell”,by Boaz Eitan et al.,IEEE Electron Device Letters,Vol.21,No.11,November 2000,pp.543−545,IEEE Catalogue No.0741−3106/00)や、「単一トランジスタ 酸化物−窒化物−酸化物EEPROMデバイス」T.Y.チャン他,IEEE エレクトロン デバイス レターズ,Vol.EDL−8,No.3,1987年3月,pp.93−95,IEEE目録 No.0741−3106/87/0300−0093 (“A True Single−Transistor Oxide−Nitride−Oxide EEPROM Device”by T.Y.Chan et al.,IEEE Electron Device Letters,Vol.EDL−8,No.3,March,1987,pp.93−95,IEEE Catalogue No.0741−3106/87/0300−0093)において記載があるように、従来技術を用いて、窒化物層44と酸化物層46を形成する。
【0015】
一実施形態においては、SONOSデバイスにおいて用いられているように、薄い酸化物層42、窒化物層44及び酸化物層46を組み合わせて、ONO層34を形成し、同時にポリシリコン38で制御ゲートを形成する。動作としては、ドーピング領域24、26及び制御ゲート38に適当なバイアスを印加することにより、ホット多数電荷キャリアを窒化物層44に注入し、捕獲させて、閾値電圧変化を引き起こす。このようにして、記憶データとして、複数の、択一的で、測定可能な電気的な状態を形成する。「ホット」電荷キャリアは、それらの環境とは熱平衡状態にはない。すなわち、ホット電荷キャリアとは、高い運動エネルギを有する電荷キャリアの集団が存在しているという状況を示している。ホット電荷キャリアは電子でもホールでもよい。
【0016】
SONOSデバイスは、1つのゲート38に対して1より多いビットを記憶できる。一般には、領域24や領域26のような接続部近傍のONO層34の一方の側面(47又は47´)にホットキャリアを注入して、高い電界を与えるようにする。
【0017】
領域24及び26にかかる電位の極性を逆にすることによって、電荷は、ONO層34の他方の側面(47´又は47)に注入される。このようにして、電気的に区別でき、認識可能な4つの状態を1つのゲート38に対して容易に形成することができる。その結果、図2に示す構造において、1つのゲート38に対して少なくとも4つのビットを記憶させることができる。
【0018】
図3は、本発明の一実施形態に係る作製過程における別の段階にある図1の基板部分20の断面図である。図3に示す実施形態では、酸化物領域32及び42を有するが、浮遊ゲート48は、薄い酸化物領域42上に形成されている。浮遊ゲート48には、通常の酸化物又は窒化物絶縁層49が形成され、その後、ゲート層38が堆積される。浮遊ゲートデバイスはよく知られており、ホット電荷キャリア(電子でもホールでもよい)を浮遊ゲート48に注入することで動作する。
【0019】
浮遊ゲートデバイスでは、電気的に区別でき、識別可能な異なる電荷レベルで書き込まれる。その結果、各浮遊ゲートデバイスに1より多くのデータを書き込むことが可能となり、これによって、外部からアドレス指定可能な各ゲート38に対して1より多い記憶ビットが対応するようになる。通常は、電荷レベル0、Q、2Q、3Qが適用される。ここで、Qは、確実に区別できるような出力信号に対応するある電荷量を示す。
【0020】
図4は、本発明の一実施形態に係るメモリセルアレイ50の一部を示す基板部分の簡略化された平面図である。図4は、また、ピッチP、幅W、間隔S及び「背景技術」で記載した最小加工寸法Fの場合を示す。例示されているメモリセル面積52、すなわち単一トランジスタの物理的な面積は、約1F2となることが理解されよう。伝導層40からワード線54は形成され、さらにビット線56及び58が形成される。
【0021】
図5は、本発明の一実施形態に係る構造の図1〜図3と図4の平面図との関係を示す簡略化された断面側面図である。図6〜図8を参照して以下で詳細に説明するように、トレンチ22はビット線56及び58に対応する。
【0022】
図1〜図5を参照して述べたメモリアレイの密度においては、従来技術のメモリアレイと異なる相互接続構成を必要とする。以下では、そのようなメモリシステムに有効な相互接続構成の新しいタイプの実施形態が図6〜図8を参照して説明される。
【0023】
図6は、本発明の一実施形態に係る、図4のメモリセルアレイ50の相互接続構成60を示す簡略化された平面図である。相互接続構成60は、パターン形成された複数の伝導層62及び64を有し、これら伝導層62及び64は、従来技術の中間誘電体層65(図7及び図8)によって分離される。ここで、図6〜図8は、他の図と対応させるため、また、過度に複雑になるのを避けるため、簡略化されている。浅いトレンチ分離領域67は、選択された部分を互いに分離する。
【0024】
図7は、図6の切断線7−7に沿った断面図であり、本発明の一実施形態に係る相互接続構成の一部を示す。
【0025】
図8は、図6の切断線8−8に沿った断面図であり、本発明の一実施形態に係る相互接続構成の一部を示す。
【0026】
図6〜図8を参照すると、パターン形成された伝導層62は上方に延在してノード70、70´、70´´に達し、伝導層62とドーピング領域24の選択された部分とを電気的に接続する。パターン形成された伝導層62は、72、72´と記された線まで形成される。
【0027】
同様に、パターン形成された伝導層62の別の部分は、74、74´で示された線から上方に延在し、ノード76、76´、76´´と他の回路素子とを電気的に接続する。ノード76、76´、76´´によって、ドーピング領域24の選択された部分との接続が可能となる。
【0028】
一方、パターン形成された伝導層64は、図6の上から下に延在し、ノード78、78´´と電気的に接続し、それによってドーピング領域26が接続される。
【0029】
以上は、図1〜図5のメモリデバイスの使用に適した簡略化された相互接続構成の一例である。その他の構成も可能である。
【0030】
図9Aは、DRAMアレイ等で使用されるMOSFETの従来の動作を説明する図である。図9Aでは、順方向動作における、通常のホットエレクトロン注入とデバイスの劣化を示している。以下で説明するように、電子はドレイン近傍で捕獲されるため、デバイスの特性を変化させるにはさほど有効でない。
【0031】
図9Aは、基板100における金属酸化物半導体電界効果トランジスタ(MOSFET)101のブロック図である。MOSFET101は、ソース領域102と、ドレイン領域104と、ソース領域102とドレイン領域104との間の基板100内のチャネル領域106とを有する。ゲート108は、ゲート酸化物層110によってチャネル領域106から分離されている。ソース領域102にはソース線112が接続されている。ドレイン領域104にはビット線114が接続されている。ゲート108にはワード線116が接続されている。
【0032】
従来の動作では、ドレイン−ソース間電圧(Vds)をドレイン領域104とソース領域102との間に設定し、ワード線116によってゲート108に電圧を加える。ゲート108に加えた電圧がMOSFETの特性電圧閾値(Vt)を超えると、ドレイン領域104とソース領域102との間の基板100内にチャネル106が形成される。チャネル106が形成されることにより、ドレイン領域104とソース領域102との間で伝導可能となり、電流信号(Ids)がドレイン領域104において検出可能となる。
【0033】
図9Aの従来のMOSFETの動作においては、デバイス劣化の程度は、順方向に動作するMOSFETに対しては、電子117がドレイン領域104近傍のゲート酸化物層110に捕獲されることによって、徐々に進行する。この効果が図9Bに示される。しかしながら、電子117はドレイン領域104の近傍に捕獲されるので、MOSFETの特性を変化させるにはさほど有効でない。
【0034】
図9Cはこの点を示すものである。図9Cは、ゲート108とソース領域102との間の電圧(VGS)に対する、ドレイン領域における電流信号(Ids)の平方根を示すグラフである。VGSに対してプロットした√Idsの傾きの変化は、チャネル106における電荷キャリアの移動度の変化を表している。
【0035】
図9Cにおいて、△VTは、通常動作において、ドレイン領域104近傍のゲート酸化物層110に電子が徐々に捕獲されることによってデバイスが劣化することにより生じるMOSFETの閾値電圧の最小変化を示す。これにより、ドレイン領域104近傍のゲート酸化物層110に電荷が捕獲固定される。傾き1は、ゲート酸化物層110に電子が捕獲されていない図9Aに対する、チャネル106での電荷キャリアの移動度を示す。傾き2は、ドレイン領域104近傍のゲート酸化物層110に電子117が捕獲された図9Bの従来技術のMOSFETに対する、チャネル106での電荷キャリアの移動度を示す。図9Cの傾き1と傾き2との比較で示されるように、従来のMOSFETにおいて、ドレイン領域104近傍のゲート酸化物層110に捕獲された電子117は、チャネル106での電荷の移動度を大きく変化させることはない。
【0036】
ストレス及びホットエレクトロン注入の効果については2つの要素がある。第1の要素は、捕獲された電子による閾値電圧の変化であり、第2の要素は、この捕獲された電荷によって引き起こされるキャリア電子の付加的な散乱及び表面状態の付加による移動度の低下がある。従来のMOSFETが、順方向動作中に、劣化する、すなわち「ストレス」を受ける場合、電子は、ドレイン近傍のゲート酸化物層に徐々に注入され、捕獲される。従来のMOSFETのこの部分においては、ゲート酸化物層の下方にはチャネルが実質的に存在しない。従って、捕獲された電荷は、閾値電圧や電荷移動度をわずかだけ変化させる。
【0037】
先に、本出願人は、プログラム可能なアドレスデコード及び補正をするために、従来のCMOSプロセス及び技術でのMOSFETの逆ストレスに基づく書き換え可能なメモリデバイスと機能とを開示した。(米国特許出願番号09/383,804号「書き換え可能なアドレスデコード及び補正のためのMOSFET技術」L.フォーブス、W.P.ノーブル、E.H.クラウド(L.Forbes,W.P.Noble and E.H.Cloud,“MOSFET technology for programmable address decode and correction,”United States Patent Application Serial Number 09/383,804))。しかしながら、この開示においては、アドレスデコードと補正の記載はあるが、多値メモリセルの手法については記載がない。
【0038】
本発明の教示によれば、スプリット−チャネルNROMデバイスを有する通常のMOSFETにおいては、逆方向動作によって書き込みを行い、アバランシェホットエレクトロン注入を用いてMOSFETのゲート酸化物層に電子を捕獲させる。続いて、書き込まれたMOSFETを順方向動作させると、酸化物層に捕獲された電子はソース近傍に存在して、チャネルが2つの異なる閾値電圧領域を有するようになる。本発明に係る新規の書き込まれたMOSFETでは、流れる電流は従来のMOSFETよりも非常に小さく、特に低いドレイン電圧において小さい。これら電子は、負の電圧をかけない限り、ゲート酸化物層に捕獲され続ける。正又は0のゲート電圧の場合は、電子がゲート酸化物層から除去されることはない。消去は、負のゲート電圧を印加して、及び/又は負のゲートバイアスを印加した状態で温度を上げて、捕獲電子を再放出させてMOSFETのシリコンチャネルに戻すことによって実現することができる。(L.フォーブス、E.サン、R.アルダース、J.モル「SiO2に捕獲された電子の電界誘起による再放出」 IEEE会報 エレクトロン デバイス,vol.ED−26,no.11,1816頁〜1818頁参照(1979年11月)、S.S.B.オア、N.ホアン、L.フォーブス「SiO2における深いトラップの分布領域からのトンネリングおよび熱による再放出」 IEEE会報 エレクトロン デバイス,vol.40,no.6,1100頁〜1103頁(1993年6月)、S.A.アバス、R.C.ドカーティ「ホットエレクトロン捕獲によるN−チャネル IGFETの設計限界」 IEEE国際エレクトロンデバイス会議,ワシントン D.C.,1975年12月,35頁〜38頁参照)(L.Forbes,E.Sun,R.Alders and J.Moll,“Field induced re−emission of electrons trapped in SiO2,”IEEE Trans.Electron Device,vol.ED−26,no.11,pp.1816−1818(Nov.1979);S.S.B.Or,N.Hwang,and L.Forbes,“Tunneling and Thermal emission from a distribution of deep traps in SiO2,”IEEE Trans.on Electron Devices,vol.40,no.6,pp.1100−1103(June 1993);S.A.Abbas and R.C.Dockerty,“N−channel IGFET design limitations due to hot electron trapping,”IEEE Int.Electron Devices Mtg.,Washington D.C.,Dec.1975,pp.35−38)。
【0039】
図10A〜図10Cは、本発明において、逆方向でデバイスに書き込み、続いて順方向動作させてデバイスから読み出すことによってデバイス特性を大きく変化させることを説明するための図である。
【0040】
図10Aは、本発明の教示に基づき、多値セルとして使用され、書き込まれたMOSFETの説明図である。図10Aに示すように、多値セル201は、基板200にMOSFETを有する。このMOSFETは、第1ソース/ドレイン領域202と、第2ソース/ドレイン領域204と、第1ソース/ドレイン領域202と第2ソース/ドレイン領域204との間にあるチャネル領域206とを有する。一実施形態においては、第1ソース/ドレイン領域202はMOSFETのソース領域202を含み、第2ソース/ドレイン領域204はMOSFETのドレイン領域204を含む。図10Aは、さらに、ゲート酸化物層210によってチャネル領域206から分離されたゲート208を示している。第1ソース/ドレイン領域202には第1伝送線212が接続され、第2ソース/ドレイン領域204には第2伝送線214が接続される。第1伝送線は、ソース線212を含み、第2伝送線は、ビット線214を含む。
【0041】
上述のように、多値セル201は書き込まれたMOSFETで構成される。この書き込まれたMOSFETには、第1ソース/ドレイン領域202の近傍のゲート酸化物層210に電荷217が捕獲されており、これによってチャネル領域206は、第1電圧閾値領域(Vt1)及び第2電圧閾値領域(Vt2)を有する。一実施形態においては、第1ソース/ドレイン領域202の近傍のゲート酸化物層210に捕獲された電荷217は、捕獲された電子217である。本発明の教示によれば、また、以下で詳細に説明するように、多値セルは、第1ソース/ドレイン領域202の近傍のゲート絶縁層に捕獲される複数の電荷レベルのうちの1つのレベルを有するように書き込まれ、それによってチャネル領域206は第1電圧閾値領域(Vt1)及び第2電圧閾値領域(Vt2)を有し、書き込まれた多値セルの動作電流が減少することとなる。
【0042】
図10Aにおいて、チャネル206のVt2は第1ソース/ドレイン領域202の近傍であり、Vt1は第2ソース/ドレイン領域204の近傍であることを示している。本発明の教示によれば、第1ソース/ドレイン領域202近傍のゲート酸化物層217に捕獲された電荷217によって、Vt2はVt1よりも高い電圧閾値を有する。複数のビットを多値セル201に記憶させることができる。
【0043】
図10Bは、本発明の実施形態を実現するための、本発明に係る多値セル201のMOSFETに書き込む方法を説明するための図である。図10Bに示されるように、この方法は逆方向でMOSFETに書き込むステップを含む。逆方向でMOSFETに書き込むステップは、MOSFETのドレイン領域204に第1電圧V1を印加するステップを含む。一実施形態において、MOSFETのドレイン領域204に第1電圧V1を印加するステップは、図10Bに示すように、MOSFETのドレイン領域204を接地するステップを含む。MOSFETのソース領域202には第2電圧V2が印加される。一実施形態において、ソース領域202に第2電圧V2を印加するステップは、図10Bに示すように、MOSFETのソース領域202に高い正の電圧(VDD)を印加するステップを含む。MOSFETのゲート208にはゲート電圧VGSが印加される。一実施形態において、このゲート電圧VGSは、第2電圧V2よりは小さいが、ドレイン領域204とソース領域202との間のMOSFETのチャネル206の伝導性を確保するには十分な大きさの電圧である。図10Bに示すように、MOSFETに第1電圧、第2電圧、ゲート電圧(V1、V2及びVGS)をそれぞれ印加することにより、ソース領域202の近傍のMOSFETのゲート酸化物層210にホットエレクトロンが注入される。すなわち、第1電圧、第2電圧及びゲート電圧(V1、V2及びVGS)をそれぞれ印加すると、電荷キャリア(例えば電子)にチャネル206を伝導するだけのエネルギが与えられ、その電荷キャリアがソース領域202に近づくと、その電荷キャリアのうちの多くはソース領域202の近傍のゲート酸化物層210に励起される。ここで、電荷キャリアは捕獲される。
【0044】
本発明の一実施形態では、続いて、読み出し動作において、書き込まれた状態でMOSFETを順方向動作させることで、上記の方法が行われる。従って、読み出し動作は、ソース領域202を接地するステップ及びドレイン領域にVDDの部分電圧をプリチャージするステップを含む。デバイスがゲートに接続されたワード線によってアドレス指定されると、伝導度は、ゲート絶縁層に記憶された電荷の有無によって決定される。すなわち、従来のDRAMセルをアドレス指定して、読み出す際に行われているように、ソース領域とドレイン領域との間に伝導性のチャネルを形成するために、ゲート電圧がワード線216を介してゲート208に印加される。
【0045】
しかしながら、書き込まれた状態では、図10Aと関連して詳細に説明したように、MOSFETの伝導性チャネル206は、ドレイン領域204の近傍に第1電圧閾値領域(Vt1)を、ソース領域202の近傍には第2電圧閾値領域(Vt2)を有する。本発明の教示によれば、ソース領域202近傍のMOSFETのゲート酸化物層210へのホットエレクトロン注入217により、Vt2はVt1よりも高い電圧閾値を有する。
【0046】
図10Cは、第2ソース/ドレイン領域204と第1ソース/ドレイン領域202との間に設定された電圧すなわちドレイン電圧(VDS)に対して第2ソース/ドレイン領域204で検知される電流信号(Ids)をプロットしたグラフ(Ids対VDS)である。一実施形態においては、VDSは、ドレイン領域204とソース領域202との間に設定された電圧を表す。図10Cにおいて、D1としてプロットされた曲線は、本発明の教示による、書き込まれていない従来のMOSFETの伝導性の挙動を示している。曲線D2は、本発明の教示による、図10Aと関連して上述した、書き込まれたMOSFETの伝導性の挙動を示している。図10Cに示されるように、ある特定のドレイン電圧(VDS)に対して、書き込まれたMOSFET(曲線D2)における第2ソース/ドレイン領域204で検出される電流信号(IDS2)は、本発明の教示による書き込まれていない従来のMOSFETにおける第2ソース/ドレイン領域204で検出される電流信号(IDS1)よりも有意に小さい。また、これは、本発明の書き込まれたMOSFETにおけるチャネル206は2つの電圧閾値領域を有するという事実、及び第1ソース/ドレイン領域202近傍のゲート酸化物層217に捕獲された電荷217によって、第1ソース/ドレイン領域202近傍の電圧閾値領域Vt2が第2ソース/ドレイン領域近傍のVt1よりも高い電圧閾値を有するという事実とに起因する。
【0047】
これらの効果のうちのいくつかは、フラッシュメモリ用であるNROMと呼ばれる異なったデバイス構造における使用に対して、最近開示された。イスラエル及びドイツのこの最近の論文では、従来型でないフラッシュメモリデバイス構造において窒化ケイ素層での電荷捕獲を用いている。(B.エイタン他「NROMデバイスのサブスレッショルド係数によるチャネルホットエレクトロン注入の特徴づけ」IEEE エレクトロン デバイス レターズ、Vol.22、No.11、556頁〜558頁(2001年11月)参照(B.Eitan et al.,“Characterization of Channel Hot Electron Injection by the Subthreshold Slope of NROM device,”IEEE Electron Device Lett.,Vol.22,No.11,pp.556−558,(Nov.2001));B.エイタン他「NROM:局在して捕獲する新しい2ビット不揮発性メモリセル」IEEE エレクトロン デバイス レターズ Vol.21、No.11543頁〜545頁(2000年11月)参照(B.Eitan et al.,“NROM:A Novel Localized Trapping,2−Bit Nonvolatile Memory Cell”,IEEE Electron Device Lett.,Vol.21,No.11,pp.543−545,(Nov.2000))。また、窒化ケイ素ゲート絶縁層における電荷捕獲は、MNOSメモリデバイスで用いられる基本的なメカニズムであり(S.ジィー「半導体デバイスの物理」ワイリー,N.Y.,1981年,504頁〜506頁参照(S.Sze,Physics of Semiconductor Devices,Wiley,N.Y.,1981,pp.504−506))、酸化アルミニウムゲートにおける電荷捕獲は、MIOSメモリデバイスで用いられる基本的なメカニズムである(S.ジィー「半導体デバイスの物理」ワイリー,N.Y.,1981年,504頁〜506頁参照(S.Sze,Physics of Semiconductor Devices,Wiley,N.Y.,1981,pp.504−506))。本出願人は、ゲート絶縁層における分離された点欠陥での電荷捕獲を、先に開示している(L.フォーブス、J.ガウジック「絶縁層トラップを用いたメモリ」米国特許第6,140,181号 2000年10月31日 特許公報発行(L.Forbes and J.Geusic,“Memory using insulator traps,”US Patent Number 6,140,181,issued October 31,2000))。
【0048】
上述の論文に対して、本発明では、逆方向動作でMOSFETに書き込むことでソース領域近傍に複数の電荷レベルのうちの1つを捕獲し、順方向で読み出して、DRAM技術の改良に基づく多値メモリセルを形成する。
【0049】
従来のDRAM技術では、一般的にゲート絶縁層として酸化ケイ素を用いている。さらに、従来のDRAMデバイスにおいては、酸化ケイ素ゲート絶縁層における電荷捕獲を最小にしようとすることに力点が置かれている。本発明の教示によれば、多種多様の絶縁層を用いることで、酸化ケイ素層よりも効果的に電子を捕獲する。すなわち、本発明に係る多値メモリセルでは、湿式法による酸化ケイ素、窒化ケイ素、シリコンオキシナイトライドSON、シリコンリッチ酸化物SRO、酸化アルミニウムAl2O3や、酸化物及び窒化ケイ素、又は酸化物及び酸化アルミニウム等の絶縁体による複合層や、酸化物−窒化物−酸化物等の複数層等のゲート絶縁層で電荷捕獲を行う。一方、酸化ケイ素の電荷捕獲効率は低いが、このことは窒化シリコンや酸化ケイ素及び窒化物の複合層の場合には該当しない。
【0050】
図11は、本発明に係るメモリアレイの一部である縦型NROMメモリセルを示す。図11のメモリは、本発明に基づいて形成された複数の柱状部、すなわち多値セル301−1及び301−2を示している。本開示を読めば、上述の複数の縦型柱状部が基板303から外方へ広がって行及び列に形成されていることは、当業者であれば理解できよう。
【0051】
図11で示されるように、複数の縦型柱状部301−1、301−2は複数のトレンチ340によって分離されている。本発明の教示によれば、複数の縦型柱状部301−1、301−2は、第1ソース/ドレイン領域302−1、302−2をそれぞれ含むトランジスタとして機能する。第1ソース/ドレイン領域302−1、302−2はソース線304に接続されている。図11に示されるように、ソース線304は、縦型柱状部301−1、301−2の行間のトレンチ340の底部に形成される。一実施形態においては、本発明によれば、ソース線304は、トレンチ底部に埋め込まれたドーピング領域から形成される。第2ソース/ドレイン領域306−1、306−2はそれぞれ、ビット線(図示せず)に接続される。第1ソース/ドレイン領域と第2ソース/ドレイン領域との間にはチャネル領域305が配置される。
【0052】
図11に示すように、ゲート309は、縦型柱状部301−1、301−2の行に沿ったトレンチ340のゲート絶縁層307によって、チャネル領域305から分離される。本発明の一実施形態においては、ゲート絶縁層307は、湿式酸化によって形成された二酸化シリコン(SiO2)、シリコンオキシナイトライド(SON)、シリコンリッチ酸化物(SRO)、酸化アルミニウム(Al2O3)よりなる群から選択されたゲート絶縁層307等である。本発明の別の実施形態においては、ゲート絶縁層307は、シリコンリッチの酸化アルミニウム絶縁層、シリコンのナノ粒子を有するシリコンリッチ酸化物、シリコンカーバイドのナノ粒子を有する酸化ケイ素絶縁層及びシリコンオキシカーバイド絶縁層よりなる群から選択されたゲート絶縁層307等である。本発明のさらに別の実施形態においては、ゲート絶縁層307は、複合層307である。この実施形態においては、複合層307としては、酸化物−酸化アルミニウム(Al2O3)−酸化物複合層、酸化物−シリコンオキシカーバイド−酸化物複合層よりなる群から選択された複合層307が挙げられる。他の実施形態においては、複合層307としては、シリコン(Si)、チタン(Ti)、タンタル(Ta)よりなる群から選択された2つ以上の材料からなる複合層307又は非化学量論的単一層が挙げられる。本発明のさらに他の実施形態においては、ゲート絶縁層307は、酸化物−窒化物−酸化物(ONO)ゲート絶縁層307等である。
【0053】
図12は、図11に示されたメモリアレイの部分の等価回路400を示す。図12では、複数の縦型多値セル401−1及び401−2が示されている。縦型多値セル401−1、401−2のそれぞれは、第1ソース/ドレイン領域402−1、402−2と、第2ソース/ドレイン領域406−1、406−2と、第1ソース/ドレイン領域と第2ソース/ドレイン領域との間に配置されたチャネル領域405と、ゲート絶縁層407によってチャネル領域から分離されたゲート409と、を有する。
【0054】
図12は、さらに、各多値セルの第2ソース/ドレイン領域406−1、406−2に接続された複数のビット線411−1、411−2を示している。図12に示されるように、一実施形態においては、複数のビット線411−1、411−2がメモリアレイの行に沿って第2ソース/ドレイン領域406−1、406−2に接続されている。各多値セルのゲート409には、メモリアレイの列に沿って、図12にワード線413として示されるように、複数のワード線が接続される。第1ソース/ドレイン領域(例えば402−1、402−2)には、縦型多値セル401−1、401−2の列に沿って、共通ソース線415のような複数のソース線が接続され、これらトランジスタを有する隣接する柱状部が共通ソース線415を共有している。
【0055】
一実施形態においては、列で隣接する柱状部は、図11で述べたように柱状部を行に分離する共有されたトレンチの一方の側面において縦型多値セル(例えば401−1)として機能するトランジスタと、共有されたトレンチの対向する側面において書き込まれた伝導状態を有する参照セル(例えば401−2)として機能するトランジスタとを有する。この場合、本発明の教示及び以下の詳細な説明によれば、少なくとも1つの多値セルが書き込まれて、417として示されるように、第1ソース/ドレイン領域(例えば402−1)の近傍のゲート絶縁層に、捕獲される電荷の複数のレベルのうちの1つのレベルを有するようになる。これにより、チャネル領域405は第1電圧閾値領域(Vt1)と第2電圧閾値領域(Vt2)を有するようになり、書き込まれた多値セルは、低いドレインソース電流で動作することになる。
【0056】
図13は、本発明の教示に係る新しい多値セル500における読み出し動作を説明するための別の等価回路を示す。図13の等価回路は、書き込まれた縦型多値セルを表している。図11で詳細に説明したように、この書き込まれた縦型多値セル500は、基板から外方へ広がる縦型金属酸化物半導体電界効果トランジスタ(MOSFET)500を有する。このMOSFETは、ソース領域502と、ドレイン領域506と、ソース領域502とドレイン領域506との間にあるチャネル領域505と、507として示されている、ゲート絶縁層によってチャネル領域505から分離されたゲート509とを有する。
【0057】
図13で示されるように、ゲート509にはワード線513が接続される。ソース領域502には、図11で説明したように、縦型MOSFETの近傍のトレンチに形成されたソース線504が接続される。ドレイン領域506には、ビット線又はデータ線511が接続される。図13に示された多値セル500は、第1ソース/ドレイン領域502の近傍の517として示されるゲート絶縁層に捕獲される電荷の複数のレベルのうちの1つのレベルを有するように書き込まれた多値セル500の一例である。このように書き込まれたセルにおいては、チャネル領域505は、第1電圧閾値領域(Vt1)及び第2電圧閾値領域(Vt2)を有するようになり、書き込まれたセル500は、低いドレインソース電流で動作するようになる。本発明の教示によれば、第2電圧閾値領域(Vt2)は、第1電圧閾値領域(Vt1)より大きい高電圧閾値領域である。
【0058】
図14は、本発明に係るメモリアレイ600の一部を示す。図14のメモリは、本発明の教示に基づいて形成された一対の多値セル601−1、601−2を示している。本開示を読めば当業者が理解できるように、1つのアレイに対して、いかなる数の多値セルを配置してもよいが、説明を容易にするため、図14では2個のセルのみを示す。
【0059】
図14に示すように、第1ソース/ドレイン領域602−1、602−2は、それぞれソース線604に接続される。第2ソース/ドレイン領域606−1、606−2は、ビット線608−1、608−2にそれぞれ接続される。ビット線608−1、608−2は、610と示されるセンスアンプに接続される。各多値セル601−1、601−2に対するゲート614−1、614−2には、ワード線612−1、612−2がそれぞれ接続される。本発明の教示によれば、ワード線612−1、612−2は、メモリアレイ600の行を横切るか、又は、メモリアレイ600の行に対して垂直である。
【0060】
最後に、第1電位又は第2電位をビット線608−1に接続するためのデータ書き込み/プリチャージ回路が624に示される。本開示を読めば、当業者が理解できるように、データ書き込み/プリチャージ回路624は、逆方向で書き込み動作する間、ビット線608−1を接地するか、又は、順方向で読み出し動作する間、VDDの部分電圧をビット線608−1にプリチャージするように設計されている。本開示を読めば、ソース線604は、逆方向に書き込み動作する間、VDDよりも高い電圧でバイアスされるか、又は、順方向で読み出しする間、接地されることは、当業者であれば理解できよう。
【0061】
図14に示されるように、アレイ構造600は、多値セル601−1、601−2を含み、コンデンサを有さない。これに代えて、本発明の教示によれば、第1ソース/ドレイン領域又はソース領域602−1、602−2がソース線604に直接接続される。書き込むためには、ソース線604がVDDよりも高い電圧でバイアスされ、データ線又はビット線608−1、608−2を接地することにより、デバイスに逆方向でストレスが与えられる。多値セル601−1又は601−2がワード線アドレス612−1、612−2によって選択される場合、多値セル601−1又は601−2が導通し、ソース領域602−1又は602−2近傍のセルゲート絶縁層へのホットエレクトロン注入に伴ってストレスが与えられる。本開示を読めば、当業者であれば理解できるように、ソース領域近傍のゲート絶縁層に、複数の異なる電荷レベルが書き込むことができこれによって、このセルが差動セルとして用いられて、及び/又はこのセルが、図14に示されるように、参照セル又はダミーセルに対して比較されて、複数のビットを多値セルに記憶させることができる。
【0062】
読み出しの際は、セルのソース線604が接地され、ビット線608−1又は608−2及び第2ソース/ドレイン領域又はドレイン領域606−1及び606−2がVDDの部分電圧にプリチャージされた状態で、多値セル601−1又は601−2が順方向で動作される。上述のデバイスがワード線612−1又は612−2によってアドレス指定される場合、デバイスの伝導度は、測定して、又は、参照セル若しくはダミーセルと比較して、センスアンプ610によって検出されるように、ゲート絶縁層に捕獲された記憶電荷量の有無によって決定される。DRAMセンスアンプの動作については、例えば、米国特許第5,627,785号、5,280,205号、5,042,011号(これら特許は全て、マイクロン テクノロジー社が譲受人である)に記載されている。それらの特許は、ここに参照することで開示に含まれる。従って、DRAMで用いられている従来の方法でアドレス指定、読み出しが行われるが、多値セルとして、新しい方法で書き込まれる。
【0063】
動作としては、ソース線604をバイアスすることで、逆方向でデバイスにホットエレクトロンによるストレスを加え、図14で示されるように、ソース線604を接地して、ストレスを受けた多値セル(例えば、セル601−1)とストレスを受けていないダミーデバイス/セル(例えば601−2)とを比較しながら、デバイスが読み出される。現場で使用する前に、製造及び検査の段階において、書き込み及び場合によっては消去の特徴を利用して、全てのセル又は全てのデバイスが類似の伝導度又は整合した伝導度を有するように、最初に書き込んでおくことが可能である。同様に、参照セル又はダミーセル(例えば、601−2)のトランジスタが全て同じ伝導状態になるように、最初に書き込んでおくことが可能である。これにより、本発明の教示によれば、書き込み動作中にストレスによって誘起されるデバイス特性の変化によるセル又はデバイス特性における小さな差を、センスアンプ610によって検出できるようになる。
【0064】
本開示を読めば、上述のような多値セルのアレイはDRAM技術の改変によって簡単に実現されることが当業者であれば理解できよう。本発明の教示によれば、多値セルのゲート絶縁層としては、湿式酸化によって形成されたSiO2の厚い層、SONシリコンオキシナイトライドの厚い層、SROシリコンリッチ酸化物の厚い層、Al2O3酸化アルミニウムの厚い層、複合層の厚い層、トラップを有する埋め込み酸化物の厚い層、よりなる群から選択されたゲート絶縁層等が挙げられる(L.フォーブス、J.ガウジック「絶縁層トラップを用いたメモリ」 米国特許第6,140,181号 2000年10月31日 特許公報発行)。酸化ケイ素の通常の薄いゲート絶縁層を用いたアドレスデコード及びセンスアンプ用の従来技術のトランジスタは、この工程の後に作製することができる。
【0065】
図15A、15B及び図16A、16Bは、ゲート絶縁層の蓄積電荷を用いて、本発明に係る多値セルの伝導度を変化させることを説明するための図である。すなわち、図15A〜図16Bは、本発明の教示によって形成される新規の多値セル701の動作を説明するための図である。図15Aに示されるように、ゲート絶縁層707は、複数の層(例えばONO積層体)を有する。ONO積層体においては、層707Aはチャネル705の最近傍の酸化物層であり、窒化物層707Bはその上に形成される。
【0066】
図15Aに示される実施形態においては、酸化物層707Aは、約6.7nmすなわち67Å(概略で10-6cm)の厚さを有するものとして示されている。図15Aにおいて多値セルは、0.1μm(10-5cm)×0.1μmの大きさを有する。説明のため、ソース近傍の電荷蓄積領域は、0.1μmプロセスにおいては妥当と考えられる、0.1μm(1000Å)×0.02μm(200Å)の大きさを有するとする。チャネル705最近傍のゲート酸化物層707Aが67Åである場合、酸化物層の静電容量は1cm2あたり約0.5μFであるので、電子100個の電荷では、この領域において1.6Vの閾値電圧変化が生じる。トランジスタの酸化物層の有効厚みが全体として200Åの場合は、ソース近傍での閾値電圧変化は、電子10個に対応する0.16Vと見積もられ、トランジスタ電流を4μAだけ変化させる。図14との関連で説明された、DRAMセンスアンプと同様のセンスアンプは、データ線又はビット線における上記の電荷変化を検出することは容易である。この実施形態においては、データ線又はビット線において検出される電荷変化は、10ナノ秒(ns)の検出時間で40フェムトクーロン(fC)となる。
【0067】
これらの数値を説明すると、上述の構造の静電容量Ciは、誘電率εi(二酸化シリコンの誘電率は1.06/3×10-12F/cm)と絶縁層の厚みt(ここでは、6.7×10-7cm)とに依存し、Ci=εi/t=1.06×10-12(F/cm)/(3×6.7×10-7(cm))=0.5×10-6(F/cm2)となる。これにより、ソース近傍の電荷蓄積領域(例えば、20nm×100nmすなわち2×10-11cm2)に対する静電容量の値は、Ci=10-17Fとなる。このようにして、△V=1.6(V)の閾値電圧変化に対して、蓄積電荷は、Q=C×△V=10-17(F)×1.6(V)=1.6×10-17(C)となる。Q=Nqなので、蓄積された電子の数は、おおよそQ/q=1.6×10-17(C)/1.6×10-19(C)すなわち100個となる。
【0068】
実際上は、書き込まれた多値セル、すなわち改変されたMOSFETは、第1ソース/ドレイン領域又はソース領域近傍のゲート絶縁層に捕獲された電荷を有する書き込まれたMOSFETであり、チャネル領域は第1電圧閾値領域(Vt1)と第2電圧閾値領域(Vt2)とを有し、Vt2はVt1よりも大きく、Vt2はソース領域近傍にあり、従って、書き込まれたMOSFETは低いドレインソース電流で動作する。所与の大きさにおいて△Q=電子100個である場合に対して、トランジスタの酸化物層の有効厚みが全体として200Åの場合は、ソース近傍の閾値電圧変化は電子10個に対応する0.16(V)と見積もられ、トランジスタ電流は4(μA)だけ変化する。上述したように、図14との関連で説明された、DRAMセンスアンプと同様のセンスアンプが、データ線又はビット線上のこのような電荷変化を検出することは容易である。データ線又はビット線において検出される電荷変化は、10ナノ秒(ns)の検出時間で40フェムトクーロン(fC)となると思われ、これは、本発明の教示による複数の蓄積された電荷レベルのうちの1つを表している。複数の異なる電荷レベルをソース領域近傍のゲート絶縁層に書き込むことが可能であり、これにより、図14に示されるように、そのセルを差動セルとして用いて、及び/又はそのセルを参照セル若しくはダミーセルと比較して、本発明に係る多値セルに複数のビットを記憶することができる。
【0069】
図15Bは、また、本発明に係る新規の多値セルの伝導の挙動を説明するための図である。図15Bで示されている等価回路には、等価な200Åの酸化物層の厚みを有する多値セル701が示されている。ソース702近傍の電荷蓄積領域は、0.1μmプロセスでは妥当と考えられる長さ0.02μm(20nm)を有し、また、幅は0.1μm(100nm)としている。それゆえ、この領域におけるドレインソース電圧(△VDS)の変化に対して、電場はE=0.1(V)/2×10-6(cm )=0.5×105(V/cm)すなわち5×104(V/cm)となる。ドレイン電流は、式ID=μCox×(W/L)×(Vgs−Vt)×△VDSを用いて計算される。この例では、μCox=μCiは50μA/V2であり、W/L=5である。ドレイン電流の式に代入して、ID=(50μA/V2×5×0.16V×0.1V)=2.5×1.6μA=4μAを得る。上述したように、このドレイン電流IDは、ゲート絶縁層、すなわちソース702近傍の電荷蓄積領域707にて捕獲された電子10個分に相当する。10ナノ秒(ns)間の検出によって、ビット線を40fC(4μA×10ns=40×10-15クーロン)の電荷が流れる。
【0070】
図16A及び図16Bは、上述したように新規の多値セルの動作及び書き込みを説明するための図である。しかしながら、隣接するデバイス同士が比較され、共有するトレンチの対向する側面にあるデバイスの1つが、ダミーセルトランジスタ又は参照デバイスとして使用される別のアレイ配置をも示している。さらにまた、全ての参照デバイスは、同じ初期伝導状態を有するように書き込まれることが可能である。
【0071】
図16Aでは、新規の多値セルの逆方向での動作及び書き込みが示される。トレンチ(図11との関連で説明した)の一方の側面のトランジスタ801−1にはそれぞれのドレイン線(例えば、811−1)を接地することによってストレスが与えられる。トレンチの対向する側面のトランジスタ801−2に対するドレイン線811−2は浮かせたままである。トレンチの底部に配置された共有されたソース線804に電圧が印加され、(図11との関連で説明した)トレンチ底部がドレインとして機能する。隣り合う(トレンチを共有した)/隣接する列のトランジスタ801−1、801−2はゲート807及びワード線813(例えば、ポリシリコンゲート線)を共有し、接続される。ワード線は、ビット線及びソース線(例えば、811−1、811−2、804)を含む行を横切るか、又は垂直となっている。ゲート807にはゲート電圧が印加される。ここで、多値セル801−1が導通し、ソース領域802−1近傍のゲート絶縁層817にホットエレクトロンが注入されるに伴ってストレスを受けるであろう。
【0072】
図16Bは、書き込まれた多値セルの順方向動作及びこの差動セルの実施形態(例えば、各セルに2個のトランジスタがある場合)において行われる差動読み出しを説明する図である。この状態の読み出しを行うため、ドレイン及びソース(又は接地)は通常の接続にして、多値セルの伝導度が決定される。ドレイン線811−1、811−2には通常通り順方向に電圧が印加される。(図11との関連で説明した)トレンチの底部に配置された共有されたソース線804は接地され、再び、ソースとして機能する。そして、ゲート807にゲート電圧が印加される。
【0073】
本開示を読めば、当業者が理解できるように、複数の異なる電荷レベルがソース領域802−1の近傍のゲート絶縁層817に書き込まれ、参照セル又はダミーセル802−2と比較される。このようにして、本発明の教示によれば、複数のビットを多値セルに記憶させることができる。
【0074】
上述したように、これらの新規の多値セルは、DRAM同様のアレイで使用することができる。上方から見た場合、2つのトランジスタが4F2(F=リソグラフィの最小加工寸法)の面積を占有しており、すなわち、各メモリセルは2F2の面積を占有する1つのトランジスタで構成される。しかしながら、各トランジスタは多数のビットを記憶できるので、データ記憶密度は単位面積1F2あたり1より大きいビット数となる。例えば、図16A及び図16Bに示す実施形態と図12に示す実施形態とを対比して示すように、参照トランジスタが近接するように各メモリトランジスタに対して1個の参照セル又はダミーセルを用いると、トランジスタの特性をより良好に合致させることができるが、メモリ密度は低くなる。
【0075】
図17は、本発明に係る縦型NROMフラッシュメモリトランジスタの一実施形態の断面図である。縦型デバイス構造を用いることで、セルの占有する面積を4F2に維持したまま、チャネル長を長くすることができる。
【0076】
本実施形態は、1つの制御ゲート1704と、2つの柱状部1701及び1702の側面に沿った2つのスプリットチャネル1710及び1711とで構成される。トレンチの下のn+領域1703は、トランジスタ動作中、2つのチャネル領域1710と1711とを接続して、該構造を2つの直列トランジスタとして機能させる。この2つの直列トランジスタは少なくとも2つの電荷蓄積領域を有する。別の実施形態においては、電荷蓄積面積が異なっていてもよい。
【0077】
各トランジスタは、1つの窒化物蓄積領域1706、1708を有しており、一実施形態においては、その窒化物蓄積領域は、ONOゲート絶縁層の一部である。電荷は、チャネル領域1710、1711のどちらか一方か両方のゲート絶縁層に蓄積される。隣接する柱状部1701及び1702の上部におけるn+領域1720及び1721は、トランジスタの動作方向によってソース領域又はドレイン領域のどちらか一方として機能する。ソース/ドレイン領域は、ワード線/制御ゲート1704に略垂直で、z軸に沿って延在するデータ/ビット線によって接続される。
【0078】
トレンチの底部及び柱状部の頂部には、基板と制御ゲート1704との間に酸化物誘電体を有している。他の実施形態においては、その他の誘電体を使用してもよい。
【0079】
図17の実施形態では、n+領域はp型の基板にドーピングして形成されていることを示している。しかしながら、他の実施形態においては、n型の基板にp+領域をドーピングしてもよい。
【0080】
図18は、本発明に係る縦型NROMフラッシュメモリトランジスタの他の実施形態の断面図を示している。電荷は、チャネル1801のどちら側の端部でも蓄積することができる。図17の実施形態と同様に、n+領域1803及び1804はソース/ドレイン領域として機能し、それらの機能は、トランジスタの動作方向で決まる。
【0081】
図19は、図17及び図18の実施形態の等価回路図である。図17及び図18で示されているトランジスタは、2つの電界効果トランジスタ(FET)であり、一方のトランジスタのドレインと他方のトランジスタのソースとが接続されて直列動作している状態である。
【0082】
図17の構成要素に対する図19の構成要素を関連させて説明するため、図17の参照符号が図19においても用いられている。図19においてはドレイン1721及びソース1720は、ある特定の方向で示されているが、トランジスタが逆方向で動作する場合は、ドレイン領域及びソース領域は逆になる。
【0083】
浮遊しているn+拡散領域1703は、チャネルとなる分離部分1710と1711とを接続する。n+領域1703には電気的な接続部はない。単一ゲート1704は、2つのトランジスタを接続する。
【0084】
図17及び図18の実施形態であるフラッシュメモリセルは、先に述べた製造技術を改変した技術で作製される。図17及び図18の構造は、エッチングされた同じ縦型柱状部を用いるが、NROMフラッシュメモリ構造では隣接する柱状部の側壁に沿って2つのチャネルが形成され、n+領域がトレンチの底部に沿ってトランジスタチャネルを形成する。柱状部の間のトレンチには単一制御ゲートが形成され、柱状部の頂部のn+ソース/ドレイン領域はデータ/ビット線を形成する。図18の実施形態では、ゲート絶縁層及び制御ゲートがトレンチの底部を渡るようにチャネルの一部を形成する。
【0085】
ソース領域が接地され、ドレイン領域が正の電圧にバイアスされて、制御ゲートに正の書き込み電圧を印加するような書き込みにおいては、従来のチャネルホットエレクトロン注入を用いることができる。セルの消去に対しては、従来の負のゲートのファウラ−ノルドハイムトンネリングを用いることができる。本実施形態では、2つのビット記憶に対して該デバイスを用いることができる。電荷はドレイン近傍に記憶され、デバイスは逆方向で読み出される。チャネルの両端部それぞれが動作方向に応じてドレインとして用いられる。電荷は、表面のn+領域近傍のチャネルの両端に記憶させることができる。
【0086】
他の実施形態においては、本発明に係るNROMセルへの書き込みに対して、増大された基板ホットエレクトロン注入を用いてもよい。さらに、セルの消去に対しては、増大されたバンド間トンネリングで誘起される基板ホットホール注入を用いてもよい。
【0087】
ONO層は本発明のNROMセルのゲート絶縁層に対するただ一つの実施形態であるが、さらに別のゲート絶縁層の構成としては、酸化物−窒化物−酸化アルミニウムの複合層、酸化物−酸化アルミニウム−酸化物の複合層、酸化物−シリコンオキシカーバイド−酸化物の複合層、その他の複合層等が挙げられる。さらに、ゲート絶縁層としては、アニールではなく湿式酸化によって形成された通常の酸化ケイ素よりも厚いもの、シリコンのナノ粒子を含むシリコンリッチ酸化物、シリコンオキシナイトライド層(複合層ではない)、シリコンリッチ酸化アルミニウム絶縁層(複合層ではない)、シリコンオキシカーバイド絶縁層(複合層ではない)、シリコンカーバイドのナノ粒子を含む酸化ケイ素絶縁層、Si、N、Al、Ti、Ta、Hf、La(これらに限定されない)等を含む2つ以上の一般に用いられる絶縁体で構成されるゲート絶縁層の非化学量論的単一層等が挙げられる。
【0088】
図20においては、本発明の教示に係るメモリデバイスが示される。一実施形態においては、デバイスは、本発明に係るNROMデバイスである。他の実施形態においては、本発明に係るDRAMデバイスである。
【0089】
メモリデバイス940は、メモリアレイ942と、行及び列デコーダ944、948と、センスアンプ回路946とを有する。メモリアレイ942は、本発明の教示によって形成された複数の多値セル900からなり、そのワード線980及びビット線960はそれぞれ、行及び列で通常と同様に配置される。メモリアレイ942のビット線960はセンスアンプ回路946に接続される一方、ワード線980は行デコーダ944に接続される。アドレス信号及び制御信号は、アドレス/制御線961でメモリデバイス940に入力され、列デコーダ948、センスアンプ回路946及び行デコーダ944に接続されて、メモリアレイ942に対する特に読み出し及び書き込みアクセスに用いられる。
【0090】
列デコーダ948は、列選択線962上の制御信号及び列選択信号を介してセンスアンプ回路946に接続される。センスアンプ回路946は、入出力(I/O)データ線963を通じて、メモリアレイ942に向かう入力データを受け取り、メモリアレイ942から読み出されるデータを出力する。データは、(行デコーダ944を通じて)1つのワード線980をアクティブすることによって、メモリアレイ942のセルから読み出される。1つのワード線980は、アレイの列を定義する各ビット線960に対して該ワード線に対応している全てのメモリセルを接続する。また、1以上のビット線960がアクティブにされる。ある特定のワード線980とビット線960がアクティブになる場合、ビット線の列に接続されたセンスアンプ回路946が 、ある特定の多値セルを介して検知される導通を検出し、増幅する。この場合、読み出し動作においては、ある特定のセルのソース領域が、接地されたアレイプレート(図示せず)に接続され、アクティブにされたビット線960と参照線(アクティブでないビット線)との電位差を測定することによって、そのビット線960を転送する。 メモリデバイスのセンスアンプの動作は、例えば、米国特許第5,627,785号、5,280,205号、5,042,011号に記載されている(これらの特許は全て、マイクロン テクノロジー社が譲受人である)。それらは、ここに参照することにより本願の開示に含まれる。
【0091】
図21は、本発明の実施形態に係る多値メモリセル1012を利用した、電子システム、すなわちプロセッサをベースにしたシステム1000のブロック図である。ここで、多値メモリセル1012は、前述したようにDRAM又はNROMフラッシュメモリセルを用いている。
【0092】
このシステム1000としては、コンピュータシステム、プロセス制御システム、プロセッサ及びそれに関連したメモリを用いたその他のシステム等が挙げられる。システム1000は、中央演算処理装置(CPU)1002又はバス1020を通じてI/Oデバイス1008及び多値メモリ1012と通信するその他の制御回路(例えば、マイクロプロセッサ)を有する。バス1020は、プロセッサをベースにしたシステムで通常用いられるバス及びブリッジの組であるが、簡略化するため、バス1020は単一バスとして示されている。第2のI/Oデバイス1010が示されているが、本発明の実施に必ずしも必要なものではない。プロセッサをベースにしたシステム1000は、また、リードオンリーメモリ(ROM)1014を有してもよい。また、当技術分野では周知のようにバス1020を介してCPU1002と通信するフロッピディスクドライブ1004やコンパクトディスク(CD)ROMドライブ1006のような周辺機器を備えてもよい。
【0093】
付加的に回路や制御信号を設けることが可能なことや、メモリデバイス1000が本発明に焦点をあてるために簡略化されていることは、当業者であれば理解できよう。NROM1012の少なくとも1つの多値セルは、第1ソース/ドレイン領域又はソース領域近傍のゲート絶縁層に捕獲された電荷を有する書き込まれたMOSFETを有し、そのチャネル領域は、第1電圧閾値(Vt1)及び第2電圧閾値領域(Vt2)を有する。ここで、Vt2はVt1よりも大きく、Vt2はソース領域の近傍にあるので書き込まれたMOSFETは低いドレインソース電流で動作する。
【0094】
図21で示される実施形態は、本発明に係る新規のメモリセルが用いられた電子システム回路の実施形態を示すことが理解できよう。図21で示されているように、システム1000の図は、本発明に係る構造及び回路の一応用例を理解するために設けられており、新規のメモリセル構造を用いた電子システムの全ての構成要素、及び全ての特徴を完全に記載することを意図としているものではない。さらに、本発明は、本発明に係る新規のメモリセルを用いた如何なる大きさのメモリデバイス1000、及び如何なるタイプのメモリデバイス1000にも同様に適用可能であって、上述のものに制限されない。そのような電子システムは、プロセッサとメモリデバイスとの間の通信時間を減らすため、単一パッケージの処理装置内や単一半導体チップ上に作製することができることは、当業者であれば理解できよう。
【0095】
本開示で記載したように、本発明の新規のメモリセルを含む応用例としては、メモリモジュール、デバイスドライバ、電源モジュール、通信モデム、プロセッサモジュール、特定用途向けのモジュールで使用する電子システムを含む。また、多層構造モジュールやマルチチップモジュールを含んでもよい。さらに、そのような回路は、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の多種多様な電子システムのサブコンポーネントとしてもよい。
【0096】
本発明に係る新規の多値セルは、NROMフラッシュメモリアレイにおいて使用することができる。上方から見た場合、2個のトランジスタが4F2の面積を占有する。しかしながら、そのようなトランジスタはそれぞれ、複数のビットを記憶できるため、1F2単位面積あたりのデータ記憶密度は1ビットよりもずっと多くなる。
【0097】
上述の記載は本発明を説明するためのものであると理解すべきであり、本発明の範囲を制限するものではない。上述の記載を読めば、その他の多くの実施形態は当業者にとって明らかであろう。それゆえ、本発明の範囲は、添付の請求項に対する均等物と共に全ての範囲に沿って決定されるべきである。
【0098】
本出願は、2003年12月16日に出願され、本発明の譲受人に譲受された米国特許出願第10/738,408号の一部継続出願であり、ここに参照することにより、本願の開示に含まれる。
【図面の簡単な説明】
【0099】
【図1】図1は、本発明の一実施形態に係る製造プロセスのある段階における半導体基板部分の断面図である。
【図2】図2は、一実施形態に係る製造プロセスのさらに後の段階における図1の基板部分の断面図である。
【図3】図3は、一実施形態に係る製造プロセスのさらに後の段階における図2の基板部分の断面図である。
【図4】図4は、本発明の一実施形態に係るメモリセルアレイの一部を示す基板部分の簡略化された平面図である。
【図5】図5は、本発明の一実施形態に係る図1〜図3の構造と図4の平面図との関係を示す断面図である。
【図6】図6は、本発明の一実施形態に係る図4のメモリセルアレイの相互接続構成を示すメモリセルアレイの簡略化された平面図である。
【図7】図7は、本発明の一実施形態に係る相互接続構成の一部を示し、図6の切断線7−7に沿った断面図である。
【図8】図8は、本発明の一実施形態に係る相互接続構成の一部を示し、図6の切断線8−8に沿った断面図である。
【図9】図9Aは、従来技術に基づいた基板内の金属酸化物半導体電界効果トランジスタ(MOSFET)のブロック図であり、図9Bは、暫時使用することでドレイン領域近傍のゲート酸化物に捕獲される電子によるデバイスの劣化を示す、順方向に動作する図9AのMOSFETの図であり、図9Cは、ゲート−ソース間の電圧(VGS)に対する従来のMOSFETのドレイン領域における電流信号(Ids)の平方根のグラフである。
【図10】図10Aは、本発明の一実施形態に係る多値セルとして使用される書き込まれたMOSFETを示す図であり、図10Bは、本発明の一実施形態を達成するための本発明に係る多値セルのMOSFETへの書き込み方法を説明するための図であり、図10Cは、本発明の一実施形態に係る、ドレイン領域とソース領域との間に設定される電圧すなわちドレイン電圧(VDS)に対してドレイン領域にて検出される電流信号(Ids)をプロットしたグラフである。
【図11】図11は、本発明に係るメモリアレイの一部である縦型窒化物リードオンリーメモリセルの図である。
【図12】図12は、図11で示されるメモリアレイの一部に対する等価回路である。
【図13】図13は、本発明に係る新規の多値セルにおける読み出し動作を説明する他の等価回路である。
【図14】図14は、本発明の一実施形態に係るメモリアレイの一部を示す図である。
【図15A】図15Aは、本発明の一実施形態に係る複数の層を有するゲート絶縁層の図である。
【図15B】図15Bは、本発明の実施形態の多値セルの伝導挙動を示す図である。
【図16】図16Aは、逆方向での多値セルの動作及び書き込みを示す図であり、図16Bは、書き込まれた多値セルの順方向動作及び差動セルの実施形態(例えば、各セルに2個のトランジスタ)において行われる差動読み出しを説明するための図である。
【図17】図17は、本発明の実施形態に係るNROMスプリットチャネルフラッシュメモリセルの断面図である。
【図18】図18は、本発明の他の実施形態に係るNROMフラッシュメモリセルの断面図である。
【図19】図19は、図17及び図18の実施形態の等価回路である。
【図20】図20は、本発明の実施形態に係るメモリデバイスを示す図である。
【図21】図21は、本発明に係る多値セルを利用した電子システムすなわちプロセッサベースのシステムのブロック図である。
【符号の説明】
【0100】
20…半導体基板部分 22…凹部
24、26…ドーピング領域 28…キャップ
32…厚い酸化物領域 34…ONO領域
36…側壁 38…ゲート層
40、62、64…伝導層 42…薄い酸化物層
44、707B…窒化物層 46、707A…酸化物層
48…浮遊ゲート 49…絶縁層
50…メモリセルアレイ 52…メモリセル面積
54、116、216、413、513、612−1、612−2、813、980…ワード線
56、58、114、411−1、411−2、608−1、608−2、960…ビット線
60…相互接続構成 65…中間誘電体層
67…トレンチ分離領域
70、70´、70´´、76、76´、76´´、78、78´´…ノード
100、200、303…基板 101…MOSFET
102、502、802−1…ソース領域
104、506…ドレイン領域
106、206、305、405、505…チャネル領域
108、208、309、409、509、614−1、614−2、807…ゲート
110、210…ゲート酸化物層
112、304、504、604、804…ソース線
117…電子
201、601−1、601−2、701、900…多値セル
202、302−1、302−2、402−1、402−2、602−1、602−2…第1ソース/ドレイン領域
204、306−1、306−2、406−1、406−2、606−1、606−2…第2ソース/ドレイン領域
212…第1伝送線 214…第2伝送線
217…電荷 301−1、301−2…縦型柱状部
307、407、707、817…ゲート絶縁層
340…トレンチ 401−1、401−2…縦型多値セル
415…共通ソース線 511…ビット線又はデータ線
600、942…メモリアレイ 610…センスアンプ
624…データ書き込み/プリチャージ回路
702…ソース 705…チャネル
801−1、801−2…トランジスタ
802−2…参照セル又はダミーセル
811−1、811−2…ドレイン線 940…メモリデバイス
944…行デコーダ 946…センスアンプ回路
948…列デコーダ 961…アドレス/制御線
962…列選択線 963…入出力データ線
1000…プロセッサをベースにしたシステム
1002…CPU 1004…フロッピディスクドライブ
1006…CD ROMドライブ 1008、1010…I/Oデバイス
1012…多値メモリセル 1014…ROM
1020…バス 1701、1702…柱状部
1703、1720、1721、1803、1804…n+領域
1704…制御ゲート 1706、1708…窒化物記憶領域
1710、1711…スプリットチャネル
1801…チャネル
【特許請求の範囲】
【請求項1】
上部ドーピング領域をそれぞれ有する複数の縦型柱状部を有する基板と、
前記複数の縦型柱状部の第1柱状部と第2柱状部の対向する側面に沿って形成されたゲート絶縁層と、
前記ゲート絶縁層と前記柱状部を覆うように形成された制御ゲートと、
前記第1柱状部と前記第2柱状部との間に配置されたトレンチの下に形成された下部ドーピング領域と、
を備える多値NROMトランジスタであって、
トランジスタ動作中において、前記下部ドーピング領域は、前記第1柱状部の前記対向する側面に沿って形成される第1チャネルと前記第2柱状部の前記対向する側面に沿って形成される第2チャネルとを接続することを特徴とする多値NROMトランジスタ。
【請求項2】
請求項1記載の多値NROMトランジスタにおいて、前記上部ドーピング領域及び前記下部ドーピング領域は、p型基板に設けられたn+ドーピング領域であり、前記上部ドーピング領域は、各柱状部の略頂部に配置されていることを特徴とする多値NROMトランジスタ。
【請求項3】
請求項1記載の多値NROMトランジスタにおいて、前記下部ドーピング領域は、電気接続部に接続されていないことを特徴とする多値NROMトランジスタ。
【請求項4】
請求項1記載の多値NROMトランジスタにおいて、前記トランジスタは、リソグラフィの1.0加工寸法の二乗(1F2)よりも小さいサイズを有するトランジスタと同等に動作することを特徴とする多値NROMトランジスタ。
【請求項5】
請求項1記載の多値NROMトランジスタにおいて、前記ゲート絶縁層はそれぞれ、電荷記憶領域を定義することを特徴とする多値NROMトランジスタ。
【請求項6】
請求項1記載の多値NROMトランジスタにおいて、前記第1チャネル及び前記第2チャネルは、書き込み動作中に、前記上部ドーピング領域と前記下部ドーピング領域との間に形成されることを特徴とする多値NROMトランジスタ。
【請求項7】
請求項1記載の多値NROMトランジスタにおいて、前記ゲート絶縁層は、酸化物−窒化物−酸化物複合構造で構成されることを特徴とする多値NROMトランジスタ。
【請求項8】
請求項1記載の多値NROMトランジスタにおいて、前記ゲート絶縁層は、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、のうちの1つの複合構造で構成されることを特徴とする多値NROMトランジスタ。
【請求項9】
請求項1記載の多値NROMトランジスタにおいて、前記ゲート絶縁層は、アニールではなく湿式酸化によって形成された酸化ケイ素、シリコンのナノ粒子を含むシリコンリッチ酸化物、シリコンオキシナイトライド層、シリコンリッチ酸化アルミニウム絶縁体、シリコンオキシカーバイド絶縁体、シリコンカーバイドのナノ粒子を含む酸化ケイ素絶縁体、の非複合構造のうちの1つで構成されることを特徴とする多値NROMトランジスタ。
【請求項10】
請求項1記載の多値NROMトランジスタにおいて、前記ゲート絶縁層は非化学量論的単一層で構成されることを特徴とする多値NROMトランジスタ。
【請求項11】
請求項10記載の多値NROMトランジスタにおいて、前記非化学量論的単一層は、Si、N、Al、Ti、Ta、Hf、Laのうちのひとつを含むことを特徴とする多値NROMトランジスタ。
【請求項12】
トレンチで分離され上部ドーピング領域をそれぞれ有する複数の縦型柱状部を有する基板と、
前記複数の縦型柱状部のうち隣接する柱状部の対向する側面に沿って形成された複数のゲート絶縁層と、
前記複数の縦型柱状部を覆うように前記トレンチに形成された制御ゲートと、
前記トレンチのそれぞれの下に形成された複数の下部ドーピング領域と、
を備える多値NROMトランジスタのアレイであって、
前記上部ドーピング領域はそれぞれ、前記アレイの第1ビット線に接続され、
前記制御ゲートは、多値NROMトランジスタの前記アレイの行のNROMトランジスタ間にワード線を形成し、
前記下部ドーピング領域はそれぞれ、前記トランジスタの動作中において、第1トレンチの第1側面に沿って第1柱状部に形成される第1チャネルと前記第1トレンチの第2側面に沿って第2柱状部に形成される第2チャネルとを接続し、前記下部ドーピング領域はそれぞれ、前記アレイの第2ビット線に接続されることを特徴とする多値NROMトランジスタのアレイ。
【請求項13】
請求項12記載の多値NROMトランジスタのアレイにおいて、前記基板は、シリコン材料で構成され、前記制御ゲートは、ポリシリコンで構成されることを特徴とする多値NROMトランジスタのアレイ。
【請求項14】
請求項12記載の多値NROMトランジスタのアレイにおいて、前記複数の下部ドーピング領域は電気接続部によってアクセスできないことを特徴とする多値NROMトランジスタのアレイ。
【請求項15】
請求項12記載の多値NROMトランジスタのアレイにおいて、前記ゲート絶縁層は、複合構造又は非化学量論的単一層のうちの1つで構成されることを特徴とする多値NROMトランジスタのアレイ。
【請求項16】
請求項12記載の多値NROMトランジスタのアレイにおいて、前記第1チャネルと前記第2チャネルは、少なくとも2つの電荷記憶領域を有するトランジスタを2個直列に接続したものとして機能することを特徴とする多値NROMトランジスタのアレイ。
【請求項17】
メモリ制御信号を生成するプロセッサ回路と、
複数の多値NROMトランジスタを有し、前記プロセッサ回路に接続されたNROMフラッシュメモリデバイスと、
を備える電子システムであって、
前記トランジスタはそれぞれ、
複数の縦型柱状部を有する基板と、
第1ゲート絶縁層と、
第2ゲート絶縁層と、
制御ゲートと、
下部ドーピング領域と、
を備え、
前記複数の縦型柱状部はそれぞれ、上部ドーピング領域を有し、トレンチによって、隣接する柱状部から分離され、
前記第1ゲート絶縁層は、第1トレンチの第1側面に沿って形成され、
前記第2ゲート絶縁層は、前記第1トレンチの対向する第2側面に沿って形成され、
前記制御ゲートは、前記複数の縦型柱状部を覆うように前記第1トレンチに形成され、
前記下部ドーピング領域は、前記第1トレンチの下に形成され、
前記下部ドーピング領域は、トランジスタ動作中において、前記第1ゲート絶縁層の近傍に形成される第1チャネルと前記第2ゲート絶縁層の近傍に形成される第2チャネルとを接続することを特徴とする電子システム。
【請求項18】
請求項17記載の電子システムにおいて、前記トランジスタ動作中において、前記第1ゲート絶縁層及び前記第2ゲート絶縁層はそれぞれ、電荷記憶領域を備えることを特徴とする電子システム。
【請求項19】
請求項17記載の電子システムにおいて、前記第1ゲート絶縁層及び前記第2ゲート絶縁層は、酸化物−窒化物−酸化物複合体で構成されることを特徴とする電子システム。
【請求項20】
請求項17記載の電子システムにおいて、前記第1トレンチ近傍の第1柱状部の上部ドーピング領域はドレイン領域として機能し、前記第1トレンチ近傍の第2柱状部の上部ドーピング領域はソース領域として機能することを特徴とする電子システム。
【請求項21】
ドーピング領域をそれぞれ有する複数の縦型柱状部を有する基板と、
前記複数の縦型柱状部の第1柱状部及び第2柱状部の対向する側面に沿って形成されたゲート絶縁層と、
前記ゲート絶縁層と前記柱状部とを覆うように形成された制御ゲートと、
を備える多値NROMトランジスタであって、
トランジスタ動作中において、前記第1柱状部のドーピング領域と前記第2柱状部の前記ドーピング領域との間にチャネルが形成されることを特徴とする多値NROMトランジスタ。
【請求項22】
請求項21記載の多値NROMトランジスタにおいて、トランジスタ動作中は、第1ドーピング領域がソース領域として機能し、第2ドーピング領域がドレイン領域として機能することを特徴とする多値NROMトランジスタ。
【請求項23】
請求項21記載の多値NROMトランジスタにおいて、前記トランジスタ動作は、書き込み動作であることを特徴とする多値NROMトランジスタ。
【請求項24】
複数の縦型柱状部を有する基板と、
複数のゲート絶縁層と、
制御ゲートと、
を備える多値NROMトランジスタのアレイであって、
前記柱状部は各前記柱状部の間にトレンチを有し、前記柱状部はそれぞれドーピング領域を有し、
前記ゲート絶縁層はそれぞれ、各前記トレンチの対向する側面に沿って形成され、
前記制御ゲートは、前記複数の縦型柱状部を覆うように各前記トレンチに形成されてワード線を形成し、
トランジスタ動作中は、前記第1柱状部のドーピング領域と前記第2柱状部の前記ドーピング領域との間にチャネルが形成されることを特徴とする多値NROMトランジスタのアレイ。
【請求項25】
請求項24記載の多値NROMトランジスタのアレイにおいて、前記ドーピング領域はビット線に接続され、前記ビット線は前記ワード線の下方に存在し、前記ワード線に対して略垂直であることを特徴とする多値NROMトランジスタのアレイ。
【請求項26】
基板を刻設して、一対で1つの柱状部を定義する複数のトレンチを形成するステップと、
各前記柱状部の上部領域にドーピングするステップと、
各前記トレンチの下の下部領域にドーピングするステップと、
隣接する前記柱状部の対向する側面のそれぞれに窒化物で構成される記憶領域を形成するステップと、
前記柱状部と前記複数のトレンチの内側とを覆うように制御ゲートを形成するステップと、
を備えるスプリットチャネルトランジスタの製造方法であって、
前記トランジスタの書き込み動作中に、隣接する柱状部の前記対向する側面に沿って、チャネルが形成され、前記チャネルはドーピングされた前記下部領域によって接続され、ドーピングされた前記下部領域は電気接続部に接続されていないことを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項27】
請求項26記載のスプリットチャネルトランジスタの製造方法において、前記基板と前記制御ゲートとの間の各前記トレンチに誘電体を形成するステップをさらに備えることを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項28】
請求項26記載のスプリットチャネルトランジスタの製造方法において、前記制御ゲートはポリシリコンであることを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項29】
請求項26記載のスプリットチャネルトランジスタの製造方法において、前記スプリットチャネルトランジスタは直列に接続された2つの電界効果トランジスタを形成することを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項30】
請求項26記載のスプリットチャネルトランジスタの製造方法において、第1柱状部の第1ドーピング領域はドレイン領域であり、隣接する第2柱状部の第2ドーピング領域はソース領域であることを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項31】
請求項26記載のスプリットチャネルトランジスタの製造方法において、前記ドーピングするステップは、p型基板にn+領域を形成するステップであることを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項32】
トレンチを形成する一対の柱状部と、前記トレンチの対向する側面に沿って形成された窒化物の電荷記憶領域と、前記窒化物の電荷記憶領域及び前記一対の柱状部を覆う制御ゲートとを有するスプリットチャネルへの書き込み方法であって、各前記柱状部はソース/ドレイン領域を有し、前記トレンチは電気的に接続していない浮遊したn+拡散領域を有し、前記スプリットチャネルへの書き込み方法は、
第1ソース/ドレイン領域を接地するステップと、
前記制御ゲートにゲート電圧を印加するステップと、
第2ソース/ドレイン領域にドレイン電圧を印加して、前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域との間の前記トレンチの前記対向する側面に沿って、及び前記トレンチの下に、チャネルを形成するステップと、
を備えることを特徴とするスプリットチャネルへの書き込み方法。
【請求項33】
請求項32記載のスプリットチャネルへの書き込み方法において、前記トレンチの各側面に沿った前記チャネルは前記浮遊したn+拡散領域によって接続されることを特徴とするスプリットチャネルへの書き込み方法。
【請求項34】
トレンチを形成する一対の柱状部と、前記トレンチの対向する側面に沿って形成された窒化物の電荷記憶領域と、前記窒化物の電荷記憶領域及び前記一対の柱状部とを覆う制御ゲートとを有するスプリットチャネルへの書き込み方法であって、各前記柱状部はソース/ドレイン領域を有し、
前記スプリットチャネルへの書き込み方法は、
第1ソース/ドレイン領域を接地するステップと、
前記制御ゲートにゲート電圧を印加するステップと、
第2ソース/ドレイン領域にドレイン電圧を印加して、前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域との間の前記トレンチの前記対向する側面に沿って、及び前記トレンチの下に、チャネルを形成するステップと、
を備えることを特徴とするスプリットチャネルへの書き込み方法。
【請求項35】
基板を刻設して、一対で1つの柱状部を定義する複数のトレンチを形成するステップと、
各前記柱状部の上部領域にドーピングするステップと、
隣接する柱状部の対向する側面のそれぞれに窒化物で構成される記憶領域を形成するステップと、
前記柱状部と前記複数のトレンチの内側を覆うように制御ゲートを形成するステップと、
を備えたスプリットチャネルトランジスタの製造方法であって、
前記トランジスタの書き込み動作中に、隣接する柱状部の前記対向する側面に沿って、チャネルが形成され、前記チャネルは各前記トレンチの下で互いに接続されることを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項1】
上部ドーピング領域をそれぞれ有する複数の縦型柱状部を有する基板と、
前記複数の縦型柱状部の第1柱状部と第2柱状部の対向する側面に沿って形成されたゲート絶縁層と、
前記ゲート絶縁層と前記柱状部を覆うように形成された制御ゲートと、
前記第1柱状部と前記第2柱状部との間に配置されたトレンチの下に形成された下部ドーピング領域と、
を備える多値NROMトランジスタであって、
トランジスタ動作中において、前記下部ドーピング領域は、前記第1柱状部の前記対向する側面に沿って形成される第1チャネルと前記第2柱状部の前記対向する側面に沿って形成される第2チャネルとを接続することを特徴とする多値NROMトランジスタ。
【請求項2】
請求項1記載の多値NROMトランジスタにおいて、前記上部ドーピング領域及び前記下部ドーピング領域は、p型基板に設けられたn+ドーピング領域であり、前記上部ドーピング領域は、各柱状部の略頂部に配置されていることを特徴とする多値NROMトランジスタ。
【請求項3】
請求項1記載の多値NROMトランジスタにおいて、前記下部ドーピング領域は、電気接続部に接続されていないことを特徴とする多値NROMトランジスタ。
【請求項4】
請求項1記載の多値NROMトランジスタにおいて、前記トランジスタは、リソグラフィの1.0加工寸法の二乗(1F2)よりも小さいサイズを有するトランジスタと同等に動作することを特徴とする多値NROMトランジスタ。
【請求項5】
請求項1記載の多値NROMトランジスタにおいて、前記ゲート絶縁層はそれぞれ、電荷記憶領域を定義することを特徴とする多値NROMトランジスタ。
【請求項6】
請求項1記載の多値NROMトランジスタにおいて、前記第1チャネル及び前記第2チャネルは、書き込み動作中に、前記上部ドーピング領域と前記下部ドーピング領域との間に形成されることを特徴とする多値NROMトランジスタ。
【請求項7】
請求項1記載の多値NROMトランジスタにおいて、前記ゲート絶縁層は、酸化物−窒化物−酸化物複合構造で構成されることを特徴とする多値NROMトランジスタ。
【請求項8】
請求項1記載の多値NROMトランジスタにおいて、前記ゲート絶縁層は、酸化物−窒化物−酸化アルミニウム、酸化物−酸化アルミニウム−酸化物、酸化物−シリコンオキシカーバイド−酸化物、のうちの1つの複合構造で構成されることを特徴とする多値NROMトランジスタ。
【請求項9】
請求項1記載の多値NROMトランジスタにおいて、前記ゲート絶縁層は、アニールではなく湿式酸化によって形成された酸化ケイ素、シリコンのナノ粒子を含むシリコンリッチ酸化物、シリコンオキシナイトライド層、シリコンリッチ酸化アルミニウム絶縁体、シリコンオキシカーバイド絶縁体、シリコンカーバイドのナノ粒子を含む酸化ケイ素絶縁体、の非複合構造のうちの1つで構成されることを特徴とする多値NROMトランジスタ。
【請求項10】
請求項1記載の多値NROMトランジスタにおいて、前記ゲート絶縁層は非化学量論的単一層で構成されることを特徴とする多値NROMトランジスタ。
【請求項11】
請求項10記載の多値NROMトランジスタにおいて、前記非化学量論的単一層は、Si、N、Al、Ti、Ta、Hf、Laのうちのひとつを含むことを特徴とする多値NROMトランジスタ。
【請求項12】
トレンチで分離され上部ドーピング領域をそれぞれ有する複数の縦型柱状部を有する基板と、
前記複数の縦型柱状部のうち隣接する柱状部の対向する側面に沿って形成された複数のゲート絶縁層と、
前記複数の縦型柱状部を覆うように前記トレンチに形成された制御ゲートと、
前記トレンチのそれぞれの下に形成された複数の下部ドーピング領域と、
を備える多値NROMトランジスタのアレイであって、
前記上部ドーピング領域はそれぞれ、前記アレイの第1ビット線に接続され、
前記制御ゲートは、多値NROMトランジスタの前記アレイの行のNROMトランジスタ間にワード線を形成し、
前記下部ドーピング領域はそれぞれ、前記トランジスタの動作中において、第1トレンチの第1側面に沿って第1柱状部に形成される第1チャネルと前記第1トレンチの第2側面に沿って第2柱状部に形成される第2チャネルとを接続し、前記下部ドーピング領域はそれぞれ、前記アレイの第2ビット線に接続されることを特徴とする多値NROMトランジスタのアレイ。
【請求項13】
請求項12記載の多値NROMトランジスタのアレイにおいて、前記基板は、シリコン材料で構成され、前記制御ゲートは、ポリシリコンで構成されることを特徴とする多値NROMトランジスタのアレイ。
【請求項14】
請求項12記載の多値NROMトランジスタのアレイにおいて、前記複数の下部ドーピング領域は電気接続部によってアクセスできないことを特徴とする多値NROMトランジスタのアレイ。
【請求項15】
請求項12記載の多値NROMトランジスタのアレイにおいて、前記ゲート絶縁層は、複合構造又は非化学量論的単一層のうちの1つで構成されることを特徴とする多値NROMトランジスタのアレイ。
【請求項16】
請求項12記載の多値NROMトランジスタのアレイにおいて、前記第1チャネルと前記第2チャネルは、少なくとも2つの電荷記憶領域を有するトランジスタを2個直列に接続したものとして機能することを特徴とする多値NROMトランジスタのアレイ。
【請求項17】
メモリ制御信号を生成するプロセッサ回路と、
複数の多値NROMトランジスタを有し、前記プロセッサ回路に接続されたNROMフラッシュメモリデバイスと、
を備える電子システムであって、
前記トランジスタはそれぞれ、
複数の縦型柱状部を有する基板と、
第1ゲート絶縁層と、
第2ゲート絶縁層と、
制御ゲートと、
下部ドーピング領域と、
を備え、
前記複数の縦型柱状部はそれぞれ、上部ドーピング領域を有し、トレンチによって、隣接する柱状部から分離され、
前記第1ゲート絶縁層は、第1トレンチの第1側面に沿って形成され、
前記第2ゲート絶縁層は、前記第1トレンチの対向する第2側面に沿って形成され、
前記制御ゲートは、前記複数の縦型柱状部を覆うように前記第1トレンチに形成され、
前記下部ドーピング領域は、前記第1トレンチの下に形成され、
前記下部ドーピング領域は、トランジスタ動作中において、前記第1ゲート絶縁層の近傍に形成される第1チャネルと前記第2ゲート絶縁層の近傍に形成される第2チャネルとを接続することを特徴とする電子システム。
【請求項18】
請求項17記載の電子システムにおいて、前記トランジスタ動作中において、前記第1ゲート絶縁層及び前記第2ゲート絶縁層はそれぞれ、電荷記憶領域を備えることを特徴とする電子システム。
【請求項19】
請求項17記載の電子システムにおいて、前記第1ゲート絶縁層及び前記第2ゲート絶縁層は、酸化物−窒化物−酸化物複合体で構成されることを特徴とする電子システム。
【請求項20】
請求項17記載の電子システムにおいて、前記第1トレンチ近傍の第1柱状部の上部ドーピング領域はドレイン領域として機能し、前記第1トレンチ近傍の第2柱状部の上部ドーピング領域はソース領域として機能することを特徴とする電子システム。
【請求項21】
ドーピング領域をそれぞれ有する複数の縦型柱状部を有する基板と、
前記複数の縦型柱状部の第1柱状部及び第2柱状部の対向する側面に沿って形成されたゲート絶縁層と、
前記ゲート絶縁層と前記柱状部とを覆うように形成された制御ゲートと、
を備える多値NROMトランジスタであって、
トランジスタ動作中において、前記第1柱状部のドーピング領域と前記第2柱状部の前記ドーピング領域との間にチャネルが形成されることを特徴とする多値NROMトランジスタ。
【請求項22】
請求項21記載の多値NROMトランジスタにおいて、トランジスタ動作中は、第1ドーピング領域がソース領域として機能し、第2ドーピング領域がドレイン領域として機能することを特徴とする多値NROMトランジスタ。
【請求項23】
請求項21記載の多値NROMトランジスタにおいて、前記トランジスタ動作は、書き込み動作であることを特徴とする多値NROMトランジスタ。
【請求項24】
複数の縦型柱状部を有する基板と、
複数のゲート絶縁層と、
制御ゲートと、
を備える多値NROMトランジスタのアレイであって、
前記柱状部は各前記柱状部の間にトレンチを有し、前記柱状部はそれぞれドーピング領域を有し、
前記ゲート絶縁層はそれぞれ、各前記トレンチの対向する側面に沿って形成され、
前記制御ゲートは、前記複数の縦型柱状部を覆うように各前記トレンチに形成されてワード線を形成し、
トランジスタ動作中は、前記第1柱状部のドーピング領域と前記第2柱状部の前記ドーピング領域との間にチャネルが形成されることを特徴とする多値NROMトランジスタのアレイ。
【請求項25】
請求項24記載の多値NROMトランジスタのアレイにおいて、前記ドーピング領域はビット線に接続され、前記ビット線は前記ワード線の下方に存在し、前記ワード線に対して略垂直であることを特徴とする多値NROMトランジスタのアレイ。
【請求項26】
基板を刻設して、一対で1つの柱状部を定義する複数のトレンチを形成するステップと、
各前記柱状部の上部領域にドーピングするステップと、
各前記トレンチの下の下部領域にドーピングするステップと、
隣接する前記柱状部の対向する側面のそれぞれに窒化物で構成される記憶領域を形成するステップと、
前記柱状部と前記複数のトレンチの内側とを覆うように制御ゲートを形成するステップと、
を備えるスプリットチャネルトランジスタの製造方法であって、
前記トランジスタの書き込み動作中に、隣接する柱状部の前記対向する側面に沿って、チャネルが形成され、前記チャネルはドーピングされた前記下部領域によって接続され、ドーピングされた前記下部領域は電気接続部に接続されていないことを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項27】
請求項26記載のスプリットチャネルトランジスタの製造方法において、前記基板と前記制御ゲートとの間の各前記トレンチに誘電体を形成するステップをさらに備えることを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項28】
請求項26記載のスプリットチャネルトランジスタの製造方法において、前記制御ゲートはポリシリコンであることを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項29】
請求項26記載のスプリットチャネルトランジスタの製造方法において、前記スプリットチャネルトランジスタは直列に接続された2つの電界効果トランジスタを形成することを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項30】
請求項26記載のスプリットチャネルトランジスタの製造方法において、第1柱状部の第1ドーピング領域はドレイン領域であり、隣接する第2柱状部の第2ドーピング領域はソース領域であることを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項31】
請求項26記載のスプリットチャネルトランジスタの製造方法において、前記ドーピングするステップは、p型基板にn+領域を形成するステップであることを特徴とするスプリットチャネルトランジスタの製造方法。
【請求項32】
トレンチを形成する一対の柱状部と、前記トレンチの対向する側面に沿って形成された窒化物の電荷記憶領域と、前記窒化物の電荷記憶領域及び前記一対の柱状部を覆う制御ゲートとを有するスプリットチャネルへの書き込み方法であって、各前記柱状部はソース/ドレイン領域を有し、前記トレンチは電気的に接続していない浮遊したn+拡散領域を有し、前記スプリットチャネルへの書き込み方法は、
第1ソース/ドレイン領域を接地するステップと、
前記制御ゲートにゲート電圧を印加するステップと、
第2ソース/ドレイン領域にドレイン電圧を印加して、前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域との間の前記トレンチの前記対向する側面に沿って、及び前記トレンチの下に、チャネルを形成するステップと、
を備えることを特徴とするスプリットチャネルへの書き込み方法。
【請求項33】
請求項32記載のスプリットチャネルへの書き込み方法において、前記トレンチの各側面に沿った前記チャネルは前記浮遊したn+拡散領域によって接続されることを特徴とするスプリットチャネルへの書き込み方法。
【請求項34】
トレンチを形成する一対の柱状部と、前記トレンチの対向する側面に沿って形成された窒化物の電荷記憶領域と、前記窒化物の電荷記憶領域及び前記一対の柱状部とを覆う制御ゲートとを有するスプリットチャネルへの書き込み方法であって、各前記柱状部はソース/ドレイン領域を有し、
前記スプリットチャネルへの書き込み方法は、
第1ソース/ドレイン領域を接地するステップと、
前記制御ゲートにゲート電圧を印加するステップと、
第2ソース/ドレイン領域にドレイン電圧を印加して、前記第1ソース/ドレイン領域と前記第2ソース/ドレイン領域との間の前記トレンチの前記対向する側面に沿って、及び前記トレンチの下に、チャネルを形成するステップと、
を備えることを特徴とするスプリットチャネルへの書き込み方法。
【請求項35】
基板を刻設して、一対で1つの柱状部を定義する複数のトレンチを形成するステップと、
各前記柱状部の上部領域にドーピングするステップと、
隣接する柱状部の対向する側面のそれぞれに窒化物で構成される記憶領域を形成するステップと、
前記柱状部と前記複数のトレンチの内側を覆うように制御ゲートを形成するステップと、
を備えたスプリットチャネルトランジスタの製造方法であって、
前記トランジスタの書き込み動作中に、隣接する柱状部の前記対向する側面に沿って、チャネルが形成され、前記チャネルは各前記トレンチの下で互いに接続されることを特徴とするスプリットチャネルトランジスタの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公表番号】特表2007−537599(P2007−537599A)
【公表日】平成19年12月20日(2007.12.20)
【国際特許分類】
【出願番号】特願2007−513217(P2007−513217)
【出願日】平成17年5月4日(2005.5.4)
【国際出願番号】PCT/US2005/015624
【国際公開番号】WO2005/112119
【国際公開日】平成17年11月24日(2005.11.24)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(506152852)マイクロン テクノロジー、インコーポレイテッド (15)
【Fターム(参考)】
【公表日】平成19年12月20日(2007.12.20)
【国際特許分類】
【出願日】平成17年5月4日(2005.5.4)
【国際出願番号】PCT/US2005/015624
【国際公開番号】WO2005/112119
【国際公開日】平成17年11月24日(2005.11.24)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(506152852)マイクロン テクノロジー、インコーポレイテッド (15)
【Fターム(参考)】
[ Back to top ]