【課題】リーク電流に起因した半導体記憶装置の誤動作を抑制する。
【解決手段】半導体記憶装置１は、グローバルビット線５０及びそれに接続された複数の回路ブロック３０を有する。各回路ブロック３０は、メモリセル部１１、センスアンプ２２、及びセンスアンプ２２の出力をゲート入力とし、ドレインがグローバルビット線５０に接続されたプルダウントランジスタ２３を含む。センスアンプ起動信号ＳＡＥに基づき、一の回路ブロック３０が選択されたときには、選択された回路ブロック３０のプルダウントランジスタ２３のソースがＨレベルになり、非選択の回路ブロック３０のプルダウントランジスタ２３のソースがＬレベルになる。 （もっと読む）

【課題】メモリセルを形成するトランジスタペアのオン電流差（マージン）自体を確認した上で出荷することができ、製品の製造時テストや出荷時テストをより厳しく行い、製品の信頼性を高めることが可能な半導体不揮発性記憶回路を提供する。
【解決手段】半導体不揮発記憶回路は、メモリセル（例えばＣＥＬ＜１＞）を形成する一対の第１トランジスタ（例えばＮ１１）及び第２トランジスタ（例えばＮ２２）と、前記第１トランジスタに流れる第１オン電流Ｉ１（例えば２０μＡ）と前記第２トランジスタに流れる第２オン電流Ｉ２（例えば５０μＡ）との高低関係に応じた論理レベルの出力信号を生成するセンスアンプＳＡと、第１オン電流Ｉ１にオフセット（例えば２０〜４０μＡ）を与えるか否か、及び、第２オン電流Ｉ２にオフセット（例えば２０〜４０μＡ）を与えるか否かを個別に制御するテスト回路ＴＥＳＴと、を有する。 （もっと読む）

【課題】動作中のメモリセルアレイのリーク電流を抑制する半導体記憶装置を提供する。
【解決手段】メモリセルアレイに行方向に配列するメモリセルのゲート端子が行線ノードに接続され、隣り合う２つの行線ノードの集合毎に共通ソースノード駆動回路により電位を制御される１つの共通ソースノードが設けられ、前記２つの行線ノードの何れかにゲート端子が接続するメモリセルのソース端子が前記共通ソースノードに接続され、前記共通ソースノードに係る前記２つの行線ノードの何れにも行デコーダから行選択信号が送信されない場合に、前記共通ソースノード駆動回路が前記共通ソースノードを接地電位から切り離して、前記共通ソースノードにソース端子が接続された前記メモリセルのリーク電流を遮断する。 （もっと読む）

【課題】大規模な半導体記憶装置における不良トランジスタの検出と、不良トランジスタの特性の測定とを高速で行うことができる、半導体記憶装置を提供する。
【解決手段】メモリ素子が縦横にマトリックス状に配列されたメモリセルアレイと、接地ノードあるいは電源ノードに接続する枝配線を有する半導体記憶装置において、電源ノードあるいは接地ノードに接続する少なくとも１つの枝配線の複数箇所に電圧測定点を接続したモニター用スイッチを有し、クロック信号に同期して前記モニター用スイッチのゲートを順に開くスイッチ選択信号発生回路を有し、前記スイッチ選択信号発生回路で選択されてゲートが開かれたモニター用スイッチを介して前記電圧測定点の電位を測定する。 （もっと読む）

【課題】メモリセルアレイの保持内容に起因するリーク電流による誤読み出しを抑制可能な半導体記憶装置を製造する。
【解決手段】接地電位制御要否判定部３が、設計対象のメモリセルアレイの保持内容から、メモリセルのトランジスタの接地電位の制御の要否を判定し、接地電位の制御が必要と判定された場合、接地電位制御回路生成部４が、読み出し動作時に非選択となるトランジスタの接地電位を引き上げる接地電位制御回路を生成する。 （もっと読む）

【課題】メモリ回路を含む半導体装置の低消費電力化を図ることを課題とする。
【解決手段】メモリ回路を含む半導体装置において、メモリ回路はワード線とビット線で規定される領域に設けられた半導体素子を有するメモリセルと半導体素子を有さないメモリセルを含み、該半導体素子には、酸化物半導体を用いて形成したオフ電流が極めて低いトランジスタを用いるため、読み出し精度が高まり、低電圧動作が可能となる。また、メモリセルは、ハイまたはローのいずれか一方のデータを記憶し、半導体素子を有するメモリセルは、前記データを構成するハイおよびローのうち、少ない方を記憶し、半導体素子を有さないメモリセルは、多い方を記憶する。 （もっと読む）

【課題】電力消費をより低減可能な新たなビット線階層化方式を備えた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、行列状に設けられた複数のメモリブロックＢと、複数のメモリブロックＢに対応して設けられた複数の主ビット線ＧＬとを具備する。メモリブロックＢは、行列状に設けられた複数のメモリセルＣと、列ごとに設けられた複数の副ビット線ＢＬと、列及び行ごとに設けられ、複数のメモリブロックＢに共通である複数のワード線ＷＬと、対応する主ビット線ＧＬを複数の副ビット線ＢＬのいずれかに接続するスイッチ回路ＳＣとを備える。読出し対象の対象セルＣ１の読出し動作時に、対象セルＣ１に対応する主ビット線ＧＬ１を選択し、対象セルＣ１の列に対応する副ビット線ＢＬ１をスイッチ回路ＳＣ１により選択し、複数のワード線ＷＬのうち、対象セルＣ１の列及び行に対応するワード線ＷＬ１を選択する。 （もっと読む）

【課題】 印加される電源電圧が低電圧であってもメモリ装置のメモリセルに流れる電流を検出する電流検出動作を正常に行うことができる電流検出回路を提供する。
【解決手段】 同一チャネル型の第１及び第２のＭＯＳトランジスタと、第１及び第２のＭＯＳトランジスタとは異なるチャネル型の第３ないし第６のＭＯＳトランジスタとからなる電流検出手段と、電源電圧が第１及び第２のＭＯＳトランジスタ各々の閾値電圧の絶対値以上であるとき電源電圧から閾値電圧の絶対値を差し引いた電圧を第１及び第２のＭＯＳトランジスタ各々の制御電極に供給するＭＯＳゲート制御手段と、を備える。 （もっと読む）

【課題】消費電流（消費電力）が増加するのを抑制することが可能なメモリを提供する。
【解決手段】このメモリ（クロスポイント型のダイオードＲＯＭ）では、半導体基板の表面に形成された不純物領域２２は、メモリセルにおけるダイオードのカソードとして機能するセル領域２２ｂと、コンタクト領域２４が形成される配線接続領域２２ａとを含み、不純物領域２２のうちの配線接続領域２２ａの近傍（抵抗領域２２ｃ）の抵抗は、セル領域２２ｂの抵抗よりも大きい。 （もっと読む）

【課題】スタンバイモード時における消費電流を抑制すると共に、通常動作モードに移行した場合のアクセス速度の低下を抑制する。
【解決手段】内部電源制御回路２６は、ＲＯＭの内部電源回路から内部回路に常時電源が供給される通常動作モードから消費電力を抑えるスタンバイモードに移行した場合に、内部電源回路から内部回路への電源供給を予め定めた周期で間欠的に許可するための内部電源イネーブル信号ＣＥＢ＿ＧＥＮを生成するための周期信号ＴＩＭ２を発生する周期信号発生回路３４と、通常動作モード及びスタンバイモードの何れかのモードを示すチップイネーブル信号ＣＥＢと、周期信号ＴＩＭ２と、が入力され、入力されたチップイネーブル信号ＣＥＢがスタンバイモードである場合に、周期信号ＴＩＭ２に同期した内部電源イネーブル信号ＣＥＢ＿ＧＥＮを内部電源回路に出力する間欠内部電源イネーブル信号発生回路３６と、を含む。 （もっと読む）

【課題】製造技術の限界によりトランジスタの最小サイズが決まるため、ＲＯＭの高容量化にも限界があるという課題があった。
【解決手段】本発明の不揮発性半導体記憶装置は、ＥＥＰＲＯＭとマスクＲＯＭとを一体とした不揮発性半導体記憶装置であり、メモリトランジスタの電荷蓄積膜に蓄える電荷の有無によりデータを記憶するＥＥＰＲＯＭと選択コンタクトホールの有無によりデータを記憶するマスクＲＯＭとを同一平面上に構成する。これにより、トランジスタサイズを小さくすることなく、ＲＯＭ容量を増やすことが可能となる。 （もっと読む）

メモリデバイスと、メモリデバイス内に漏洩電流を低減する方法とが開示される。メモリデバイスは、複数のビットラインを含むメモリコアアレイと、このメモリコアアレイとインターフェースするように構成された周辺論理回路とを含む。メモリデバイスはさらに、周辺論理回路をグランド電圧から分離するように構成されたフットスイッチと、プリチャージ電流経路をメモリコアアレイの複数のビットラインから分離するように構成されたヘッドスイッチとを含む。メモリデバイス内の漏洩電流は、フットスイッチおよびヘッドスイッチで行われる分離によって低減することができる。
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【解決手段】本発明は、少なくとも第１及び第２のメモリセル(Cell_B) を備えた不揮発性メモリ(M) に関しており、第１及び第２のメモリセルは、デュアルゲート(21,23) とデュアルゲート(21,23) 間に設けられた絶縁層(22)とを有する蓄積MOS トランジスタ(T_B') を夫々備えている。第２のメモリセル(Cell_B) の蓄積トランジスタ(T_B') の絶縁層(22)は、第１のメモリセルの蓄積トランジスタの絶縁層より絶縁性が低い少なくとも１つの部分(29)を有している。
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【課題】分割されたメモリアレイの端部について、ダミーパターンを配置することにより、面積増加要因となってしまう。
【解決手段】分割されたメモリアレイの端部Ｙ１列に構成された回路をメモリセルトランジスタと同形状のブロック選択トランジスタＢＴで構成する。主ビット線ＧＢと副ビット線ＬＢとの接続部のパターンをメモリセル（Ｙ２，Ｙ３列）と同形状にすることで、パターンを均一にすることができメモリアレイ生成用のダミーパターンを不要とする。 （もっと読む）

【課題】不揮発性メモリ及び／又は揮発性メモリの不良箇所を救済可能な新たな半導体集積回路を提供する。
【解決手段】救済対象の不揮発性メモリと、前記不揮発性メモリをテストするテスト回路と、前記不揮発性メモリの不良箇所のアドレス及び正常データを保持することが可能な救済情報保持回路と、前記不揮発性メモリの不良箇所を救済するのに利用可能な救済メモリであって、メモリ回路又はロジック回路に設けられている救済メモリと、前記不揮発性メモリの不良箇所のアドレス及び正常データを前記救済情報保持回路から前記救済メモリに書き込み、前記不揮発性メモリの不良箇所からの読み出しを前記救済メモリからの読み出しに切り替える救済回路とを備えることを特徴とする半導体集積回路。 （もっと読む）

高速で低電力のメモリ素子は、非線形導体のアレイを備え、格納、アドレスデコーディング、および出力検出はすべて、ダイオードまたは他の非線形導体によって達成される。様々な実施形態において、行抵抗器および列抵抗器は、選択されていない行または列に接続されているときの高抵抗と、選択された行および列に接続されたときの低抵抗との間で切り替え可能である。電子メモリ素子は、情報回路と、複数の行スイッチと、複数の列スイッチと、選択回路とを含む。
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【課題】半導体記憶回路の不良が発生した位置を特定することができななかった。
【解決手段】半導体記憶回路（ＲＯＭ１００）と、半導体記憶回路に記憶するデータを指定する入力アドレスＡｉｎ［ｉ：０］を生成し、前記半導体記憶回路へ入力することを、開始アドレスＡｓｔａ［ｉ：０］から終了アドレスＡｓｔｐ［ｉ：０］まで繰り返すアドレス入力部２００と、開始アドレスと終了アドレスの範囲について、入力アドレスに対応して半導体記憶回路から読み出された出力データのうち、計数対象とする選択データを選択し、前記選択データの値を計数する出力データ処理部３００と、チップ上に備える。 （もっと読む）

【課題】消費電流（消費電力）が増加するのを抑制することが可能なメモリを提供する。
【解決手段】このメモリ（ダイオードＲＯＭ）は、複数のワード線７と、複数のワード線７に交差するように配置される複数のビット線８と、ワード線７とビット線８とが交差する位置に配置されるメモリセル９と、ビット線８に接続されるトランジスタ４２とを備え、トランジスタ４２の電流駆動能力は、ビット線８が配置される位置によって異なるように構成されている。 （もっと読む）

【課題】メモリの自己テスト回路が組み込まれた半導体集積回路の故障診断を容易に実行できるようにする。
【解決手段】半導体集積回路５０には、ＢＩＳＴ回路１及びメモリカラー２が設けられる。メモリカラー２には、メモリ出力結果解析回路３及びメモリセル２１が設けられる。ＢＩＳＴ実行時では、不良検出された時点で検出された不良をメモリ出力結果解析回路３の取り込みレジスタ３１に保存した状態でＢＩＳＴ動作が完了する。メモリ出力結果解析回路３の２入力ＯＲ回路ＯＲ１から出力される故障検出信号Ｓ１０９がＢＩＳＴ回路１の診断データ転送・保存回路１６に入力されると、診断データ転送・保存回路１６は動作を開始する。診断データ転送・保存回路１６からシフトイネーブル信号Ｓ１０８が出力されると、取り込みレジスタ３１に保存されているデータが診断データ転送・保存回路１６に自動的に転送される。 （もっと読む）

【課題】 回路構成の簡略化を図ると共に電圧検出精度の向上を図ることのできる電圧検出回路を提供する。
【解決手段】 可変抵抗回路と、基準電圧源と、中点電圧と基準電圧との大小関係が反転した場合に被測定電源の電圧が所定電圧に到達したことを示す比較回路と、発振回路と、分周回路と、トリミング用導通素子の切断前ではクロック信号を第１のスイッチング素子の制御端子に出力する一方、切断後には第１のスイッチング素子をオフ状態に維持させる信号を出力する第１の抵抗値設定回路と、トリミング用導通素子の切断前では分周信号を各々に対応する第２〜第ｎのスイッチング素子の制御端子に出力する一方、切断後には第２〜第ｎのスイッチング素子をオフ状態に維持させる信号を出力する第２〜第ｎの抵抗値設定回路と、テストモード時の場合は比較回路の出力信号を外部に出力するモード選択回路とを備える。 （もっと読む）