【課題】レイアウト面積の増大を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、２つのメモリセルアレイ１０Ｕ，１０Ｄと、それら２つのメモリセルアレイ１０Ｕ，１０Ｄで共有されるセンスアンプ３０と、メモリセルアレイ１０Ｕ，１０Ｄからのデータ読み出しを制御する制御回路５０とを有している。メモリセルアレイ１０Ｕは、ｍ本のワード線ＷＬ０Ｕ〜ＷＬｍＵと、ｎ本のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕと、これらワード線ＷＬ０Ｕ〜ＷＬｍＵとビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの交差点に設けられたメモリセルＭＣと、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕとダミーワード線ＤＷＬＵとの交差点に設けられたダミーセルＤＭＣとを有している。制御回路５０は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイのダミーワード線を活性化してダミーセルによりセンスアンプ３０のリファレンスレベルを生成する。 （もっと読む）

【課題】ゲート面積に依存するトランジスタばらつきを抑制し、読み出し動作を高速化した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ロウ方向に延びるワード線ＷＬ、カラム方向に延びる複数のビット線ＢＬ０，ＢＬ１，ＢＬ２で構成されたビット線グループ、並びに、トランジスタからなりワード線及びビット線グループの交差部に設けられたメモリセル、を有するメモリセルアレイと、ビット線を介してメモリセルからデータを読む読み出し回路とを備え、メモリセルは、トランジスタのソース又はドレインを、ビット線グループに属する複数のビット線ＢＬ０，ＢＬ１，ＢＬ２のいずれとも接続しないか又はいずれか１本とだけ接続するかの異なる接続状態を有し、トランジスタのゲートとなるアクティブ領域ＡＡは、ビット線グループの複数のビット線ＢＬ０，ＢＬ１，ＢＬ２の配置領域及び各ビット線間のスペースに連続的に形成されている （もっと読む）

【課題】集積度が高く、製造ばらつきの影響が小さく、製造歩留まりの高い多値ＲＯＭセルを提供する。
【解決手段】多値ＲＯＭセルは、ＲＯＭセルトランジスタＴｒと、複数のビット線ＢＴ１〜ＢＴ３と、第１金属配線３１〜４４とを具備している。ＲＯＭセルトランジスタＴｒは、基板表面の領域に設けられている。複数のビット線ＢＴ１〜ＢＴ３は、基板表面の上方に設けられ、Ｙ方向に伸び、Ｚ方向に並んで配置されている。第１金属配線３１〜４４は、ＲＯＭセルトランジスタＴｒのソース・ドレイン２２の一方に接続され、複数のビット線ＢＴ１〜ＢＴ３の各々の近傍にまで連なる。第１金属配線３１〜４４は、複数のビット線ＢＴ１〜ＢＴ３のうちのいずれかに接続されているか、又は、いずれにも接続されていない。 （もっと読む）

【課題】電力消費をより低減可能な新たなビット線階層化方式を備えた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、行列状に設けられた複数のメモリブロックＢと、複数のメモリブロックＢに対応して設けられた複数の主ビット線ＧＬとを具備する。メモリブロックＢは、行列状に設けられた複数のメモリセルＣと、列ごとに設けられた複数の副ビット線ＢＬと、列及び行ごとに設けられ、複数のメモリブロックＢに共通である複数のワード線ＷＬと、対応する主ビット線ＧＬを複数の副ビット線ＢＬのいずれかに接続するスイッチ回路ＳＣとを備える。読出し対象の対象セルＣ１の読出し動作時に、対象セルＣ１に対応する主ビット線ＧＬ１を選択し、対象セルＣ１の列に対応する副ビット線ＢＬ１をスイッチ回路ＳＣ１により選択し、複数のワード線ＷＬのうち、対象セルＣ１の列及び行に対応するワード線ＷＬ１を選択する。 （もっと読む）

【課題】製造コストの増加を抑止して不揮発性メモリーセルとマスクＲＯＭメモリーセルとを混在できる記憶装置、集積回路装置及び電子機器等を提供すること。
【解決手段】記憶装置は、複数のメモリーセルＭＥ１、ＭＥ２、ＭＲ１、ＭＲ２と、複数のワード線ＷＬ１、ＷＬ２と、複数のビット線ＢＬ１、ＢＬ２と、複数のソース線ＳＬ１、ＳＬ２とを含む。複数のメモリーセルのうちの第１のグループのメモリーセルは、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルＭＥ１、ＭＥ２である。複数のメモリーセルのうちの第２のグループのメモリーセルは、マスクによりデータが設定されるマスクＲＯＭメモリーセルＭＲ１、ＭＲ２である。マスクＲＯＭメモリーセルＭＲ１、ＭＲ２は、ソースと対応するソース線ＳＬ２とを電気的に接続するためのコンタクトＣＮ１、ＣＮ２の有無によってデータが設定される。 （もっと読む）

【課題】複数ビット値を格納するための読み出し専用メモリセルを開示する。
【解決手段】該読み出し専用メモリセルは、少なくとも３本の出力線であって、該少なくとも３本の出力線のそれぞれは、異なる複数ビット値を表す、少なくとも３本の出力線と、該３本の出力線のうちの１本と電圧源との間に接続される切り替え装置とを含む。該切り替え装置は、切り替え信号に応答して、該電圧源と該３本の出力線のうちの１本との間の電気接続を提供し、該接続された出力線の電圧は、既定の電圧への接続に応答して値を切り替え、それによって、該出力線によって表される該複数ビット値が選択される。該選択された複数ビット値を出力するための、出力装置も提供する。 （もっと読む）

【課題】製造技術の限界によりトランジスタの最小サイズが決まるため、ＲＯＭの高容量化にも限界があるという課題があった。
【解決手段】本発明の不揮発性半導体記憶装置は、ＥＥＰＲＯＭとマスクＲＯＭとを一体とした不揮発性半導体記憶装置であり、メモリトランジスタの電荷蓄積膜に蓄える電荷の有無によりデータを記憶するＥＥＰＲＯＭと選択コンタクトホールの有無によりデータを記憶するマスクＲＯＭとを同一平面上に構成する。これにより、トランジスタサイズを小さくすることなく、ＲＯＭ容量を増やすことが可能となる。 （もっと読む）

【課題】マスクＲＯＭを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減する。
【解決手段】この半導体集積回路は、マスクＲＯＭを内蔵した半導体集積回路であって、該マスクＲＯＭが、第１の方向において隣接する２つのＮチャネルトランジスタのソースが共通化され、第１の方向と直交する第２の方向において隣接する複数のＮチャネルトランジスタのソースが分離されているようにした複数のメモリセルと、各々のポリシリコンが第２の方向に並んだ１行のメモリセルに含まれている全てのＮチャネルトランジスタのゲートを構成すると共に、所定の位置において第１の方向及び第１の方向と反対の方向に凸部を有するようにした複数のワード線とを具備する。 （もっと読む）

【課題】スタンバイ時に導電層からダイオードを介してビット線に電流がリークするのを抑制することが可能なメモリを提供する。
【解決手段】このクロスポイント型のダイオードＲＯＭ（メモリ）は、複数のワード線ＷＬに交差するように配置される複数のビット線ＢＬと、ワード線ＷＬに沿って延びるように設けられる導電層２ｃと、導電層２ｃとビット線ＢＬとが交差する位置に配置され、導電層２ｃにカソードが接続されるダイオード３を含むメモリセル４と、メモリセル４に記憶されるデータが読み出されるソース線Ｓ０（Ｓ１〜Ｓ３）とを備え、スタンバイ時に導電層２ｃまたはビット線ＢＬの一方がフローティング状態になるように構成されている。 （もっと読む）

【課題】スタンバイ時のリーク現象を評価するための試験を行う際の時間を短縮することが可能なメモリを提供する。
【解決手段】このクロスポイント型のダイオードＲＯＭ（メモリ）は、導電層２ｃと、導電層２ｃにカソードが接続されるダイオード３を含むメモリセル４と、メモリセル４に記憶されるデータが読み出されるソース線Ｓ０（Ｓ１〜Ｓ３）と、ソース／ドレイン領域の一方がビット線ＢＬに接続され、ソース／ドレイン領域の他方がＨレベルの電位（Ｖ_ＤＤ）に接続され、スタンバイ時のリーク現象を評価するための試験を行う際にオン状態となるｎチャネルトランジスタ５とを備える。 （もっと読む）

【課題】高速動作に有利な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを有するメインメモリセルアレイ１１Ｍと、前記複数のワード線とダミービット線との交差位置に配置される複数のダミーメモリセルを有するダミーカラム１１Ｄとを備えるメモリセルアレイ１１と、前記ダミーメモリセルのダミー読み出し電流の電流値を、前記メモリセルの第１，第２状態の読み出し電流の電流値の間となるように制御するダミー読み出し電流制御部１５と、入力を前記第１，第２状態の読み出し電流および前記ダミー読み出し電流とし、これらの電流を比較して出力するセンスアンプ１４ＳＡを備えるセンス部１４とを具備する。 （もっと読む）

【課題】シングルエンドセンスアンプにより高速読み出しを可能とし、関連技術で設けられていたダミーメモリセルを不要とし、回路面積を縮減し、消費電力を低減する。
【解決手段】ビット線をグランド電位に放電するディスチャージ回路１０２と、シングルエンド入力構成のセンスアンプ１０８と、電源とセンスアンプの入力ノードＳＡin間に接続され、前記センスアンプの入力ノードからオン状態のカラム選択トランジスタ(N0、N1、・・・)を介してビット線を充電する充電用のトランジスタ１０６と、を備え、読み出し時、選択されたメモリセルが接続するビット線からグランドへの電流パスがオフ状態とされる場合、前記充電用のトランジスタ１０６により、前記センスアンプの入力ノードが充電されて電位が上昇し前記カラム選択トランジスタをオフさせた状態で前記センスアンプの入力ノードをさらに充電した後、読み出し動作が行われる。 （もっと読む）

【課題】メモリセルのセンスマージン低下を防止するメモリセルアレイ構造を提供する。
【解決手段】半導体メモリセルアレイは、長尺状に連続する活性領域２２０と、活性領域２２０に形成され、第１のメモリセル２１０［ｉ］を構成する第１トランジスタと、活性領域２２０に形成され、第２のメモリセル２１０［ｉ＋１］を構成する第２トランジスタとを備える。第２のメモリセル２１０［ｉ＋１］は、活性領域２２０の長尺方向に沿って第１のメモリセル２１０［ｉ］に最も近接する。半導体メモリセルアレイはさらに、第１及び第２トランジスタ間において活性領域２２０上に形成された分離ゲート２３５を備える。分離ゲート２３５は第１及び第２トランジスタのゲートとほぼ同じ構造を有し、所定電圧の供給を受けることにより、活性領域２２０において分離ゲート２３５の下方の部分を流れる活性電流を遮断する。 （もっと読む）

【課題】消費電流（消費電力）が増加するのを抑制することが可能なメモリを提供する。
【解決手段】このメモリ（ダイオードＲＯＭ）は、複数のワード線８と、複数のビット線１１と、ワード線８に対して平行に延びるように設けられた導電層９と、導電層９とビット線１１とが交差する位置に配置されるメモリセル１２と、所定の数のメモリセル１２ごとに設けられ、ワード線８と導電層９とを接続する複数のトランジスタ１０とを備えている。そして、隣接するトランジスタ１０によって挟まれる所定の数のビット線１１がそれぞれ配置される第１ブロックおよび第２ブロックにおいて、データの読み出し時に同時に選択される第１ブロックのビット線１１の第１ブロックの端部を基準とする位置と、第２ブロックのビット線１１の第２ブロックの端部を基準とする位置とが異なるように構成されている。 （もっと読む）

【課題】消費電流（消費電力）が増加するのを抑制することが可能なメモリを提供する。
【解決手段】このメモリ（ダイオードＲＯＭ）は、複数のワード線７と、複数のビット線１０と、ワード線７に対して平行に延びるように設けられた導電層８と、導電層８とビット線１０とが交差する位置に配置されるメモリセル１１と、所定の数のメモリセル１１ごとに設けられ、ワード線７と導電層８とを接続する複数の裏打ち配線９とを備えている。そして、隣接する裏打ち配線９によって挟まれる所定の数のビット線１０がそれぞれ配置される第１ブロックおよび第２ブロックにおいて、データの読み出し時に同時に選択される第１ブロックのビット線１０の第１ブロックの端部を基準とする位置と、第２ブロックのビット線１０の第２ブロックの端部を基準とする位置とが異なるように構成されている。 （もっと読む）

【課題】消費電流（消費電力）が増加するのを抑制するとともに、メモリセルのアクセス時間が長くなるのを抑制することが可能なメモリを提供する。
【解決手段】このメモリ（ダイオードＲＯＭ）は、複数のワード線ＷＬと、複数のワード線ＷＬに交差するように配置される複数のビット線ＢＬと、複数のワード線ＷＬの各々に接続され、対応するワード線ＷＬが選択されることによりオン状態になる選択トランジスタ２と、選択トランジスタ２のソース／ドレイン領域の一方にカソードが接続されるダイオード３をそれぞれ含む複数のメモリセル４と、選択トランジスタ２のソース／ドレイン領域の他方側に接続されるソース線Ｓ０〜Ｓ３と、ソース線Ｓ０〜Ｓ３に接続され、選択されたメモリセル４から読み出されるデータを判別するためのデータ判別回路１１とを備え、ビット線ＢＬの駆動能力は、ビット線ＢＬが配置される位置によって異なるように構成されている。 （もっと読む）

【課題】不揮発性メモリを内蔵する半導体集積回路装置において、高速動作が可能であり、かつ、メモリの集積度を上げることができる技術を提供する。
【解決手段】ワード線ＷＬと、ビット線ＢＬＴ，ＢＬＢから成る相補ビット線と、コモンソース線ＣＳ，ＣＳ１，ＣＳ２と、ワード線ＷＬ及び前記相補ビット線に接続されたメモリセルＭＣとを有し、メモリセルＭＣは、ＭＯＳトランジスタＭ１，Ｍ２を備え、ＭＯＳトランジスタＭ１，Ｍ２のゲート電極は、ワード線ＷＬに接続され、ＭＯＳトランジスタＭ１のドレイン電極は、相補ビット線ＢＬＴに接続され、ＭＯＳトランジスタＭ２のドレイン電極は、相補ビット線ＢＬＢに接続され、ＭＯＳトランジスタＭ１，Ｍ２の各ソース電極が、コモンソース線ＣＳ，ＣＳ１，ＣＳ２のいずれか１つに接続され、またはフローティング状態とされることにより、メモリセルＭＣに記憶情報が記憶される。 （もっと読む）

【課題】回路規模を殆ど増加させずに、誤動作を防止できるＮＡＮＤ型のマスクＲＯＭを提供する。
【解決手段】制御回路３０Ａ内に遅延素子とＡＮＤゲートからなるタイミング回路を設け、プリチャージ信号ＰＣが“Ｈ”になったときには一定の遅延時間が経過した後で“Ｈ”になり、このプリチャージ信号ＰＣが“Ｌ”になったときには直ちに“Ｌ”になる遅延プリチャージ信号ＰＣＤを生成する。そして、遅延プリチャージ信号ＰＣＤが“Ｌ”の期間に、デコーダ８０Ａによりビット線ＢＬを強制的に接地電位ＧＮＤに接続させ、遅延プリチャージ信号ＰＣＤが“Ｈ”となったときに、データ読み出し回路２０からプリビット線ＰＢＬにプリチャージ電圧ＶＤＤを印加する。これにより、プリチャージの直前にビット線ＢＬとプリビット線ＰＢＬ上の電荷が放電され、読み出し誤りが防止できる。 （もっと読む）

【課題】ＲＯＭを含んだ半導体装置において、安定した読み出し動作を実現する。
【解決手段】例えば、各メモリセル（例えばＭＣ０）を２個のＮＭＯＳトランジスタ（ＭＮ４０ｔ，ＭＮ４０ｂ）で構成し、ＭＮ４０ｔのドレインを相補ビット線の一方となるビット線ＢＬＴｍに接続し、ＭＮ４０ｂのドレインを相補ビット線の他方となるビット線ＢＬＢｍに接続する。そして、ＭＮ４０ｔのソースをコモンソース線ＣＳｍに接続し、ＭＮ４０ｂのソースを電源電圧ＶＤＤに接続する。例えば、ＭＣ０を読み出す際には、ＢＬＴｍ，ＢＬＢｍがプリチャージ状態で、ワード線ＷＬ０を活性化し、コモンソース線ＣＳｍをＶＤＤレベルからＶＳＳレベルに駆動する。これに伴いＢＬＴｍがＶＳＳに、ＢＬＢｍがＶＤＤに接続され、これらを差動増幅することで、ノイズマージンが大きい安定した読み出し動作が可能となる。 （もっと読む）

【課題】読み出し動作を安定させることで、回路定数の再調整や物理データの再設計を不要とし、製品コストの増大を回避可能な半導体記憶装置を提供する。
【解決手段】ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬ及びビット線ＢＬに接続されたメモリセルＭＣと、ワード線ＷＬ及びビット線ＢＬをそれぞれ選択するロウデコーダ１３及びカラムデコーダ１２とを具備する半導体記憶装置であって、ロウデコーダ１３によってワード線ＷＬが選択されるタイミングで、制御信号を生成する制御信号生成回路２１ａと、ビット線ＢＬの電位を検知し、検知された電位がハイレベルの場合に制御信号に応じた電流をビット線ＢＬに供給することで、ビット線ＢＬの電位をハイレベルに保持する保持回路２２とを備える。 （もっと読む）