半導体記憶装置及びデータ読み出し方法
【課題】レイアウト面積の増大を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、２つのメモリセルアレイ１０Ｕ，１０Ｄと、それら２つのメモリセルアレイ１０Ｕ，１０Ｄで共有されるセンスアンプ３０と、メモリセルアレイ１０Ｕ，１０Ｄからのデータ読み出しを制御する制御回路５０とを有している。メモリセルアレイ１０Ｕは、ｍ本のワード線ＷＬ０Ｕ〜ＷＬｍＵと、ｎ本のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕと、これらワード線ＷＬ０Ｕ〜ＷＬｍＵとビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの交差点に設けられたメモリセルＭＣと、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕとダミーワード線ＤＷＬＵとの交差点に設けられたダミーセルＤＭＣとを有している。制御回路５０は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイのダミーワード線を活性化してダミーセルによりセンスアンプ３０のリファレンスレベルを生成する。
【解決手段】半導体記憶装置１は、２つのメモリセルアレイ１０Ｕ，１０Ｄと、それら２つのメモリセルアレイ１０Ｕ，１０Ｄで共有されるセンスアンプ３０と、メモリセルアレイ１０Ｕ，１０Ｄからのデータ読み出しを制御する制御回路５０とを有している。メモリセルアレイ１０Ｕは、ｍ本のワード線ＷＬ０Ｕ〜ＷＬｍＵと、ｎ本のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕと、これらワード線ＷＬ０Ｕ〜ＷＬｍＵとビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの交差点に設けられたメモリセルＭＣと、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕとダミーワード線ＤＷＬＵとの交差点に設けられたダミーセルＤＭＣとを有している。制御回路５０は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイのダミーワード線を活性化してダミーセルによりセンスアンプ３０のリファレンスレベルを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びデータ読み出し方法に関するものである。
【背景技術】
【０００２】
図２３は、読み出し専用の半導体記憶装置１１０の要部回路を示している。
半導体記憶装置１１０は、メモリセルアレイ１１１と、カラムスイッチ１１２と、リファレンスレベル生成回路１１３と、センスアンプ１１４とを有している。
【０００３】
メモリセルアレイ１１１は、複数（図２３では、１つのみ図示）のワード線ＷＬと、複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの交差点に設けられた複数のメモリセルＭＣとを有している。各メモリセルＭＣは、ドレインが対応するビット線ＢＬに接続され、ゲートが対応するワード線ＷＬに接続されたセルトランジスタＴ１である。
【０００４】
カラムスイッチ１１２は、複数のビット線ＢＬに第１端子がそれぞれ接続される複数のスイッチ回路ＣＳを有している。各スイッチ回路ＣＳは、ゲートにカラム選択信号ＣＯＬが供給され、第２端子がデータビット線ＤＢを介してセンスアンプ１１４に接続されている。
【０００５】
リファレンスレベル生成回路１１３は、ダミーワード線ＤＷＬと、ダミービット線ＤＢＬ０，ＤＢＬ１と、２本のダミービット線ＤＢＬ０，ＤＢＬ１に対して設けられた１つのダミーセルＤＭＣａと、ダミービット線ＤＢＬ０，ＤＢＬ１が第１端子にそれぞれ接続されたＮチャネルＭＯＳトランジスタＴＮとを有している。ダミーセルＤＭＣａは、ドレインがダミービット線ＤＢＬ０，ＤＢＬ１に接続され、ソースが低電位電源に接続され、ゲートがダミーワード線ＤＷＬに接続されたダミートランジスタＤＴａである。また、トランジスタＴＮは、ゲートに高電位電源ＶＤＤが接続され、第２端子がダミー共通線ＤＣに接続されている。
【０００６】
このような半導体記憶装置１１０において、任意のメモリセルＭＣからデータを読み出す場合には、１つのワード線ＷＬと１つのビット線ＢＬが活性化され、それらワード線ＷＬ及びビット線ＢＬに接続されたメモリセルＭＣに書き込まれたデータがビット線ＢＬに読み出される。すなわち、メモリセルＭＣに書き込まれたデータに基づいてビット線ＢＬの電位が変化する。そして、このビット線ＢＬの電荷が、カラム選択信号ＣＯＬに応じて、データビット線ＤＢを通じてセンスアンプ１１４に伝達される。このとき、リファレンスレベル生成回路１１３では、ダミーワード線ＤＷＬ及びダミービット線ＤＢＬ０，ＤＢＬ１が活性化され、ダミートランジスタＤＴａがオンされる。そして、このオンされたダミートランジスタＤＴａによって変化するダミー共通線ＤＣの電位がセンスアンプ１１４のリファレンスレベルとして利用される。センスアンプ１１４では、データビット線ＤＢとダミー共通線ＤＣとの電位差が増幅され、その増幅された信号が読み出しデータＡＸとして出力される。
【０００７】
このようにリファレンスレベル生成回路１１３でセンスアンプ１１４のリファレンスレベルが生成されるため、単相のビット線でメモリセルＭＣのデータを読み出す場合であっても、差動アンプ型のセンスアンプ１１４を利用してデータ読み出しを行うことができる。
【０００８】
なお、上記従来技術に関連する先行技術として、特許文献１が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】実開昭５５−０３６４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところが、上記リファレンスレベル生成回路１１３では、所望のリファレンスレベルを生成するためには、メモリセルＭＣに接続されるビット線ＢＬの負荷（寄生容量）を再現するようにダミービット線ＤＢＬ０，ＤＢＬ１をそれぞれ形成する必要がある。このため、ダミービット線ＤＢＬ０，ＤＢＬ１を形成する分だけレイアウト面積が増大するという問題がある。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、２つのメモリセルアレイと、前記２つのメモリセルアレイで共有されるセンスアンプと、前記２つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、前記各メモリセルアレイは、ｍ本（ｍは２以上の整数）のワード線と、ｎ本（ｎは２以上の整数）のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成するように制御する。
【発明の効果】
【００１２】
本発明の一観点によれば、レイアウト面積の増大を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】半導体記憶装置を示すブロック図。
【図２】第１実施形態のセルアレイ及びカラムスイッチの内部構成例を示すブロック回路図。
【図３】第１実施形態のセンスアンプの内部構成例を示す回路図。
【図４】第１実施形態のコントローラの内部構成例を示すブロック回路図。
【図５】第１実施形態の半導体記憶装置の動作を示すタイミングチャート。
【図６】データビット線の電位のばらつきを示す説明図。
【図７】トランジスタのばらつきを示す説明図。
【図８】セルアレイのレイアウト図。
【図９】セルアレイのレイアウト図。
【図１０】ダミーワード線の選択方法を示すタイミングチャート。
【図１１】（ａ）は、セルアレイのレイアウト図、（ｂ）は、ダミーワード線の選択方法を示すタイミングチャート。
【図１２】（ａ）は、セルアレイのレイアウト図、（ｂ）は、ダミーワード線の選択方法を示すタイミングチャート。
【図１３】変形例のセルアレイ及びカラムスイッチの内部構成例を示すブロック回路図。
【図１４】第２実施形態の半導体記憶装置を示すブロック図。
【図１５】第２実施形態のセルアレイ及びカラムスイッチの内部構成例を示すブロック回路図。
【図１６】第２実施形態のコントローラの内部構成例を示すブロック回路図。
【図１７】第３実施形態の半導体記憶装置を示すブロック図。
【図１８】第３実施形態のコントローラの内部構成例を示すブロック回路図。
【図１９】第４実施形態のセルアレイ及びカラムスイッチの内部構成例を示すブロック回路図。
【図２０】第４実施形態のセンスアンプの内部構成例を示す回路図。
【図２１】第４実施形態のコントローラの内部構成例を示すブロック回路図。
【図２２】第４実施形態の半導体記憶装置の動作を示すタイミングチャート。
【図２３】従来の半導体記憶装置を示すブロック回路図。
【発明を実施するための形態】
【００１４】
（第１実施形態）
以下、第１実施形態を図１〜図７に従って説明する。
図１に示すように、半導体記憶装置１は、メモリセルアレイ（セルアレイ）１０Ｕ，１０Ｄと、カラムスイッチ２０Ｕ，２０Ｄと、センスアンプ３０と、出力ラッチ４０と、コントローラ５０と、カラムデコーダ７０Ｕ，７０Ｄと、ロウデコーダ８０Ｕ，８０Ｄとを有している。半導体記憶装置１は、読み出し専用の記憶装置（Read Only Memory：ＲＯＭ）である。
【００１５】
セルアレイ１０Ｕ及びカラムスイッチ２０Ｕは、図１においてセンスアンプ３０よりも上側に設けられている。一方、セルアレイ１０Ｄ及びカラムスイッチ２０Ｄは、図１においてセンスアンプ３０よりも下側に設けられている。これら２つのセルアレイ１０Ｕ，１０Ｄはセンスアンプ３０を共有している。
【００１６】
セルアレイ１０Ｕは、列方向（図中の縦方向）に並設されたｍ本のワード線ＷＬ０Ｕ〜ＷＬｍＵと行方向（図中の横方向）に並設されたｎ本（ここでは、１６本）のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕとの交差点に設けられた複数のメモリセルＭＣを有している。各ワード線ＷＬＵ（ワード線ＷＬ０Ｕ〜ＷＬｍＵを一般的に示す）は行方向に延在するように形成されており、行方向に並ぶメモリセルＭＣが共通のワード線ＷＬＵに接続されている。また、各ビット線ＢＬＵ（ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕを一般的に示す）は列方向に延在するように形成されており、列方向に並ぶメモリセルＭＣが共通のビット線ＢＬＵに接続されている。これらメモリセルＭＣは、所望のデータ（セル情報）が書き込まれたリアルセルである。
【００１７】
また、セルアレイ１０Ｕは、上記ビット線ＢＬＵと行方向に延在するように形成されたダミーワード線ＤＷＬＵとの交差点に設けられた複数のダミーセルＤＭＣを有している。これらダミーセルＤＭＣは、他方のセルアレイ１０Ｄからデータが読み出されるとき（セルアレイ１０Ｕが非アクセス時）に、センスアンプ３０のリファレンスレベルを生成する回路として機能する。
【００１８】
カラムスイッチ２０Ｕは、カラムデコーダ７０Ｕから供給されるカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕに基づいて、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕのうちの１つを選択し、その選択したビット線ＢＬＵをセンスアンプ３０に接続する。
【００１９】
セルアレイ１０Ｄは、列方向に並設されたｍ本のワード線ＷＬ０Ｄ〜ＷＬｍＤと行方向に並設されたｎ本（ここでは、１６本）のビット線ＢＬ０Ｄ〜ＢＬ１５Ｄとの交差点に設けられた複数のメモリセルＭＣを有している。各ワード線ＷＬＤ（ワード線ＷＬ０Ｄ〜ＷＬｍＤを一般的に示す）は行方向に延在するように形成されており、行方向に並ぶメモリセルＭＣが共通のワード線ＷＬＤに接続されている。また、各ビット線ＢＬＤ（ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄを一般的に示す）は列方向に延在するように形成されており、列方向に並ぶメモリセルＭＣが共通のビット線ＢＬＤに接続されている。これらメモリセルＭＣは、所望のデータが書き込まれたリアルセルである。
【００２０】
また、セルアレイ１０Ｄは、上記ビット線ＢＬＤと行方向に延在するように形成されたダミーワード線ＤＷＬＤとの交差点に設けられた複数のダミーセルＤＭＣを有している。これらダミーセルＤＭＣは、他方のセルアレイ１０Ｕからデータが読み出されるとき（セルアレイ１０Ｄが非アクセス時）に、センスアンプ３０のリファレンスレベルを生成する回路として機能する。
【００２１】
カラムスイッチ２０Ｄは、カラムデコーダ７０Ｄから供給されるカラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄに基づいて、ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄのうちの１つを選択し、その選択したビット線ＢＬＤをセンスアンプ３０に接続する。
【００２２】
ここで、例えばセルアレイ１０ＵのメモリセルＭＣからデータを読み出す際には、複数のワード線ＷＬ０Ｕ〜ＷＬｍＵのうちの１つのワード線ＷＬＵが選択され、複数のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕのうちの１つのビット線ＢＬＵが選択される。そして、それら選択されたワード線ＷＬ及びビット線ＢＬに接続されたメモリセルＭＣに書き込まれたデータがセンスアンプ３０に読み出される。このとき、セルアレイ１０Ｄでは、ダミーワード線ＤＷＬＤが選択され、全てのビット線ＢＬ０Ｄ〜ＢＬ１５Ｄが選択される。すると、ダミーセルＤＭＣによってビット線ＢＬ０Ｄ〜ＢＬ１５Ｄの電位が変化し、その変化した電位がセンスアンプ３０に出力される。そして、このダミーセルＤＭＣによって生成された電圧がセンスアンプ３０のリファレンスレベルとなる。
【００２３】
センスアンプ３０は、差動アンプ型のセンスアンプである。このセンスアンプ３０は、セルアレイ１０Ｕからデータを読み出す際には、セルアレイ１０Ｕから読み出された微少電荷と、セルアレイ１０ＤのダミーセルＤＭＣによって生成されたリファレンスレベルとの差電圧を増幅する。一方、センスアンプ３０は、セルアレイ１０Ｄからデータを読み出す際には、セルアレイ１０Ｄから読み出された微少電荷と、セルアレイ１０ＵのダミーセルＤＭＣによって生成されたリファレンスレベルとの差電圧を増幅する。そして、センスアンプ３０は、増幅した信号ＡＸ，ＡＺを出力ラッチ４０に出力する。
【００２４】
出力ラッチ４０は、センスアンプ３０から出力される増幅信号ＡＸ，ＡＺをラッチし、そのラッチした信号を出力データＡとして外部に出力する。
コントローラ５０には、アドレス信号Ａ０〜Ａｋ、クロック信号ＣＫ及びチップイネーブル信号ＣＥが外部から入力される。このコントローラ５０は、プリデコーダ５１と、センスアンプドライバ５２と、ダミーワード線ドライバ５３とを有している。プリデコーダ５１は、アドレス信号Ａ０〜Ａｋをプリデコードし、そのプリデコード信号をロウデコーダ８０Ｕ，８０Ｄ及びカラムデコーダ７０Ｕ，７０Ｄに供給する。なお、アドレス信号Ａ０〜Ａｋは、アドレス信号Ａ０〜Ａ３がカラムスイッチの選択を行うカラムアドレス信号であり、アドレス信号Ａ４〜Ａｋ−１がワード線の選択を行うロウアドレス信号であり、アドレス信号Ａｋがセルアレイの選択を行うアドレス信号である。
【００２５】
センスアンプドライバ５２は、クロック信号ＣＫ及びチップイネーブル信号ＣＥに基づいて、センスアンプイネーブル信号ＳＡＥ及びイコライズ信号ＥＱを生成してセンスアンプ３０に出力する。
【００２６】
また、ダミーワード線ドライバ５３は、アドレス信号Ａｋ、クロック信号ＣＫ及びチップイネーブル信号ＣＥに基づいて、ダミーワード線ＤＷＬＵ，ＤＷＬＤのいずれか１本のダミーワード線を選択（活性化）する。ここでは、ダミーワード線ドライバ５３は、選択したダミーワード線の電位を低電位電源（グランド）の電圧レベル（Ｌレベル）から高電位電源ＶＤＤ（図２参照）の電圧レベル（Ｈレベル）に遷移させる。具体的には、ダミーワード線ドライバ５３は、一方のセルアレイ１０Ｕからデータが読み出される際には、他方のセルアレイ１０Ｄのダミーワード線ＤＷＬＤを活性化する。その一方で、ダミーワード線ドライバ５３は、セルアレイ１０Ｄからデータが読み出される際には、セルアレイ１０Ｕのダミーワード線ＤＷＬＵを活性化する。
【００２７】
カラムデコーダ７０Ｕは、プリデコード信号をデコードしてカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕを生成し、そのカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕをカラムスイッチ２０Ｕに供給する。カラムスイッチ２０Ｕでは、カラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕに基づいて、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕのうちの所定のビット線ＢＬＵが選択される。具体的には、セルアレイ１０Ｕのアクセス時には、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕのいずれか１本のビット線ＢＬＵが選択される。また、セルアレイ１０Ｄのアクセス時（セルアレイ１０Ｕの非アクセス時）には、全てのビット線ＢＬ０Ｕ〜ＢＬ１５Ｕが選択される。
【００２８】
カラムデコーダ７０Ｄは、プリデコード信号をデコードしてカラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄを生成し、そのカラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄをカラムスイッチ２０Ｄに供給する。カラムスイッチ２０Ｄでは、カラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄに基づいて、ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄのうちの所定のビット線ＢＬＤが選択される。具体的には、セルアレイ１０Ｄのアクセス時には、ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄのいずれか１本のビット線ＢＬＤが選択される。また、セルアレイ１０Ｕのアクセス時（セルアレイ１０Ｄの非アクセス時）には、全てのビット線ＢＬ０Ｄ〜ＢＬ１５Ｄが選択される。
【００２９】
ロウデコーダ８０Ｕは、プリデコード信号をデコードしてワード線ＷＬ０Ｕ〜ＷＬｍＵのいずれか１本のワード線ＷＬＵを選択（活性化）する、つまり所定のワード線ＷＬＵの電位をＨレベルに引き上げる。具体的には、ロウデコーダ８０Ｕは、セルアレイ１０Ｕからデータが読み出される際（セルアレイ１０Ｕのアクセス時）には、ワード線ＷＬ０Ｕ〜ＷＬｍＵのいずれか１本のワード線ＷＬＵを選択する。なお、ロウデコーダ８０Ｕは、セルアレイ１０Ｄからデータが読み出されるとき、つまりセルアレイ１０Ｕの非アクセス時には、全てのワード線ＷＬ０Ｕ〜ＷＬｍＵを選択しない。
【００３０】
ロウデコーダ８０Ｄは、プリデコード信号をデコードしてワード線ＷＬ０Ｄ〜ＷＬｍＤのいずれか１本のワード線ＷＬＤを選択する、つまり所定のワード線ＷＬＤの電位をＨレベルに引き上げる。具体的には、ロウデコーダ８０Ｄは、セルアレイ１０Ｄのアクセス時には、ワード線ＷＬ０Ｄ〜ＷＬｍＤのいずれか１本のワード線ＷＬＤを選択する。なお、ロウデコーダ８０Ｄは、セルアレイ１０Ｕからデータが読み出されるとき、つまりセルアレイ１０Ｄの非アクセス時には、全てのワード線ＷＬ０Ｄ〜ＷＬｍＤを選択しない。
【００３１】
次に、セルアレイ１０Ｕ，１０Ｄ及びカラムスイッチ２０Ｕ，２０Ｄの内部構成例を図２に従って説明する。
セルアレイ１０Ｕは、各ビット線ＢＬＵをプリチャージするプリチャージ回路１１と、ワード線ＷＬＵとビット線ＢＬＵとの交差点に設けられたメモリセルＭＣと、ダミーワード線ＤＷＬＵとビット線ＢＬＵとの交差点に設けられたダミーセルＤＭＣとを有している。
【００３２】
プリチャージ回路１１は、各ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕに対応して設けられ、各ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕを高電位電源ＶＤＤに接続する複数のスイッチ回路Ｓ１を有している。各スイッチ回路Ｓ１は、例えばＰチャネルＭＯＳトランジスタである。各スイッチ回路Ｓ１は、そのソースが高電位電源ＶＤＤに接続され、ドレインが対応するビット線ＢＬＵに接続されている。各スイッチ回路Ｓ１のゲートには、プリチャージ信号ＣＨ１が供給される。これらスイッチ回路Ｓ１は、ワード線ＷＬＵやビット線ＢＬＵの選択前に供給されるＬレベルのプリチャージ信号ＣＨ１に応答してオンする。スイッチ回路Ｓ１がオンすると、各ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕが高電位電源ＶＤＤに接続される。すなわち、プリチャージ回路１１は、プリチャージ信号ＣＨ１がＬレベルの間に、全てのビット線ＢＬ０Ｕ〜ＢＬ１５Ｕを高電位電源ＶＤＤの電圧レベル（Ｈレベル）にプリチャージする。
【００３３】
各メモリセルＭＣは、１つのセルトランジスタＴ１を有している。このセルトランジスタＴ１は、例えばＮチャネルＭＯＳトランジスタである。「０」のデータを格納したセルトランジスタＴ１は、ドレインが対応するビット線ＢＬＵに接続され、ソースが低電位電源（グランド）に接続され、ゲートが対応するワード線ＷＬＵに接続されている。このため、ワード線ＷＬＵが選択されてセルトランジスタＴ１がオンされると、ビット線ＢＬＵがグランドレベル（Ｌレベル）となり、「０」のデータが読み出される。一方、「１」のデータを格納したセルトランジスタＴ１は、ドレインが対応するビット線ＢＬＵに接続され、ソースがオープン状態とされ、ゲートが対応するワード線ＷＬＵに接続されている。このため、ワード線ＷＬＵが選択されてセルトランジスタＴ１がオンされると、ビット線ＢＬＵはプリチャージレベル（Ｈレベル）となり、「１」のデータが読み出される。
【００３４】
各ダミーセルＤＭＣは、１つのダミートランジスタＤＴを有している。ダミートランジスタＤＴは、例えばＮチャネルＭＯＳトランジスタである。ダミートランジスタＤＴは、上記セルトランジスタＴ１と同一の電気的特性を有する。すなわち、ダミートランジスタＤＴは、セルトランジスタＴ１のレプリカトランジスタである。このダミートランジスタＤＴは、そのドレインが対応するビット線ＢＬＵに接続され、ソースがグランドに接続され、ゲートがダミーワード線ＤＷＬＵに接続されている。なお、２本のビット線ＢＬＵのうち１本のビット線ＢＬＵには、ドレインが対応するビット線ＢＬＵに接続され、ソースがオープン状態とされ、ゲートが対応するダミーワード線ＤＷＬＵに接続されたトランジスタＤＴ１が設けられている。このトランジスタＤＴ１は、ダミーセルＤＭＣ（ダミートランジスタＤＴ）として機能しない。すなわち、ダミートランジスタＤＴ（ダミーセルＤＭＣ）は、ｎ本のビット線ＢＬＵのうちｎ／２本のビット線ＢＬＵに対して設けられている。換言すると、ダミーワード線ＤＷＬＵ及びｎ本のビット線ＢＬＵにそれぞれ接続されるｎ個のトランジスタのうちｎ／２個のダミートランジスタＤＴのソースがグランドに接続され、残りのｎ／２個のトランジスタＤＴ１のソースがオープン状態とされる。このため、ダミーワード線ＤＷＬＵが選択された場合に、２本のビット線ＢＬＵ（例えば、ビット線ＢＬ０Ｕ，ＢＬ１Ｕ）に対して１つのダミートランジスタＤＴが設けられることになる。これにより、１つのダミートランジスタＤＴに対するビット線ＢＬＵの負荷（寄生容量）が、１つのセルトランジスタＴ１に対するビット線ＢＬＵの負荷の約２倍になる。したがって、ダミーワード線ＤＷＬＵが選択された場合のビット線ＢＬＵの電位変化における時定数は、メモリセルＭＣからデータが読み出されるときの時定数の約２倍になる。この結果、ダミーワード線ＤＷＬＵが選択された場合の各ビット線ＢＬＵの電位が、メモリセルＭＣから「０」のデータが読み出される際の電位と「１」のデータが読み出される際の電位との中間の電位になる。そして、このようなダミートランジスタＤＴによって生成された中間電位がセンスアンプ３０におけるリファレンスレベルとして利用される。
【００３５】
カラムスイッチ２０Ｕは、各ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕに対応して設けられた複数のカラムスイッチＳＵを有している。カラムスイッチＳＵは、例えばＮチャネルＭＯＳトランジスタである。各カラムスイッチＳＵは、その第１端子（例えば、ドレイン）がビット線ＢＬＵに接続され、第２端子（例えば、ソース）がデータビット線ＤＢＵに接続されている。ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕにそれぞれ対応するカラムスイッチＳＵのゲートには、カラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕがそれぞれ供給される。これらカラムスイッチＳＵは、Ｈレベルのカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕに応答してオンする。カラムスイッチＳＵがオンすると、そのカラムスイッチＳＵに対応するビット線ＢＬＵとデータビット線ＤＢＵとが接続される。なお、セルアレイ１０Ｄのアクセス時には、全てのカラム選択信号Ｃ０Ｕ〜Ｃ１５ＵがＨレベルとなるため、全てのカラムスイッチＳＵがオンされ、全てのビット線ＢＬ０Ｕ〜ＢＬ１５Ｕがデータビット線ＤＢＵに共通に接続される。
【００３６】
データビット線ＤＢＵは、センスアンプ３０に接続されている。このデータビット線ＤＢＵには、プリチャージ用のスイッチ回路Ｓ２が接続されている。スイッチ回路Ｓ２は、例えばＰチャネルＭＯＳトランジスタである。スイッチ回路Ｓ２は、そのドレインがデータビット線ＤＢＵに接続され、ソースが高電位電源ＶＤＤに接続されている。スイッチ回路Ｓ２のゲートには、プリチャージ信号ＣＨ２が供給される。このスイッチ回路Ｓ２は、ワード線ＷＬＵやビット線ＢＬＵの選択前に供給されるＬレベルのプリチャージ信号ＣＨ２に応答してオンする。このスイッチ回路Ｓ２がオンすると、データビット線ＤＢＵに高電位電源ＶＤＤが接続されるため、データビット線ＤＢＵがＨレベルにプリチャージされる。
【００３７】
なお、セルアレイ１０Ｄ及びカラムスイッチ２０Ｄは、セルアレイ１０Ｕ及びカラムスイッチ２０Ｕとそれぞれ略同様の構成を有している。このため、同様の要素には同じ符号、もしくはセルアレイ１０Ｕ及びカラムスイッチ２０Ｕの符号末尾の「Ｕ」の代わりに「Ｄ」を付して示し、それら各要素についての詳細な説明を省略する。
【００３８】
次に、センスアンプ３０の内部構成例を図３に従って説明する。
センスアンプ３０は、データビット線ＤＢＵ，ＤＢＤと読み出しビット線ＲＤＢＵ，ＲＤＢＤとをそれぞれ接続するＰチャネルＭＯＳトランジスタＰ１，Ｐ２と、プリチャージ回路３１と、センスアンプ部３２と、読み出しビット線ＲＤＢＵ，ＲＤＢＤにそれぞれ接続されたインバータ回路３３，３４とを有している。
【００３９】
トランジスタＰ１，Ｐ２のゲートには、センスアンプイネーブル信号ＳＡＥが供給される。これらトランジスタＰ１，Ｐ２は、Ｌレベルのセンスアンプイネーブル信号ＳＡＥに応答してオンし、データビット線ＤＢＵ，ＤＢＤと読み出しビット線ＲＤＢＵ，ＲＤＢＤとをそれぞれ接続する。なお、これらトランジスタＰ１，Ｐ２は、センスアンプ部３２に接続される読み出しビット線ＲＤＢＵ，ＲＤＢＤを、メモリセルＭＣに接続されるデータビット線ＤＢＵ，ＤＢＤから切り離すことで、そのデータビット線ＤＢＵ，ＤＢＤの容量をセンスアンプ部３２から見えなくするものである。
【００４０】
プリチャージ回路３１は、読み出しビット線ＲＤＢＵと読み出しビット線ＲＤＢＤとの間に接続されたＰチャネルＭＯＳトランジスタＰ３と、読み出しビット線ＲＤＢＵと接続されたＰチャネルＭＯＳトランジスタＰ４と、読み出しビット線ＲＤＢＤと接続されたＰチャネルＭＯＳトランジスタＰ５とを有している。トランジスタＰ４は、そのソースが高電位電源ＶＤＤに接続され、ドレインが読み出しビット線ＲＤＢＵに接続されている。トランジスタＰ５は、そのソースが高電位電源ＶＤＤに接続され、ドレインが読み出しビット線ＲＤＢＤに接続されている。また、トランジスタＰ３，Ｐ４，Ｐ５のゲートには、イコライズ信号ＥＱが供給される。これらトランジスタＰ３〜Ｐ５は、ワード線ＷＬＵやビット線ＢＬＵの選択前に供給されるＬレベルのイコライズ信号ＥＱに応答してオンする。すなわち、プリチャージ回路３１は、イコライズ信号ＥＱがＬレベルの間に、読み出しビット線ＲＤＢＵ，ＲＤＢＤをＨレベルにプリチャージする。
【００４１】
センスアンプ部３２は、入力と出力が互いに接続された一対のＣＭＯＳインバータＩ１，Ｉ２と、ＣＭＯＳインバータＩ１，Ｉ２とグランドとの間に設けられたＮチャネルＭＯＳトランジスタＮ１とを有している。ＣＭＯＳインバータＩ１の出力は、ＣＭＯＳインバータＩ２の入力と読み出しビット線ＲＤＢＵに接続されている。ＣＭＯＳインバータＩ２の出力は、ＣＭＯＳインバータＩ１の入力と読み出しビット線ＲＤＢＤに接続されている。ＣＭＯＳインバータＩ１，Ｉ２は、高電位電源ＶＤＤに接続されるとともに、トランジスタＮ１を介してグランドに接続されている。トランジスタＮ１のゲートには、センスアンプイネーブル信号ＳＡＥが供給される。このトランジスタＮ１は、Ｈレベルのセンスアンプイネーブル信号ＳＡＥに応答してオンする。すなわち、センスアンプ部３２は、Ｈレベルのセンスアンプイネーブル信号ＳＡＥに応答して活性化し、読み出しビット線ＲＤＢＵ，ＲＤＢＤの電圧差を高電位電源ＶＤＤレベル（Ｈレベル）及びグランドレベル（Ｌレベル）に増幅する。
【００４２】
次に、コントローラ５０の内部構成例を図４に従って説明する。
コントローラ５０では、クロック信号ＣＫがＮＡＮＤ回路５４に入力され、チップイネーブル信号ＣＥがインバータ回路５５を介してＮＡＮＤ回路５４に入力される。ＮＡＮＤ回路５４の出力信号は、奇数段（図４では１段）のインバータ回路５６を介してクロック信号ＭＣＬＫとして出力される。このクロック信号ＭＣＬＫは、チップイネーブル信号ＣＥがＬレベルの状態でクロック信号ＣＫがＨレベルに遷移すると、その遷移からインバータ回路５６の動作遅延時間後にＨレベルとなる。そして、クロック信号ＭＣＬＫは、センスアンプドライバ５２、ダミーワード線ドライバ５３及び第１〜第３プリデコーダ５１Ａ〜５１Ｃに供給される。
【００４３】
センスアンプドライバ５２では、クロック信号ＭＣＬＫが偶数段のインバータ回路５７に入力される。インバータ回路５７の出力信号は、奇数段（図４では５段）のインバータ回路５８を介してＮＡＮＤ回路５９に供給されるとともに、ＮＡＮＤ回路５９に直接供給される。ＮＡＮＤ回路５９の出力信号は、インバータ回路を介して上記センスアンプイネーブル信号ＳＡＥとして出力される。なお、偶数段のインバータ回路５７の動作遅延時間は、上記チップイネーブル信号ＣＥがＬレベルに遷移してクロック信号ＭＣＬＫがＨレベルに立ち上がってからセンスアンプ３０が活性化するまでの待ち時間に相当する。また、奇数段のインバータ回路５８の動作遅延時間は、センスアンプイネーブル信号ＳＡＥのパルス幅に相当する。
【００４４】
また、センスアンプドライバ５２では、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号ＭＣＬＫがＮＯＲ回路６１に入力され、センスアンプイネーブル信号ＳＡＥがＮＯＲ回路６１に入力される。ＮＯＲ回路６１の出力信号は、インバータ回路を介して上記イコライズ信号ＥＱとして出力される。
【００４５】
また、コントローラ５０では、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号ＭＣＬＫがＮＯＲ回路６２に入力され、センスアンプイネーブル信号ＳＡＥがＮＯＲ回路６２に入力される。ＮＯＲ回路６２の出力信号は、インバータ回路を介して上記プリチャージ信号ＣＨ１，ＣＨ２として出力される。
【００４６】
第１プリデコーダ５１Ａには、上記クロック信号ＭＣＬＫとアドレス信号Ａ０〜Ａｋの下位４ビットのカラムアドレス信号Ａ０〜Ａ３が入力される。第１プリデコーダ５１Ａは、Ｈレベルのクロック信号ＭＣＬＫに基づいて動作し、カラムアドレス信号Ａ０〜Ａ３及びその反転信号に基づいてプリデコード信号ＰＣ０〜ＰＣ１５を生成する。具体的には、第１プリデコーダ５１Ａでは、カラムアドレス信号Ａ０〜Ａ３に基づいて、プリデコード信号ＰＣ０〜ＰＣ１５のいずれか１つの信号がＬレベルとなる。
【００４７】
第２プリデコーダ５１Ｂには、上記クロック信号ＭＣＬＫと、アドレス信号Ａ０〜Ａｋのうちのロウアドレス信号Ａ４〜Ａｋ−１が入力される。第２プリデコーダ５１Ｂは、Ｈレベルのクロック信号ＭＣＬＫに基づいて動作し、ロウアドレス信号Ａ４〜Ａｋ−１及びその反転信号に基づいてプリデコード信号ＰＷＬ０〜ＰＷＬｍを生成する。具体的には、第２プリデコーダ５１Ｂでは、ロウアドレス信号Ａ４〜Ａｋ−１に基づいて、プリデコード信号ＰＷＬ０〜ＰＷＬｍのいずれか１つの信号がＨレベルとなる。
【００４８】
第３プリデコーダ５１Ｃには、上記クロック信号ＭＣＬＫと、アドレス信号Ａ０〜Ａｋの上位１ビットのアドレス信号Ａｋと、そのアドレス信号Ａｋの反転信号ＸＡｋとが入力される。第３プリデコーダ５１Ｃでは、クロック信号ＭＣＬＫがＮＡＮＤ回路６３，６４に入力されるとともに、アドレス信号Ａｋ及び反転信号ＸＡｋがＮＡＮＤ回路６３，６４にそれぞれ入力される。ＮＡＮＤ回路６３の出力信号は、インバータ回路を介して選択信号ＢＬＫＤとして出力される。また、ＮＡＮＤ回路６３の出力信号は、インバータ回路を介して選択信号ＢＬＫＵとして出力される。第３プリデコーダ５１Ｃでは、アドレス信号Ａｋに基づいて、選択信号ＢＬＫＵ，ＢＬＫＤのいずれか一方の信号がＨレベルとなる。具体的には、セルアレイ１０Ｕからデータが読み出される際には選択信号ＢＬＫＵがＨレベルとなり、セルアレイ１０Ｄからデータが読み出される際には選択信号ＢＬＫＤがＨレベルとなる。
【００４９】
ダミーワード線ドライバ５３では、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号ＭＣＬＫがＮＡＮＤ回路６５，６６に入力される。ＮＡＮＤ回路６５には、上記選択信号ＢＬＫＤが入力される。このＮＡＮＤ回路６５の出力信号は、インバータ回路を介してダミーワード線ＤＷＬＵに出力される。すなわち、ＮＡＮＤ回路６５の出力信号の反転レベルがダミーワード線ＤＷＬＵの電位となる。例えばセルアレイ１０Ｕのアクセス時、つまり選択信号ＢＬＫＤがＬレベルである場合には、クロック信号ＭＣＬＫの信号レベルに関わらずＮＡＮＤ回路６５の出力信号がＨレベルとなるため、ダミーワード線ＤＷＬＵの電位がＬレベルになる。一方、セルアレイ１０Ｄのアクセス時、つまり選択信号ＢＬＫＤがＨレベルである場合には、クロック信号ＭＣＬＫの立ち上がりに応答してＮＡＮＤ回路６５の出力信号がＬレベルとなるため、ダミーワード線ＤＷＬＵの電位がＨレベルになる。
【００５０】
ＮＡＮＤ回路６６には、上記選択信号ＢＬＫＵが入力される。このＮＡＮＤ回路６６の出力信号は、インバータ回路を介してダミーワード線ＤＷＬＤに出力される。すなわち、ＮＡＮＤ回路６６の出力信号の反転レベルがダミーワード線ＤＷＬＤの電位となる。例えばセルアレイ１０Ｄのアクセス時、つまり選択信号ＢＬＫＵがＬレベルである場合には、クロック信号ＭＣＬＫの信号レベルに関わらずＮＡＮＤ回路６６の出力信号がＨレベルとなるため、ダミーワード線ＤＷＬＤの電位がＬレベルになる。一方、セルアレイ１０Ｕのアクセス時、つまり選択信号ＢＬＫＵがＨレベルである場合には、クロック信号ＭＣＬＫの立ち上がりに応答してＮＡＮＤ回路６６の出力信号がＬレベルとなるため、ダミーワード線ＤＷＬＤの電位がＨレベルになる。
【００５１】
次に、カラムデコーダ７０Ｕ，７０Ｄの内部構成例を説明する。
カラムデコーダ７０Ｕは、第１プリデコーダ５１Ａから出力されるプリデコード信号ＰＣ０〜ＰＣ１５がそれぞれ入力される１６個のＮＡＮＤ回路７１を有している。各ＮＡＮＤ回路７１には、選択信号ＢＬＫＵが入力される。ＮＡＮＤ回路７１の出力信号は、カラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕとして対応するカラムスイッチＳＵ（図２参照）に供給される。例えばセルアレイ１０Ｕのアクセス時、つまり選択信号ＢＬＫＵがＨレベルである場合には、プリデコード信号ＰＣ０〜ＰＣ１５に基づいて、カラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕのいずれか１つの信号がＨレベルとなる。一方、セルアレイ１０Ｄのアクセス時、つまり選択信号ＢＬＫＵがＬレベルである場合には、カラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕが全てＨレベルとなる。これにより、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕに接続されるカラムスイッチＳＵが全てオンされる。
【００５２】
カラムデコーダ７０Ｄは、第１プリデコーダ５１Ａから出力されるプリデコード信号ＰＣ０〜ＰＣ１５がそれぞれ入力される１６個のＮＡＮＤ回路７２を有している。各ＮＡＮＤ回路７２には、選択信号ＢＬＫＤが入力される。ＮＡＮＤ回路７２の出力信号は、カラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄとして対応するカラムスイッチＳＤ（図２参照）に供給される。
【００５３】
次に、ロウデコーダ８０Ｕ，８０Ｄの内部構成例を説明する。
ロウデコーダ８０Ｕは、第２プリデコーダ５１Ｂから出力されるプリデコード信号ＰＷＬ０〜ＰＷＬｍがそれぞれ入力されるｍ個のＮＡＮＤ回路８１を有している。各ＮＡＮＤ回路８１には、選択信号ＢＬＫＵが入力される。ｍ個のＮＡＮＤ回路８１の出力信号はそれぞれ、インバータ回路を介して対応するワード線ＷＬ０Ｕ〜ＷＬｍＵに出力される。すなわち、ＮＡＮＤ回路８１の出力信号の反転レベルがワード線ＷＬ０Ｕ〜ＷＬｍＵの電位となる。例えばセルアレイ１０Ｕのアクセス時、つまり選択信号ＢＬＫＵがＨレベルである場合には、プリデコード信号ＰＷＬ０〜ＰＷＬ１５に基づいて、ワード線ＷＬ０Ｕ〜ＷＬｍＵのいずれか１つのワード線ＷＬＵの電位がＨレベルになる。一方、セルアレイ１０Ｄのアクセス時、つまり選択信号ＢＬＫＵがＬレベルである場合には、全てのＮＡＮＤ回路８１の出力信号がＨレベルとなる。このため、ワード線ＷＬ０Ｕ〜ＷＬｍＵの全ての電位がＬレベルになる。
【００５４】
ロウデコーダ８０Ｄは、第２プリデコーダ５１Ｂから出力されるプリデコード信号ＰＷＬ０〜ＰＷＬｍがそれぞれ入力されるｍ個のＮＡＮＤ回路８２を有している。各ＮＡＮＤ回路８２には、選択信号ＢＬＫＤが入力される。ｍ個のＮＡＮＤ回路８２の出力信号はそれぞれ、インバータ回路を介して対応するワード線ＷＬ０Ｄ〜ＷＬｍＤに出力される。すなわち、ＮＡＮＤ回路８２の出力信号の反転レベルがワード線ＷＬ０Ｄ〜ＷＬｍＤの電位となる。
【００５５】
なお、本実施形態において、プリチャージ回路１１は第１プリチャージ回路の一例、スイッチ回路Ｓ２は第２プリチャージ回路の一例、コントローラ５０は制御回路の一例、データビット線ＤＢＵ，ＤＢＤは共通ビット線の一例である。
【００５６】
次に、図５を併せ参照して、上記半導体記憶装置１の動作を説明する。なお、図５のビット線ＢＬ＃Ｕ，ＢＬ＃Ｄにおける「＃」は、図２に示したアドレス信号Ａ０〜Ａｋ（具体的には、カラムアドレス信号Ａ０〜Ａ３）に基づいて選択されるビット線であることを示している。また、図５において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
【００５７】
まず、セルアレイ１０ＤのメモリセルＭＣから「０」データを読み出す場合の動作を説明する。具体的には、セルアレイ１０Ｄのビット線ＢＬ０Ｄ及びワード線ＷＬ０Ｄに接続されたメモリセルＭＣが選択されるアドレス信号Ａ０〜Ａｋが入力された場合の動作を説明する。
【００５８】
（プリチャージ動作）
チップイネーブル信号ＣＥがＬレベルのときに、クロック信号ＣＫがＨレベルに立ち上がると（時刻ｔ１）、その立ち上がりから所定時間経過後にクロック信号ＭＣＬＫがＨレベルに立ち上がる。このとき、セルアレイ１０Ｄからデータの読み出しを開始する前にプリチャージ動作が行われている。詳述すると、カラムデコーダ７０ＵからＨレベルのカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕが出力され、カラムデコーダ７０ＤからＨレベルのカラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄが出力される。これにより、セルアレイ１０Ｕの全てのカラムスイッチＳＵがオンされ、全てのビット線ＢＬ０Ｕ〜ＢＬ１５Ｕがデータビット線ＤＢＵに共通に接続される。また、セルアレイ１０Ｄの全てのカラムスイッチＳＤがオンされ、全てのビット線ＢＬ０Ｄ〜ＢＬ１５Ｄがデータビット線ＤＢＤに共通に接続される。さらに、コントローラ５０からＬレベルのプリチャージ信号ＣＨ１，ＣＨ２及びＬレベルのイコライズ信号ＥＱが出力され、Ｌレベルのセンスアンプイネーブル信号ＳＡＥが出力される。このＬレベルのプリチャージ信号ＣＨ１，ＣＨ２に応答してスイッチ回路Ｓ１，Ｓ２がオンされ、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕ、ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄ及びデータビット線ＤＢＵ，ＤＢＤがＨレベルにプリチャージされる。さらに、上記Ｌレベルのイコライズ信号ＥＱに応答してプリチャージ回路３１が活性化され、読み出しビット線ＲＤＢＵ，ＲＤＢＤがＨレベルにプリチャージされている。なお、Ｌレベルのセンスアンプイネーブル信号ＳＡＥに応答してトランジスタＰ１，Ｐ２がオンされるため、データビット線ＤＢＵ，ＤＢＤがセンスアンプ３０の読み出しビット線ＲＤＢＵ，ＲＤＢＤにそれぞれ接続される。このとき、センスアンプ３０は、Ｌレベルのセンスアンプイネーブル信号ＳＡＥにより非活性化状態にある。
【００５９】
（リード動作）
まず、上記Ｈレベルのクロック信号ＭＣＬＫに応答して、プリチャージ信号ＣＨ１，ＣＨ２及びイコライズ信号ＥＱがＬレベルからＨレベルに遷移されると、プリチャージ動作が終了し、リード動作に移る（時刻ｔ２）。すなわち、Ｈレベルのプリチャージ信号ＣＨ１，ＣＨ２に応答してスイッチ回路Ｓ１，Ｓ２がオフされ、高電位電源ＶＤＤからビット線ＢＬＵ，ＢＬＤ及びデータビット線ＤＢＵ，ＤＢＤへの電流の流れ込みが遮断される。また、Ｈレベルのイコライズ信号ＥＱに応答してプリチャージ回路３１が非活性化し、高電位電源ＶＤＤから読み出しビット線ＲＤＢＵ，ＲＤＢＤへの電流の流れ込みが遮断される。
【００６０】
また、上記Ｈレベルのクロック信号ＭＣＬＫに基づいて第１〜第３プリデコーダ５１Ａ〜５１Ｃが動作し、プリデコード信号ＰＣ０〜ＰＣ１５、プリデコード信号ＰＷＬ０〜ＰＷＬｍ及び選択信号ＢＬＫＵ，ＢＬＫＤが生成される。すると、ロウデコーダ８０Ｄは、プリデコード信号ＰＷＬ０〜ＰＷＬｍ及び選択信号ＢＬＫＤに基づいて、ワード線ＷＬ０ＤにＨレベルの信号を出力するとともに、ワード線ＷＬ１Ｄ〜ＷＬｍＤにＬレベルの信号を出力する。これにより、セルアレイ１０Ｄにおいて、ワード線ＷＬ０Ｄに接続されたセルトランジスタＴ１がオン状態になる。また、カラムデコーダ７０Ｄは、上記プリデコード信号ＰＣ０〜ＰＣ１５及び選択信号ＢＬＫＤに基づいて、Ｈレベルのカラム選択信号Ｃ０Ｄと、Ｌレベルのカラム選択信号Ｃ１Ｄ〜Ｃ１５ＤとをカラムスイッチＳＤに出力する。これにより、ビット線ＢＬ０Ｄに接続されたカラムスイッチＳＤのみがオンされるため、ビット線ＢＬ０Ｄのみがデータビット線ＤＢＤを介してセンスアンプ３０の読み出しビット線ＲＤＢＤに接続される。このとき、ビット線ＢＬ０Ｄが上記オンされたセルトランジスタＴ１を介してグランドに接続されるため、ビット線ＢＬ０Ｄの電荷がセルトランジスタＴ１を介してディスチャージされる。この結果、ビット線ＢＬ０Ｄの電位が徐々に低下する。さらに、このビット線ＢＬ０Ｄの電荷がデータビット線ＤＢＤ及び読み出しビット線ＲＤＢＤに転送されるため、ビット線ＢＬ０Ｄの電位と同様に、データビット線ＤＢＤ及び読み出しビット線ＲＤＢＤの電位も徐々に低下する。
【００６１】
その一方で、ロウデコーダ８０Ｕは、Ｌレベルの選択信号ＢＬＫＵに基づいて、ワード線ＷＬ０Ｕ〜ＷＬｍＵの全てにＬレベルの信号を出力する。これにより、セルアレイ１０Ｕにおいては、全てのメモリセルＭＣがオフ状態になる。このとき、コントローラ５０内のダミーワード線ドライバ５３は、上記Ｌレベルの選択信号ＢＬＫＵに基づいて、Ｈレベルの信号をダミーワード線ＤＷＬＵに出力する。これにより、セルアレイ１０Ｕにおいて、全てのダミートランジスタＤＴがオン状態になる。
【００６２】
このとき、上記カラムデコーダ７０Ｕは、Ｌレベルの選択信号ＢＬＫＵに基づいて、Ｈレベルのカラム選択信号Ｃ０Ｕ〜Ｃ１５ＵをカラムスイッチＳＵに出力する。これにより、全てのカラムスイッチＳＵがオンされるため、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの全てがデータビット線ＤＢＵを介してセンスアンプ３０の読み出しビット線ＲＤＢＵに共通に接続される。すると、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕが上記オンされたダミートランジスタＤＴを介してグランドに接続されるため、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの電荷がダミートランジスタＤＴを介してディスチャージされる。この結果、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの電位が徐々に低下する。ここで、セルアレイ１０Ｕにおいては、２本のビット線ＢＬＵ（例えば、ビット線ＢＬ０Ｕ，ＢＬ１Ｕ）に対して１つのダミートランジスタＤＴがグランドに接続されている。このため、ダミートランジスタＤＴに対するビット線ＢＬＵの負荷が、セルアレイ１０ＤのセルトランジスタＴ１に対するビット線ＢＬ０Ｄの負荷の約２倍になる。したがって、読み出しビット線ＲＤＢＵの電位は読み出しビット線ＲＤＢＤの電位よりも緩やかに低下する。具体的には、読み出しビット線ＲＤＢＵの電位は、メモリセルＭＣから「０」データが読み出される際の電位と「１」データが読み出される際の電位との中間の電位になる。この結果、セルトランジスタＴ１から読み出された電位とダミートランジスタＤＴによって生成された電位とに差が生じることになり、読み出しビット線ＲＤＢＵ，ＲＤＢＤに電位差が生じることになる。
【００６３】
やがて、センスアンプイネーブル信号ＳＡＥが立ち上がると（時刻ｔ３）、そのＨレベルのセンスアンプイネーブル信号ＳＡＥに応答してセンスアンプ３０が活性化され、読み出しビット線ＲＤＢＵ，ＲＤＢＤの微少な電位差が増幅される。これにより、読み出しビット線ＲＤＢＵ，ＲＤＢＤは、ＨレベルとＬレベルとにそれぞれ相補的に遷移する。ここでは、読み出しビット線ＲＤＢＵがＨレベルに遷移し、読み出しビット線ＲＤＢＤがＬレベルに遷移する。そして、読み出しビット線ＲＤＢＵ上の論理と同じ論理（読み出しビット線ＲＤＢＤ上のデータの論理と反対の論理）を有する出力データＡ、ここではＨレベルの出力データＡが出力ラッチ４０から出力される。このようにして、ビット線ＢＬ０Ｄ及びワード線ＷＬ０Ｄに接続されたメモリセルＭＣに書き込まれた「０」データを読み出すことができる。
【００６４】
次に、セルアレイ１０ＵのメモリセルＭＣから「０」データを読み出す場合の動作を簡単に説明する。具体的には、セルアレイ１０Ｕのビット線ＢＬ０Ｕ及びワード線ＷＬ０Ｕに接続されたメモリセルＭＣが選択されるアドレス信号Ａ０〜Ａｋが入力された場合の動作を説明する。
【００６５】
上記同様にプリチャージ動作後に、リード動作が開始される。このとき、セルアレイ１０Ｕにおいて、ワード線ＷＬ０Ｕの電位がＨレベルに立ち上がるとともに、Ｈレベルのカラム選択信号Ｃ０Ｕに応答してビット線ＢＬ０Ｕが選択される（時刻ｔ４）。すると、それらワード線ＷＬ０Ｕ及びビット線ＢＬ０Ｕに接続されたセルトランジスタＴ１を介してビット線ＢＬ０Ｕがディスチャージされ、ビット線ＢＬ０Ｕの電位が低下する。これに伴って、データビット線ＤＢＵ及び読み出しビット線ＲＤＢＵの電位も低下する。
【００６６】
一方、セルアレイ１０Ｄにおいて、ダミーワード線ＤＷＬＤの電位がＨレベルに立ち上がるとともに、Ｈレベルのカラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄに応答してビット線ＢＬ０Ｄ〜ＢＬ１５Ｄが選択される。すると、セルアレイ１０ＤのダミートランジスタＤＴが全てオン状態となり、そのダミートランジスタＤＴによって読み出しビット線ＲＤＢＤの電位が上記中間電位になる。これにより、読み出しビット線ＲＤＢＵ，ＲＤＢＤに電位差が生じる。
【００６７】
その後、Ｈレベルのセンスアンプイネーブル信号ＳＡＥに応答して活性化されたセンスアンプ３０によって、読み出しビット線ＲＤＢＵ，ＲＤＢＤの微少な電位差が増幅される。これにより、読み出しビット線ＲＤＢＵがＬレベルに遷移し、読み出しビット線ＲＤＢＤがＨレベルに遷移する。そして、読み出しビット線ＲＤＢＵ上のデータの論理と同じ論理を有するＬレベルの出力データＡが出力ラッチ４０から出力される。このようにして、ビット線ＢＬ０Ｕ及びワード線ＷＬ０Ｕに接続されたメモリセルＭＣに書き込まれた「０」データを読み出すことができる。
【００６８】
次に、セルアレイ１０ＤのメモリセルＭＣから「１」データを読み出す場合の動作を説明する。具体的には、セルアレイ１０Ｄのビット線ＢＬ１Ｄ及びワード線ＷＬ０Ｄに接続されたメモリセルＭＣが選択されるアドレス信号Ａ０〜Ａｋが入力された場合の動作を説明する。
【００６９】
上記同様にプリチャージ動作後に、リード動作が開始される。このとき、セルアレイ１０Ｄにおいて、ワード線ＷＬ０Ｄの電位がＨレベルに立ち上がるとともに、Ｈレベルのカラム選択信号Ｃ１Ｄに応答してビット線ＢＬ１Ｄが選択される。すると、それらワード線ＷＬ０Ｄ及びビット線ＢＬ１Ｄに接続されたセルトランジスタＴ１が選択されるが、そのセルトランジスタＴ１のソースがオープン状態になっているため、ビット線ＢＬ１Ｄの電位はＨレベル（プリチャージレベル）に保持される。
【００７０】
一方、セルアレイ１０Ｕにおいて、ダミーワード線ＤＷＬＵの電位がＨレベルに立ち上がり、Ｈレベルのカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕに応答してビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの全てが選択される。すると、セルアレイ１０ＵのダミートランジスタＤＴが全てオン状態となり、そのダミートランジスタＤＴによって読み出しビット線ＲＤＢＵの電位が上記中間電位になる。これにより、読み出しビット線ＲＤＢＵ，ＲＤＢＤに電位差が生じる。
【００７１】
その後、Ｈレベルのセンスアンプイネーブル信号ＳＡＥに応答して活性化されたセンスアンプ３０によって、読み出しビット線ＲＤＢＵ，ＲＤＢＤの微少な電位差が増幅される。これにより、読み出しビット線ＲＤＢＵがＬレベルに遷移し、読み出しビット線ＲＤＢＤがＨレベルに遷移する。そして、読み出しビット線ＲＤＢＵ上のデータの論理と同じ論理（読み出しビット線ＲＤＢＤ上の論理と反対の論理）を有するＬレベルの出力データＡが出力ラッチ４０から出力される。このようにして、ビット線ＢＬ１Ｄ及びワード線ＷＬ０Ｄに接続されたメモリセルＭＣに書き込まれた「１」データを読み出すことができる。
【００７２】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）一方のセルアレイ（例えばセルアレイ１０Ｕ）からデータを読み出す際に、他方のセルアレイ（例えばセルアレイ１０Ｄ）、つまり非アクセスのセルアレイに設けられたダミーセルＤＭＣでセンスアンプ３０のリファレンスレベルを生成するようにした。また、メモリセルＭＣ（リアルセル）に接続されるビット線ＢＬＵ，ＢＬＤに対してダミーセルＤＭＣを接続するようにした。すなわち、メモリセルＭＣとダミーセルＤＭＣとでビット線ＢＬＵ，ＢＬＤを共有するようにした。これにより、メモリセルＭＣとは異なるビット線をリファレンスレベル生成回路（ここでは、ダミーセルＤＭＣ）に形成する場合と比べて、レイアウト面積を縮小することができる。
【００７３】
（２）ところで、セルトランジスタＴ１とダミートランジスタＤＴは、例えば半導体集積回路の製造プロセスや製造ラインのばらつき等によりそのオン抵抗、閾値電圧やトランジスタサイズがばらつき、ビット線の経過時間に対する電圧振幅にばらつきが生じる。これに起因して、図６に示すように、アクセス対象のセルアレイ（例えばセルアレイ１０Ｕ）のデータビット線ＤＢＵの電圧降下と、非アクセスのセルアレイ（例えばセルアレイ１０Ｄ）のデータビット線ＤＢＤの電圧降下とにばらつきが生じる。このばらつきにより、データビット線ＤＢＤの電位が「０」データ読み出し時のデータビット線ＤＢＵの電位よりも低くなると、データを正常に読み出すことができないという問題が生じる。
【００７４】
これに対し、本実施形態では、センスアンプ３０のリファレンスレベルを生成する際に、複数（本例では、８つ）のダミーセルＤＭＣ（リファレンスレベル生成回路）を動作させるようにした。これにより、ダミートランジスタＤＴのばらつきが平均化されるため、図７に示すように、セルトランジスタＴ１よりもダミートランジスタＤＴ（のオン電流Ｉｏｎ）のばらつきを小さくすることができる。したがって、トランジスタの製造ばらつきによる影響を低減させることができ、センスアンプ３０のリファレンスレベルを所望のレベルに設定することができる。このため、上述したようなダミーセルＤＭＣによって生成されるデータビット線ＤＢＤの電位が「０」データ読み出し時のデータビット線ＤＢＵの電位よりも低くなるといった問題の発生を好適に抑制することができる。
【００７５】
さらに、このとき、複数のダミーセルＤＭＣの全てでメモリセルＭＣに接続されたビット線ＢＬＵ，ＢＬＤが共有されるため、レイアウト面積の増大を効果的に抑制することができる。
【００７６】
（第１実施形態の変形例）
なお、上記第１実施形態は、これを適宜変更した以下の態様にて実施することもできる。
【００７７】
・上記第１実施形態におけるセルアレイ１０Ｕ，１０Ｄを図８及び図９に示されるようにレイアウトしてもよい。以下に、セルアレイ１０Ｕ，１０Ｄのうちｍ行×１６列のメモリセルＭＣの一部とダミーセルＤＭＣとの配置例について説明する。
【００７８】
まず、セルアレイ１０Ｕのレイアウトについて図８に従って説明する。
メモリセルＭＣ（セルトランジスタＴ１）が形成される領域には、ｍ／２行×１６列に配置された拡散領域ＡＲが形成されている。また、ダミーセルＤＭＣ（ダミートランジスタＤＴ）が形成される領域には、１行×１６列に配置された拡散領域ＤＡＲが形成されている。各拡散領域ＡＲ，ＤＡＲは、列方向（図中の縦方向）に細長く延びるように形成されている。なお、これら拡散領域ＡＲ，ＤＡＲは、例えばシャロートレンチアイソレーション（ＳＴＩ）の素子分離絶縁膜（図示略）によって画定されている。
【００７９】
各拡散領域ＡＲには、その略中央部にビット線コンタクトＢＣＴ１が配置されている。１つの拡散領域ＡＲには、ビット線コンタクトＢＣＴ１を挟んで上下に２つのセルトランジスタＴ１が形成され、そのビット線コンタクトＢＣＴ１が２つのセルトランジスタＴ１で共有される。また、各拡散領域ＤＡＲには、その略中央部にビット線コンタクトＢＣＴ２が配置されている。１つの拡散領域ＤＡＲには、ビット線コンタクトＢＣＴ２を挟んで上下に２つのダミートランジスタＤＴが配置され、そのビット線コンタクトＢＣＴ２が２つのダミートランジスタＤＴで共有される。
【００８０】
列方向に並んで配置された複数の拡散領域ＡＲ及び拡散領域ＤＡＲ上には、列方向に延在される共通のビット線ＢＬＵ（ＢＬ０Ｕ〜ＢＬ１５Ｕ）が配置されている。そして、そのビット線ＢＬ０Ｕ〜ＢＬ１５Ｕが各拡散領域ＡＲ，ＤＡＲのビット線コンタクトＢＣＴ１，ＢＣＴ２に接続されている。
【００８１】
行方向（図中の横方向）に並んで配置された複数の拡散領域ＡＲ上には、各拡散領域ＡＲを横切って行方向に延在される２つのワード線ＷＬＵ（例えば、ワード線ＷＬ０Ｕ，ＷＬ１Ｕ）がビット線コンタクトＢＣＴ１を挟んで上下に配置されている。具体的には、上記２つのワード線ＷＬＵのうち、偶数番目のワード線ＷＬＵ（例えば、ワード線ＷＬ０Ｕ）がビット線コンタクトＢＣＴ１の下側に配置され、奇数番目のワード線ＷＬＵ（例えば、ワード線ＷＬ１Ｕ）がビット線コンタクトＢＣＴ１の上側に配置されている。
【００８２】
また、行方向に並んで配置された複数の拡散領域ＡＲ上には、ビット線コンタクトＢＣＴ１に対しワード線ＷＬＵの上下外側に、各拡散領域ＡＲを横切って行方向に延在されるプレート電極ＣＰがそれぞれ配置されている。このプレート電極ＣＰには、低電位側電源電圧が印加される。ここで、「０」データが書き込まれたセルトランジスタＴ１の場合には、プレート電極ＣＰと拡散領域ＡＲが重なっている領域Ａ１に、プレート電極ＣＰと拡散領域ＡＲとを接続するコンタクトが形成される。また、「１」データが書き込まれたセルトランジスタＴ１の場合には、上記領域Ａ１にコンタクトが形成されない。
【００８３】
一方、行方向に並んで配置された複数の拡散領域ＤＡＲ上には、各拡散領域ＤＡＲを横切って行方向に延在される一対のダミーワード線ＤＷＬＵ０，ＤＷＬＵ１がビット線コンタクトＢＣＴ２を挟んで上下に配置されている。具体的には、ダミーワード線ＤＷＬＵ０がビット線コンタクトＢＣＴ２の下側に配置され、ダミーワード線ＤＷＬＵ１がビット線コンタクトＢＣＴ２の上側に配置されている。なお、これら一対のダミーワード線ＤＷＬＵ０，ＤＷＬＵ１が図１のダミーワード線ＤＷＬＵに相当する。
【００８４】
また、行方向に並んで配置された複数の拡散領域ＤＡＲ上には、ビット線コンタクトＢＣＴ２に対しダミーワード線ＤＷＬＵ０，ＤＷＬＵ１の上下外側に、各拡散領域ＤＡＲを横切って行方向に延在されるプレート電極ＣＰがそれぞれ配置されている。このプレート電極ＣＰには、低電位側電源電圧が印加される。
【００８５】
ここで、偶数番目のビット線ＢＬＵ（例えば、ビット線ＢＬ０Ｕ）とビット線コンタクトＢＣＴ２を介して接続された拡散領域ＤＡＲでは、ビット線コンタクトＢＣＴ２よりも上側にコンタクトＣＴが形成されるとともに、ビット線コンタクトＢＣＴ２よりも下側にコンタクトＣＴが形成されている。これらコンタクトＣＴは、拡散領域ＤＡＲとプレート電極ＣＰを接続する。すなわち、上記拡散領域ＤＡＲには、ビット線コンタクトＢＣＴ２を挟んで上下にダミートランジスタＤＴが２つ形成されている。
【００８６】
このように、本例のダミートランジスタＤＴのレイアウトでは、セルトランジスタＴ１の形状に合わせて、ビット線コンタクトＢＣＴ２を挟んで上下に２つのダミートランジスタＤＴを形成するようにした。
【００８７】
一方、奇数番目のビット線ＢＬＵ（例えば、ビット線ＢＬ１Ｕ）とビット線コンタクトＢＣＴ２を介して接続された拡散領域ＤＡＲでは、ビット線コンタクトＢＣＴ２よりも上側及び下側に上記コンタクトＣＴが形成されていない。すなわち、この拡散領域ＤＡＲには、ダミートランジスタＤＴが形成されておらず、ソースがオープン状態になるトランジスタＤＴ１（図２参照）が形成されている。
【００８８】
これら１つの偶数番目のビット線ＢＬＵと１つの奇数番目のビット線ＢＬＵとに対応するダミートランジスタＤＴが形成された領域が配置の繰り返し単位となる。すなわち、例えばビット線ＢＬ０Ｕ，ＢＬ１Ｕに対応するダミートランジスタＤＴが形成された領域と、ビット線ＢＬ２Ｕ，ＢＬ３Ｕに対応するダミートランジスタＤＴが形成された領域とでは、拡散領域ＤＡＲ、ビット線コンタクトＢＣＴ２やコンタクトＣＴの配置が同じになる。
【００８９】
次に、セルアレイ１０Ｄのレイアウトについて図９に従って説明する。なお、セルアレイ１０Ｄのレイアウトは、セルトランジスタＴ１とダミートランジスタＤＴとが形成される上下関係が異なるが、基本的にはセルアレイ１０Ｕのレイアウトと同様であるため、ここでは詳細な説明を省略する。
【００９０】
メモリセルＭＣ（セルトランジスタＴ１）が形成される領域では、偶数番目のワード線ＷＬＤ（例えば、ワード線ＷＬ０Ｄ）はビット線コンタクトＢＣＴ１の下側に配置され、奇数番目のワード線ＷＬＤ（例えば、ワード線ＷＬ１Ｄ）はビット線コンタクトＢＣＴ１の上側に配置されている。そして、拡散領域ＡＲには、ビット線コンタクトＢＣＴ１を中心にして２つのセルトランジスタＴ１が形成されている。
【００９１】
ダミーセルＤＭＣ（ダミートランジスタＤＴ）が形成される領域では、ダミーワード線ＤＷＬＤ０がビット線コンタクトＢＣＴ２の下側に配置され、ダミーワード線ＤＷＬＤ１がビット線コンタクトＢＣＴ２の上側に配置されている。そして、拡散領域ＤＡＲには、ビット線コンタクトＢＣＴ２を中心にして２つのダミートランジスタＤＴが形成されている。
【００９２】
このようにセルアレイ１０Ｕ，１０Ｄをレイアウトした場合のコントローラ５０（図１参照）は、図１０に示すように、例えばセルアレイ１０Ｄの偶数番目のワード線ＷＬ０Ｄが選択されたときに、セルアレイ１０Ｕのダミーワード線ＤＷＬＵ０を選択するように制御する。このとき、偶数番目のワード線ＷＬ０Ｄはビット線コンタクトＢＣＴ１の下側に配置され、そのワード線ＷＬ０Ｄの外側（下側）にプレート電極ＣＰが配置されている。このため、選択されたメモリセルＭＣ（セルトランジスタＴ１）に「０」データが書き込まれている場合には、対応するビット線ＢＬＤからプレート電極ＣＰに向かって電流が流れる。したがって、セルトランジスタＴ１に流れる電流の向きが下向きになる。一方、ダミーワード線ＤＷＬＵ０もビット線コンタクトＢＣＴ２の下側に配置され、そのダミーワード線ＤＷＬＵ０の下側にプレート電極ＣＰが配置されている。このため、ダミートランジスタＤＴでは、ビット線ＢＬＵからプレート電極ＣＰに向かって電流が流れる。したがって、ダミートランジスタＤＴに流れる電流の向きも下向きになる。これにより、選択されるセルトランジスタＴ１に流れる電流の方向と、ダミートランジスタＤＴに流れる電流の方向とを同一方向にすることができる。したがって、セルトランジスタＴ１とダミートランジスタＤＴとの形状差に起因して各トランジスタＴ１，ＤＴに流れる電流に差が生じることを好適に抑制することができる。
【００９３】
また、上記選択方法では、ダミーワード線ＤＷＬＵ０のみが選択されるため、拡散領域ＤＡＲに形成された２つのダミートランジスタＤＴのうち１つのダミートランジスタＤＴがオンされる。これにより、２本のビット線ＢＬＵに対して１つのダミートランジスタＤＴが動作されるため、ダミートランジスタＤＴに対するビット線ＢＬＵの負荷がセルトランジスタＴ１に対するそれの２倍になる。
【００９４】
同様に、例えばセルアレイ１０Ｄの奇数番目のワード線ＷＬ１Ｄが選択されたときには、コントローラ５０は、セルアレイ１０Ｕのダミーワード線ＤＷＬＵ１を選択する。このように、一方のセルアレイにおいてビット線コンタクトＢＣＴ１よりも下側に形成されたワード線が選択されるときには、他方のセルアレイにおいてビット線コンタクトＢＣＴ２よりも下側に形成されたダミーワード線を選択する。また、一方のセルアレイにおいてビット線コンタクトＢＣＴ１よりも上側に形成されたワード線が選択されるときには、他方のセルアレイにおいてビット線コンタクトＢＣＴ２よりも上側に形成されたダミーワード線を選択する。
【００９５】
なお、ビット線コンタクトＢＣＴ１は第１コンタクトの一例、ビット線コンタクトＢＣＴ２は第２コンタクトの一例、拡散領域ＡＲは第１拡散領域の一例、拡散領域ＤＡＲは第２拡散領域の一例、プレート電極ＣＰは第１〜第４の電源配線の一例である。また、偶数番目のワード線ＷＬ０Ｕ，ＷＬ０Ｄは第１のワード線の一例、奇数番目のワード線ＷＬ１Ｕ，ＷＬ１Ｄは第２のワード線の一例、ダミーワード線ＤＷＬＵ０，ＤＷＬＤ０は第１のダミーワード線の一例、ダミーワード線ＤＷＬＵ１，ＤＷＬＤ１は第２のダミーワード線の一例である。
【００９６】
・図１１（ｂ）に示されるように、例えば一方のセルアレイ１０Ｄにおいて任意のワード線ＷＬＤ（例えば、ワード線ＷＬ０Ｄやワード線ＷＬ１Ｄ）が選択されたときに、他方のセルアレイ１０Ｕにおいてダミーワード線ＤＷＬＵ０，ＤＷＬＵ１の両方を選択するようにしてもよい。すなわち、センスアンプ３０のリファレンスレベルを生成するセルアレイにおいて、ビット線コンタクトＢＣＴ２を挟んで上下に形成された２つのダミートランジスタＤＴを両方オンさせるようにしてもよい。これにより、電流の向きが上向きになるダミートランジスタＤＴと、電流の向きが下向きになるダミートランジスタＤＴとの双方が動作する。このため、セルトランジスタＴ１に流れる電流の向きが下向き及び上向きのいずれであっても、セルトランジスタＴ１とダミートランジスタＤＴとの形状差を平均化することができる。したがって、これらの形状差に起因して各トランジスタＴ１，ＤＴに流れる電流に差が生じることを好適に抑制することができる。
【００９７】
この場合には、２本のビット線ＢＬＵ，ＢＬＤに対して１つのダミートランジスタＤＴを動作させるために、図１１（ａ）に示すように、例えばビット線ＢＬ０Ｕに対して２つのダミートランジスタＤＴを形成し、ビット線ＢＬ１Ｕ〜ＢＬ３Ｕに対してダミートランジスタＤＴを形成しないようにする。なお、このような４本のビット線ＢＬ０Ｕ〜ＢＬ３Ｕに対応するダミートランジスタＤＴの形成領域が配置の繰り返し単位となる。また、図示は省略したが、セルアレイ１０Ｄについても、例えばビット線ＢＬ０Ｄに対して２つのダミートランジスタＤＴを形成し、ビット線ＢＬ１Ｄ〜ＢＬ３Ｄに対してダミートランジスタＤＴを形成しないようにする。
【００９８】
・また、図１２（ａ）に示すように、隣接するビット線間の距離が異なる場合がある。具体的には、ビット線ＢＬ０Ｕとビット線ＢＬ１Ｕとの間の距離と、ビット線ＢＬ１Ｕとビット線ＢＬ２Ｕとの間の距離と、ビット線ＢＬ２Ｕとビット線ＢＬ３Ｕとの間の距離とは等しいが、これらの距離は、ビット線ＢＬ３Ｕとビット線ＢＬ４Ｕとの間の距離よりも短い。このようなビット線間の距離（ピッチ）が異なると、ビット線の負荷（容量）が変わるため、セルトランジスタＴ１及びダミートランジスタＤＴに流れる電流も変わる。
【００９９】
そこで、図１２（ａ）に示すように、例えば図中の左側のビット線とのピッチが広いダミートランジスタＤＴと、図中の左側のビット線とのピッチが狭いダミートランジスタＤＴとを動作させることができるようにコンタクトＣＴを配置するようにしてもよい。具体的には、図１２（ａ）の例では、図中の左側に配置されたビット線ＢＬ３Ｕとのピッチが広いビット線ＢＬ４Ｕに対して、そのビット線ＢＬ４Ｕと接続されるビット線コンタクトＢＣＴ２を挟んで上下にコンタクトＣＴを形成する。また、図中の左側に配置されたビット線ＢＬ４Ｕとのピッチが狭いビット線ＢＬ５Ｕに対して、そのビット線ＢＬ５Ｕと接続されるビット線コンタクトＢＣＴ２を挟んで上下にコンタクトＣＴを形成する。同様に、ビット線ＢＬ０Ｕ，ＢＬ１Ｕに対して、それらビット線ＢＬ０Ｕ，ＢＬ１Ｕと接続されるビット線コンタクトＢＣＴ２を挟んで上下にコンタクトＣＴを形成する。
【０１００】
なお、図示は省略するが、セルアレイ１０Ｄについても同様にレイアウトされる。
このようにセルアレイ１０Ｕ，１０Ｄをレイアウトした場合のコントローラ５０（図１参照）は、図１２（ｂ）に示すように、例えばセルアレイ１０Ｄの偶数番目のワード線ＷＬ０Ｄが選択されたときに、セルアレイ１０Ｕのダミーワード線ＤＷＬＵ０を選択するように制御する。これにより、図中の左側のビット線とのピッチが広いダミートランジスタＤＴと、図中の左側のビット線とのピッチが狭いダミートランジスタＤＴとの双方が動作する。したがって、セルアレイ１０Ｄで選択されるビット線ＢＬＤが左側のビット線とのピッチが広いビット線であっても、左側のビット線とのピッチが狭いビット線であっても、そのピッチ（形状）の違いによるセルトランジスタＴ１とダミートランジスタＤＴとの形状差を平均化することができる。このため、これらの形状差に起因して各トランジスタＴ１，ＤＴに流れる電流に差が生じることを好適に抑制することができる。さらに、選択されるセルトランジスタＴ１に流れる電流の方向と、ダミートランジスタＤＴに流れる電流の方向とを同一方向にすることができるため、各トランジスタＴ１，ＤＴに流れる電流に差が生じることをより好適に抑制することができる。
【０１０１】
また、この場合であっても、２本のビット線ＢＬＵ，ＢＬＤに対して１つのダミートランジスタＤＴを動作させるために、図１２（ａ）に示すように、例えばビット線ＢＬ０Ｕ，ＢＬ１Ｕに対して２つのダミートランジスタＤＴを形成し、ビット線ＢＬ２Ｕ，ＢＬ３Ｕに対してダミートランジスタＤＴを形成しないようにする。なお、このような４本のビット線ＢＬ０Ｕ〜ＢＬ３Ｕに対応するダミートランジスタＤＴの形成領域が配置の繰り返し単位となる。
【０１０２】
・図１３に示されるように、セルアレイ１０Ｕに対して、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕ間を短絡するスイッチ回路Ｓ３を設けるようにしてもよい。また、セルアレイ１０Ｄに対して、ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄ間を短絡するスイッチ回路Ｓ４を設けるようにしてもよい。
【０１０３】
スイッチ回路Ｓ３は、ダミーセルＤＭＣの近傍（直上又は直下）に設けられている。このスイッチ回路Ｓ３は、例えばＰチャネルＭＯＳトランジスタである。スイッチ回路Ｓ３は、第１端子及び第２端子がそれぞれ隣接するビット線ＢＬＵに接続され、制御端子に制御信号ＸＤＷＬＵが供給される。各スイッチ回路Ｓ３は、Ｌレベルの制御信号ＸＤＷＬＵに応答してオンする。スイッチ回路Ｓ３がオンすると、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕが全て短絡される。ここで、制御信号ＸＤＷＬＵは、ダミーワード線ＤＷＬＵに出力される信号を論理反転させた信号である。このため、ダミーワード線ＤＷＬＵが活性化され、ダミーセルＤＭＣによってセンスアンプ３０のリファレンスレベルが生成されるときに、Ｌレベルの制御信号ＸＤＷＬＵに応答してスイッチ回路Ｓ３がオンされビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの全てが短絡される。
【０１０４】
ところで、例えばカラムスイッチＳＵのみでビット線ＢＬ０Ｕ〜ＢＬ１５Ｕを全選択した場合には、カラムスイッチＳＵの抵抗によってダミーセルＤＭＣからビット線ＢＬＵの負荷（寄生容量）が見えにくくなる。例えばビット線ＢＬ０Ｕに接続されたダミーセルＤＭＣは、２つのカラムスイッチＳＵを介してビット線ＢＬ１Ｕに接続されており、そのビット線ＢＬ１Ｕの負荷が見えにくくなる。すると、ダミーセルＤＭＣから見えるビット線負荷が実際のビット線負荷（メモリセルＭＣの２倍のビット線負荷）よりも小さくなるため、ダミーセルＤＭＣによって生成されるセンスアンプ３０のリファレンスレベルが「０」データの読み出し時の電位に近づいてしまう。これに対し、上記構成では、ダミーワード線ＤＷＬＵが活性化されるときに、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの全てを短絡するスイッチ回路Ｓ３を設けるようにした。これにより、ダミーセルＤＭＣからビット線ＢＬＵの寄生容量が確実に見えるようになるため、ダミーセルＤＭＣによって所望のリファレンスレベルを好適に生成することができる。
【０１０５】
また、スイッチ回路Ｓ４は、ダミーセルＤＭＣの近傍（直上又は直下）に設けられている。このスイッチ回路Ｓ４は、例えばＰチャネルＭＯＳトランジスタである。スイッチ回路Ｓ４は、第１端子及び第２端子がそれぞれ隣接するビット線ＢＬＤに接続され、制御端子に制御信号ＸＤＷＬＤが供給される。ここで、制御信号ＸＤＷＬＤは、ダミーワード線ＤＷＬＤに出力される信号を論理反転させた信号である。このため、ダミーワード線ＤＷＬＤが活性化され、ダミーセルＤＭＣによってセンスアンプ３０のリファレンスレベルが生成されるときに、Ｌレベルの制御信号ＸＤＷＬＤに応答してスイッチ回路Ｓ４がオンされビット線ＢＬ０Ｄ〜ＢＬ１５Ｄの全てが短絡される。
【０１０６】
なお、スイッチ回路Ｓ３，Ｓ４は第３スイッチ回路の一例である。
・上記第１実施形態のセルアレイ１０Ｕ，１０Ｄにおけるプリチャージ回路１１を省略するようにしてもよい。この場合には、例えばセルアレイ１０Ｕ，１０Ｄからデータを読み出す前に、スイッチ回路Ｓ２を利用してビット線ＢＬＵ，ＢＬＤ及びデータビット線ＤＢＵ，ＤＢＤをＨレベルにプリチャージするようにしてもよい。
【０１０７】
（第２実施形態）
以下、第２実施形態を図１４〜図１６に従って説明する。先の図１〜図１３に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第１実施形態との相違点を中心に説明する。
【０１０８】
上記第１実施形態では、列方向に並設された２つのセルアレイ１０Ｕ，１０Ｄが１つのセンスアンプ３０を共有し、一方のセルアレイからデータを読み出す際に、他方のセルアレイに設けられたダミーセルＤＭＣでセンスアンプ３０のリファレンスレベルを生成するようにした。これに対し、本実施形態の半導体記憶装置２では、図１４に示すように、行方向に並設された２つのセルアレイ１２Ｕ，１２Ｄが１つのセンスアンプ３０を共有し、一方のセルアレイからデータを読み出す際に、他方のセルアレイに設けられたダミーセルでセンスアンプ３０のリファレンスレベルを生成する。このような２つのセルアレイ１２Ｕ，１２Ｄでは、ワード線ＷＬ０〜ＷＬｍが共有されるとともに、ダミーワード線ＤＷＬが共有される。
【０１０９】
次に、セルアレイ１２Ｕ，１２Ｄの内部構成例を図１５に従って説明する。ここでは、図面の簡略化のために、ワード線ＷＬ（ワード線ＷＬ０〜ＷＬｍを一般的に示す）として１つのワード線ＷＬのみを図示している。
【０１１０】
セルアレイ１２Ｕには、各ワード線ＷＬ毎にＡＮＤ回路１３Ｕが設けられている。ＡＮＤ回路１３Ｕには、対応するワード線ＷＬが接続されるとともに、選択信号ＢＳＵが入力される。このＡＮＤ回路１３Ｕの出力端子には、セルアレイ１２Ｕ内部に形成された内部ワード線ＳＷＬＵが接続されている。ここで、選択信号ＢＳＵは、図１６に示すコントローラ５０Ａにおいて、選択信号ＢＬＫＵが偶数段のインバータ回路６６Ｕの動作遅延時間だけ遅延される信号である。このため、選択信号ＢＳＵは、セルアレイ１２Ｕのアクセス時にＨレベルになり、セルアレイ１２Ｕの非アクセス時にＬレベルになる信号である。また、ロウデコーダ８０では、アドレス信号Ａ４〜Ａｋ−１がデコードされ、ワード線ＷＬ０〜ＷＬｍのいずれか１つのワード線ＷＬが活性化される。このため、図１５において、セルアレイ１２Ｕのアクセス時にワード線ＷＬが活性化されると、ＡＮＤ回路１３Ｕの出力信号がＨレベルになり、内部ワード線ＳＷＬＵの電位がＨレベルになる。換言すると、ＡＮＤ回路１３Ｕは、図４に示したロウデコーダ８０ＵのＮＡＮＤ回路８１と同様の機能を果たす。
【０１１１】
また、セルアレイ１２Ｕには、ダミーワード線ＤＷＬに接続されるＡＮＤ回路１４Ｕが設けられている。ＡＮＤ回路１４Ｕには、上記選択信号ＢＳＵがインバータ回路を介して入力される。このＡＮＤ回路１４Ｕの出力端子には、セルアレイ１２Ｕ内部に形成されたダミーワード線ＤＷＬＵが接続されている。ここで、図１６に示すダミーワード線ドライバ５３Ａでは、クロック信号ＭＣＬＫを偶数段のインバータ回路６７によって所定時間だけ遅延させた信号がダミーワード線ＤＷＬに出力される。このため、図１５において、セルアレイ１２Ｕの非アクセス時に、クロック信号ＭＣＬＫの立ち上がりから所定時間経過すると、ＡＮＤ回路１４Ｕの出力信号がＨレベルになり、ダミーワード線ＤＷＬＵの電位がＨレベルになる。換言すると、ＡＮＤ回路１４Ｕは、図４に示したダミーワード線ドライバ５３のＮＡＮＤ回路６５と同様の機能を果たす。
【０１１２】
そして、セルアレイ１２Ｕは、内部ワード線ＳＷＬＵとビット線ＢＬＵとの交差点に設けられたメモリセルＭＣ（セルトランジスタＴ１）と、ダミーワード線ＤＷＬＵとビット線ＢＬＵとの交差点に設けられたダミーセルＤＭＣ（ダミートランジスタＤＴ）とを有している。ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕは各々、カラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕがそれぞれ入力されるカラムスイッチＳＵを介して共通のデータビット線ＤＢＵに接続され、さらにデータビット線ＤＢＵを介してセンスアンプ３０に接続されている。
【０１１３】
セルアレイ１２Ｄは、セルアレイ１２Ｕと略同様の構成を有しているため、同様の要素には同じ符号、もしくはセルアレイ１２Ｕの符号末尾の「Ｕ」の代わりに「Ｄ」を付して示し、それら各要素についての詳細な説明を省略する。なお、セルアレイ１２Ｄに供給される選択信号ＢＳＤは、図１６に示すように選択信号ＢＬＫＤが偶数段のインバータ回路６６Ｄの動作遅延時間だけ遅延されて生成される。このため、選択信号ＢＳＤは、セルアレイ１２Ｄのアクセス時にＨレベルになり、セルアレイ１２Ｄの非アクセス時にＬレベルになる信号である。
【０１１４】
このような半導体記憶装置２においても、上記第１実施形態と同様に、例えば一方のセルアレイ１２Ｕからデータを読み出す際には、他方のセルアレイ１２Ｄのダミーワード線ＤＷＬＤが活性化され、カラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄの全てがＨレベルとなってビット線ＢＬ０Ｄ〜ＢＬ１５Ｄの全てが選択される。これにより、導通状態となったダミーセルＤＭＣ（ダミートランジスタＤＴ）によってセンスアンプ３０のリファレンスレベルが生成される。
【０１１５】
以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏する。
（第３実施形態）
以下、第３実施形態を図１７及び図１８に従って説明する。先の図１〜図１６に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第２実施形態との相違点を中心に説明する。
【０１１６】
図１７に示すように、半導体記憶装置３は、複数（図１７では３つ）のメモリブロックＭＢ０〜ＭＢ２を有している。１つのメモリブロックは、１つのデータ（Ｉ／Ｏ）端子（図示略）に対応している。すなわち、各メモリブロックＭＢ０〜ＭＢ２から読み出されるデータは、対応する１つのＩ／Ｏ端子から出力される。
【０１１７】
各メモリブロックＭＢ０〜ＭＢ２は、セルアレイ１２Ｕ，１２Ｄ及びカラムスイッチ２０Ｕ，２０Ｄと、それら２つのセルアレイ１２Ｕ，１２Ｄで共有されるセンスアンプ３０とを有している。メモリブロックＭＢ０では、カラムスイッチ２０Ｕ，２０Ｄがデータビット線ＤＢＵ０，ＤＢＤ０をそれぞれ介してセンスアンプ３０に接続されている。メモリブロックＭＢ１では、カラムスイッチ２０Ｕ，２０Ｄがデータビット線ＤＢＵ１，ＤＢＤ１をそれぞれ介してセンスアンプ３０に接続されている。メモリブロックＭＢ２では、カラムスイッチ２０Ｕ，２０Ｄがデータビット線ＤＢＵ２，ＤＢＤ２をそれぞれ介してセンスアンプ３０に接続されている。
【０１１８】
データビット線ＤＢＤ０〜ＤＢＤ２は、転送ゲートＧ０を介して相互に接続されている。これら転送ゲートＧ０は、Ｈレベルの制御信号φ０に応答してオンし、Ｌレベルの制御信号φ０に応答してオフする。また、データビット線ＤＢＵ０〜ＤＢＵ２は、転送ゲートＧ１を介して相互に接続されている。この転送ゲートＧ１は、Ｈレベルの制御信号φ１に応答してオンし、Ｌレベルの制御信号φ０に応答してオフする。
【０１１９】
ここで、制御信号φ０，φ１は相補的な信号であり、例えばセルアレイ１２Ｕのアクセス時には制御信号φ０，φ１がそれぞれＨレベル、Ｌレベルになる。このため、セルアレイ１２Ｕのアクセス時には、Ｈレベルの制御信号φ０に応答して転送ゲートＧ０がオンされ、Ｌレベルの制御信号φ１に応答して転送ゲートＧ１がオフされる。これにより、データビット線ＤＢ０Ｕ〜ＤＢ２Ｕが他のデータビット線から切り離され、複数のデータビット線ＤＢＤ０〜ＤＢＤ２が相互に接続される。このようにして、複数のデータビット線ＤＢＤ０〜ＤＢＤ２に接続される複数のセルアレイ１２Ｄに設けられたダミーセルＤＭＣ（図１５参照）によってセンスアンプ３０のリファレンスレベルが生成される。
【０１２０】
次に、制御信号φ０，φ１について更に詳述する。
図１８に示すように、コントローラ５０Ｂでは、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号ＭＣＬＫがＮＡＮＤ回路６８に入力され、選択信号ＢＬＫＵがＮＡＮＤ回路６８に入力される。また、ＮＡＮＤ回路６８には、センスアンプドライバ５２のＮＡＮＤ回路５９の出力信号ＳＡＥ１が入力される。ＮＡＮＤ回路６８の出力信号は、インバータ回路を介して上記制御信号φ０として出力される。この制御信号φ０は、セルアレイ１２Ｕのアクセス時、つまり選択信号ＢＬＫＵがＨレベルのときには、クロック信号ＭＣＬＫがＨレベル、且つＮＡＮＤ回路５９の出力信号ＳＡＥ１がＨレベルの間だけＨレベルとなる。このＨレベルの制御信号φ０に応答して転送ゲートＧ０がオンされ、データビット線ＤＢＤ０〜ＤＢＤ２が相互に接続される。また、制御信号φ０は、セルアレイ１２Ｕのアクセス時には、ＮＡＮＤ回路５９の出力信号ＳＡＥ１の立ち下がりに応答してＬレベルに立ち下がる。このため、Ｈレベルのセンスアンプイネーブル信号ＳＡＥに応答してセンスアンプ３０が活性化する前に、制御信号φ０がＬレベルに立ち下がる。これにより、センスアンプ３０の活性化前に、データビット線ＤＢＤ０〜ＤＢＤ２が他のデータビット線から切り離される。
【０１２１】
一方、制御信号φ０は、セルアレイ１２Ｄのアクセス時、つまり選択信号ＢＬＫＵがＬレベルのときには、そのＬレベルの選択信号ＢＬＫＵに応答してＬレベルになる。このＬレベルの制御信号φ０に応答して転送ゲートＧ０がオフされ、データビット線ＤＢＤ０〜ＤＢＤ２が他のデータビット線と切り離される。
【０１２２】
同様に、コントローラ５０Ｂでは、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号ＭＣＬＫがＮＡＮＤ回路６９に入力され、選択信号ＢＬＫＤ及びＮＡＮＤ回路５９の出力信号ＳＡＥ１がＮＡＮＤ回路６９に入力される。ＮＡＮＤ回路６９の出力信号は、インバータ回路を介して上記制御信号φ１として出力される。
【０１２３】
なお、セルアレイ１２Ｄは第１のメモリセルアレイの一例、セルアレイ１２Ｕは第２のメモリセルアレイの一例、転送ゲートＧ０は第１スイッチ回路の一例、転送ゲートＧ１は第２スイッチ回路の一例、データビット線ＤＢＵ０〜ＤＢＵ２は共通ビット線の一例、データビット線ＤＢＤ０〜ＤＢＤ２は共通ビット線の一例である。
【０１２４】
以上説明した実施形態によれば、第１実施形態の（１）及び（２）の効果に加えて以下の効果を奏する。
（３）センスアンプ３０のリファレンスレベルを生成する際に、複数のセルアレイ１２Ｕ，１２Ｄに設けられたダミーセルＤＭＣを動作させるようにした。これにより、リファレンスレベルを生成する際に使用するダミーセルＤＭＣを増加させることができるため、製造ばらつき等に起因したダミーセルＤＭＣ（ダミートランジスタＴ１）の特性のばらつきによる影響を低減することができる。
【０１２５】
（第４実施形態）
以下、第４実施形態を図１９〜図２２に従って説明する。先の図１〜図１８に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第１実施形態との相違点を中心に説明する。
【０１２６】
上記第１実施形態では、２つのセルアレイ１０Ｕ，１０Ｄが１つのセンスアンプ３０を共有し、一方のセルアレイからデータを読み出す際に、他方のセルアレイに設けられたダミーセルＤＭＣでセンスアンプ３０のリファレンスレベルを生成するようにした。これに対し、本実施形態の半導体記憶装置４では、２つのセルアレイ１５Ｕ，１５Ｄが１つのセンスアンプ９０を共有し、一方のセルアレイからデータを読み出す際に、他方のセルアレイに設けられたダミーセルＤＭＣでセンスアンプ９０のラッチタイミングを決めるラッチ信号Ｌａを生成する。
【０１２７】
図１９に示すように、セルアレイ１５Ｕは、ワード線ＷＬＵとビット線ＢＬＵとの交差点に設けられたメモリセルＭＣと、ダミーワード線ＤＷＬＵとビット線ＢＬＵとの交差点に設けられたダミーセルＤＭＣと、各ビット線ＢＬＵを高電位電源ＶＤＤの電圧レベルにプリチャージするプリチャージ回路１１とを有している。
【０１２８】
各メモリセルＭＣは、１つのセルトランジスタＴ１を有している。各ダミーセルＤＭＣは、１つのダミートランジスタＤＴを有している。ダミートランジスタＤＴは、上記セルトランジスタＴ１と同一の電気的特性を有する。すなわち、ダミートランジスタＤＴは、セルトランジスタＴ１のレプリカトランジスタである。各ダミートランジスタＤＴは、そのドレインが対応するビット線ＢＬＵに接続され、ソースがグランドに接続され、ゲートがダミーワード線ＤＷＬＵに接続されている。このダミートランジスタＤＴは、全てのビット線ＢＬ０Ｕ〜ＢＬ１５Ｕに対して設けられている。
【０１２９】
各ビット線ＢＬ０Ｕ〜ＢＬ１５ＵにはカラムスイッチＳＵが接続されている。各カラムスイッチＳＵは、その第１端子（例えば、ドレイン）がビット線ＢＬＵに接続され、第２端子（例えば、ソース）がデータビット線ＤＢＵ及びＮＡＮＤ回路１６Ｕに接続されている。ここで、セルアレイ１５Ｕの非アクセス時には、全てのカラム選択信号Ｃ０Ｕ〜Ｃ１５ＵがＨレベルとなって全てのカラムスイッチＳＵがオンされる。このため、セルアレイ１５Ｕの非アクセス時には、全てのビット線ＢＬ０Ｕ〜ＢＬ１５ＵがＮＡＮＤ回路１６Ｕに共通に接続される。また、ＮＡＮＤ回路１６Ｕには、制御信号ＢＬＫＵＸが入力される。そして、ＮＡＮＤ回路１６Ｕからは制御信号Ｕ１が出力される。ここで、制御信号ＢＬＫＵＸは、図２１に示すコントローラ５０Ｃにおいて、選択信号ＢＬＫＤが偶数段のインバータ回路１０１の動作遅延時間だけ遅延されて生成された信号である。このため、制御信号ＢＬＫＵＸは、セルアレイ１５Ｄのアクセス時にＨレベルになり、セルアレイ１５Ｄの非アクセス時にＬレベルになる。したがって、セルアレイ１５Ｄの非アクセス時には、データビット線ＤＢＵには関係なく、Ｈレベルの制御信号Ｕ１が出力され、セルアレイ１５Ｄのアクセス時には、データビット線ＤＢＵの反転信号が制御信号Ｕ１に出力される。
【０１３０】
データビット線ＤＢＵは、転送ゲートＧ２を介してメインビット線ＭＢＬ０に接続されている。転送ゲートＧ２は、Ｌレベルの制御信号ＢＬＫＵＸに応答してオンし、Ｈレベルの制御信号ＢＬＫＵＸに応答してオフする。このため、セルアレイ１５Ｄの非アクセス時には、転送ゲートＧ２がオンされ、データビット線ＤＢＵがメインビット線ＭＢＬ０を介してセンスアンプ９０に接続される。その一方で、セルアレイ１５Ｄのアクセス時には、転送ゲートＧ２がオフされ、データビット線ＤＢＵがメインビット線ＭＢＬ０と切り離され、データビット線ＤＢＵがセンスアンプ９０から切り離される。
【０１３１】
セルアレイ１５Ｄは、セルアレイ１５Ｕと略同様の構成を有しているため、同様の要素には同じ符号、もしくはセルアレイ１５Ｕの符号末尾の「Ｕ」の代わりに「Ｄ」を付して示し、それら各要素についての詳細な説明を省略する。
【０１３２】
各ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄに接続されたカラムスイッチＳＤは、その第１端子（例えば、ドレイン）がビット線ＢＬＤに接続され、第２端子（例えば、ソース）がデータビット線ＤＢＤ及びＮＡＮＤ回路１６Ｄに接続されている。ここで、セルアレイ１５Ｄの非アクセス時には、全てのカラム選択信号Ｃ０Ｄ〜Ｃ１５ＤがＨレベルとなって全てのカラムスイッチＳＤがオンされる。このため、セルアレイ１５Ｄの非アクセス時には、全てのビット線ＢＬ０Ｄ〜ＢＬ１５ＤがＮＡＮＤ回路１６Ｄに共通に接続される。また、ＮＡＮＤ回路１６Ｄには、制御信号ＢＬＫＤＸが入力される。そして、ＮＡＮＤ回路１６Ｄからは制御信号Ｄ１が出力される。ここで、制御信号ＢＬＫＤＸは、図２１に示すコントローラ５０Ｃにおいて、選択信号ＢＬＫＵが偶数段のインバータ回路１０２の動作遅延時間だけ遅延されて生成された信号である。このため、制御信号ＢＬＫＤＸは、セルアレイ１５Ｕのアクセス時にＨレベルになり、セルアレイ１５Ｕの非アクセス時にＬレベルになる。したがって、セルアレイ１５Ｕの非アクセス時には、データビット線ＤＢＤには関係なく、Ｈレベルの制御信号Ｄ１が出力され、セルアレイ１５Ｕのアクセス時には、データビット線ＤＢＵの反転信号が制御信号Ｕ１に出力される。
【０１３３】
データビット線ＤＢＤは、転送ゲートＧ３を介してデータビット線ＭＢＬ０に接続されている。転送ゲートＧ３は、Ｌレベルの制御信号ＢＬＫＤＸに応答してオンし、Ｈレベルの制御信号ＢＬＫＤＸに応答してオフする。
【０１３４】
次に、センスアンプ９０の内部構成例を図２０に従って説明する。
センスアンプ９０では、メインビット線ＭＢＬ０の電位がラッチ回路９１に供給される。ラッチ回路９１は、メインビット線ＭＢＬ０が入力端子に接続されるインバータ回路９１ａと、インバータ回路９１ａの出力端子が入力端子に接続され、出力端子がインバータ回路９１ａの入力端子に接続されるインバータ回路９１ｂとを有している。図示を省略するが、これらインバータ回路９１ａ，９１ｂには、高電位電源ＶＤＤ及びグランドが接続されている。このラッチ回路９１は、メインビット線ＭＢＬ０の電位を判定して、Ｈレベル又はＬレベルの読み出しデータＡＸとして転送ゲート９２に出力する。
【０１３５】
転送ゲート９２は、一端がラッチ回路９１（インバータ回路９１ａ）の出力端子に接続され、他端がラッチ回路９３の入力端子に接続されている。転送ゲート９２は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを並列に接続したものである。この転送ゲート９２は、Ｌレベルのラッチ信号Ｌａに応答してオンし、Ｈレベルのラッチ信号Ｌａに応答してオフする。
【０１３６】
ラッチ回路９３は、インバータ回路９４ａ，９４ｂと、転送ゲート９５とを有している。インバータ回路９４ａの入力端子とインバータ回路９４ｂの出力端子との間に転送ゲート９５が介在されている。
【０１３７】
転送ゲート９５は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを並列に接続したものである。この転送ゲート９５は、Ｈレベルのラッチ信号Ｌａに応答してオンし、Ｌレベルのラッチ信号Ｌａに応答してオフする。このため、転送ゲート９２がオンされるときには転送ゲート９５がオフされ、転送ゲート９２がオフされるときには転送ゲート９５がオンされる。
【０１３８】
そして、ラッチ回路９３でラッチされた信号は、インバータ回路９６を介して出力データＡとして外部に出力される。
次に、センスアンプ９０の転送ゲート９２，９５に供給されるラッチ信号Ｌａについて説明する。ラッチ信号Ｌａは、図２１に示すコントローラ５０Ｃにおいて、上記制御信号Ｕ１，Ｄ１に基づいて生成される。
【０１３９】
具体的には、セルアレイ１５Ｕで生成された制御信号Ｕ１は、奇数段（図２１では５段）のインバータ回路１０３を介してＮＡＮＤ回路１０４に供給されるとともに、ＮＡＮＤ回路１０４に直接供給される。また、セルアレイ１５Ｄで生成された信号Ｄ１は、奇数段（図２１では５段）のインバータ回路１０５を介してＮＡＮＤ回路１０６に供給されるとともに、ＮＡＮＤ回路１０６に直接供給される。ＮＡＮＤ回路１０４，１０６の出力信号はＮＡＮＤ回路１０７に入力される。このＮＡＮＤ回路１０７の出力信号は、奇数段（図２１では５段）のインバータ回路１０８を介してＮＡＮＤ回路１０９に供給されるとともに、ＮＡＮＤ回路１０９に直接供給される。そして、ＮＡＮＤ回路１０９の出力信号が上記ラッチ信号Ｌａとして出力される。
【０１４０】
次に、図２２を併せ参照して、上記半導体記憶装置４の動作を説明する。なお、図２２において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
ここでは、セルアレイ１５ＤのメモリセルＭＣから「０」データを読み出す場合の動作を説明する。具体的には、セルアレイ１５Ｄのビット線ＢＬ０Ｄ及びワード線ＷＬ０Ｄに接続されたメモリセルＭＣが選択されるアドレス信号Ａ０〜Ａｋが入力された場合の動作を説明する。
【０１４１】
（プリチャージ動作）
まず、セルアレイ１５Ｄからデータの読み出しを開始する前にプリチャージ動作が行われる。詳述すると、チップイネーブル信号ＣＥがＬレベルのときに、クロック信号ＣＫがＨレベルに立ち上がると、その立ち上がりから所定時間経過後にクロック信号ＭＣＬＫがＨレベルに立ち上がる（時刻ｔ６）。このＨレベルのクロック信号ＭＣＬＫ及びアドレス信号Ａ０〜Ａｋに基づいて、Ｈレベルのカラム選択信号Ｃ０Ｄと、Ｌレベルのカラム選択信号Ｃ１Ｄ〜Ｃ１５ＤとがカラムスイッチＳＤに出力される（時刻ｔ７）。これにより、ビット線ＢＬ０Ｄに接続されたカラムスイッチＳＤのみがオンされる。このとき、Ｌレベルの制御信号ＢＬＫＤＸに応答して転送ゲートＧ３がオンされるため、上記ビット線ＢＬ０Ｄがデータビット線ＤＢＤ及びメインビット線ＭＢＬ０を介してセンスアンプ９０に接続される。また、上記Ｈレベルのクロック信号ＭＣＬＫ及びアドレス信号Ａ０〜Ａｋに基づいて、Ｈレベルのカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕが出力され、全てのカラムスイッチＳＵがオンされる。このとき、Ｈレベルの制御信号ＢＬＫＵＸに応答して転送ゲートＧ２がオフされるため、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕが共通にＮＡＮＤ回路１６Ｕに接続される。
【０１４２】
また、上記Ｈレベルのクロック信号ＭＣＬＫ及びアドレス信号Ａ０〜Ａｋに基づいて、ワード線ＷＬ０Ｄ〜ＷＬｍＤのうちワード線ＷＬ０Ｄのみが活性化される。これにより、セルアレイ１５Ｄにおいて、ワード線ＷＬ０Ｄに接続されたセルトランジスタＴ１がオン状態になる。また、上記Ｈレベルのクロック信号ＭＣＬＫ及びアドレス信号Ａ０〜Ａｋに基づいて、ダミーワード線ＤＷＬＵが活性化される。これにより、セルアレイ１５Ｕにおいて、ダミートランジスタＤＴがオン状態になる。
【０１４３】
さらに、上記Ｈレベルのクロック信号ＭＣＬＫに基づいて、Ｌレベルのプリチャージ信号ＣＨ１，ＣＨ２が所定期間だけ出力される。すると、Ｌレベルのプリチャージ信号ＣＨ１，ＣＨ２に応答してスイッチ回路Ｓ１，Ｓ２がオンされ、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕ、ビット線ＢＬ０Ｄ、データビット線ＤＢＵ，ＤＢＤ及びメインビット線ＭＢＬ０がＨレベルにプリチャージされる。その後、上記所定期間が経過すると（時刻ｔ８）、プリチャージ信号ＣＨ１，ＣＨ２がＨレベルに遷移し、そのＨレベルのプリチャージ信号ＣＨ１，ＣＨ２に応答してスイッチ回路Ｓ１，Ｓ２がオフされるため、プリチャージ動作が終了する。なお、このプリチャージ期間において、セルアレイ１５ＵのＮＡＮＤ回路１６Ｕから出力される信号Ｕ１はＬレベルに立ち下がる。一方、セルアレイ１５ＤのＮＡＮＤ回路１６Ｄから出力される信号Ｄ１は、制御信号ＢＬＫＤＸがＬレベルであるため、Ｈレベルに保持される。このとき、ＮＡＮＤ回路１０４の出力信号がＨレベルとなり、ＮＡＮＤ回路１０６の出力信号がＨレベルとなる。このため、ＮＡＮＤ回路１０７の出力信号がＬレベルとなり、ラッチ信号ＬａがＨレベルとなる。
【０１４４】
（リード動作）
上記プリチャージ動作が終了すると（時刻ｔ８）、ビット線ＢＬ０Ｄの電荷が上記オンされたセルトランジスタＴ１を介してディスチャージされる。この結果、ビット線ＢＬ０Ｄの電位が徐々に低下する。さらに、このビット線ＢＬ０Ｄの電荷がデータビット線ＤＢＤ及びメインビット線ＭＢＬ０に転送されるため、ビット線ＢＬ０Ｄと同様に、データビット線ＤＢＤ及びメインビット線ＭＢＬ０の電位も徐々に低下する。このとき、センスアンプ９０では、Ｈレベルのラッチ信号Ｌａに応答して転送ゲート９２がオフされているため、メインビット線ＭＢＬ０の電位がラッチ回路９１でラッチされ、ラッチ回路９１から出力される読み出しデータＡＸが転送ゲート９２を通じてラッチ回路９３に到達はしない。このとき、Ｈレベルのラッチ信号Ｌａに応答して転送ゲート９５がオンされているため、上記読み出しデータＡＸは未だラッチ回路９３でラッチされず、前のデータが保持された状態である。
【０１４５】
一方、セルアレイ１５Ｕでは、上記プリチャージ動作後に、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの電荷が上記オンされたダミートランジスタＤＴを介してディスチャージされる。この結果、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの電位が徐々に低下する。
【０１４６】
やがて、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの電位が低下してＮＡＮＤ回路１６Ｕから出力される制御信号Ｕ１がＨレベルに遷移すると、ＮＡＮＤ回路１０４の出力信号がＬレベルになる。すると、ＮＡＮＤ回路１０７の出力信号がＨレベルになるため、ラッチ信号Ｌａがインバータ回路１０３，１０８の動作遅延時間分だけＬレベルになる。このＬレベルのラッチ信号Ｌａに応答して、センスアンプ９０の転送ゲート９２がオンされ、転送ゲート９５がオフされる。これにより、転送ゲート９２がオンされる直前にラッチ回路９１に入力された読み出しデータＡＸが転送ゲート９２を通じて出力データＡとして出力される。このとき、本例では、メインビット線ＭＢＬ０の電位が略Ｌレベルまで立ち下がり、ラッチ回路９１からＨレベルの読み出しデータＡＸが出力されているため、Ｈレベルの読み出しデータＡＸが出力データＡとして出力される。このように、ダミートランジスタＤＴを利用して転送ゲート９２の出力タイミングを設定することにより、読み出しデータＡＸを正常に出力することができる。具体的には、ダミートランジスタＤＴは、セルトランジスタＴ１のレプリカトランジスタであり、セルトランジスタＴ１と同様の負荷が接続されている。このため、ダミートランジスタＤＴとセルトランジスタＴ１とによってディスチャージされるビット線ＢＬＵ，ＢＬＤの電位は略同様に低下する。そして、ダミートランジスタＤＴによってディスチャージされるビット線がＬレベルに近づきＮＡＮＤ回路１６Ｕから出力される制御信号Ｕ１がＨレベルに遷移した後に、転送ゲート９２での出力を指示するＬレベルのラッチ信号Ｌａが生成される。換言すると、セルトランジスタＴ１によってディスチャージされるメインビット線ＭＢＬ０がＬレベルに近づきラッチ回路９１内のインバータ回路９１ａの出力信号、つまり読み出しデータＡＸがＨレベルに遷移した後に、上記Ｌレベルのラッチ信号Ｌａが生成される。したがって、セルアレイから読み出したデータを正常に出力することができる。
【０１４７】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）一方のセルアレイ（例えばセルアレイ１５Ｕ）からデータを読み出す際に、他方のセルアレイ（例えばセルアレイ１５Ｄ）、つまり非アクセスのセルアレイに設けられたダミーセルＤＭＣでセンスアンプ９０に供給されるラッチ信号Ｌａを生成するようにした。また、メモリセルＭＣ（リアルセル）に接続されるビット線ＢＬＵ，ＢＬＤに対してダミーセルＤＭＣを接続するようにした。すなわち、メモリセルＭＣとダミーセルＤＭＣとでビット線ＢＬＵ，ＢＬＤを共有するようにした。これにより、メモリセルＭＣとは異なるビット線をラッチタイミング生成回路（ここでは、ダミーセルＤＭＣ）に形成する場合と比べて、レイアウト面積を縮小することができる。
【０１４８】
（２）ところで、セルトランジスタＴ１とダミートランジスタＤＴは、例えば半導体集積回路の製造プロセスや製造ラインのばらつき等によりそのオン抵抗、閾値電圧やトランジスタサイズがばらつき、ビット線の経過時間に対する電圧振幅にばらつきが生じる。これに起因して、アクセス対象のセルアレイ（例えばセルアレイ１５Ｄ）のビット線ＢＬＤの電圧降下と、非アクセスのセルアレイ（例えばセルアレイ１５Ｕ）のビット線ＢＬＵの電圧降下とにばらつきが生じる。このばらつきにより、データビット線ＤＢＵの電位が「０」データ読み出し時のデータビット線ＤＢＵの電位よりも極端に早くＬレベルに達すると、データを正常に読み出すことができないという問題が生じる。
【０１４９】
これに対し、本実施形態では、ラッチ信号Ｌａを生成する際に、複数（本例では、１６つ）のダミーセルＤＭＣ（ラッチタイミング生成回路）を動作させるようにした。これにより、ダミートランジスタＤＴのばらつきが平均化されるため、ダミートランジスタＤＴの特性のばらつきを小さくすることができる。したがって、トランジスタの製造ばらつきによる影響を低減させることができ、Ｌレベルのラッチ信号Ｌａを所望のタイミングで生成することができる。
【０１５０】
さらに、このとき、複数のダミーセルＤＭＣの全てでメモリセルＭＣに接続されたビット線ＢＬＵ，ＢＬＤが共有されるため、レイアウト面積の増大を効果的に抑制することができる。
【０１５１】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第２及び第３実施形態において、上記第１実施形態と同様に、ビット線ＢＬＵ，ＢＬＤをＨレベルにプリチャージするプリチャージ回路１１を設けるようにしてもよい。
【０１５２】
・上記各実施形態では、複数のダミーセルＤＭＣを設けるようにした。これに限らず、例えば１つのダミーセルＤＭＣのみを設けるようにしてもよい。
・上記第１〜第３実施形態では、ｎ本のビット線ＢＬＵ，ＢＬＤのうちｎ／２本のビット線ＢＬＵ，ＢＬＤに対してダミーセルＤＭＣを設けるようにした。これに限らず、例えばｎ本のビット線ＢＬＵ，ＢＬＤの全てにダミーセルＤＭＣを設けるようにしてもよい。この場合には、例えばダミーセルＤＭＣのダミートランジスタＤＴのオン抵抗がメモリセルＭＣのセルトランジスタＴ１のオン抵抗の２倍になるように、ダミートランジスタＤＴを形成する。
【０１５３】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
２つのメモリセルアレイと、前記２つのメモリセルアレイで共有されるセンスアンプと、前記２つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、
前記各メモリセルアレイは、
ｍ本（ｍは２以上の整数）のワード線と、ｎ本（ｎは２以上の整数）のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成するように制御することを特徴とする半導体記憶装置。
（付記２）
前記メモリセルは、前記ワード線にゲートが接続され、前記ビット線にドレインが接続されたセルトランジスタであり、
前記ダミーセルは、前記ダミーワード線にゲートが接続され、前記ビット線にドレインが接続され、ソースが接地された、前記セルトランジスタのレプリカトランジスタであり、
前記ダミーセルは、前記ｎ本のビット線のうち（ｎ／２）本のビット線と前記ダミーワード線との交差点に設けられていることを特徴とする付記１に記載の半導体記憶装置。
（付記３）
前記ｎ本のビット線に一方の端子がそれぞれ接続されるｎ個のカラムスイッチと、
前記ｎ個のカラムスイッチの他方の端子が共通に接続される共通ビット線と、を有し、
前記センスアンプは、前記各メモリセルアレイの前記共通ビット線が接続され、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチ及び前記他方のメモリセルアレイ内の前記ｎ個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする付記１又は２に記載の半導体記憶装置。
（付記４）
前記各ビット線を所定の電位にプリチャージする第１プリチャージ回路と、
前記共通ビット線を前記所定の電位にプリチャージする第２プリチャージ回路と、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記各メモリセルアレイ内の前記ｎ個のカラムスイッチを導通状態とし、前記第１プリチャージ回路及び前記第２プリチャージ回路を活性化して、前記各メモリセルアレイの前記ｎ本のビット線をプリチャージした後、前記第１プリチャージ回路及び前記第２プリチャージ回路を非活性化し、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチのみを導通状態とし、他方のメモリセルアレイ内の前記ｎ個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする付記３に記載の半導体記憶装置。
（付記５）
前記２つのメモリセルアレイは、第１のメモリセルアレイと第２のメモリセルアレイであって、
前記第１のメモリセルアレイと、前記第２のメモリセルアレイと、前記センスアンプとを有する複数のメモリブロックと、
前記各メモリブロック内の前記第１のメモリセルアレイに接続された前記共通ビット線が第１スイッチ回路を介して相互に接続されるとともに、前記各メモリブロック内の前記第２のメモリセルアレイに接続された前記共通ビット線が第２スイッチ回路を介して相互に接続され、
前記制御回路は、前記第１のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第１スイッチ回路を導通状態とし前記第２スイッチ回路を非導通状態とする一方、前記第２のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第１スイッチ回路を非道通状態とし前記第２スイッチ回路を導通状態とすることを特徴とする付記３又は４に記載の半導体記憶装置。
（付記６）
前記各メモリセルアレイは、
前記各ビット線を短絡する第３スイッチ回路を有し、
前記制御回路は、前記ダミーワード線を活性化するときに前記第３スイッチ回路を導通状態にして前記各ビット線を短絡することを特徴とする付記１〜５のいずれか１つに記載の半導体記憶装置。
（付記７）
前記各メモリセルアレイ内の前記メモリセルの領域上には、
第１拡散領域と、
前記第１拡散領域上に形成され、列方向に延在される前記ビット線と、
前記第１拡散領域と前記ビット線を接続する第１コンタクトと、
前記第１コンタクトよりも第１方向側の前記第１拡散領域上に形成され、前記列方向と直交する行方向に延在される第１のワード線と、
前記第１コンタクトよりも前記第１方向と反対方向の第２方向側の前記第１拡散領域上に形成され、前記行方向に延在される第２のワード線と、
前記第１のワード線よりも前記第１方向側の前記第１拡散領域上に形成され、前記行方向に延在される第１の電源配線と、
前記第２のワード線よりも前記第２方向側の前記第１拡散領域上に形成され、前記行方向に延在される第２の電源配線と、を有し、
前記第１拡散領域に、前記第１コンタクトを中心にして前記第１方向側と前記第２方向側にそれぞれ前記メモリセルが形成され、
前記各メモリセルアレイ内の前記ダミーセルの領域上には、
第２拡散領域と、
前記第２拡散領域上に形成され、前記列方向に延在される前記ビット線と、
前記第２拡散領域と前記ビット線を接続する第２コンタクトと、
前記第２コンタクトよりも前記第１方向側の前記第２拡散領域上に形成され、前記行方向に延在される第１のダミーワード線と、
前記第２コンタクトよりも前記第２方向側の前記第２拡散領域上に形成され、前記行方向に延在される第２のダミーワード線と、
前記第１のダミーワード線よりも前記第１方向側の前記第２拡散領域上に形成され、前記行方向に延在される第３の電源配線と、
前記第２のダミーワード線よりも前記第２方向側の前記第２拡散領域上に形成され、前記行方向に延在される第４の電源配線と、を有し、
前記第２拡散領域に、前記第２コンタクトを中心にして前記第１方向側と前記第２方向側にそれぞれ前記ダミーセルが形成されていることを特徴とする付記１〜６のいずれか１つに記載の半導体記憶装置。
（付記８）
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第１のワード線が活性化されるときには、他方のメモリセルアレイの前記第１のダミーワード線を活性化する一方、前記一方のメモリセルアレイの前記第２のワード線が活性化されるときには、前記他方のメモリセルアレイの前記第２のダミーワード線を活性化することを特徴とする付記７に記載の半導体記憶装置。
（付記９）
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第１のワード線及び前記第２のワード線のいずれか１つが活性化されるときに、他方のメモリセルアレイの前記第１のダミーワード線及び前記第２のダミーワード線を活性化することを特徴とする付記７に記載の半導体記憶装置。
（付記１０）
２つのメモリセルアレイと、前記２つのメモリセルアレイで共有されるセンスアンプと、前記２つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、
前記各メモリセルアレイは、
ｍ本（ｍは２以上の整数）のワード線と、ｎ本（ｎは２以上の整数）のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプでのラッチタイミングを決定するラッチ信号を生成するように制御することを特徴とする半導体記憶装置。
（付記１１）
ｍ本（ｍは２以上の整数）のワード線と、ｎ本（ｎは２以上の整数）のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルとを有する２つのメモリセルアレイと、前記２つのメモリセルアレイで共有されるセンスアンプとを有する半導体記憶装置からデータを読み出すデータ読み出し方法であって、
前記２つのメモリセルアレイのうち一方のメモリセルアレイからデータを読み出すときに、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成することを特徴とするデータ読み出し方法。
【符号の説明】
【０１５４】
１，２，３ 半導体記憶装置
１０Ｕ，１０Ｄ，１２Ｕ，１２Ｄ メモリセルアレイ
１１ プリチャージ回路
３０ センスアンプ
５０ 制御回路
ＭＣ メモリセル
Ｔ１ セルトランジスタ
ＤＭＣ ダミーセル
ＤＴ ダミートランジスタ
ＢＬ０Ｕ〜ＢＬ１５Ｕ ビット線
ＢＬ０Ｄ〜ＢＬ１５Ｄ ビット線
ＷＬ０Ｕ〜ＷＬｍＵ ワード線
ＷＬ０Ｄ〜ＷＬｍＤ ワード線
ＤＷＬＵ，ＤＷＬＵ０，ＤＷＬＵ１ ダミーワード線
ＤＷＬＤ，ＤＷＬＤ０，ＤＷＬＤ１ ダミーワード線
ＤＢＵ，ＤＢＤ データビット線
ＤＢＵ０〜ＤＢＵ２ データビット線
ＤＢＤ０〜ＤＢＤ２ データビット線
ＳＵ，ＳＤ カラムスイッチ
Ｓ２ スイッチ回路
Ｓ３ スイッチ回路
Ｇ０ 転送ゲート
Ｇ１ 転送ゲート
ＭＢ０〜ＭＢ２ メモリブロック
ＡＲ 拡散領域
ＤＡＲ 拡散領域
ＢＣＴ１ ビット線コンタクト
ＢＣＴ２ ビット線コンタクト
ＣＴ コンタクト
【技術分野】
【０００１】
本発明は、半導体記憶装置及びデータ読み出し方法に関するものである。
【背景技術】
【０００２】
図２３は、読み出し専用の半導体記憶装置１１０の要部回路を示している。
半導体記憶装置１１０は、メモリセルアレイ１１１と、カラムスイッチ１１２と、リファレンスレベル生成回路１１３と、センスアンプ１１４とを有している。
【０００３】
メモリセルアレイ１１１は、複数（図２３では、１つのみ図示）のワード線ＷＬと、複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの交差点に設けられた複数のメモリセルＭＣとを有している。各メモリセルＭＣは、ドレインが対応するビット線ＢＬに接続され、ゲートが対応するワード線ＷＬに接続されたセルトランジスタＴ１である。
【０００４】
カラムスイッチ１１２は、複数のビット線ＢＬに第１端子がそれぞれ接続される複数のスイッチ回路ＣＳを有している。各スイッチ回路ＣＳは、ゲートにカラム選択信号ＣＯＬが供給され、第２端子がデータビット線ＤＢを介してセンスアンプ１１４に接続されている。
【０００５】
リファレンスレベル生成回路１１３は、ダミーワード線ＤＷＬと、ダミービット線ＤＢＬ０，ＤＢＬ１と、２本のダミービット線ＤＢＬ０，ＤＢＬ１に対して設けられた１つのダミーセルＤＭＣａと、ダミービット線ＤＢＬ０，ＤＢＬ１が第１端子にそれぞれ接続されたＮチャネルＭＯＳトランジスタＴＮとを有している。ダミーセルＤＭＣａは、ドレインがダミービット線ＤＢＬ０，ＤＢＬ１に接続され、ソースが低電位電源に接続され、ゲートがダミーワード線ＤＷＬに接続されたダミートランジスタＤＴａである。また、トランジスタＴＮは、ゲートに高電位電源ＶＤＤが接続され、第２端子がダミー共通線ＤＣに接続されている。
【０００６】
このような半導体記憶装置１１０において、任意のメモリセルＭＣからデータを読み出す場合には、１つのワード線ＷＬと１つのビット線ＢＬが活性化され、それらワード線ＷＬ及びビット線ＢＬに接続されたメモリセルＭＣに書き込まれたデータがビット線ＢＬに読み出される。すなわち、メモリセルＭＣに書き込まれたデータに基づいてビット線ＢＬの電位が変化する。そして、このビット線ＢＬの電荷が、カラム選択信号ＣＯＬに応じて、データビット線ＤＢを通じてセンスアンプ１１４に伝達される。このとき、リファレンスレベル生成回路１１３では、ダミーワード線ＤＷＬ及びダミービット線ＤＢＬ０，ＤＢＬ１が活性化され、ダミートランジスタＤＴａがオンされる。そして、このオンされたダミートランジスタＤＴａによって変化するダミー共通線ＤＣの電位がセンスアンプ１１４のリファレンスレベルとして利用される。センスアンプ１１４では、データビット線ＤＢとダミー共通線ＤＣとの電位差が増幅され、その増幅された信号が読み出しデータＡＸとして出力される。
【０００７】
このようにリファレンスレベル生成回路１１３でセンスアンプ１１４のリファレンスレベルが生成されるため、単相のビット線でメモリセルＭＣのデータを読み出す場合であっても、差動アンプ型のセンスアンプ１１４を利用してデータ読み出しを行うことができる。
【０００８】
なお、上記従来技術に関連する先行技術として、特許文献１が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】実開昭５５−０３６４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところが、上記リファレンスレベル生成回路１１３では、所望のリファレンスレベルを生成するためには、メモリセルＭＣに接続されるビット線ＢＬの負荷（寄生容量）を再現するようにダミービット線ＤＢＬ０，ＤＢＬ１をそれぞれ形成する必要がある。このため、ダミービット線ＤＢＬ０，ＤＢＬ１を形成する分だけレイアウト面積が増大するという問題がある。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、２つのメモリセルアレイと、前記２つのメモリセルアレイで共有されるセンスアンプと、前記２つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、前記各メモリセルアレイは、ｍ本（ｍは２以上の整数）のワード線と、ｎ本（ｎは２以上の整数）のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成するように制御する。
【発明の効果】
【００１２】
本発明の一観点によれば、レイアウト面積の増大を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】半導体記憶装置を示すブロック図。
【図２】第１実施形態のセルアレイ及びカラムスイッチの内部構成例を示すブロック回路図。
【図３】第１実施形態のセンスアンプの内部構成例を示す回路図。
【図４】第１実施形態のコントローラの内部構成例を示すブロック回路図。
【図５】第１実施形態の半導体記憶装置の動作を示すタイミングチャート。
【図６】データビット線の電位のばらつきを示す説明図。
【図７】トランジスタのばらつきを示す説明図。
【図８】セルアレイのレイアウト図。
【図９】セルアレイのレイアウト図。
【図１０】ダミーワード線の選択方法を示すタイミングチャート。
【図１１】（ａ）は、セルアレイのレイアウト図、（ｂ）は、ダミーワード線の選択方法を示すタイミングチャート。
【図１２】（ａ）は、セルアレイのレイアウト図、（ｂ）は、ダミーワード線の選択方法を示すタイミングチャート。
【図１３】変形例のセルアレイ及びカラムスイッチの内部構成例を示すブロック回路図。
【図１４】第２実施形態の半導体記憶装置を示すブロック図。
【図１５】第２実施形態のセルアレイ及びカラムスイッチの内部構成例を示すブロック回路図。
【図１６】第２実施形態のコントローラの内部構成例を示すブロック回路図。
【図１７】第３実施形態の半導体記憶装置を示すブロック図。
【図１８】第３実施形態のコントローラの内部構成例を示すブロック回路図。
【図１９】第４実施形態のセルアレイ及びカラムスイッチの内部構成例を示すブロック回路図。
【図２０】第４実施形態のセンスアンプの内部構成例を示す回路図。
【図２１】第４実施形態のコントローラの内部構成例を示すブロック回路図。
【図２２】第４実施形態の半導体記憶装置の動作を示すタイミングチャート。
【図２３】従来の半導体記憶装置を示すブロック回路図。
【発明を実施するための形態】
【００１４】
（第１実施形態）
以下、第１実施形態を図１〜図７に従って説明する。
図１に示すように、半導体記憶装置１は、メモリセルアレイ（セルアレイ）１０Ｕ，１０Ｄと、カラムスイッチ２０Ｕ，２０Ｄと、センスアンプ３０と、出力ラッチ４０と、コントローラ５０と、カラムデコーダ７０Ｕ，７０Ｄと、ロウデコーダ８０Ｕ，８０Ｄとを有している。半導体記憶装置１は、読み出し専用の記憶装置（Read Only Memory：ＲＯＭ）である。
【００１５】
セルアレイ１０Ｕ及びカラムスイッチ２０Ｕは、図１においてセンスアンプ３０よりも上側に設けられている。一方、セルアレイ１０Ｄ及びカラムスイッチ２０Ｄは、図１においてセンスアンプ３０よりも下側に設けられている。これら２つのセルアレイ１０Ｕ，１０Ｄはセンスアンプ３０を共有している。
【００１６】
セルアレイ１０Ｕは、列方向（図中の縦方向）に並設されたｍ本のワード線ＷＬ０Ｕ〜ＷＬｍＵと行方向（図中の横方向）に並設されたｎ本（ここでは、１６本）のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕとの交差点に設けられた複数のメモリセルＭＣを有している。各ワード線ＷＬＵ（ワード線ＷＬ０Ｕ〜ＷＬｍＵを一般的に示す）は行方向に延在するように形成されており、行方向に並ぶメモリセルＭＣが共通のワード線ＷＬＵに接続されている。また、各ビット線ＢＬＵ（ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕを一般的に示す）は列方向に延在するように形成されており、列方向に並ぶメモリセルＭＣが共通のビット線ＢＬＵに接続されている。これらメモリセルＭＣは、所望のデータ（セル情報）が書き込まれたリアルセルである。
【００１７】
また、セルアレイ１０Ｕは、上記ビット線ＢＬＵと行方向に延在するように形成されたダミーワード線ＤＷＬＵとの交差点に設けられた複数のダミーセルＤＭＣを有している。これらダミーセルＤＭＣは、他方のセルアレイ１０Ｄからデータが読み出されるとき（セルアレイ１０Ｕが非アクセス時）に、センスアンプ３０のリファレンスレベルを生成する回路として機能する。
【００１８】
カラムスイッチ２０Ｕは、カラムデコーダ７０Ｕから供給されるカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕに基づいて、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕのうちの１つを選択し、その選択したビット線ＢＬＵをセンスアンプ３０に接続する。
【００１９】
セルアレイ１０Ｄは、列方向に並設されたｍ本のワード線ＷＬ０Ｄ〜ＷＬｍＤと行方向に並設されたｎ本（ここでは、１６本）のビット線ＢＬ０Ｄ〜ＢＬ１５Ｄとの交差点に設けられた複数のメモリセルＭＣを有している。各ワード線ＷＬＤ（ワード線ＷＬ０Ｄ〜ＷＬｍＤを一般的に示す）は行方向に延在するように形成されており、行方向に並ぶメモリセルＭＣが共通のワード線ＷＬＤに接続されている。また、各ビット線ＢＬＤ（ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄを一般的に示す）は列方向に延在するように形成されており、列方向に並ぶメモリセルＭＣが共通のビット線ＢＬＤに接続されている。これらメモリセルＭＣは、所望のデータが書き込まれたリアルセルである。
【００２０】
また、セルアレイ１０Ｄは、上記ビット線ＢＬＤと行方向に延在するように形成されたダミーワード線ＤＷＬＤとの交差点に設けられた複数のダミーセルＤＭＣを有している。これらダミーセルＤＭＣは、他方のセルアレイ１０Ｕからデータが読み出されるとき（セルアレイ１０Ｄが非アクセス時）に、センスアンプ３０のリファレンスレベルを生成する回路として機能する。
【００２１】
カラムスイッチ２０Ｄは、カラムデコーダ７０Ｄから供給されるカラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄに基づいて、ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄのうちの１つを選択し、その選択したビット線ＢＬＤをセンスアンプ３０に接続する。
【００２２】
ここで、例えばセルアレイ１０ＵのメモリセルＭＣからデータを読み出す際には、複数のワード線ＷＬ０Ｕ〜ＷＬｍＵのうちの１つのワード線ＷＬＵが選択され、複数のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕのうちの１つのビット線ＢＬＵが選択される。そして、それら選択されたワード線ＷＬ及びビット線ＢＬに接続されたメモリセルＭＣに書き込まれたデータがセンスアンプ３０に読み出される。このとき、セルアレイ１０Ｄでは、ダミーワード線ＤＷＬＤが選択され、全てのビット線ＢＬ０Ｄ〜ＢＬ１５Ｄが選択される。すると、ダミーセルＤＭＣによってビット線ＢＬ０Ｄ〜ＢＬ１５Ｄの電位が変化し、その変化した電位がセンスアンプ３０に出力される。そして、このダミーセルＤＭＣによって生成された電圧がセンスアンプ３０のリファレンスレベルとなる。
【００２３】
センスアンプ３０は、差動アンプ型のセンスアンプである。このセンスアンプ３０は、セルアレイ１０Ｕからデータを読み出す際には、セルアレイ１０Ｕから読み出された微少電荷と、セルアレイ１０ＤのダミーセルＤＭＣによって生成されたリファレンスレベルとの差電圧を増幅する。一方、センスアンプ３０は、セルアレイ１０Ｄからデータを読み出す際には、セルアレイ１０Ｄから読み出された微少電荷と、セルアレイ１０ＵのダミーセルＤＭＣによって生成されたリファレンスレベルとの差電圧を増幅する。そして、センスアンプ３０は、増幅した信号ＡＸ，ＡＺを出力ラッチ４０に出力する。
【００２４】
出力ラッチ４０は、センスアンプ３０から出力される増幅信号ＡＸ，ＡＺをラッチし、そのラッチした信号を出力データＡとして外部に出力する。
コントローラ５０には、アドレス信号Ａ０〜Ａｋ、クロック信号ＣＫ及びチップイネーブル信号ＣＥが外部から入力される。このコントローラ５０は、プリデコーダ５１と、センスアンプドライバ５２と、ダミーワード線ドライバ５３とを有している。プリデコーダ５１は、アドレス信号Ａ０〜Ａｋをプリデコードし、そのプリデコード信号をロウデコーダ８０Ｕ，８０Ｄ及びカラムデコーダ７０Ｕ，７０Ｄに供給する。なお、アドレス信号Ａ０〜Ａｋは、アドレス信号Ａ０〜Ａ３がカラムスイッチの選択を行うカラムアドレス信号であり、アドレス信号Ａ４〜Ａｋ−１がワード線の選択を行うロウアドレス信号であり、アドレス信号Ａｋがセルアレイの選択を行うアドレス信号である。
【００２５】
センスアンプドライバ５２は、クロック信号ＣＫ及びチップイネーブル信号ＣＥに基づいて、センスアンプイネーブル信号ＳＡＥ及びイコライズ信号ＥＱを生成してセンスアンプ３０に出力する。
【００２６】
また、ダミーワード線ドライバ５３は、アドレス信号Ａｋ、クロック信号ＣＫ及びチップイネーブル信号ＣＥに基づいて、ダミーワード線ＤＷＬＵ，ＤＷＬＤのいずれか１本のダミーワード線を選択（活性化）する。ここでは、ダミーワード線ドライバ５３は、選択したダミーワード線の電位を低電位電源（グランド）の電圧レベル（Ｌレベル）から高電位電源ＶＤＤ（図２参照）の電圧レベル（Ｈレベル）に遷移させる。具体的には、ダミーワード線ドライバ５３は、一方のセルアレイ１０Ｕからデータが読み出される際には、他方のセルアレイ１０Ｄのダミーワード線ＤＷＬＤを活性化する。その一方で、ダミーワード線ドライバ５３は、セルアレイ１０Ｄからデータが読み出される際には、セルアレイ１０Ｕのダミーワード線ＤＷＬＵを活性化する。
【００２７】
カラムデコーダ７０Ｕは、プリデコード信号をデコードしてカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕを生成し、そのカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕをカラムスイッチ２０Ｕに供給する。カラムスイッチ２０Ｕでは、カラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕに基づいて、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕのうちの所定のビット線ＢＬＵが選択される。具体的には、セルアレイ１０Ｕのアクセス時には、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕのいずれか１本のビット線ＢＬＵが選択される。また、セルアレイ１０Ｄのアクセス時（セルアレイ１０Ｕの非アクセス時）には、全てのビット線ＢＬ０Ｕ〜ＢＬ１５Ｕが選択される。
【００２８】
カラムデコーダ７０Ｄは、プリデコード信号をデコードしてカラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄを生成し、そのカラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄをカラムスイッチ２０Ｄに供給する。カラムスイッチ２０Ｄでは、カラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄに基づいて、ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄのうちの所定のビット線ＢＬＤが選択される。具体的には、セルアレイ１０Ｄのアクセス時には、ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄのいずれか１本のビット線ＢＬＤが選択される。また、セルアレイ１０Ｕのアクセス時（セルアレイ１０Ｄの非アクセス時）には、全てのビット線ＢＬ０Ｄ〜ＢＬ１５Ｄが選択される。
【００２９】
ロウデコーダ８０Ｕは、プリデコード信号をデコードしてワード線ＷＬ０Ｕ〜ＷＬｍＵのいずれか１本のワード線ＷＬＵを選択（活性化）する、つまり所定のワード線ＷＬＵの電位をＨレベルに引き上げる。具体的には、ロウデコーダ８０Ｕは、セルアレイ１０Ｕからデータが読み出される際（セルアレイ１０Ｕのアクセス時）には、ワード線ＷＬ０Ｕ〜ＷＬｍＵのいずれか１本のワード線ＷＬＵを選択する。なお、ロウデコーダ８０Ｕは、セルアレイ１０Ｄからデータが読み出されるとき、つまりセルアレイ１０Ｕの非アクセス時には、全てのワード線ＷＬ０Ｕ〜ＷＬｍＵを選択しない。
【００３０】
ロウデコーダ８０Ｄは、プリデコード信号をデコードしてワード線ＷＬ０Ｄ〜ＷＬｍＤのいずれか１本のワード線ＷＬＤを選択する、つまり所定のワード線ＷＬＤの電位をＨレベルに引き上げる。具体的には、ロウデコーダ８０Ｄは、セルアレイ１０Ｄのアクセス時には、ワード線ＷＬ０Ｄ〜ＷＬｍＤのいずれか１本のワード線ＷＬＤを選択する。なお、ロウデコーダ８０Ｄは、セルアレイ１０Ｕからデータが読み出されるとき、つまりセルアレイ１０Ｄの非アクセス時には、全てのワード線ＷＬ０Ｄ〜ＷＬｍＤを選択しない。
【００３１】
次に、セルアレイ１０Ｕ，１０Ｄ及びカラムスイッチ２０Ｕ，２０Ｄの内部構成例を図２に従って説明する。
セルアレイ１０Ｕは、各ビット線ＢＬＵをプリチャージするプリチャージ回路１１と、ワード線ＷＬＵとビット線ＢＬＵとの交差点に設けられたメモリセルＭＣと、ダミーワード線ＤＷＬＵとビット線ＢＬＵとの交差点に設けられたダミーセルＤＭＣとを有している。
【００３２】
プリチャージ回路１１は、各ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕに対応して設けられ、各ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕを高電位電源ＶＤＤに接続する複数のスイッチ回路Ｓ１を有している。各スイッチ回路Ｓ１は、例えばＰチャネルＭＯＳトランジスタである。各スイッチ回路Ｓ１は、そのソースが高電位電源ＶＤＤに接続され、ドレインが対応するビット線ＢＬＵに接続されている。各スイッチ回路Ｓ１のゲートには、プリチャージ信号ＣＨ１が供給される。これらスイッチ回路Ｓ１は、ワード線ＷＬＵやビット線ＢＬＵの選択前に供給されるＬレベルのプリチャージ信号ＣＨ１に応答してオンする。スイッチ回路Ｓ１がオンすると、各ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕが高電位電源ＶＤＤに接続される。すなわち、プリチャージ回路１１は、プリチャージ信号ＣＨ１がＬレベルの間に、全てのビット線ＢＬ０Ｕ〜ＢＬ１５Ｕを高電位電源ＶＤＤの電圧レベル（Ｈレベル）にプリチャージする。
【００３３】
各メモリセルＭＣは、１つのセルトランジスタＴ１を有している。このセルトランジスタＴ１は、例えばＮチャネルＭＯＳトランジスタである。「０」のデータを格納したセルトランジスタＴ１は、ドレインが対応するビット線ＢＬＵに接続され、ソースが低電位電源（グランド）に接続され、ゲートが対応するワード線ＷＬＵに接続されている。このため、ワード線ＷＬＵが選択されてセルトランジスタＴ１がオンされると、ビット線ＢＬＵがグランドレベル（Ｌレベル）となり、「０」のデータが読み出される。一方、「１」のデータを格納したセルトランジスタＴ１は、ドレインが対応するビット線ＢＬＵに接続され、ソースがオープン状態とされ、ゲートが対応するワード線ＷＬＵに接続されている。このため、ワード線ＷＬＵが選択されてセルトランジスタＴ１がオンされると、ビット線ＢＬＵはプリチャージレベル（Ｈレベル）となり、「１」のデータが読み出される。
【００３４】
各ダミーセルＤＭＣは、１つのダミートランジスタＤＴを有している。ダミートランジスタＤＴは、例えばＮチャネルＭＯＳトランジスタである。ダミートランジスタＤＴは、上記セルトランジスタＴ１と同一の電気的特性を有する。すなわち、ダミートランジスタＤＴは、セルトランジスタＴ１のレプリカトランジスタである。このダミートランジスタＤＴは、そのドレインが対応するビット線ＢＬＵに接続され、ソースがグランドに接続され、ゲートがダミーワード線ＤＷＬＵに接続されている。なお、２本のビット線ＢＬＵのうち１本のビット線ＢＬＵには、ドレインが対応するビット線ＢＬＵに接続され、ソースがオープン状態とされ、ゲートが対応するダミーワード線ＤＷＬＵに接続されたトランジスタＤＴ１が設けられている。このトランジスタＤＴ１は、ダミーセルＤＭＣ（ダミートランジスタＤＴ）として機能しない。すなわち、ダミートランジスタＤＴ（ダミーセルＤＭＣ）は、ｎ本のビット線ＢＬＵのうちｎ／２本のビット線ＢＬＵに対して設けられている。換言すると、ダミーワード線ＤＷＬＵ及びｎ本のビット線ＢＬＵにそれぞれ接続されるｎ個のトランジスタのうちｎ／２個のダミートランジスタＤＴのソースがグランドに接続され、残りのｎ／２個のトランジスタＤＴ１のソースがオープン状態とされる。このため、ダミーワード線ＤＷＬＵが選択された場合に、２本のビット線ＢＬＵ（例えば、ビット線ＢＬ０Ｕ，ＢＬ１Ｕ）に対して１つのダミートランジスタＤＴが設けられることになる。これにより、１つのダミートランジスタＤＴに対するビット線ＢＬＵの負荷（寄生容量）が、１つのセルトランジスタＴ１に対するビット線ＢＬＵの負荷の約２倍になる。したがって、ダミーワード線ＤＷＬＵが選択された場合のビット線ＢＬＵの電位変化における時定数は、メモリセルＭＣからデータが読み出されるときの時定数の約２倍になる。この結果、ダミーワード線ＤＷＬＵが選択された場合の各ビット線ＢＬＵの電位が、メモリセルＭＣから「０」のデータが読み出される際の電位と「１」のデータが読み出される際の電位との中間の電位になる。そして、このようなダミートランジスタＤＴによって生成された中間電位がセンスアンプ３０におけるリファレンスレベルとして利用される。
【００３５】
カラムスイッチ２０Ｕは、各ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕに対応して設けられた複数のカラムスイッチＳＵを有している。カラムスイッチＳＵは、例えばＮチャネルＭＯＳトランジスタである。各カラムスイッチＳＵは、その第１端子（例えば、ドレイン）がビット線ＢＬＵに接続され、第２端子（例えば、ソース）がデータビット線ＤＢＵに接続されている。ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕにそれぞれ対応するカラムスイッチＳＵのゲートには、カラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕがそれぞれ供給される。これらカラムスイッチＳＵは、Ｈレベルのカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕに応答してオンする。カラムスイッチＳＵがオンすると、そのカラムスイッチＳＵに対応するビット線ＢＬＵとデータビット線ＤＢＵとが接続される。なお、セルアレイ１０Ｄのアクセス時には、全てのカラム選択信号Ｃ０Ｕ〜Ｃ１５ＵがＨレベルとなるため、全てのカラムスイッチＳＵがオンされ、全てのビット線ＢＬ０Ｕ〜ＢＬ１５Ｕがデータビット線ＤＢＵに共通に接続される。
【００３６】
データビット線ＤＢＵは、センスアンプ３０に接続されている。このデータビット線ＤＢＵには、プリチャージ用のスイッチ回路Ｓ２が接続されている。スイッチ回路Ｓ２は、例えばＰチャネルＭＯＳトランジスタである。スイッチ回路Ｓ２は、そのドレインがデータビット線ＤＢＵに接続され、ソースが高電位電源ＶＤＤに接続されている。スイッチ回路Ｓ２のゲートには、プリチャージ信号ＣＨ２が供給される。このスイッチ回路Ｓ２は、ワード線ＷＬＵやビット線ＢＬＵの選択前に供給されるＬレベルのプリチャージ信号ＣＨ２に応答してオンする。このスイッチ回路Ｓ２がオンすると、データビット線ＤＢＵに高電位電源ＶＤＤが接続されるため、データビット線ＤＢＵがＨレベルにプリチャージされる。
【００３７】
なお、セルアレイ１０Ｄ及びカラムスイッチ２０Ｄは、セルアレイ１０Ｕ及びカラムスイッチ２０Ｕとそれぞれ略同様の構成を有している。このため、同様の要素には同じ符号、もしくはセルアレイ１０Ｕ及びカラムスイッチ２０Ｕの符号末尾の「Ｕ」の代わりに「Ｄ」を付して示し、それら各要素についての詳細な説明を省略する。
【００３８】
次に、センスアンプ３０の内部構成例を図３に従って説明する。
センスアンプ３０は、データビット線ＤＢＵ，ＤＢＤと読み出しビット線ＲＤＢＵ，ＲＤＢＤとをそれぞれ接続するＰチャネルＭＯＳトランジスタＰ１，Ｐ２と、プリチャージ回路３１と、センスアンプ部３２と、読み出しビット線ＲＤＢＵ，ＲＤＢＤにそれぞれ接続されたインバータ回路３３，３４とを有している。
【００３９】
トランジスタＰ１，Ｐ２のゲートには、センスアンプイネーブル信号ＳＡＥが供給される。これらトランジスタＰ１，Ｐ２は、Ｌレベルのセンスアンプイネーブル信号ＳＡＥに応答してオンし、データビット線ＤＢＵ，ＤＢＤと読み出しビット線ＲＤＢＵ，ＲＤＢＤとをそれぞれ接続する。なお、これらトランジスタＰ１，Ｐ２は、センスアンプ部３２に接続される読み出しビット線ＲＤＢＵ，ＲＤＢＤを、メモリセルＭＣに接続されるデータビット線ＤＢＵ，ＤＢＤから切り離すことで、そのデータビット線ＤＢＵ，ＤＢＤの容量をセンスアンプ部３２から見えなくするものである。
【００４０】
プリチャージ回路３１は、読み出しビット線ＲＤＢＵと読み出しビット線ＲＤＢＤとの間に接続されたＰチャネルＭＯＳトランジスタＰ３と、読み出しビット線ＲＤＢＵと接続されたＰチャネルＭＯＳトランジスタＰ４と、読み出しビット線ＲＤＢＤと接続されたＰチャネルＭＯＳトランジスタＰ５とを有している。トランジスタＰ４は、そのソースが高電位電源ＶＤＤに接続され、ドレインが読み出しビット線ＲＤＢＵに接続されている。トランジスタＰ５は、そのソースが高電位電源ＶＤＤに接続され、ドレインが読み出しビット線ＲＤＢＤに接続されている。また、トランジスタＰ３，Ｐ４，Ｐ５のゲートには、イコライズ信号ＥＱが供給される。これらトランジスタＰ３〜Ｐ５は、ワード線ＷＬＵやビット線ＢＬＵの選択前に供給されるＬレベルのイコライズ信号ＥＱに応答してオンする。すなわち、プリチャージ回路３１は、イコライズ信号ＥＱがＬレベルの間に、読み出しビット線ＲＤＢＵ，ＲＤＢＤをＨレベルにプリチャージする。
【００４１】
センスアンプ部３２は、入力と出力が互いに接続された一対のＣＭＯＳインバータＩ１，Ｉ２と、ＣＭＯＳインバータＩ１，Ｉ２とグランドとの間に設けられたＮチャネルＭＯＳトランジスタＮ１とを有している。ＣＭＯＳインバータＩ１の出力は、ＣＭＯＳインバータＩ２の入力と読み出しビット線ＲＤＢＵに接続されている。ＣＭＯＳインバータＩ２の出力は、ＣＭＯＳインバータＩ１の入力と読み出しビット線ＲＤＢＤに接続されている。ＣＭＯＳインバータＩ１，Ｉ２は、高電位電源ＶＤＤに接続されるとともに、トランジスタＮ１を介してグランドに接続されている。トランジスタＮ１のゲートには、センスアンプイネーブル信号ＳＡＥが供給される。このトランジスタＮ１は、Ｈレベルのセンスアンプイネーブル信号ＳＡＥに応答してオンする。すなわち、センスアンプ部３２は、Ｈレベルのセンスアンプイネーブル信号ＳＡＥに応答して活性化し、読み出しビット線ＲＤＢＵ，ＲＤＢＤの電圧差を高電位電源ＶＤＤレベル（Ｈレベル）及びグランドレベル（Ｌレベル）に増幅する。
【００４２】
次に、コントローラ５０の内部構成例を図４に従って説明する。
コントローラ５０では、クロック信号ＣＫがＮＡＮＤ回路５４に入力され、チップイネーブル信号ＣＥがインバータ回路５５を介してＮＡＮＤ回路５４に入力される。ＮＡＮＤ回路５４の出力信号は、奇数段（図４では１段）のインバータ回路５６を介してクロック信号ＭＣＬＫとして出力される。このクロック信号ＭＣＬＫは、チップイネーブル信号ＣＥがＬレベルの状態でクロック信号ＣＫがＨレベルに遷移すると、その遷移からインバータ回路５６の動作遅延時間後にＨレベルとなる。そして、クロック信号ＭＣＬＫは、センスアンプドライバ５２、ダミーワード線ドライバ５３及び第１〜第３プリデコーダ５１Ａ〜５１Ｃに供給される。
【００４３】
センスアンプドライバ５２では、クロック信号ＭＣＬＫが偶数段のインバータ回路５７に入力される。インバータ回路５７の出力信号は、奇数段（図４では５段）のインバータ回路５８を介してＮＡＮＤ回路５９に供給されるとともに、ＮＡＮＤ回路５９に直接供給される。ＮＡＮＤ回路５９の出力信号は、インバータ回路を介して上記センスアンプイネーブル信号ＳＡＥとして出力される。なお、偶数段のインバータ回路５７の動作遅延時間は、上記チップイネーブル信号ＣＥがＬレベルに遷移してクロック信号ＭＣＬＫがＨレベルに立ち上がってからセンスアンプ３０が活性化するまでの待ち時間に相当する。また、奇数段のインバータ回路５８の動作遅延時間は、センスアンプイネーブル信号ＳＡＥのパルス幅に相当する。
【００４４】
また、センスアンプドライバ５２では、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号ＭＣＬＫがＮＯＲ回路６１に入力され、センスアンプイネーブル信号ＳＡＥがＮＯＲ回路６１に入力される。ＮＯＲ回路６１の出力信号は、インバータ回路を介して上記イコライズ信号ＥＱとして出力される。
【００４５】
また、コントローラ５０では、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号ＭＣＬＫがＮＯＲ回路６２に入力され、センスアンプイネーブル信号ＳＡＥがＮＯＲ回路６２に入力される。ＮＯＲ回路６２の出力信号は、インバータ回路を介して上記プリチャージ信号ＣＨ１，ＣＨ２として出力される。
【００４６】
第１プリデコーダ５１Ａには、上記クロック信号ＭＣＬＫとアドレス信号Ａ０〜Ａｋの下位４ビットのカラムアドレス信号Ａ０〜Ａ３が入力される。第１プリデコーダ５１Ａは、Ｈレベルのクロック信号ＭＣＬＫに基づいて動作し、カラムアドレス信号Ａ０〜Ａ３及びその反転信号に基づいてプリデコード信号ＰＣ０〜ＰＣ１５を生成する。具体的には、第１プリデコーダ５１Ａでは、カラムアドレス信号Ａ０〜Ａ３に基づいて、プリデコード信号ＰＣ０〜ＰＣ１５のいずれか１つの信号がＬレベルとなる。
【００４７】
第２プリデコーダ５１Ｂには、上記クロック信号ＭＣＬＫと、アドレス信号Ａ０〜Ａｋのうちのロウアドレス信号Ａ４〜Ａｋ−１が入力される。第２プリデコーダ５１Ｂは、Ｈレベルのクロック信号ＭＣＬＫに基づいて動作し、ロウアドレス信号Ａ４〜Ａｋ−１及びその反転信号に基づいてプリデコード信号ＰＷＬ０〜ＰＷＬｍを生成する。具体的には、第２プリデコーダ５１Ｂでは、ロウアドレス信号Ａ４〜Ａｋ−１に基づいて、プリデコード信号ＰＷＬ０〜ＰＷＬｍのいずれか１つの信号がＨレベルとなる。
【００４８】
第３プリデコーダ５１Ｃには、上記クロック信号ＭＣＬＫと、アドレス信号Ａ０〜Ａｋの上位１ビットのアドレス信号Ａｋと、そのアドレス信号Ａｋの反転信号ＸＡｋとが入力される。第３プリデコーダ５１Ｃでは、クロック信号ＭＣＬＫがＮＡＮＤ回路６３，６４に入力されるとともに、アドレス信号Ａｋ及び反転信号ＸＡｋがＮＡＮＤ回路６３，６４にそれぞれ入力される。ＮＡＮＤ回路６３の出力信号は、インバータ回路を介して選択信号ＢＬＫＤとして出力される。また、ＮＡＮＤ回路６３の出力信号は、インバータ回路を介して選択信号ＢＬＫＵとして出力される。第３プリデコーダ５１Ｃでは、アドレス信号Ａｋに基づいて、選択信号ＢＬＫＵ，ＢＬＫＤのいずれか一方の信号がＨレベルとなる。具体的には、セルアレイ１０Ｕからデータが読み出される際には選択信号ＢＬＫＵがＨレベルとなり、セルアレイ１０Ｄからデータが読み出される際には選択信号ＢＬＫＤがＨレベルとなる。
【００４９】
ダミーワード線ドライバ５３では、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号ＭＣＬＫがＮＡＮＤ回路６５，６６に入力される。ＮＡＮＤ回路６５には、上記選択信号ＢＬＫＤが入力される。このＮＡＮＤ回路６５の出力信号は、インバータ回路を介してダミーワード線ＤＷＬＵに出力される。すなわち、ＮＡＮＤ回路６５の出力信号の反転レベルがダミーワード線ＤＷＬＵの電位となる。例えばセルアレイ１０Ｕのアクセス時、つまり選択信号ＢＬＫＤがＬレベルである場合には、クロック信号ＭＣＬＫの信号レベルに関わらずＮＡＮＤ回路６５の出力信号がＨレベルとなるため、ダミーワード線ＤＷＬＵの電位がＬレベルになる。一方、セルアレイ１０Ｄのアクセス時、つまり選択信号ＢＬＫＤがＨレベルである場合には、クロック信号ＭＣＬＫの立ち上がりに応答してＮＡＮＤ回路６５の出力信号がＬレベルとなるため、ダミーワード線ＤＷＬＵの電位がＨレベルになる。
【００５０】
ＮＡＮＤ回路６６には、上記選択信号ＢＬＫＵが入力される。このＮＡＮＤ回路６６の出力信号は、インバータ回路を介してダミーワード線ＤＷＬＤに出力される。すなわち、ＮＡＮＤ回路６６の出力信号の反転レベルがダミーワード線ＤＷＬＤの電位となる。例えばセルアレイ１０Ｄのアクセス時、つまり選択信号ＢＬＫＵがＬレベルである場合には、クロック信号ＭＣＬＫの信号レベルに関わらずＮＡＮＤ回路６６の出力信号がＨレベルとなるため、ダミーワード線ＤＷＬＤの電位がＬレベルになる。一方、セルアレイ１０Ｕのアクセス時、つまり選択信号ＢＬＫＵがＨレベルである場合には、クロック信号ＭＣＬＫの立ち上がりに応答してＮＡＮＤ回路６６の出力信号がＬレベルとなるため、ダミーワード線ＤＷＬＤの電位がＨレベルになる。
【００５１】
次に、カラムデコーダ７０Ｕ，７０Ｄの内部構成例を説明する。
カラムデコーダ７０Ｕは、第１プリデコーダ５１Ａから出力されるプリデコード信号ＰＣ０〜ＰＣ１５がそれぞれ入力される１６個のＮＡＮＤ回路７１を有している。各ＮＡＮＤ回路７１には、選択信号ＢＬＫＵが入力される。ＮＡＮＤ回路７１の出力信号は、カラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕとして対応するカラムスイッチＳＵ（図２参照）に供給される。例えばセルアレイ１０Ｕのアクセス時、つまり選択信号ＢＬＫＵがＨレベルである場合には、プリデコード信号ＰＣ０〜ＰＣ１５に基づいて、カラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕのいずれか１つの信号がＨレベルとなる。一方、セルアレイ１０Ｄのアクセス時、つまり選択信号ＢＬＫＵがＬレベルである場合には、カラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕが全てＨレベルとなる。これにより、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕに接続されるカラムスイッチＳＵが全てオンされる。
【００５２】
カラムデコーダ７０Ｄは、第１プリデコーダ５１Ａから出力されるプリデコード信号ＰＣ０〜ＰＣ１５がそれぞれ入力される１６個のＮＡＮＤ回路７２を有している。各ＮＡＮＤ回路７２には、選択信号ＢＬＫＤが入力される。ＮＡＮＤ回路７２の出力信号は、カラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄとして対応するカラムスイッチＳＤ（図２参照）に供給される。
【００５３】
次に、ロウデコーダ８０Ｕ，８０Ｄの内部構成例を説明する。
ロウデコーダ８０Ｕは、第２プリデコーダ５１Ｂから出力されるプリデコード信号ＰＷＬ０〜ＰＷＬｍがそれぞれ入力されるｍ個のＮＡＮＤ回路８１を有している。各ＮＡＮＤ回路８１には、選択信号ＢＬＫＵが入力される。ｍ個のＮＡＮＤ回路８１の出力信号はそれぞれ、インバータ回路を介して対応するワード線ＷＬ０Ｕ〜ＷＬｍＵに出力される。すなわち、ＮＡＮＤ回路８１の出力信号の反転レベルがワード線ＷＬ０Ｕ〜ＷＬｍＵの電位となる。例えばセルアレイ１０Ｕのアクセス時、つまり選択信号ＢＬＫＵがＨレベルである場合には、プリデコード信号ＰＷＬ０〜ＰＷＬ１５に基づいて、ワード線ＷＬ０Ｕ〜ＷＬｍＵのいずれか１つのワード線ＷＬＵの電位がＨレベルになる。一方、セルアレイ１０Ｄのアクセス時、つまり選択信号ＢＬＫＵがＬレベルである場合には、全てのＮＡＮＤ回路８１の出力信号がＨレベルとなる。このため、ワード線ＷＬ０Ｕ〜ＷＬｍＵの全ての電位がＬレベルになる。
【００５４】
ロウデコーダ８０Ｄは、第２プリデコーダ５１Ｂから出力されるプリデコード信号ＰＷＬ０〜ＰＷＬｍがそれぞれ入力されるｍ個のＮＡＮＤ回路８２を有している。各ＮＡＮＤ回路８２には、選択信号ＢＬＫＤが入力される。ｍ個のＮＡＮＤ回路８２の出力信号はそれぞれ、インバータ回路を介して対応するワード線ＷＬ０Ｄ〜ＷＬｍＤに出力される。すなわち、ＮＡＮＤ回路８２の出力信号の反転レベルがワード線ＷＬ０Ｄ〜ＷＬｍＤの電位となる。
【００５５】
なお、本実施形態において、プリチャージ回路１１は第１プリチャージ回路の一例、スイッチ回路Ｓ２は第２プリチャージ回路の一例、コントローラ５０は制御回路の一例、データビット線ＤＢＵ，ＤＢＤは共通ビット線の一例である。
【００５６】
次に、図５を併せ参照して、上記半導体記憶装置１の動作を説明する。なお、図５のビット線ＢＬ＃Ｕ，ＢＬ＃Ｄにおける「＃」は、図２に示したアドレス信号Ａ０〜Ａｋ（具体的には、カラムアドレス信号Ａ０〜Ａ３）に基づいて選択されるビット線であることを示している。また、図５において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
【００５７】
まず、セルアレイ１０ＤのメモリセルＭＣから「０」データを読み出す場合の動作を説明する。具体的には、セルアレイ１０Ｄのビット線ＢＬ０Ｄ及びワード線ＷＬ０Ｄに接続されたメモリセルＭＣが選択されるアドレス信号Ａ０〜Ａｋが入力された場合の動作を説明する。
【００５８】
（プリチャージ動作）
チップイネーブル信号ＣＥがＬレベルのときに、クロック信号ＣＫがＨレベルに立ち上がると（時刻ｔ１）、その立ち上がりから所定時間経過後にクロック信号ＭＣＬＫがＨレベルに立ち上がる。このとき、セルアレイ１０Ｄからデータの読み出しを開始する前にプリチャージ動作が行われている。詳述すると、カラムデコーダ７０ＵからＨレベルのカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕが出力され、カラムデコーダ７０ＤからＨレベルのカラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄが出力される。これにより、セルアレイ１０Ｕの全てのカラムスイッチＳＵがオンされ、全てのビット線ＢＬ０Ｕ〜ＢＬ１５Ｕがデータビット線ＤＢＵに共通に接続される。また、セルアレイ１０Ｄの全てのカラムスイッチＳＤがオンされ、全てのビット線ＢＬ０Ｄ〜ＢＬ１５Ｄがデータビット線ＤＢＤに共通に接続される。さらに、コントローラ５０からＬレベルのプリチャージ信号ＣＨ１，ＣＨ２及びＬレベルのイコライズ信号ＥＱが出力され、Ｌレベルのセンスアンプイネーブル信号ＳＡＥが出力される。このＬレベルのプリチャージ信号ＣＨ１，ＣＨ２に応答してスイッチ回路Ｓ１，Ｓ２がオンされ、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕ、ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄ及びデータビット線ＤＢＵ，ＤＢＤがＨレベルにプリチャージされる。さらに、上記Ｌレベルのイコライズ信号ＥＱに応答してプリチャージ回路３１が活性化され、読み出しビット線ＲＤＢＵ，ＲＤＢＤがＨレベルにプリチャージされている。なお、Ｌレベルのセンスアンプイネーブル信号ＳＡＥに応答してトランジスタＰ１，Ｐ２がオンされるため、データビット線ＤＢＵ，ＤＢＤがセンスアンプ３０の読み出しビット線ＲＤＢＵ，ＲＤＢＤにそれぞれ接続される。このとき、センスアンプ３０は、Ｌレベルのセンスアンプイネーブル信号ＳＡＥにより非活性化状態にある。
【００５９】
（リード動作）
まず、上記Ｈレベルのクロック信号ＭＣＬＫに応答して、プリチャージ信号ＣＨ１，ＣＨ２及びイコライズ信号ＥＱがＬレベルからＨレベルに遷移されると、プリチャージ動作が終了し、リード動作に移る（時刻ｔ２）。すなわち、Ｈレベルのプリチャージ信号ＣＨ１，ＣＨ２に応答してスイッチ回路Ｓ１，Ｓ２がオフされ、高電位電源ＶＤＤからビット線ＢＬＵ，ＢＬＤ及びデータビット線ＤＢＵ，ＤＢＤへの電流の流れ込みが遮断される。また、Ｈレベルのイコライズ信号ＥＱに応答してプリチャージ回路３１が非活性化し、高電位電源ＶＤＤから読み出しビット線ＲＤＢＵ，ＲＤＢＤへの電流の流れ込みが遮断される。
【００６０】
また、上記Ｈレベルのクロック信号ＭＣＬＫに基づいて第１〜第３プリデコーダ５１Ａ〜５１Ｃが動作し、プリデコード信号ＰＣ０〜ＰＣ１５、プリデコード信号ＰＷＬ０〜ＰＷＬｍ及び選択信号ＢＬＫＵ，ＢＬＫＤが生成される。すると、ロウデコーダ８０Ｄは、プリデコード信号ＰＷＬ０〜ＰＷＬｍ及び選択信号ＢＬＫＤに基づいて、ワード線ＷＬ０ＤにＨレベルの信号を出力するとともに、ワード線ＷＬ１Ｄ〜ＷＬｍＤにＬレベルの信号を出力する。これにより、セルアレイ１０Ｄにおいて、ワード線ＷＬ０Ｄに接続されたセルトランジスタＴ１がオン状態になる。また、カラムデコーダ７０Ｄは、上記プリデコード信号ＰＣ０〜ＰＣ１５及び選択信号ＢＬＫＤに基づいて、Ｈレベルのカラム選択信号Ｃ０Ｄと、Ｌレベルのカラム選択信号Ｃ１Ｄ〜Ｃ１５ＤとをカラムスイッチＳＤに出力する。これにより、ビット線ＢＬ０Ｄに接続されたカラムスイッチＳＤのみがオンされるため、ビット線ＢＬ０Ｄのみがデータビット線ＤＢＤを介してセンスアンプ３０の読み出しビット線ＲＤＢＤに接続される。このとき、ビット線ＢＬ０Ｄが上記オンされたセルトランジスタＴ１を介してグランドに接続されるため、ビット線ＢＬ０Ｄの電荷がセルトランジスタＴ１を介してディスチャージされる。この結果、ビット線ＢＬ０Ｄの電位が徐々に低下する。さらに、このビット線ＢＬ０Ｄの電荷がデータビット線ＤＢＤ及び読み出しビット線ＲＤＢＤに転送されるため、ビット線ＢＬ０Ｄの電位と同様に、データビット線ＤＢＤ及び読み出しビット線ＲＤＢＤの電位も徐々に低下する。
【００６１】
その一方で、ロウデコーダ８０Ｕは、Ｌレベルの選択信号ＢＬＫＵに基づいて、ワード線ＷＬ０Ｕ〜ＷＬｍＵの全てにＬレベルの信号を出力する。これにより、セルアレイ１０Ｕにおいては、全てのメモリセルＭＣがオフ状態になる。このとき、コントローラ５０内のダミーワード線ドライバ５３は、上記Ｌレベルの選択信号ＢＬＫＵに基づいて、Ｈレベルの信号をダミーワード線ＤＷＬＵに出力する。これにより、セルアレイ１０Ｕにおいて、全てのダミートランジスタＤＴがオン状態になる。
【００６２】
このとき、上記カラムデコーダ７０Ｕは、Ｌレベルの選択信号ＢＬＫＵに基づいて、Ｈレベルのカラム選択信号Ｃ０Ｕ〜Ｃ１５ＵをカラムスイッチＳＵに出力する。これにより、全てのカラムスイッチＳＵがオンされるため、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの全てがデータビット線ＤＢＵを介してセンスアンプ３０の読み出しビット線ＲＤＢＵに共通に接続される。すると、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕが上記オンされたダミートランジスタＤＴを介してグランドに接続されるため、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの電荷がダミートランジスタＤＴを介してディスチャージされる。この結果、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの電位が徐々に低下する。ここで、セルアレイ１０Ｕにおいては、２本のビット線ＢＬＵ（例えば、ビット線ＢＬ０Ｕ，ＢＬ１Ｕ）に対して１つのダミートランジスタＤＴがグランドに接続されている。このため、ダミートランジスタＤＴに対するビット線ＢＬＵの負荷が、セルアレイ１０ＤのセルトランジスタＴ１に対するビット線ＢＬ０Ｄの負荷の約２倍になる。したがって、読み出しビット線ＲＤＢＵの電位は読み出しビット線ＲＤＢＤの電位よりも緩やかに低下する。具体的には、読み出しビット線ＲＤＢＵの電位は、メモリセルＭＣから「０」データが読み出される際の電位と「１」データが読み出される際の電位との中間の電位になる。この結果、セルトランジスタＴ１から読み出された電位とダミートランジスタＤＴによって生成された電位とに差が生じることになり、読み出しビット線ＲＤＢＵ，ＲＤＢＤに電位差が生じることになる。
【００６３】
やがて、センスアンプイネーブル信号ＳＡＥが立ち上がると（時刻ｔ３）、そのＨレベルのセンスアンプイネーブル信号ＳＡＥに応答してセンスアンプ３０が活性化され、読み出しビット線ＲＤＢＵ，ＲＤＢＤの微少な電位差が増幅される。これにより、読み出しビット線ＲＤＢＵ，ＲＤＢＤは、ＨレベルとＬレベルとにそれぞれ相補的に遷移する。ここでは、読み出しビット線ＲＤＢＵがＨレベルに遷移し、読み出しビット線ＲＤＢＤがＬレベルに遷移する。そして、読み出しビット線ＲＤＢＵ上の論理と同じ論理（読み出しビット線ＲＤＢＤ上のデータの論理と反対の論理）を有する出力データＡ、ここではＨレベルの出力データＡが出力ラッチ４０から出力される。このようにして、ビット線ＢＬ０Ｄ及びワード線ＷＬ０Ｄに接続されたメモリセルＭＣに書き込まれた「０」データを読み出すことができる。
【００６４】
次に、セルアレイ１０ＵのメモリセルＭＣから「０」データを読み出す場合の動作を簡単に説明する。具体的には、セルアレイ１０Ｕのビット線ＢＬ０Ｕ及びワード線ＷＬ０Ｕに接続されたメモリセルＭＣが選択されるアドレス信号Ａ０〜Ａｋが入力された場合の動作を説明する。
【００６５】
上記同様にプリチャージ動作後に、リード動作が開始される。このとき、セルアレイ１０Ｕにおいて、ワード線ＷＬ０Ｕの電位がＨレベルに立ち上がるとともに、Ｈレベルのカラム選択信号Ｃ０Ｕに応答してビット線ＢＬ０Ｕが選択される（時刻ｔ４）。すると、それらワード線ＷＬ０Ｕ及びビット線ＢＬ０Ｕに接続されたセルトランジスタＴ１を介してビット線ＢＬ０Ｕがディスチャージされ、ビット線ＢＬ０Ｕの電位が低下する。これに伴って、データビット線ＤＢＵ及び読み出しビット線ＲＤＢＵの電位も低下する。
【００６６】
一方、セルアレイ１０Ｄにおいて、ダミーワード線ＤＷＬＤの電位がＨレベルに立ち上がるとともに、Ｈレベルのカラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄに応答してビット線ＢＬ０Ｄ〜ＢＬ１５Ｄが選択される。すると、セルアレイ１０ＤのダミートランジスタＤＴが全てオン状態となり、そのダミートランジスタＤＴによって読み出しビット線ＲＤＢＤの電位が上記中間電位になる。これにより、読み出しビット線ＲＤＢＵ，ＲＤＢＤに電位差が生じる。
【００６７】
その後、Ｈレベルのセンスアンプイネーブル信号ＳＡＥに応答して活性化されたセンスアンプ３０によって、読み出しビット線ＲＤＢＵ，ＲＤＢＤの微少な電位差が増幅される。これにより、読み出しビット線ＲＤＢＵがＬレベルに遷移し、読み出しビット線ＲＤＢＤがＨレベルに遷移する。そして、読み出しビット線ＲＤＢＵ上のデータの論理と同じ論理を有するＬレベルの出力データＡが出力ラッチ４０から出力される。このようにして、ビット線ＢＬ０Ｕ及びワード線ＷＬ０Ｕに接続されたメモリセルＭＣに書き込まれた「０」データを読み出すことができる。
【００６８】
次に、セルアレイ１０ＤのメモリセルＭＣから「１」データを読み出す場合の動作を説明する。具体的には、セルアレイ１０Ｄのビット線ＢＬ１Ｄ及びワード線ＷＬ０Ｄに接続されたメモリセルＭＣが選択されるアドレス信号Ａ０〜Ａｋが入力された場合の動作を説明する。
【００６９】
上記同様にプリチャージ動作後に、リード動作が開始される。このとき、セルアレイ１０Ｄにおいて、ワード線ＷＬ０Ｄの電位がＨレベルに立ち上がるとともに、Ｈレベルのカラム選択信号Ｃ１Ｄに応答してビット線ＢＬ１Ｄが選択される。すると、それらワード線ＷＬ０Ｄ及びビット線ＢＬ１Ｄに接続されたセルトランジスタＴ１が選択されるが、そのセルトランジスタＴ１のソースがオープン状態になっているため、ビット線ＢＬ１Ｄの電位はＨレベル（プリチャージレベル）に保持される。
【００７０】
一方、セルアレイ１０Ｕにおいて、ダミーワード線ＤＷＬＵの電位がＨレベルに立ち上がり、Ｈレベルのカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕに応答してビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの全てが選択される。すると、セルアレイ１０ＵのダミートランジスタＤＴが全てオン状態となり、そのダミートランジスタＤＴによって読み出しビット線ＲＤＢＵの電位が上記中間電位になる。これにより、読み出しビット線ＲＤＢＵ，ＲＤＢＤに電位差が生じる。
【００７１】
その後、Ｈレベルのセンスアンプイネーブル信号ＳＡＥに応答して活性化されたセンスアンプ３０によって、読み出しビット線ＲＤＢＵ，ＲＤＢＤの微少な電位差が増幅される。これにより、読み出しビット線ＲＤＢＵがＬレベルに遷移し、読み出しビット線ＲＤＢＤがＨレベルに遷移する。そして、読み出しビット線ＲＤＢＵ上のデータの論理と同じ論理（読み出しビット線ＲＤＢＤ上の論理と反対の論理）を有するＬレベルの出力データＡが出力ラッチ４０から出力される。このようにして、ビット線ＢＬ１Ｄ及びワード線ＷＬ０Ｄに接続されたメモリセルＭＣに書き込まれた「１」データを読み出すことができる。
【００７２】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）一方のセルアレイ（例えばセルアレイ１０Ｕ）からデータを読み出す際に、他方のセルアレイ（例えばセルアレイ１０Ｄ）、つまり非アクセスのセルアレイに設けられたダミーセルＤＭＣでセンスアンプ３０のリファレンスレベルを生成するようにした。また、メモリセルＭＣ（リアルセル）に接続されるビット線ＢＬＵ，ＢＬＤに対してダミーセルＤＭＣを接続するようにした。すなわち、メモリセルＭＣとダミーセルＤＭＣとでビット線ＢＬＵ，ＢＬＤを共有するようにした。これにより、メモリセルＭＣとは異なるビット線をリファレンスレベル生成回路（ここでは、ダミーセルＤＭＣ）に形成する場合と比べて、レイアウト面積を縮小することができる。
【００７３】
（２）ところで、セルトランジスタＴ１とダミートランジスタＤＴは、例えば半導体集積回路の製造プロセスや製造ラインのばらつき等によりそのオン抵抗、閾値電圧やトランジスタサイズがばらつき、ビット線の経過時間に対する電圧振幅にばらつきが生じる。これに起因して、図６に示すように、アクセス対象のセルアレイ（例えばセルアレイ１０Ｕ）のデータビット線ＤＢＵの電圧降下と、非アクセスのセルアレイ（例えばセルアレイ１０Ｄ）のデータビット線ＤＢＤの電圧降下とにばらつきが生じる。このばらつきにより、データビット線ＤＢＤの電位が「０」データ読み出し時のデータビット線ＤＢＵの電位よりも低くなると、データを正常に読み出すことができないという問題が生じる。
【００７４】
これに対し、本実施形態では、センスアンプ３０のリファレンスレベルを生成する際に、複数（本例では、８つ）のダミーセルＤＭＣ（リファレンスレベル生成回路）を動作させるようにした。これにより、ダミートランジスタＤＴのばらつきが平均化されるため、図７に示すように、セルトランジスタＴ１よりもダミートランジスタＤＴ（のオン電流Ｉｏｎ）のばらつきを小さくすることができる。したがって、トランジスタの製造ばらつきによる影響を低減させることができ、センスアンプ３０のリファレンスレベルを所望のレベルに設定することができる。このため、上述したようなダミーセルＤＭＣによって生成されるデータビット線ＤＢＤの電位が「０」データ読み出し時のデータビット線ＤＢＵの電位よりも低くなるといった問題の発生を好適に抑制することができる。
【００７５】
さらに、このとき、複数のダミーセルＤＭＣの全てでメモリセルＭＣに接続されたビット線ＢＬＵ，ＢＬＤが共有されるため、レイアウト面積の増大を効果的に抑制することができる。
【００７６】
（第１実施形態の変形例）
なお、上記第１実施形態は、これを適宜変更した以下の態様にて実施することもできる。
【００７７】
・上記第１実施形態におけるセルアレイ１０Ｕ，１０Ｄを図８及び図９に示されるようにレイアウトしてもよい。以下に、セルアレイ１０Ｕ，１０Ｄのうちｍ行×１６列のメモリセルＭＣの一部とダミーセルＤＭＣとの配置例について説明する。
【００７８】
まず、セルアレイ１０Ｕのレイアウトについて図８に従って説明する。
メモリセルＭＣ（セルトランジスタＴ１）が形成される領域には、ｍ／２行×１６列に配置された拡散領域ＡＲが形成されている。また、ダミーセルＤＭＣ（ダミートランジスタＤＴ）が形成される領域には、１行×１６列に配置された拡散領域ＤＡＲが形成されている。各拡散領域ＡＲ，ＤＡＲは、列方向（図中の縦方向）に細長く延びるように形成されている。なお、これら拡散領域ＡＲ，ＤＡＲは、例えばシャロートレンチアイソレーション（ＳＴＩ）の素子分離絶縁膜（図示略）によって画定されている。
【００７９】
各拡散領域ＡＲには、その略中央部にビット線コンタクトＢＣＴ１が配置されている。１つの拡散領域ＡＲには、ビット線コンタクトＢＣＴ１を挟んで上下に２つのセルトランジスタＴ１が形成され、そのビット線コンタクトＢＣＴ１が２つのセルトランジスタＴ１で共有される。また、各拡散領域ＤＡＲには、その略中央部にビット線コンタクトＢＣＴ２が配置されている。１つの拡散領域ＤＡＲには、ビット線コンタクトＢＣＴ２を挟んで上下に２つのダミートランジスタＤＴが配置され、そのビット線コンタクトＢＣＴ２が２つのダミートランジスタＤＴで共有される。
【００８０】
列方向に並んで配置された複数の拡散領域ＡＲ及び拡散領域ＤＡＲ上には、列方向に延在される共通のビット線ＢＬＵ（ＢＬ０Ｕ〜ＢＬ１５Ｕ）が配置されている。そして、そのビット線ＢＬ０Ｕ〜ＢＬ１５Ｕが各拡散領域ＡＲ，ＤＡＲのビット線コンタクトＢＣＴ１，ＢＣＴ２に接続されている。
【００８１】
行方向（図中の横方向）に並んで配置された複数の拡散領域ＡＲ上には、各拡散領域ＡＲを横切って行方向に延在される２つのワード線ＷＬＵ（例えば、ワード線ＷＬ０Ｕ，ＷＬ１Ｕ）がビット線コンタクトＢＣＴ１を挟んで上下に配置されている。具体的には、上記２つのワード線ＷＬＵのうち、偶数番目のワード線ＷＬＵ（例えば、ワード線ＷＬ０Ｕ）がビット線コンタクトＢＣＴ１の下側に配置され、奇数番目のワード線ＷＬＵ（例えば、ワード線ＷＬ１Ｕ）がビット線コンタクトＢＣＴ１の上側に配置されている。
【００８２】
また、行方向に並んで配置された複数の拡散領域ＡＲ上には、ビット線コンタクトＢＣＴ１に対しワード線ＷＬＵの上下外側に、各拡散領域ＡＲを横切って行方向に延在されるプレート電極ＣＰがそれぞれ配置されている。このプレート電極ＣＰには、低電位側電源電圧が印加される。ここで、「０」データが書き込まれたセルトランジスタＴ１の場合には、プレート電極ＣＰと拡散領域ＡＲが重なっている領域Ａ１に、プレート電極ＣＰと拡散領域ＡＲとを接続するコンタクトが形成される。また、「１」データが書き込まれたセルトランジスタＴ１の場合には、上記領域Ａ１にコンタクトが形成されない。
【００８３】
一方、行方向に並んで配置された複数の拡散領域ＤＡＲ上には、各拡散領域ＤＡＲを横切って行方向に延在される一対のダミーワード線ＤＷＬＵ０，ＤＷＬＵ１がビット線コンタクトＢＣＴ２を挟んで上下に配置されている。具体的には、ダミーワード線ＤＷＬＵ０がビット線コンタクトＢＣＴ２の下側に配置され、ダミーワード線ＤＷＬＵ１がビット線コンタクトＢＣＴ２の上側に配置されている。なお、これら一対のダミーワード線ＤＷＬＵ０，ＤＷＬＵ１が図１のダミーワード線ＤＷＬＵに相当する。
【００８４】
また、行方向に並んで配置された複数の拡散領域ＤＡＲ上には、ビット線コンタクトＢＣＴ２に対しダミーワード線ＤＷＬＵ０，ＤＷＬＵ１の上下外側に、各拡散領域ＤＡＲを横切って行方向に延在されるプレート電極ＣＰがそれぞれ配置されている。このプレート電極ＣＰには、低電位側電源電圧が印加される。
【００８５】
ここで、偶数番目のビット線ＢＬＵ（例えば、ビット線ＢＬ０Ｕ）とビット線コンタクトＢＣＴ２を介して接続された拡散領域ＤＡＲでは、ビット線コンタクトＢＣＴ２よりも上側にコンタクトＣＴが形成されるとともに、ビット線コンタクトＢＣＴ２よりも下側にコンタクトＣＴが形成されている。これらコンタクトＣＴは、拡散領域ＤＡＲとプレート電極ＣＰを接続する。すなわち、上記拡散領域ＤＡＲには、ビット線コンタクトＢＣＴ２を挟んで上下にダミートランジスタＤＴが２つ形成されている。
【００８６】
このように、本例のダミートランジスタＤＴのレイアウトでは、セルトランジスタＴ１の形状に合わせて、ビット線コンタクトＢＣＴ２を挟んで上下に２つのダミートランジスタＤＴを形成するようにした。
【００８７】
一方、奇数番目のビット線ＢＬＵ（例えば、ビット線ＢＬ１Ｕ）とビット線コンタクトＢＣＴ２を介して接続された拡散領域ＤＡＲでは、ビット線コンタクトＢＣＴ２よりも上側及び下側に上記コンタクトＣＴが形成されていない。すなわち、この拡散領域ＤＡＲには、ダミートランジスタＤＴが形成されておらず、ソースがオープン状態になるトランジスタＤＴ１（図２参照）が形成されている。
【００８８】
これら１つの偶数番目のビット線ＢＬＵと１つの奇数番目のビット線ＢＬＵとに対応するダミートランジスタＤＴが形成された領域が配置の繰り返し単位となる。すなわち、例えばビット線ＢＬ０Ｕ，ＢＬ１Ｕに対応するダミートランジスタＤＴが形成された領域と、ビット線ＢＬ２Ｕ，ＢＬ３Ｕに対応するダミートランジスタＤＴが形成された領域とでは、拡散領域ＤＡＲ、ビット線コンタクトＢＣＴ２やコンタクトＣＴの配置が同じになる。
【００８９】
次に、セルアレイ１０Ｄのレイアウトについて図９に従って説明する。なお、セルアレイ１０Ｄのレイアウトは、セルトランジスタＴ１とダミートランジスタＤＴとが形成される上下関係が異なるが、基本的にはセルアレイ１０Ｕのレイアウトと同様であるため、ここでは詳細な説明を省略する。
【００９０】
メモリセルＭＣ（セルトランジスタＴ１）が形成される領域では、偶数番目のワード線ＷＬＤ（例えば、ワード線ＷＬ０Ｄ）はビット線コンタクトＢＣＴ１の下側に配置され、奇数番目のワード線ＷＬＤ（例えば、ワード線ＷＬ１Ｄ）はビット線コンタクトＢＣＴ１の上側に配置されている。そして、拡散領域ＡＲには、ビット線コンタクトＢＣＴ１を中心にして２つのセルトランジスタＴ１が形成されている。
【００９１】
ダミーセルＤＭＣ（ダミートランジスタＤＴ）が形成される領域では、ダミーワード線ＤＷＬＤ０がビット線コンタクトＢＣＴ２の下側に配置され、ダミーワード線ＤＷＬＤ１がビット線コンタクトＢＣＴ２の上側に配置されている。そして、拡散領域ＤＡＲには、ビット線コンタクトＢＣＴ２を中心にして２つのダミートランジスタＤＴが形成されている。
【００９２】
このようにセルアレイ１０Ｕ，１０Ｄをレイアウトした場合のコントローラ５０（図１参照）は、図１０に示すように、例えばセルアレイ１０Ｄの偶数番目のワード線ＷＬ０Ｄが選択されたときに、セルアレイ１０Ｕのダミーワード線ＤＷＬＵ０を選択するように制御する。このとき、偶数番目のワード線ＷＬ０Ｄはビット線コンタクトＢＣＴ１の下側に配置され、そのワード線ＷＬ０Ｄの外側（下側）にプレート電極ＣＰが配置されている。このため、選択されたメモリセルＭＣ（セルトランジスタＴ１）に「０」データが書き込まれている場合には、対応するビット線ＢＬＤからプレート電極ＣＰに向かって電流が流れる。したがって、セルトランジスタＴ１に流れる電流の向きが下向きになる。一方、ダミーワード線ＤＷＬＵ０もビット線コンタクトＢＣＴ２の下側に配置され、そのダミーワード線ＤＷＬＵ０の下側にプレート電極ＣＰが配置されている。このため、ダミートランジスタＤＴでは、ビット線ＢＬＵからプレート電極ＣＰに向かって電流が流れる。したがって、ダミートランジスタＤＴに流れる電流の向きも下向きになる。これにより、選択されるセルトランジスタＴ１に流れる電流の方向と、ダミートランジスタＤＴに流れる電流の方向とを同一方向にすることができる。したがって、セルトランジスタＴ１とダミートランジスタＤＴとの形状差に起因して各トランジスタＴ１，ＤＴに流れる電流に差が生じることを好適に抑制することができる。
【００９３】
また、上記選択方法では、ダミーワード線ＤＷＬＵ０のみが選択されるため、拡散領域ＤＡＲに形成された２つのダミートランジスタＤＴのうち１つのダミートランジスタＤＴがオンされる。これにより、２本のビット線ＢＬＵに対して１つのダミートランジスタＤＴが動作されるため、ダミートランジスタＤＴに対するビット線ＢＬＵの負荷がセルトランジスタＴ１に対するそれの２倍になる。
【００９４】
同様に、例えばセルアレイ１０Ｄの奇数番目のワード線ＷＬ１Ｄが選択されたときには、コントローラ５０は、セルアレイ１０Ｕのダミーワード線ＤＷＬＵ１を選択する。このように、一方のセルアレイにおいてビット線コンタクトＢＣＴ１よりも下側に形成されたワード線が選択されるときには、他方のセルアレイにおいてビット線コンタクトＢＣＴ２よりも下側に形成されたダミーワード線を選択する。また、一方のセルアレイにおいてビット線コンタクトＢＣＴ１よりも上側に形成されたワード線が選択されるときには、他方のセルアレイにおいてビット線コンタクトＢＣＴ２よりも上側に形成されたダミーワード線を選択する。
【００９５】
なお、ビット線コンタクトＢＣＴ１は第１コンタクトの一例、ビット線コンタクトＢＣＴ２は第２コンタクトの一例、拡散領域ＡＲは第１拡散領域の一例、拡散領域ＤＡＲは第２拡散領域の一例、プレート電極ＣＰは第１〜第４の電源配線の一例である。また、偶数番目のワード線ＷＬ０Ｕ，ＷＬ０Ｄは第１のワード線の一例、奇数番目のワード線ＷＬ１Ｕ，ＷＬ１Ｄは第２のワード線の一例、ダミーワード線ＤＷＬＵ０，ＤＷＬＤ０は第１のダミーワード線の一例、ダミーワード線ＤＷＬＵ１，ＤＷＬＤ１は第２のダミーワード線の一例である。
【００９６】
・図１１（ｂ）に示されるように、例えば一方のセルアレイ１０Ｄにおいて任意のワード線ＷＬＤ（例えば、ワード線ＷＬ０Ｄやワード線ＷＬ１Ｄ）が選択されたときに、他方のセルアレイ１０Ｕにおいてダミーワード線ＤＷＬＵ０，ＤＷＬＵ１の両方を選択するようにしてもよい。すなわち、センスアンプ３０のリファレンスレベルを生成するセルアレイにおいて、ビット線コンタクトＢＣＴ２を挟んで上下に形成された２つのダミートランジスタＤＴを両方オンさせるようにしてもよい。これにより、電流の向きが上向きになるダミートランジスタＤＴと、電流の向きが下向きになるダミートランジスタＤＴとの双方が動作する。このため、セルトランジスタＴ１に流れる電流の向きが下向き及び上向きのいずれであっても、セルトランジスタＴ１とダミートランジスタＤＴとの形状差を平均化することができる。したがって、これらの形状差に起因して各トランジスタＴ１，ＤＴに流れる電流に差が生じることを好適に抑制することができる。
【００９７】
この場合には、２本のビット線ＢＬＵ，ＢＬＤに対して１つのダミートランジスタＤＴを動作させるために、図１１（ａ）に示すように、例えばビット線ＢＬ０Ｕに対して２つのダミートランジスタＤＴを形成し、ビット線ＢＬ１Ｕ〜ＢＬ３Ｕに対してダミートランジスタＤＴを形成しないようにする。なお、このような４本のビット線ＢＬ０Ｕ〜ＢＬ３Ｕに対応するダミートランジスタＤＴの形成領域が配置の繰り返し単位となる。また、図示は省略したが、セルアレイ１０Ｄについても、例えばビット線ＢＬ０Ｄに対して２つのダミートランジスタＤＴを形成し、ビット線ＢＬ１Ｄ〜ＢＬ３Ｄに対してダミートランジスタＤＴを形成しないようにする。
【００９８】
・また、図１２（ａ）に示すように、隣接するビット線間の距離が異なる場合がある。具体的には、ビット線ＢＬ０Ｕとビット線ＢＬ１Ｕとの間の距離と、ビット線ＢＬ１Ｕとビット線ＢＬ２Ｕとの間の距離と、ビット線ＢＬ２Ｕとビット線ＢＬ３Ｕとの間の距離とは等しいが、これらの距離は、ビット線ＢＬ３Ｕとビット線ＢＬ４Ｕとの間の距離よりも短い。このようなビット線間の距離（ピッチ）が異なると、ビット線の負荷（容量）が変わるため、セルトランジスタＴ１及びダミートランジスタＤＴに流れる電流も変わる。
【００９９】
そこで、図１２（ａ）に示すように、例えば図中の左側のビット線とのピッチが広いダミートランジスタＤＴと、図中の左側のビット線とのピッチが狭いダミートランジスタＤＴとを動作させることができるようにコンタクトＣＴを配置するようにしてもよい。具体的には、図１２（ａ）の例では、図中の左側に配置されたビット線ＢＬ３Ｕとのピッチが広いビット線ＢＬ４Ｕに対して、そのビット線ＢＬ４Ｕと接続されるビット線コンタクトＢＣＴ２を挟んで上下にコンタクトＣＴを形成する。また、図中の左側に配置されたビット線ＢＬ４Ｕとのピッチが狭いビット線ＢＬ５Ｕに対して、そのビット線ＢＬ５Ｕと接続されるビット線コンタクトＢＣＴ２を挟んで上下にコンタクトＣＴを形成する。同様に、ビット線ＢＬ０Ｕ，ＢＬ１Ｕに対して、それらビット線ＢＬ０Ｕ，ＢＬ１Ｕと接続されるビット線コンタクトＢＣＴ２を挟んで上下にコンタクトＣＴを形成する。
【０１００】
なお、図示は省略するが、セルアレイ１０Ｄについても同様にレイアウトされる。
このようにセルアレイ１０Ｕ，１０Ｄをレイアウトした場合のコントローラ５０（図１参照）は、図１２（ｂ）に示すように、例えばセルアレイ１０Ｄの偶数番目のワード線ＷＬ０Ｄが選択されたときに、セルアレイ１０Ｕのダミーワード線ＤＷＬＵ０を選択するように制御する。これにより、図中の左側のビット線とのピッチが広いダミートランジスタＤＴと、図中の左側のビット線とのピッチが狭いダミートランジスタＤＴとの双方が動作する。したがって、セルアレイ１０Ｄで選択されるビット線ＢＬＤが左側のビット線とのピッチが広いビット線であっても、左側のビット線とのピッチが狭いビット線であっても、そのピッチ（形状）の違いによるセルトランジスタＴ１とダミートランジスタＤＴとの形状差を平均化することができる。このため、これらの形状差に起因して各トランジスタＴ１，ＤＴに流れる電流に差が生じることを好適に抑制することができる。さらに、選択されるセルトランジスタＴ１に流れる電流の方向と、ダミートランジスタＤＴに流れる電流の方向とを同一方向にすることができるため、各トランジスタＴ１，ＤＴに流れる電流に差が生じることをより好適に抑制することができる。
【０１０１】
また、この場合であっても、２本のビット線ＢＬＵ，ＢＬＤに対して１つのダミートランジスタＤＴを動作させるために、図１２（ａ）に示すように、例えばビット線ＢＬ０Ｕ，ＢＬ１Ｕに対して２つのダミートランジスタＤＴを形成し、ビット線ＢＬ２Ｕ，ＢＬ３Ｕに対してダミートランジスタＤＴを形成しないようにする。なお、このような４本のビット線ＢＬ０Ｕ〜ＢＬ３Ｕに対応するダミートランジスタＤＴの形成領域が配置の繰り返し単位となる。
【０１０２】
・図１３に示されるように、セルアレイ１０Ｕに対して、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕ間を短絡するスイッチ回路Ｓ３を設けるようにしてもよい。また、セルアレイ１０Ｄに対して、ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄ間を短絡するスイッチ回路Ｓ４を設けるようにしてもよい。
【０１０３】
スイッチ回路Ｓ３は、ダミーセルＤＭＣの近傍（直上又は直下）に設けられている。このスイッチ回路Ｓ３は、例えばＰチャネルＭＯＳトランジスタである。スイッチ回路Ｓ３は、第１端子及び第２端子がそれぞれ隣接するビット線ＢＬＵに接続され、制御端子に制御信号ＸＤＷＬＵが供給される。各スイッチ回路Ｓ３は、Ｌレベルの制御信号ＸＤＷＬＵに応答してオンする。スイッチ回路Ｓ３がオンすると、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕが全て短絡される。ここで、制御信号ＸＤＷＬＵは、ダミーワード線ＤＷＬＵに出力される信号を論理反転させた信号である。このため、ダミーワード線ＤＷＬＵが活性化され、ダミーセルＤＭＣによってセンスアンプ３０のリファレンスレベルが生成されるときに、Ｌレベルの制御信号ＸＤＷＬＵに応答してスイッチ回路Ｓ３がオンされビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの全てが短絡される。
【０１０４】
ところで、例えばカラムスイッチＳＵのみでビット線ＢＬ０Ｕ〜ＢＬ１５Ｕを全選択した場合には、カラムスイッチＳＵの抵抗によってダミーセルＤＭＣからビット線ＢＬＵの負荷（寄生容量）が見えにくくなる。例えばビット線ＢＬ０Ｕに接続されたダミーセルＤＭＣは、２つのカラムスイッチＳＵを介してビット線ＢＬ１Ｕに接続されており、そのビット線ＢＬ１Ｕの負荷が見えにくくなる。すると、ダミーセルＤＭＣから見えるビット線負荷が実際のビット線負荷（メモリセルＭＣの２倍のビット線負荷）よりも小さくなるため、ダミーセルＤＭＣによって生成されるセンスアンプ３０のリファレンスレベルが「０」データの読み出し時の電位に近づいてしまう。これに対し、上記構成では、ダミーワード線ＤＷＬＵが活性化されるときに、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの全てを短絡するスイッチ回路Ｓ３を設けるようにした。これにより、ダミーセルＤＭＣからビット線ＢＬＵの寄生容量が確実に見えるようになるため、ダミーセルＤＭＣによって所望のリファレンスレベルを好適に生成することができる。
【０１０５】
また、スイッチ回路Ｓ４は、ダミーセルＤＭＣの近傍（直上又は直下）に設けられている。このスイッチ回路Ｓ４は、例えばＰチャネルＭＯＳトランジスタである。スイッチ回路Ｓ４は、第１端子及び第２端子がそれぞれ隣接するビット線ＢＬＤに接続され、制御端子に制御信号ＸＤＷＬＤが供給される。ここで、制御信号ＸＤＷＬＤは、ダミーワード線ＤＷＬＤに出力される信号を論理反転させた信号である。このため、ダミーワード線ＤＷＬＤが活性化され、ダミーセルＤＭＣによってセンスアンプ３０のリファレンスレベルが生成されるときに、Ｌレベルの制御信号ＸＤＷＬＤに応答してスイッチ回路Ｓ４がオンされビット線ＢＬ０Ｄ〜ＢＬ１５Ｄの全てが短絡される。
【０１０６】
なお、スイッチ回路Ｓ３，Ｓ４は第３スイッチ回路の一例である。
・上記第１実施形態のセルアレイ１０Ｕ，１０Ｄにおけるプリチャージ回路１１を省略するようにしてもよい。この場合には、例えばセルアレイ１０Ｕ，１０Ｄからデータを読み出す前に、スイッチ回路Ｓ２を利用してビット線ＢＬＵ，ＢＬＤ及びデータビット線ＤＢＵ，ＤＢＤをＨレベルにプリチャージするようにしてもよい。
【０１０７】
（第２実施形態）
以下、第２実施形態を図１４〜図１６に従って説明する。先の図１〜図１３に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第１実施形態との相違点を中心に説明する。
【０１０８】
上記第１実施形態では、列方向に並設された２つのセルアレイ１０Ｕ，１０Ｄが１つのセンスアンプ３０を共有し、一方のセルアレイからデータを読み出す際に、他方のセルアレイに設けられたダミーセルＤＭＣでセンスアンプ３０のリファレンスレベルを生成するようにした。これに対し、本実施形態の半導体記憶装置２では、図１４に示すように、行方向に並設された２つのセルアレイ１２Ｕ，１２Ｄが１つのセンスアンプ３０を共有し、一方のセルアレイからデータを読み出す際に、他方のセルアレイに設けられたダミーセルでセンスアンプ３０のリファレンスレベルを生成する。このような２つのセルアレイ１２Ｕ，１２Ｄでは、ワード線ＷＬ０〜ＷＬｍが共有されるとともに、ダミーワード線ＤＷＬが共有される。
【０１０９】
次に、セルアレイ１２Ｕ，１２Ｄの内部構成例を図１５に従って説明する。ここでは、図面の簡略化のために、ワード線ＷＬ（ワード線ＷＬ０〜ＷＬｍを一般的に示す）として１つのワード線ＷＬのみを図示している。
【０１１０】
セルアレイ１２Ｕには、各ワード線ＷＬ毎にＡＮＤ回路１３Ｕが設けられている。ＡＮＤ回路１３Ｕには、対応するワード線ＷＬが接続されるとともに、選択信号ＢＳＵが入力される。このＡＮＤ回路１３Ｕの出力端子には、セルアレイ１２Ｕ内部に形成された内部ワード線ＳＷＬＵが接続されている。ここで、選択信号ＢＳＵは、図１６に示すコントローラ５０Ａにおいて、選択信号ＢＬＫＵが偶数段のインバータ回路６６Ｕの動作遅延時間だけ遅延される信号である。このため、選択信号ＢＳＵは、セルアレイ１２Ｕのアクセス時にＨレベルになり、セルアレイ１２Ｕの非アクセス時にＬレベルになる信号である。また、ロウデコーダ８０では、アドレス信号Ａ４〜Ａｋ−１がデコードされ、ワード線ＷＬ０〜ＷＬｍのいずれか１つのワード線ＷＬが活性化される。このため、図１５において、セルアレイ１２Ｕのアクセス時にワード線ＷＬが活性化されると、ＡＮＤ回路１３Ｕの出力信号がＨレベルになり、内部ワード線ＳＷＬＵの電位がＨレベルになる。換言すると、ＡＮＤ回路１３Ｕは、図４に示したロウデコーダ８０ＵのＮＡＮＤ回路８１と同様の機能を果たす。
【０１１１】
また、セルアレイ１２Ｕには、ダミーワード線ＤＷＬに接続されるＡＮＤ回路１４Ｕが設けられている。ＡＮＤ回路１４Ｕには、上記選択信号ＢＳＵがインバータ回路を介して入力される。このＡＮＤ回路１４Ｕの出力端子には、セルアレイ１２Ｕ内部に形成されたダミーワード線ＤＷＬＵが接続されている。ここで、図１６に示すダミーワード線ドライバ５３Ａでは、クロック信号ＭＣＬＫを偶数段のインバータ回路６７によって所定時間だけ遅延させた信号がダミーワード線ＤＷＬに出力される。このため、図１５において、セルアレイ１２Ｕの非アクセス時に、クロック信号ＭＣＬＫの立ち上がりから所定時間経過すると、ＡＮＤ回路１４Ｕの出力信号がＨレベルになり、ダミーワード線ＤＷＬＵの電位がＨレベルになる。換言すると、ＡＮＤ回路１４Ｕは、図４に示したダミーワード線ドライバ５３のＮＡＮＤ回路６５と同様の機能を果たす。
【０１１２】
そして、セルアレイ１２Ｕは、内部ワード線ＳＷＬＵとビット線ＢＬＵとの交差点に設けられたメモリセルＭＣ（セルトランジスタＴ１）と、ダミーワード線ＤＷＬＵとビット線ＢＬＵとの交差点に設けられたダミーセルＤＭＣ（ダミートランジスタＤＴ）とを有している。ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕは各々、カラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕがそれぞれ入力されるカラムスイッチＳＵを介して共通のデータビット線ＤＢＵに接続され、さらにデータビット線ＤＢＵを介してセンスアンプ３０に接続されている。
【０１１３】
セルアレイ１２Ｄは、セルアレイ１２Ｕと略同様の構成を有しているため、同様の要素には同じ符号、もしくはセルアレイ１２Ｕの符号末尾の「Ｕ」の代わりに「Ｄ」を付して示し、それら各要素についての詳細な説明を省略する。なお、セルアレイ１２Ｄに供給される選択信号ＢＳＤは、図１６に示すように選択信号ＢＬＫＤが偶数段のインバータ回路６６Ｄの動作遅延時間だけ遅延されて生成される。このため、選択信号ＢＳＤは、セルアレイ１２Ｄのアクセス時にＨレベルになり、セルアレイ１２Ｄの非アクセス時にＬレベルになる信号である。
【０１１４】
このような半導体記憶装置２においても、上記第１実施形態と同様に、例えば一方のセルアレイ１２Ｕからデータを読み出す際には、他方のセルアレイ１２Ｄのダミーワード線ＤＷＬＤが活性化され、カラム選択信号Ｃ０Ｄ〜Ｃ１５Ｄの全てがＨレベルとなってビット線ＢＬ０Ｄ〜ＢＬ１５Ｄの全てが選択される。これにより、導通状態となったダミーセルＤＭＣ（ダミートランジスタＤＴ）によってセンスアンプ３０のリファレンスレベルが生成される。
【０１１５】
以上説明した本実施形態によれば、上記第１実施形態と同様の効果を奏する。
（第３実施形態）
以下、第３実施形態を図１７及び図１８に従って説明する。先の図１〜図１６に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第２実施形態との相違点を中心に説明する。
【０１１６】
図１７に示すように、半導体記憶装置３は、複数（図１７では３つ）のメモリブロックＭＢ０〜ＭＢ２を有している。１つのメモリブロックは、１つのデータ（Ｉ／Ｏ）端子（図示略）に対応している。すなわち、各メモリブロックＭＢ０〜ＭＢ２から読み出されるデータは、対応する１つのＩ／Ｏ端子から出力される。
【０１１７】
各メモリブロックＭＢ０〜ＭＢ２は、セルアレイ１２Ｕ，１２Ｄ及びカラムスイッチ２０Ｕ，２０Ｄと、それら２つのセルアレイ１２Ｕ，１２Ｄで共有されるセンスアンプ３０とを有している。メモリブロックＭＢ０では、カラムスイッチ２０Ｕ，２０Ｄがデータビット線ＤＢＵ０，ＤＢＤ０をそれぞれ介してセンスアンプ３０に接続されている。メモリブロックＭＢ１では、カラムスイッチ２０Ｕ，２０Ｄがデータビット線ＤＢＵ１，ＤＢＤ１をそれぞれ介してセンスアンプ３０に接続されている。メモリブロックＭＢ２では、カラムスイッチ２０Ｕ，２０Ｄがデータビット線ＤＢＵ２，ＤＢＤ２をそれぞれ介してセンスアンプ３０に接続されている。
【０１１８】
データビット線ＤＢＤ０〜ＤＢＤ２は、転送ゲートＧ０を介して相互に接続されている。これら転送ゲートＧ０は、Ｈレベルの制御信号φ０に応答してオンし、Ｌレベルの制御信号φ０に応答してオフする。また、データビット線ＤＢＵ０〜ＤＢＵ２は、転送ゲートＧ１を介して相互に接続されている。この転送ゲートＧ１は、Ｈレベルの制御信号φ１に応答してオンし、Ｌレベルの制御信号φ０に応答してオフする。
【０１１９】
ここで、制御信号φ０，φ１は相補的な信号であり、例えばセルアレイ１２Ｕのアクセス時には制御信号φ０，φ１がそれぞれＨレベル、Ｌレベルになる。このため、セルアレイ１２Ｕのアクセス時には、Ｈレベルの制御信号φ０に応答して転送ゲートＧ０がオンされ、Ｌレベルの制御信号φ１に応答して転送ゲートＧ１がオフされる。これにより、データビット線ＤＢ０Ｕ〜ＤＢ２Ｕが他のデータビット線から切り離され、複数のデータビット線ＤＢＤ０〜ＤＢＤ２が相互に接続される。このようにして、複数のデータビット線ＤＢＤ０〜ＤＢＤ２に接続される複数のセルアレイ１２Ｄに設けられたダミーセルＤＭＣ（図１５参照）によってセンスアンプ３０のリファレンスレベルが生成される。
【０１２０】
次に、制御信号φ０，φ１について更に詳述する。
図１８に示すように、コントローラ５０Ｂでは、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号ＭＣＬＫがＮＡＮＤ回路６８に入力され、選択信号ＢＬＫＵがＮＡＮＤ回路６８に入力される。また、ＮＡＮＤ回路６８には、センスアンプドライバ５２のＮＡＮＤ回路５９の出力信号ＳＡＥ１が入力される。ＮＡＮＤ回路６８の出力信号は、インバータ回路を介して上記制御信号φ０として出力される。この制御信号φ０は、セルアレイ１２Ｕのアクセス時、つまり選択信号ＢＬＫＵがＨレベルのときには、クロック信号ＭＣＬＫがＨレベル、且つＮＡＮＤ回路５９の出力信号ＳＡＥ１がＨレベルの間だけＨレベルとなる。このＨレベルの制御信号φ０に応答して転送ゲートＧ０がオンされ、データビット線ＤＢＤ０〜ＤＢＤ２が相互に接続される。また、制御信号φ０は、セルアレイ１２Ｕのアクセス時には、ＮＡＮＤ回路５９の出力信号ＳＡＥ１の立ち下がりに応答してＬレベルに立ち下がる。このため、Ｈレベルのセンスアンプイネーブル信号ＳＡＥに応答してセンスアンプ３０が活性化する前に、制御信号φ０がＬレベルに立ち下がる。これにより、センスアンプ３０の活性化前に、データビット線ＤＢＤ０〜ＤＢＤ２が他のデータビット線から切り離される。
【０１２１】
一方、制御信号φ０は、セルアレイ１２Ｄのアクセス時、つまり選択信号ＢＬＫＵがＬレベルのときには、そのＬレベルの選択信号ＢＬＫＵに応答してＬレベルになる。このＬレベルの制御信号φ０に応答して転送ゲートＧ０がオフされ、データビット線ＤＢＤ０〜ＤＢＤ２が他のデータビット線と切り離される。
【０１２２】
同様に、コントローラ５０Ｂでは、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号ＭＣＬＫがＮＡＮＤ回路６９に入力され、選択信号ＢＬＫＤ及びＮＡＮＤ回路５９の出力信号ＳＡＥ１がＮＡＮＤ回路６９に入力される。ＮＡＮＤ回路６９の出力信号は、インバータ回路を介して上記制御信号φ１として出力される。
【０１２３】
なお、セルアレイ１２Ｄは第１のメモリセルアレイの一例、セルアレイ１２Ｕは第２のメモリセルアレイの一例、転送ゲートＧ０は第１スイッチ回路の一例、転送ゲートＧ１は第２スイッチ回路の一例、データビット線ＤＢＵ０〜ＤＢＵ２は共通ビット線の一例、データビット線ＤＢＤ０〜ＤＢＤ２は共通ビット線の一例である。
【０１２４】
以上説明した実施形態によれば、第１実施形態の（１）及び（２）の効果に加えて以下の効果を奏する。
（３）センスアンプ３０のリファレンスレベルを生成する際に、複数のセルアレイ１２Ｕ，１２Ｄに設けられたダミーセルＤＭＣを動作させるようにした。これにより、リファレンスレベルを生成する際に使用するダミーセルＤＭＣを増加させることができるため、製造ばらつき等に起因したダミーセルＤＭＣ（ダミートランジスタＴ１）の特性のばらつきによる影響を低減することができる。
【０１２５】
（第４実施形態）
以下、第４実施形態を図１９〜図２２に従って説明する。先の図１〜図１８に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第１実施形態との相違点を中心に説明する。
【０１２６】
上記第１実施形態では、２つのセルアレイ１０Ｕ，１０Ｄが１つのセンスアンプ３０を共有し、一方のセルアレイからデータを読み出す際に、他方のセルアレイに設けられたダミーセルＤＭＣでセンスアンプ３０のリファレンスレベルを生成するようにした。これに対し、本実施形態の半導体記憶装置４では、２つのセルアレイ１５Ｕ，１５Ｄが１つのセンスアンプ９０を共有し、一方のセルアレイからデータを読み出す際に、他方のセルアレイに設けられたダミーセルＤＭＣでセンスアンプ９０のラッチタイミングを決めるラッチ信号Ｌａを生成する。
【０１２７】
図１９に示すように、セルアレイ１５Ｕは、ワード線ＷＬＵとビット線ＢＬＵとの交差点に設けられたメモリセルＭＣと、ダミーワード線ＤＷＬＵとビット線ＢＬＵとの交差点に設けられたダミーセルＤＭＣと、各ビット線ＢＬＵを高電位電源ＶＤＤの電圧レベルにプリチャージするプリチャージ回路１１とを有している。
【０１２８】
各メモリセルＭＣは、１つのセルトランジスタＴ１を有している。各ダミーセルＤＭＣは、１つのダミートランジスタＤＴを有している。ダミートランジスタＤＴは、上記セルトランジスタＴ１と同一の電気的特性を有する。すなわち、ダミートランジスタＤＴは、セルトランジスタＴ１のレプリカトランジスタである。各ダミートランジスタＤＴは、そのドレインが対応するビット線ＢＬＵに接続され、ソースがグランドに接続され、ゲートがダミーワード線ＤＷＬＵに接続されている。このダミートランジスタＤＴは、全てのビット線ＢＬ０Ｕ〜ＢＬ１５Ｕに対して設けられている。
【０１２９】
各ビット線ＢＬ０Ｕ〜ＢＬ１５ＵにはカラムスイッチＳＵが接続されている。各カラムスイッチＳＵは、その第１端子（例えば、ドレイン）がビット線ＢＬＵに接続され、第２端子（例えば、ソース）がデータビット線ＤＢＵ及びＮＡＮＤ回路１６Ｕに接続されている。ここで、セルアレイ１５Ｕの非アクセス時には、全てのカラム選択信号Ｃ０Ｕ〜Ｃ１５ＵがＨレベルとなって全てのカラムスイッチＳＵがオンされる。このため、セルアレイ１５Ｕの非アクセス時には、全てのビット線ＢＬ０Ｕ〜ＢＬ１５ＵがＮＡＮＤ回路１６Ｕに共通に接続される。また、ＮＡＮＤ回路１６Ｕには、制御信号ＢＬＫＵＸが入力される。そして、ＮＡＮＤ回路１６Ｕからは制御信号Ｕ１が出力される。ここで、制御信号ＢＬＫＵＸは、図２１に示すコントローラ５０Ｃにおいて、選択信号ＢＬＫＤが偶数段のインバータ回路１０１の動作遅延時間だけ遅延されて生成された信号である。このため、制御信号ＢＬＫＵＸは、セルアレイ１５Ｄのアクセス時にＨレベルになり、セルアレイ１５Ｄの非アクセス時にＬレベルになる。したがって、セルアレイ１５Ｄの非アクセス時には、データビット線ＤＢＵには関係なく、Ｈレベルの制御信号Ｕ１が出力され、セルアレイ１５Ｄのアクセス時には、データビット線ＤＢＵの反転信号が制御信号Ｕ１に出力される。
【０１３０】
データビット線ＤＢＵは、転送ゲートＧ２を介してメインビット線ＭＢＬ０に接続されている。転送ゲートＧ２は、Ｌレベルの制御信号ＢＬＫＵＸに応答してオンし、Ｈレベルの制御信号ＢＬＫＵＸに応答してオフする。このため、セルアレイ１５Ｄの非アクセス時には、転送ゲートＧ２がオンされ、データビット線ＤＢＵがメインビット線ＭＢＬ０を介してセンスアンプ９０に接続される。その一方で、セルアレイ１５Ｄのアクセス時には、転送ゲートＧ２がオフされ、データビット線ＤＢＵがメインビット線ＭＢＬ０と切り離され、データビット線ＤＢＵがセンスアンプ９０から切り離される。
【０１３１】
セルアレイ１５Ｄは、セルアレイ１５Ｕと略同様の構成を有しているため、同様の要素には同じ符号、もしくはセルアレイ１５Ｕの符号末尾の「Ｕ」の代わりに「Ｄ」を付して示し、それら各要素についての詳細な説明を省略する。
【０１３２】
各ビット線ＢＬ０Ｄ〜ＢＬ１５Ｄに接続されたカラムスイッチＳＤは、その第１端子（例えば、ドレイン）がビット線ＢＬＤに接続され、第２端子（例えば、ソース）がデータビット線ＤＢＤ及びＮＡＮＤ回路１６Ｄに接続されている。ここで、セルアレイ１５Ｄの非アクセス時には、全てのカラム選択信号Ｃ０Ｄ〜Ｃ１５ＤがＨレベルとなって全てのカラムスイッチＳＤがオンされる。このため、セルアレイ１５Ｄの非アクセス時には、全てのビット線ＢＬ０Ｄ〜ＢＬ１５ＤがＮＡＮＤ回路１６Ｄに共通に接続される。また、ＮＡＮＤ回路１６Ｄには、制御信号ＢＬＫＤＸが入力される。そして、ＮＡＮＤ回路１６Ｄからは制御信号Ｄ１が出力される。ここで、制御信号ＢＬＫＤＸは、図２１に示すコントローラ５０Ｃにおいて、選択信号ＢＬＫＵが偶数段のインバータ回路１０２の動作遅延時間だけ遅延されて生成された信号である。このため、制御信号ＢＬＫＤＸは、セルアレイ１５Ｕのアクセス時にＨレベルになり、セルアレイ１５Ｕの非アクセス時にＬレベルになる。したがって、セルアレイ１５Ｕの非アクセス時には、データビット線ＤＢＤには関係なく、Ｈレベルの制御信号Ｄ１が出力され、セルアレイ１５Ｕのアクセス時には、データビット線ＤＢＵの反転信号が制御信号Ｕ１に出力される。
【０１３３】
データビット線ＤＢＤは、転送ゲートＧ３を介してデータビット線ＭＢＬ０に接続されている。転送ゲートＧ３は、Ｌレベルの制御信号ＢＬＫＤＸに応答してオンし、Ｈレベルの制御信号ＢＬＫＤＸに応答してオフする。
【０１３４】
次に、センスアンプ９０の内部構成例を図２０に従って説明する。
センスアンプ９０では、メインビット線ＭＢＬ０の電位がラッチ回路９１に供給される。ラッチ回路９１は、メインビット線ＭＢＬ０が入力端子に接続されるインバータ回路９１ａと、インバータ回路９１ａの出力端子が入力端子に接続され、出力端子がインバータ回路９１ａの入力端子に接続されるインバータ回路９１ｂとを有している。図示を省略するが、これらインバータ回路９１ａ，９１ｂには、高電位電源ＶＤＤ及びグランドが接続されている。このラッチ回路９１は、メインビット線ＭＢＬ０の電位を判定して、Ｈレベル又はＬレベルの読み出しデータＡＸとして転送ゲート９２に出力する。
【０１３５】
転送ゲート９２は、一端がラッチ回路９１（インバータ回路９１ａ）の出力端子に接続され、他端がラッチ回路９３の入力端子に接続されている。転送ゲート９２は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを並列に接続したものである。この転送ゲート９２は、Ｌレベルのラッチ信号Ｌａに応答してオンし、Ｈレベルのラッチ信号Ｌａに応答してオフする。
【０１３６】
ラッチ回路９３は、インバータ回路９４ａ，９４ｂと、転送ゲート９５とを有している。インバータ回路９４ａの入力端子とインバータ回路９４ｂの出力端子との間に転送ゲート９５が介在されている。
【０１３７】
転送ゲート９５は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを並列に接続したものである。この転送ゲート９５は、Ｈレベルのラッチ信号Ｌａに応答してオンし、Ｌレベルのラッチ信号Ｌａに応答してオフする。このため、転送ゲート９２がオンされるときには転送ゲート９５がオフされ、転送ゲート９２がオフされるときには転送ゲート９５がオンされる。
【０１３８】
そして、ラッチ回路９３でラッチされた信号は、インバータ回路９６を介して出力データＡとして外部に出力される。
次に、センスアンプ９０の転送ゲート９２，９５に供給されるラッチ信号Ｌａについて説明する。ラッチ信号Ｌａは、図２１に示すコントローラ５０Ｃにおいて、上記制御信号Ｕ１，Ｄ１に基づいて生成される。
【０１３９】
具体的には、セルアレイ１５Ｕで生成された制御信号Ｕ１は、奇数段（図２１では５段）のインバータ回路１０３を介してＮＡＮＤ回路１０４に供給されるとともに、ＮＡＮＤ回路１０４に直接供給される。また、セルアレイ１５Ｄで生成された信号Ｄ１は、奇数段（図２１では５段）のインバータ回路１０５を介してＮＡＮＤ回路１０６に供給されるとともに、ＮＡＮＤ回路１０６に直接供給される。ＮＡＮＤ回路１０４，１０６の出力信号はＮＡＮＤ回路１０７に入力される。このＮＡＮＤ回路１０７の出力信号は、奇数段（図２１では５段）のインバータ回路１０８を介してＮＡＮＤ回路１０９に供給されるとともに、ＮＡＮＤ回路１０９に直接供給される。そして、ＮＡＮＤ回路１０９の出力信号が上記ラッチ信号Ｌａとして出力される。
【０１４０】
次に、図２２を併せ参照して、上記半導体記憶装置４の動作を説明する。なお、図２２において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
ここでは、セルアレイ１５ＤのメモリセルＭＣから「０」データを読み出す場合の動作を説明する。具体的には、セルアレイ１５Ｄのビット線ＢＬ０Ｄ及びワード線ＷＬ０Ｄに接続されたメモリセルＭＣが選択されるアドレス信号Ａ０〜Ａｋが入力された場合の動作を説明する。
【０１４１】
（プリチャージ動作）
まず、セルアレイ１５Ｄからデータの読み出しを開始する前にプリチャージ動作が行われる。詳述すると、チップイネーブル信号ＣＥがＬレベルのときに、クロック信号ＣＫがＨレベルに立ち上がると、その立ち上がりから所定時間経過後にクロック信号ＭＣＬＫがＨレベルに立ち上がる（時刻ｔ６）。このＨレベルのクロック信号ＭＣＬＫ及びアドレス信号Ａ０〜Ａｋに基づいて、Ｈレベルのカラム選択信号Ｃ０Ｄと、Ｌレベルのカラム選択信号Ｃ１Ｄ〜Ｃ１５ＤとがカラムスイッチＳＤに出力される（時刻ｔ７）。これにより、ビット線ＢＬ０Ｄに接続されたカラムスイッチＳＤのみがオンされる。このとき、Ｌレベルの制御信号ＢＬＫＤＸに応答して転送ゲートＧ３がオンされるため、上記ビット線ＢＬ０Ｄがデータビット線ＤＢＤ及びメインビット線ＭＢＬ０を介してセンスアンプ９０に接続される。また、上記Ｈレベルのクロック信号ＭＣＬＫ及びアドレス信号Ａ０〜Ａｋに基づいて、Ｈレベルのカラム選択信号Ｃ０Ｕ〜Ｃ１５Ｕが出力され、全てのカラムスイッチＳＵがオンされる。このとき、Ｈレベルの制御信号ＢＬＫＵＸに応答して転送ゲートＧ２がオフされるため、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕが共通にＮＡＮＤ回路１６Ｕに接続される。
【０１４２】
また、上記Ｈレベルのクロック信号ＭＣＬＫ及びアドレス信号Ａ０〜Ａｋに基づいて、ワード線ＷＬ０Ｄ〜ＷＬｍＤのうちワード線ＷＬ０Ｄのみが活性化される。これにより、セルアレイ１５Ｄにおいて、ワード線ＷＬ０Ｄに接続されたセルトランジスタＴ１がオン状態になる。また、上記Ｈレベルのクロック信号ＭＣＬＫ及びアドレス信号Ａ０〜Ａｋに基づいて、ダミーワード線ＤＷＬＵが活性化される。これにより、セルアレイ１５Ｕにおいて、ダミートランジスタＤＴがオン状態になる。
【０１４３】
さらに、上記Ｈレベルのクロック信号ＭＣＬＫに基づいて、Ｌレベルのプリチャージ信号ＣＨ１，ＣＨ２が所定期間だけ出力される。すると、Ｌレベルのプリチャージ信号ＣＨ１，ＣＨ２に応答してスイッチ回路Ｓ１，Ｓ２がオンされ、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕ、ビット線ＢＬ０Ｄ、データビット線ＤＢＵ，ＤＢＤ及びメインビット線ＭＢＬ０がＨレベルにプリチャージされる。その後、上記所定期間が経過すると（時刻ｔ８）、プリチャージ信号ＣＨ１，ＣＨ２がＨレベルに遷移し、そのＨレベルのプリチャージ信号ＣＨ１，ＣＨ２に応答してスイッチ回路Ｓ１，Ｓ２がオフされるため、プリチャージ動作が終了する。なお、このプリチャージ期間において、セルアレイ１５ＵのＮＡＮＤ回路１６Ｕから出力される信号Ｕ１はＬレベルに立ち下がる。一方、セルアレイ１５ＤのＮＡＮＤ回路１６Ｄから出力される信号Ｄ１は、制御信号ＢＬＫＤＸがＬレベルであるため、Ｈレベルに保持される。このとき、ＮＡＮＤ回路１０４の出力信号がＨレベルとなり、ＮＡＮＤ回路１０６の出力信号がＨレベルとなる。このため、ＮＡＮＤ回路１０７の出力信号がＬレベルとなり、ラッチ信号ＬａがＨレベルとなる。
【０１４４】
（リード動作）
上記プリチャージ動作が終了すると（時刻ｔ８）、ビット線ＢＬ０Ｄの電荷が上記オンされたセルトランジスタＴ１を介してディスチャージされる。この結果、ビット線ＢＬ０Ｄの電位が徐々に低下する。さらに、このビット線ＢＬ０Ｄの電荷がデータビット線ＤＢＤ及びメインビット線ＭＢＬ０に転送されるため、ビット線ＢＬ０Ｄと同様に、データビット線ＤＢＤ及びメインビット線ＭＢＬ０の電位も徐々に低下する。このとき、センスアンプ９０では、Ｈレベルのラッチ信号Ｌａに応答して転送ゲート９２がオフされているため、メインビット線ＭＢＬ０の電位がラッチ回路９１でラッチされ、ラッチ回路９１から出力される読み出しデータＡＸが転送ゲート９２を通じてラッチ回路９３に到達はしない。このとき、Ｈレベルのラッチ信号Ｌａに応答して転送ゲート９５がオンされているため、上記読み出しデータＡＸは未だラッチ回路９３でラッチされず、前のデータが保持された状態である。
【０１４５】
一方、セルアレイ１５Ｕでは、上記プリチャージ動作後に、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの電荷が上記オンされたダミートランジスタＤＴを介してディスチャージされる。この結果、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの電位が徐々に低下する。
【０１４６】
やがて、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの電位が低下してＮＡＮＤ回路１６Ｕから出力される制御信号Ｕ１がＨレベルに遷移すると、ＮＡＮＤ回路１０４の出力信号がＬレベルになる。すると、ＮＡＮＤ回路１０７の出力信号がＨレベルになるため、ラッチ信号Ｌａがインバータ回路１０３，１０８の動作遅延時間分だけＬレベルになる。このＬレベルのラッチ信号Ｌａに応答して、センスアンプ９０の転送ゲート９２がオンされ、転送ゲート９５がオフされる。これにより、転送ゲート９２がオンされる直前にラッチ回路９１に入力された読み出しデータＡＸが転送ゲート９２を通じて出力データＡとして出力される。このとき、本例では、メインビット線ＭＢＬ０の電位が略Ｌレベルまで立ち下がり、ラッチ回路９１からＨレベルの読み出しデータＡＸが出力されているため、Ｈレベルの読み出しデータＡＸが出力データＡとして出力される。このように、ダミートランジスタＤＴを利用して転送ゲート９２の出力タイミングを設定することにより、読み出しデータＡＸを正常に出力することができる。具体的には、ダミートランジスタＤＴは、セルトランジスタＴ１のレプリカトランジスタであり、セルトランジスタＴ１と同様の負荷が接続されている。このため、ダミートランジスタＤＴとセルトランジスタＴ１とによってディスチャージされるビット線ＢＬＵ，ＢＬＤの電位は略同様に低下する。そして、ダミートランジスタＤＴによってディスチャージされるビット線がＬレベルに近づきＮＡＮＤ回路１６Ｕから出力される制御信号Ｕ１がＨレベルに遷移した後に、転送ゲート９２での出力を指示するＬレベルのラッチ信号Ｌａが生成される。換言すると、セルトランジスタＴ１によってディスチャージされるメインビット線ＭＢＬ０がＬレベルに近づきラッチ回路９１内のインバータ回路９１ａの出力信号、つまり読み出しデータＡＸがＨレベルに遷移した後に、上記Ｌレベルのラッチ信号Ｌａが生成される。したがって、セルアレイから読み出したデータを正常に出力することができる。
【０１４７】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）一方のセルアレイ（例えばセルアレイ１５Ｕ）からデータを読み出す際に、他方のセルアレイ（例えばセルアレイ１５Ｄ）、つまり非アクセスのセルアレイに設けられたダミーセルＤＭＣでセンスアンプ９０に供給されるラッチ信号Ｌａを生成するようにした。また、メモリセルＭＣ（リアルセル）に接続されるビット線ＢＬＵ，ＢＬＤに対してダミーセルＤＭＣを接続するようにした。すなわち、メモリセルＭＣとダミーセルＤＭＣとでビット線ＢＬＵ，ＢＬＤを共有するようにした。これにより、メモリセルＭＣとは異なるビット線をラッチタイミング生成回路（ここでは、ダミーセルＤＭＣ）に形成する場合と比べて、レイアウト面積を縮小することができる。
【０１４８】
（２）ところで、セルトランジスタＴ１とダミートランジスタＤＴは、例えば半導体集積回路の製造プロセスや製造ラインのばらつき等によりそのオン抵抗、閾値電圧やトランジスタサイズがばらつき、ビット線の経過時間に対する電圧振幅にばらつきが生じる。これに起因して、アクセス対象のセルアレイ（例えばセルアレイ１５Ｄ）のビット線ＢＬＤの電圧降下と、非アクセスのセルアレイ（例えばセルアレイ１５Ｕ）のビット線ＢＬＵの電圧降下とにばらつきが生じる。このばらつきにより、データビット線ＤＢＵの電位が「０」データ読み出し時のデータビット線ＤＢＵの電位よりも極端に早くＬレベルに達すると、データを正常に読み出すことができないという問題が生じる。
【０１４９】
これに対し、本実施形態では、ラッチ信号Ｌａを生成する際に、複数（本例では、１６つ）のダミーセルＤＭＣ（ラッチタイミング生成回路）を動作させるようにした。これにより、ダミートランジスタＤＴのばらつきが平均化されるため、ダミートランジスタＤＴの特性のばらつきを小さくすることができる。したがって、トランジスタの製造ばらつきによる影響を低減させることができ、Ｌレベルのラッチ信号Ｌａを所望のタイミングで生成することができる。
【０１５０】
さらに、このとき、複数のダミーセルＤＭＣの全てでメモリセルＭＣに接続されたビット線ＢＬＵ，ＢＬＤが共有されるため、レイアウト面積の増大を効果的に抑制することができる。
【０１５１】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第２及び第３実施形態において、上記第１実施形態と同様に、ビット線ＢＬＵ，ＢＬＤをＨレベルにプリチャージするプリチャージ回路１１を設けるようにしてもよい。
【０１５２】
・上記各実施形態では、複数のダミーセルＤＭＣを設けるようにした。これに限らず、例えば１つのダミーセルＤＭＣのみを設けるようにしてもよい。
・上記第１〜第３実施形態では、ｎ本のビット線ＢＬＵ，ＢＬＤのうちｎ／２本のビット線ＢＬＵ，ＢＬＤに対してダミーセルＤＭＣを設けるようにした。これに限らず、例えばｎ本のビット線ＢＬＵ，ＢＬＤの全てにダミーセルＤＭＣを設けるようにしてもよい。この場合には、例えばダミーセルＤＭＣのダミートランジスタＤＴのオン抵抗がメモリセルＭＣのセルトランジスタＴ１のオン抵抗の２倍になるように、ダミートランジスタＤＴを形成する。
【０１５３】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
２つのメモリセルアレイと、前記２つのメモリセルアレイで共有されるセンスアンプと、前記２つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、
前記各メモリセルアレイは、
ｍ本（ｍは２以上の整数）のワード線と、ｎ本（ｎは２以上の整数）のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成するように制御することを特徴とする半導体記憶装置。
（付記２）
前記メモリセルは、前記ワード線にゲートが接続され、前記ビット線にドレインが接続されたセルトランジスタであり、
前記ダミーセルは、前記ダミーワード線にゲートが接続され、前記ビット線にドレインが接続され、ソースが接地された、前記セルトランジスタのレプリカトランジスタであり、
前記ダミーセルは、前記ｎ本のビット線のうち（ｎ／２）本のビット線と前記ダミーワード線との交差点に設けられていることを特徴とする付記１に記載の半導体記憶装置。
（付記３）
前記ｎ本のビット線に一方の端子がそれぞれ接続されるｎ個のカラムスイッチと、
前記ｎ個のカラムスイッチの他方の端子が共通に接続される共通ビット線と、を有し、
前記センスアンプは、前記各メモリセルアレイの前記共通ビット線が接続され、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチ及び前記他方のメモリセルアレイ内の前記ｎ個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする付記１又は２に記載の半導体記憶装置。
（付記４）
前記各ビット線を所定の電位にプリチャージする第１プリチャージ回路と、
前記共通ビット線を前記所定の電位にプリチャージする第２プリチャージ回路と、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記各メモリセルアレイ内の前記ｎ個のカラムスイッチを導通状態とし、前記第１プリチャージ回路及び前記第２プリチャージ回路を活性化して、前記各メモリセルアレイの前記ｎ本のビット線をプリチャージした後、前記第１プリチャージ回路及び前記第２プリチャージ回路を非活性化し、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチのみを導通状態とし、他方のメモリセルアレイ内の前記ｎ個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする付記３に記載の半導体記憶装置。
（付記５）
前記２つのメモリセルアレイは、第１のメモリセルアレイと第２のメモリセルアレイであって、
前記第１のメモリセルアレイと、前記第２のメモリセルアレイと、前記センスアンプとを有する複数のメモリブロックと、
前記各メモリブロック内の前記第１のメモリセルアレイに接続された前記共通ビット線が第１スイッチ回路を介して相互に接続されるとともに、前記各メモリブロック内の前記第２のメモリセルアレイに接続された前記共通ビット線が第２スイッチ回路を介して相互に接続され、
前記制御回路は、前記第１のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第１スイッチ回路を導通状態とし前記第２スイッチ回路を非導通状態とする一方、前記第２のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第１スイッチ回路を非道通状態とし前記第２スイッチ回路を導通状態とすることを特徴とする付記３又は４に記載の半導体記憶装置。
（付記６）
前記各メモリセルアレイは、
前記各ビット線を短絡する第３スイッチ回路を有し、
前記制御回路は、前記ダミーワード線を活性化するときに前記第３スイッチ回路を導通状態にして前記各ビット線を短絡することを特徴とする付記１〜５のいずれか１つに記載の半導体記憶装置。
（付記７）
前記各メモリセルアレイ内の前記メモリセルの領域上には、
第１拡散領域と、
前記第１拡散領域上に形成され、列方向に延在される前記ビット線と、
前記第１拡散領域と前記ビット線を接続する第１コンタクトと、
前記第１コンタクトよりも第１方向側の前記第１拡散領域上に形成され、前記列方向と直交する行方向に延在される第１のワード線と、
前記第１コンタクトよりも前記第１方向と反対方向の第２方向側の前記第１拡散領域上に形成され、前記行方向に延在される第２のワード線と、
前記第１のワード線よりも前記第１方向側の前記第１拡散領域上に形成され、前記行方向に延在される第１の電源配線と、
前記第２のワード線よりも前記第２方向側の前記第１拡散領域上に形成され、前記行方向に延在される第２の電源配線と、を有し、
前記第１拡散領域に、前記第１コンタクトを中心にして前記第１方向側と前記第２方向側にそれぞれ前記メモリセルが形成され、
前記各メモリセルアレイ内の前記ダミーセルの領域上には、
第２拡散領域と、
前記第２拡散領域上に形成され、前記列方向に延在される前記ビット線と、
前記第２拡散領域と前記ビット線を接続する第２コンタクトと、
前記第２コンタクトよりも前記第１方向側の前記第２拡散領域上に形成され、前記行方向に延在される第１のダミーワード線と、
前記第２コンタクトよりも前記第２方向側の前記第２拡散領域上に形成され、前記行方向に延在される第２のダミーワード線と、
前記第１のダミーワード線よりも前記第１方向側の前記第２拡散領域上に形成され、前記行方向に延在される第３の電源配線と、
前記第２のダミーワード線よりも前記第２方向側の前記第２拡散領域上に形成され、前記行方向に延在される第４の電源配線と、を有し、
前記第２拡散領域に、前記第２コンタクトを中心にして前記第１方向側と前記第２方向側にそれぞれ前記ダミーセルが形成されていることを特徴とする付記１〜６のいずれか１つに記載の半導体記憶装置。
（付記８）
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第１のワード線が活性化されるときには、他方のメモリセルアレイの前記第１のダミーワード線を活性化する一方、前記一方のメモリセルアレイの前記第２のワード線が活性化されるときには、前記他方のメモリセルアレイの前記第２のダミーワード線を活性化することを特徴とする付記７に記載の半導体記憶装置。
（付記９）
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第１のワード線及び前記第２のワード線のいずれか１つが活性化されるときに、他方のメモリセルアレイの前記第１のダミーワード線及び前記第２のダミーワード線を活性化することを特徴とする付記７に記載の半導体記憶装置。
（付記１０）
２つのメモリセルアレイと、前記２つのメモリセルアレイで共有されるセンスアンプと、前記２つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、
前記各メモリセルアレイは、
ｍ本（ｍは２以上の整数）のワード線と、ｎ本（ｎは２以上の整数）のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプでのラッチタイミングを決定するラッチ信号を生成するように制御することを特徴とする半導体記憶装置。
（付記１１）
ｍ本（ｍは２以上の整数）のワード線と、ｎ本（ｎは２以上の整数）のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルとを有する２つのメモリセルアレイと、前記２つのメモリセルアレイで共有されるセンスアンプとを有する半導体記憶装置からデータを読み出すデータ読み出し方法であって、
前記２つのメモリセルアレイのうち一方のメモリセルアレイからデータを読み出すときに、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成することを特徴とするデータ読み出し方法。
【符号の説明】
【０１５４】
１，２，３ 半導体記憶装置
１０Ｕ，１０Ｄ，１２Ｕ，１２Ｄ メモリセルアレイ
１１ プリチャージ回路
３０ センスアンプ
５０ 制御回路
ＭＣ メモリセル
Ｔ１ セルトランジスタ
ＤＭＣ ダミーセル
ＤＴ ダミートランジスタ
ＢＬ０Ｕ〜ＢＬ１５Ｕ ビット線
ＢＬ０Ｄ〜ＢＬ１５Ｄ ビット線
ＷＬ０Ｕ〜ＷＬｍＵ ワード線
ＷＬ０Ｄ〜ＷＬｍＤ ワード線
ＤＷＬＵ，ＤＷＬＵ０，ＤＷＬＵ１ ダミーワード線
ＤＷＬＤ，ＤＷＬＤ０，ＤＷＬＤ１ ダミーワード線
ＤＢＵ，ＤＢＤ データビット線
ＤＢＵ０〜ＤＢＵ２ データビット線
ＤＢＤ０〜ＤＢＤ２ データビット線
ＳＵ，ＳＤ カラムスイッチ
Ｓ２ スイッチ回路
Ｓ３ スイッチ回路
Ｇ０ 転送ゲート
Ｇ１ 転送ゲート
ＭＢ０〜ＭＢ２ メモリブロック
ＡＲ 拡散領域
ＤＡＲ 拡散領域
ＢＣＴ１ ビット線コンタクト
ＢＣＴ２ ビット線コンタクト
ＣＴ コンタクト
【特許請求の範囲】
【請求項１】
２つのメモリセルアレイと、前記２つのメモリセルアレイで共有されるセンスアンプと、前記２つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、
前記各メモリセルアレイは、
ｍ本（ｍは２以上の整数）のワード線と、ｎ本（ｎは２以上の整数）のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成するように制御することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、前記ワード線にゲートが接続され、前記ビット線にドレインが接続されたセルトランジスタであり、
前記ダミーセルは、前記ダミーワード線にゲートが接続され、前記ビット線にドレインが接続され、ソースが接地された、前記セルトランジスタのレプリカトランジスタであり、
前記ダミーセルは、前記ｎ本のビット線のうち（ｎ／２）本のビット線と前記ダミーワード線との交差点に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ｎ本のビット線に一方の端子がそれぞれ接続されるｎ個のカラムスイッチと、
前記ｎ個のカラムスイッチの他方の端子が共通に接続される共通ビット線と、を有し、
前記センスアンプは、前記各メモリセルアレイの前記共通ビット線が接続され、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチ及び前記他方のメモリセルアレイ内の前記ｎ個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記各ビット線を所定の電位にプリチャージする第１プリチャージ回路と、
前記共通ビット線を前記所定の電位にプリチャージする第２プリチャージ回路と、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記各メモリセルアレイ内の前記ｎ個のカラムスイッチを導通状態とし、前記第１プリチャージ回路及び前記第２プリチャージ回路を活性化して、前記各メモリセルアレイの前記ｎ本のビット線をプリチャージした後、前記第１プリチャージ回路及び前記第２プリチャージ回路を非活性化し、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチのみを導通状態とし、他方のメモリセルアレイ内の前記ｎ個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記２つのメモリセルアレイは、第１のメモリセルアレイと第２のメモリセルアレイであって、
前記第１のメモリセルアレイと、前記第２のメモリセルアレイと、前記センスアンプとを有する複数のメモリブロックと、
前記各メモリブロック内の前記第１のメモリセルアレイに接続された前記共通ビット線が第１スイッチ回路を介して相互に接続されるとともに、前記各メモリブロック内の前記第２のメモリセルアレイに接続された前記共通ビット線が第２スイッチ回路を介して相互に接続され、
前記制御回路は、前記第１のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第１スイッチ回路を導通状態とし前記第２スイッチ回路を非導通状態とする一方、前記第２のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第１スイッチ回路を非道通状態とし前記第２スイッチ回路を導通状態とすることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記各メモリセルアレイは、
前記各ビット線を短絡する第３スイッチ回路を有し、
前記制御回路は、前記ダミーワード線を活性化するときに前記第３スイッチ回路を導通状態にして前記各ビット線を短絡することを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記各メモリセルアレイ内の前記メモリセルの領域上には、
第１拡散領域と、
前記第１拡散領域上に形成され、列方向に延在される前記ビット線と、
前記第１拡散領域と前記ビット線を接続する第１コンタクトと、
前記第１コンタクトよりも第１方向側の前記第１拡散領域上に形成され、前記列方向と直交する行方向に延在される第１のワード線と、
前記第１コンタクトよりも前記第１方向と反対方向の第２方向側の前記第１拡散領域上に形成され、前記行方向に延在される第２のワード線と、
前記第１のワード線よりも前記第１方向側の前記第１拡散領域上に形成され、前記行方向に延在される第１の電源配線と、
前記第２のワード線よりも前記第２方向側の前記第１拡散領域上に形成され、前記行方向に延在される第２の電源配線と、を有し、
前記第１拡散領域に、前記第１コンタクトを中心にして前記第１方向側と前記第２方向側にそれぞれ前記メモリセルが形成され、
前記各メモリセルアレイ内の前記ダミーセルの領域上には、
第２拡散領域と、
前記第２拡散領域上に形成され、前記列方向に延在される前記ビット線と、
前記第２拡散領域と前記ビット線を接続する第２コンタクトと、
前記第２コンタクトよりも前記第１方向側の前記第２拡散領域上に形成され、前記行方向に延在される第１のダミーワード線と、
前記第２コンタクトよりも前記第２方向側の前記第２拡散領域上に形成され、前記行方向に延在される第２のダミーワード線と、
前記第１のダミーワード線よりも前記第１方向側の前記第２拡散領域上に形成され、前記行方向に延在される第３の電源配線と、
前記第２のダミーワード線よりも前記第２方向側の前記第２拡散領域上に形成され、前記行方向に延在される第４の電源配線と、を有し、
前記第２拡散領域に、前記第２コンタクトを中心にして前記第１方向側と前記第２方向側にそれぞれ前記ダミーセルが形成されていることを特徴とする請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第１のワード線が活性化されるときには、他方のメモリセルアレイの前記第１のダミーワード線を活性化する一方、前記一方のメモリセルアレイの前記第２のワード線が活性化されるときには、前記他方のメモリセルアレイの前記第２のダミーワード線を活性化することを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第１のワード線及び前記第２のワード線のいずれか１つが活性化されるときに、他方のメモリセルアレイの前記第１のダミーワード線及び前記第２のダミーワード線を活性化することを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
ｍ本（ｍは２以上の整数）のワード線と、ｎ本（ｎは２以上の整数）のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルとを有する２つのメモリセルアレイと、前記２つのメモリセルアレイで共有されるセンスアンプとを有する半導体記憶装置からデータを読み出すデータ読み出し方法であって、
前記２つのメモリセルアレイのうち一方のメモリセルアレイからデータを読み出すときに、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成することを特徴とするデータ読み出し方法。
【請求項１】
２つのメモリセルアレイと、前記２つのメモリセルアレイで共有されるセンスアンプと、前記２つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、
前記各メモリセルアレイは、
ｍ本（ｍは２以上の整数）のワード線と、ｎ本（ｎは２以上の整数）のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成するように制御することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、前記ワード線にゲートが接続され、前記ビット線にドレインが接続されたセルトランジスタであり、
前記ダミーセルは、前記ダミーワード線にゲートが接続され、前記ビット線にドレインが接続され、ソースが接地された、前記セルトランジスタのレプリカトランジスタであり、
前記ダミーセルは、前記ｎ本のビット線のうち（ｎ／２）本のビット線と前記ダミーワード線との交差点に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ｎ本のビット線に一方の端子がそれぞれ接続されるｎ個のカラムスイッチと、
前記ｎ個のカラムスイッチの他方の端子が共通に接続される共通ビット線と、を有し、
前記センスアンプは、前記各メモリセルアレイの前記共通ビット線が接続され、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチ及び前記他方のメモリセルアレイ内の前記ｎ個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記各ビット線を所定の電位にプリチャージする第１プリチャージ回路と、
前記共通ビット線を前記所定の電位にプリチャージする第２プリチャージ回路と、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記各メモリセルアレイ内の前記ｎ個のカラムスイッチを導通状態とし、前記第１プリチャージ回路及び前記第２プリチャージ回路を活性化して、前記各メモリセルアレイの前記ｎ本のビット線をプリチャージした後、前記第１プリチャージ回路及び前記第２プリチャージ回路を非活性化し、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチのみを導通状態とし、他方のメモリセルアレイ内の前記ｎ個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記２つのメモリセルアレイは、第１のメモリセルアレイと第２のメモリセルアレイであって、
前記第１のメモリセルアレイと、前記第２のメモリセルアレイと、前記センスアンプとを有する複数のメモリブロックと、
前記各メモリブロック内の前記第１のメモリセルアレイに接続された前記共通ビット線が第１スイッチ回路を介して相互に接続されるとともに、前記各メモリブロック内の前記第２のメモリセルアレイに接続された前記共通ビット線が第２スイッチ回路を介して相互に接続され、
前記制御回路は、前記第１のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第１スイッチ回路を導通状態とし前記第２スイッチ回路を非導通状態とする一方、前記第２のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第１スイッチ回路を非道通状態とし前記第２スイッチ回路を導通状態とすることを特徴とする請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記各メモリセルアレイは、
前記各ビット線を短絡する第３スイッチ回路を有し、
前記制御回路は、前記ダミーワード線を活性化するときに前記第３スイッチ回路を導通状態にして前記各ビット線を短絡することを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記各メモリセルアレイ内の前記メモリセルの領域上には、
第１拡散領域と、
前記第１拡散領域上に形成され、列方向に延在される前記ビット線と、
前記第１拡散領域と前記ビット線を接続する第１コンタクトと、
前記第１コンタクトよりも第１方向側の前記第１拡散領域上に形成され、前記列方向と直交する行方向に延在される第１のワード線と、
前記第１コンタクトよりも前記第１方向と反対方向の第２方向側の前記第１拡散領域上に形成され、前記行方向に延在される第２のワード線と、
前記第１のワード線よりも前記第１方向側の前記第１拡散領域上に形成され、前記行方向に延在される第１の電源配線と、
前記第２のワード線よりも前記第２方向側の前記第１拡散領域上に形成され、前記行方向に延在される第２の電源配線と、を有し、
前記第１拡散領域に、前記第１コンタクトを中心にして前記第１方向側と前記第２方向側にそれぞれ前記メモリセルが形成され、
前記各メモリセルアレイ内の前記ダミーセルの領域上には、
第２拡散領域と、
前記第２拡散領域上に形成され、前記列方向に延在される前記ビット線と、
前記第２拡散領域と前記ビット線を接続する第２コンタクトと、
前記第２コンタクトよりも前記第１方向側の前記第２拡散領域上に形成され、前記行方向に延在される第１のダミーワード線と、
前記第２コンタクトよりも前記第２方向側の前記第２拡散領域上に形成され、前記行方向に延在される第２のダミーワード線と、
前記第１のダミーワード線よりも前記第１方向側の前記第２拡散領域上に形成され、前記行方向に延在される第３の電源配線と、
前記第２のダミーワード線よりも前記第２方向側の前記第２拡散領域上に形成され、前記行方向に延在される第４の電源配線と、を有し、
前記第２拡散領域に、前記第２コンタクトを中心にして前記第１方向側と前記第２方向側にそれぞれ前記ダミーセルが形成されていることを特徴とする請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第１のワード線が活性化されるときには、他方のメモリセルアレイの前記第１のダミーワード線を活性化する一方、前記一方のメモリセルアレイの前記第２のワード線が活性化されるときには、前記他方のメモリセルアレイの前記第２のダミーワード線を活性化することを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第１のワード線及び前記第２のワード線のいずれか１つが活性化されるときに、他方のメモリセルアレイの前記第１のダミーワード線及び前記第２のダミーワード線を活性化することを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
ｍ本（ｍは２以上の整数）のワード線と、ｎ本（ｎは２以上の整数）のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルとを有する２つのメモリセルアレイと、前記２つのメモリセルアレイで共有されるセンスアンプとを有する半導体記憶装置からデータを読み出すデータ読み出し方法であって、
前記２つのメモリセルアレイのうち一方のメモリセルアレイからデータを読み出すときに、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成することを特徴とするデータ読み出し方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−６９３５５（Ｐ２０１３−６９３５５Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０５０４１（Ｐ２０１１−２０５０４１）
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２０日（２０１１．９．２０）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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