【課題】ビット線電圧を制御するトランジスタの駆動力が劣化しても、書込み、消去や読出しが可能な半導体記憶装置を提供する。
【解決手段】複数の不揮発性メモリセルＭＣ１１〜ＭＣｎ１の両端のそれぞれに第１のビット線ＢＬ１および第２のビット線ＢＬ２が接続されている。第１のビット線ＢＬ１には、第１群のｎ個のトランジスタＭ１１〜Ｍｎ１のそれぞれの一方の入出力端子が、並列に接続されている。第２のビット線ＢＬ２には、第２群のｎ個のトランジスタＭ１２〜Ｍｎ２のそれぞれの一方の入出力端子が、並列に接続されている。第１群のｎ個のトランジスタＭ１１〜Ｍｎ１のそれぞれのゲートと、第２群のｎ個のトランジスタＭ１２〜Ｍｎ２のそれぞれのゲートとは、ｎ個のビット線選択回路αＢＳＣ１〜αＢＳＣｎのそれぞれに、接続されている。 （もっと読む）

【課題】データを不揮発的に記憶するとともに、プロセス工程数の増加を防ぎ、かつ小型化を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、ＳＯＩ構造の第１のトランジスタＴＲ１Ａは、ソース領域と、ドレイン領域と、ソース領域およびドレイン領域間に位置するボディ領域と、ボディ領域の上方に位置するゲート電極とを有する。ＳＯＩ構造の第１のキャパシタＭＣＡは、第１のトランジスタＴＲ１Ａのゲート電極に電気的に接続される第１端子と、第２端子とを有する。半導体装置１０１は、第１のトランジスタＴＲ１Ａのゲート電極と第１のキャパシタＭＣＡの第１端子とを電気的に接続する第１ノードＦＧａに蓄積されるキャリアに応じてデータを不揮発的に記憶する。 （もっと読む）

【課題】読出し動作の信頼性が高く、かつ、歩留りの高い半導体記憶装置およびそれを用いた電子機器を提供する。
【解決手段】第１のモードのときに、切替回路６３からの第２の入力信号に対する第１の入力信号の差分を増幅回路６７により増幅して、第１の記憶回路６９ａに記憶する。一方、第２のモードのときに、切替回路６３からの第１の入力信号に対する第２の入力信号の差分を増幅回路６７により増幅して、第２の記憶回路６９ｂに記憶する。エラー判定回路７２は、第１の記憶回路６９ａに記憶された情報の論理値を表すべき信号と、第２の記憶回路６９ｂに記憶された情報の論理値の反転値を表すべき信号とが一致するとき、読出しエラーであると判定する。 （もっと読む）

【課題】リードモード、通常モードのみの長期間の使用において、ＣＭＯＳプレーナー型の不揮発性メモリセルに記憶されているデータの保持特性が良好で信頼性の高い半導体メモリ回路駆動方法を提供する。
【解決手段】不揮発性半導体メモリ回路の電源投入時と遮断時において、自動的に浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルへ書き込みを行う。更に、通常の回路動作時において、浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルのコントロールゲートにＨレベルの電圧、ソース、ドレインにＬレベル、浮遊ゲートに電子が蓄えられていない状態の不揮発性メモリセル１のコントロールゲート、ソースにＬレベル、ドレインにＨレベルを印加する。 （もっと読む）

電源の効率を下げずに小型化が図れ、スイッチング時のノイズを低減できる半導体装置及びそれを用いたメモリカードであって、電源電圧を所定の最終出力電圧まで昇圧する複数段の昇圧回路群と、最終段付近の出力電圧を制御する電圧制御部と、最終出力電圧が供給される内部素子とを備え、最初段の１次昇圧回路は、インダクタンス素子と、スイッチング素子と、ダイオードと、駆動回路とを備え、インダクタンス素子の金属コイル部には半導体集積回路の形成工程を利用して形成した金属配線を、コア部には前記形成工程を利用して形成した配線層間絶縁膜を用いる。また、スイッチング素子とダイオードの一部をインダクタンス素子の下方に配置する構成とする。
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不揮発性メモリ・デバイスは、ソース／ドレイン領域の間のチャネル領域と、フローティング・ゲートと、制御ゲートと、チャネル領域とフローティング・ゲートとの間の第１の誘電体領域と、フローティング・ゲートと制御ゲートとの間の第２の誘電体領域とを有する。第１の誘電体領域はＨｉｇｈ−Ｋ材料を含む。不揮発性メモリ・デバイスは、フローティング・ゲートと制御ゲートとの間で第２の誘電体領域を介して電荷を移動させることによってプログラムおよび／または消去される。 （もっと読む）