【課題】Ｄｕｔｙ誤差を低減でき、高速なデータ入出力に有利な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、電気的に回路閾値を調節可能な第１インバータＩＮＶ１−１を備える入力バッファ１２と、前記第１インバータと共通の回路構成の第２インバータＩＮＶ１−２を備え、前記第２インバータの入力と出力とが短絡されることにより前記第１インバータの回路閾値を検出する回路閾値モニタ１３と、前記回路閾値モニタが検出した回路閾値に対応するパラメータ値を記憶するメモリ１１−２と、前記第１インバータに与えられる前記パラメータ値を、前記メモリから読み出すデータ読み出し回路１５とを具備する。 （もっと読む）

【課題】ＥＥＰＲＯＭ等におけるメモリセルのドレイン電圧の立ち上がり時間を十分に確保しつつ、低消費電力で、メモリセルに十分な大きさのドレイン電圧を供給する。
【解決手段】
トランジスタ（４０）は、メモリセル（１１）のソースをフローティング状態及び接地状態のいずれか一方に設定する。ドレイン電圧発生回路（５０）は、第１の電源電圧と当該ドレイン電圧発生回路の出力端との間に接続された第１のスイッチング素子（５１）、第１のスイッチング素子（５１）に並列に接続され、第１のスイッチング素子（５１）よりも電流能力が小さい第２のスイッチング素子（５２）、及び第２のスイッチング素子（５２）をオンにした後に第１のスイッチング素子（５１）をオンにする制御回路（５３）を有し、メモリセル（１１）のドレインに供給すべき電圧を生成する。 （もっと読む）

【課題】従来よりも正確にデータの読み出しが可能な不揮発性記憶装置を提供する。
【解決手段】データを記憶可能な不揮発性のメモリセル１１及びメモリセル１１に第１、第２ビット線GBLX、GBLZを介して接続されて、メモリセル１１に記憶されたデータを読み出すための読出回路を備える不揮発性記憶装置である。読出回路は、第１、第２ビット線GBLX、GBLZに、メモリセル１１にデータが記憶されているか否かにより電流値が変化する第１、第２ロード電流を流すためのロード電流供給部１２と、第１、第２ロード電流を、これらよりも大きく電流値が変化する第１、第２データバス電流に変換して第１、第２データバスRDBX、RDBZに流すための電流−電流変換部１３と、電流−電流変換部１３に第１、第２データバスRDBX、RDBZを介して接続されて、第１、第２データバス電流の差電圧を増幅して出力するセンスアンプ１５と、を備えている。 （もっと読む）

【課題】コア回路プロセス製造技術と無関係に低閾値電圧を備えたアンチヒューズデバイスを有する一回限りプログラム可能メモリセルが提示される。
【解決手段】パストランジスタおよびアンチヒューズデバイスを有する２トランジスタメモリセル、または二重厚さゲート酸化物を有する単一トランジスタメモリセルが、高電圧トランジスタ用に形成される高電圧ウェルに形成される。アンチヒューズデバイスの閾値電圧は、メモリデバイスのコア回路における任意のトランジスタの閾値電圧と異なるが、コア回路におけるトランジスタと同じゲート酸化物厚さを有する。パストランジスタは、コア回路における任意のトランジスタの閾値電圧と異なる閾値電圧を有し、かつコア回路における任意のトランジスタと異なるゲート酸化物厚さを有する。アンチヒューズデバイスの閾値電圧は、Ｉ／Ｏ回路に作製された高電圧トランジスタ用に用いられる閾値調整インプラントのいくつかまたは全てを省略することによって低下される。 （もっと読む）

【課題】電源電圧の低下にともなう電流能力の低下を抑制する。
【解決手段】定電流回路３２は、電源電圧Ｖｄｄの変動によらず一定の値を有する定電流Ｉｒｅｆを生成する。リングオシレータ３４は、定電流回路３２により生成される定電流Ｉｒｅｆおよび電源電圧Ｖｄｄによってバイアスされるリング状に接続された少なくともひとつのインバータＩ１〜Ｉ３を含む。チャージポンプ回路３６は、リングオシレータ３４により生成されるクロック信号ＣＫを利用して電源電圧Ｖｄｄを昇圧する。 （もっと読む）

【課題】 読み出し時の電圧を書き込み時の電圧まで上げても誤書き込みの起きない半導体装置を提供する。
【解決手段】 オン耐圧の異なるＭＯＳトランジスタを同一基板上に形成し、オン耐圧の低い方のＭＯＳトランジスタを記憶素子として用い、ゲートオン状態でドレイン耐圧が低いことを利用してオン耐圧の低い方のＭＯＳトランジスタのドレイン／基板間のＰＮ接合を短絡せしめることによってデータの書き込みを行う。 （もっと読む）

【課題】 バイポーラ動作しない電源切換回路を提供する。
【解決手段】 デプレッション型（Ｄ型）ＮＭＯＳ１５〜１６はＮＭＯＳであるので、Ｄ型ＮＭＯＳ１５〜１６のソース電圧が電源電圧ＶＰＰ１になっても、Ｄ型ＮＭＯＳ１５〜１６はバイポーラ動作しない。Ｄ型ＮＭＯＳ１６はＮＭＯＳであるので、Ｄ型ＮＭＯＳ１６のソース電圧が電源電圧ＶＰＰ２になっても、Ｄ型ＮＭＯＳ１６はバイポーラ動作しない。エンハンスメント型（Ｅ型）ＰＭＯＳ１４のゲート電圧及びソース電圧が電源電圧ＶＰＰ１になってドレイン電圧が電源電圧ＶＰＰ２になっても、Ｅ型ＰＭＯＳ１４のゲート電圧及びソース電圧はドレイン電圧よりも高いので、Ｅ型ＰＭＯＳ１４はバイポーラ動作しない。 （もっと読む）

【課題】信頼性を確保しつつヒューズ素子の配列ピッチを狭くすることが可能な半導体装置を提供する。
【解決手段】レーザビームの照射により切断可能な複数のヒューズ素子１０１〜１０５と、平面的に見て複数のヒューズ素子間に位置し、レーザビームを減衰可能な減衰部材１４０とを備える。減衰部材１４０は複数の柱状体によって構成されている。これにより、切断すべきヒューズ素子から半導体基板側へ漏れ出したレーザビームＬは、複数の柱状体によって構成された減衰部材１４０によって吸収されるとともに、フレネル回折によって散乱する。これにより、このため、柱状体が過度のエネルギーを吸収することによって絶縁膜にクラックなどが生じることがなく、効率的にレーザビームを減衰させることが可能となる。 （もっと読む）

【課題】信頼性の高い電気ヒューズ回路を提供することを課題とする。
【解決手段】電気ヒューズを構成するキャパシタ（１０１）と、ライト信号に応じて前記キャパシタの端子に電圧を印加することにより、前記キャパシタの絶縁膜を破壊するライト回路（１０３）と、前記キャパシタ及び前記ライト回路間に直列接続される少なくとも２個の第１及び第２のトランジスタ（１１２，１０２）とを有することを特徴とする電気ヒューズ回路が提供される。 （もっと読む）

【課題】読み出しサイクルでの読み出しビット線の残留電荷をディスチャージする半導体記憶装置において、前読み出しサイクルでの選択ビット線と次読み出しサイクルでの選択ビット線とが隣り合っても、次読み出しサイクルでの読み出し判定動作中に選択ビット線の電位が、前読み出しサイクルでの選択ビット線の残留電荷のディスチャージによって変動しないようにする。
【解決手段】読み出し動作時以外はビット線をリセット状態とする。読み出しのためにビット線が選択されて読み出し回路に接続される期間では、選択ビット線のリセット状態を解除し、選択されたビット線を介して選択メモリセルの記憶情報を読み出す。メモリセルの読み出しが完了した後は、選択ビット線を読み出し手段から切り離して、ビット線をリセット状態とする。従って、次サイクルの読み出し動作の前に前読み出しビット線の残留電荷ディスチャージ動作が完了する。 （もっと読む）

【課題】ポリシリコンヒューズに常に最適な電流を流してプログラムすることができるヒューズ制御回路を提供する。
【解決手段】抵抗変化型ヒューズ回路は、プログラムするべきポリシリコンヒューズ５を指定するプログラム用シフトレジスタ１１と、基準電位を発生するＶREF発生器１２と、ポリシリコンヒューズ５を流れる電流に応じた電位を発生する複数のヒューズプログラム・センス回路１３と、各ヒューズプログラム・センス回路１３の出力電位をシリアル変換して出力する読み出し用シフトレジスタ１４と、ポリシリコンヒューズ５をプログラムするのに用いる電位ＶGATEを発生するＶGATE発生器１５とを備える。ＶGATE発生器１５を流れる電流のｎ倍の電流がポリシリコンヒューズ５を流れるようにするため、試し切り用のポリシリコンヒューズ５を設ける必要がなくなり、抵抗変化型ヒューズ回路全体のサイズを縮小できる。 （もっと読む）

【課題】本発明は、開発コストや開発期間の増大を抑えつつ、従来よりも高温下における書込特性の優れた半導体記憶装置を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、アドレスデコーダ２を構成する電界効果トランジスタのうち、昇圧回路１の出力電圧が印加される電界効果トランジスタは、そのチャネル長がプロセスの最小値よりも大きな値に設計されており、また、メモリセルアレイ１を構成するメモリセルを各々分離するフィールド酸化膜のうち、互いに隣接するビットラインＢＬ間に設けられたフィールド酸化膜は、その距離がプロセスの最小値よりも大きな値に設計されている。 （もっと読む）

【課題】漏洩電流を減少させて全体電流消耗を低減させることができるレベルシフタ及びこれを含むブロックドライバーを提供する。
【解決手段】レベルシフタは、出力信号をイネーブルするイネーブル部を備える。前記イネーブル部は、制御ノードと出力信号との間に形成される制御ＰＭＯＳトランジスタを含む。前記制御ＰＭＯＳトランジスタのバルクに印加されるバルク電圧は、前記制御ＰＭＯＳトランジスタのソースである制御ノードより高い電圧レベルを有する。この構成によれば、前記昇圧電圧から前記ブロックワード信号への漏洩電流が格段に減少して、全体的な消耗電流が減少する。また、選択されたブロックと隣り合うブロックとにおけるＮ−ＷＥＬＬ間の電圧差が格段に減少して、Ｎ−ＷＥＬＬ間の間隔を減少させることができる。 （もっと読む）

【課題】D-Aコンバータの性能を向上させることができる。
【解決手段】複数の第1メモリセルを含むメモリマットと、複数の第1メモリセルに接続される複数の出力線とを具備するDACであって、複数のメモリセルの夫々は、バイポーラトランジスタを含み前記バイポーラトランジスタの接合を破壊するか否かで情報を不揮発で記憶する第1メモリ部と、第1メモリ部に接続され複数の出力線のうち対応する一つに情報を出力する第2メモリ部とを有し、第2メモリ部へ情報を書き込む場合に、第1メモリ部から第2メモリ部へ情報を転送する第1モードと、第2メモリ部を外部から特定して情報を書き込む第2モードとを有する。 （もっと読む）

【課題】基準メモリセルの閾値電圧の調整時間を短縮でき、且つ十分な電流マージンを確保することが困難であった。
【解決手段】基準電流生成回路２２は、ミラー比が異なる複数のカレントミラー回路ＣＭＣ１−ＣＭＣ３を有し、前記基準メモリセルＲＭＣに流れる電流に基づき複数の基準電流を生成する。複数のセンスアンプＳＡ１−ＳＡ３は、選択されたメモリセルＭＣに流れる電流を基準電流生成回路２２により生成された基準電流に基づき検出する。電圧生成回路は、ベリファイ時、メモリセルのワード線に供給される電位を変化させる。 （もっと読む）

【課題】電源電圧を印加しなくてもデータを記憶できる不揮発性メモリ回路及び不揮発性メモリ装置に関し、書き込み・読み出しを最適に行なえる不揮発性メモリ回路及び不揮発性メモリ装置を提供することを目的とする。
【解決手段】本発明は、不揮発性メモリ回路であって、第１又は第２のビット線に印加される電圧により不可逆的に内部回路を劣化させてデータを不揮発的にラッチするフリップフロップと、フリップフロップの第１の出力端子と前記第１のビット線との間に接続された第１スイッチと、フリップフロップの第１の出力端子と第１のビット線との間に接続された第２スイッチと、フリップフロップの第１の出力端子の出力を反転した出力を行なう第２の出力端子と第２のビット線との間に接続された第３スイッチと、フリップフロップの第２の出力端子と第２のビット線との間に接続された第４スイッチとを有することを特徴とする。 （もっと読む）

本発明は、特に、ＳＯＩ技術およびサリサイド技術により、ダブルゲート・トランジスタ（１０）として生成される、電界効果トランジスタ（１０）に関する。トランジスタ（１０）は、５ボルトよりも高いまたは９ボルトよりもさらに高いターンオン電圧に適し、非常に小さなチップ表面のみを必要とする。トランジスタ（１０）は基板領域（１４）を有する。基板領域（１４）は、２つの電極領域（１６、１８）と、２つの電気的に絶縁性の絶縁層（１００、１０２）であって、基板領域（１４）の対向する面に配置され、制御領域（２０、２２）に隣接する、絶縁層と、少なくとも１つの電気的に絶縁性の領域（１２、１１０）と、導電性の接続領域（２８）、または、１つの電極領域（１６）と該基板領域（１４）との間の導電性の接続領域の部分（２３０）とに囲まれる。
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本発明は、回路のための不揮発性メモリ装置を制御するための装置に関するものである。この装置は、基板に結合された微小機械素子を備えている。この微小機械素子は、基板の上に配置された偏向手段に対応して、１つの安定した状態又は複数の安定した状態の間で微小機械素子の移動を制御する。さらに、本発明は、不揮発性メモリ装置を制御するための方法に関するものでもある。この方法は、１つの安定した状態又は複数の安定した状態の間で微小機械素子を移動させるための偏向手段に対して、１つ又は複数の信号を印加する過程を含んでいる。本発明の有効性を高めるために、さらに不揮発性メモリ装置で用いるための短絡回路が設けられている。
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