【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】高品質な半導体装置を提供する。
【解決手段】第１の絶縁膜１１１、第１の電極１１２、第２の絶縁膜１１３、及び第２の電極１１４を含むゲート構造を有するメモリセルＭＣが複数設けられた記憶部１１と、少なくとも外部１００からのデータを受信し、記憶部にデータを供給する端子１５と、第１の絶縁膜、第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型の第１のトランジスタ１６ａ、一端が第１のトランジスタの電流経路の他端に接続され、他端が端子に接続される第１の抵抗素子１６ｂ、一端が端子及び第１の抵抗素子の他端に接続される第２の抵抗素子１６ｃ及び、ゲート構造を有し、電流経路の一端が第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加される第２導電型の第２のトランジスタ１６ｄを含む第１の回路１６と、を備える。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態の半導体記憶装置１は、メモリセルＭＴと、複数のワード線ＷＬと、ドライバ回路１２と、制御回路１５とを備える。メモリセルＭＴは、半導体基板２０上に積層されると共に、電流経路が直列接続され、電荷蓄積層２５ｂと制御ゲート２３ａ〜２３ｄとを含む。ワード線ＷＬは、制御ゲートにそれぞれ接続される。ドライバ回路１２は、選択ワード線に第１電圧ＶＰＧＭを印加すると共に、第１非選択ワード線に第２電圧ＶＰＡＳＳＡを印加し、第２非選択ワード線に第３電圧ＶＰＡＳＳ、ＶＩＳＯを印加するプログラム動作を繰り返すことにより、選択ワード線に接続されたメモリセルＭＴにデータを書き込む。制御回路１５は、プログラム動作が繰り返される過程において、第１電圧ＶＰＧＭを上昇させ、第２電圧ＶＰＡＳＳＡを低下させる。 （もっと読む）

【課題】より秘匿性の高いＯＴＰメモリを提供する。
【解決手段】メモリセルは、第１ノードと第２ノードとの間に電流経路を形成するメモリトランジスタと、第３ノードと第４ノードとの間に電流経路を形成し、第３ノードがメモリトランジスタのゲートと配線により接続された選択トランジスタと、第１ノードに接続されたキャパシタとを備える。メモリトランジスタに対して、ゲート酸化膜が破壊されず劣化してゲートリーク電流が増大する程度の高電圧を印加することによりデータが書き込まれる。キャパシタの蓄積電荷のリークの有無によりデータを読み出すことが可能となる。ゲート酸化膜の劣化箇所は物理解析で識別できないため、秘匿性が高い。 （もっと読む）

【課題】回路面積の縮小を図る。
【解決手段】半導体記憶装置は、第１メモリセルに接続される第１ワード線ＣＧ１と、第２メモリセルに接続される第２ワード線ＣＧ２と、各メモリセルに対する書き込み動作を制御し、第１ワード線および第２ワード線と電気的に接続された電源回路２１を有する制御回路２と、第１ワード線と電源回路の間に設けられた第１転送スイッチＣＧＳＷ１と、第２ワード線と電源回路の間に設けられた第２転送スイッチＣＧＳＷ２と、を具備する。制御回路は、第１メモリセルに対する書き込み動作において、第１時刻で、第１転送スイッチおよび第２転送スイッチをオンし、第１ワード線および第２ワード線を昇圧させて、第１時刻後の第２時刻で、電源回路と第２ワード線との電気的な接続を切断して第２ワード線を浮遊状態とし、第２ワード線は書き込みパス電圧まで到達する。 （もっと読む）

【課題】電気的に１回限りの書き込みが行われる記憶素子への誤書き込みを抑制する。
【解決手段】入力部１１は、電気的に１回限りの書き込みが行われる記憶素子（電気ヒューズ素子２）への書き込みを指示する複数パルスの書き込み信号を入力し、書き込み制御部１２は、入力された書き込み信号のパルス数が所定数に達するまで、電気ヒューズ素子２への書き込みを無効状態にすることで、書き込み信号の信号線にノイズやグリッジのような連続性の少ないパルスがのっても、これらのパルスにより直ちに書き込みトランジスタ３がオンすることが抑制される。 （もっと読む）

【課題】消費電力および消費電流を低減することが可能な不揮発性半導体メモリを提供する。
【解決手段】複数のメモリセルを含むメモリセルアレイと、入出力パッドと、メモリセルから読み出したデータを、入出力パッドを介して外部に出力し、且つ、外部から書き込みデータおよびコマンドを、入出力パッドを介して入力するためのＩ／Ｏ回路と、メモリセルの、書き込み、読み出し、又は消去動作に必要な第１の電源電圧が印加される第１の電源電圧パッドと、第１の電源電圧よりも低く且つＩ／Ｏ回路に供給するための第２の電源電圧が印加される第２の電源電圧パッドと、第１の電源電圧を降圧し、第２の電源電圧よりも高い第１の降圧電圧を出力する第１の降圧回路と、第２の電源電圧を降圧し、第１の降圧電圧よりも低い第２の降圧電圧を出力する第２の降圧回路と、第１の降圧電圧が供給される第１の内部回路と、第２の降圧電圧が供給される第２の内部回路を備える。 （もっと読む）

【目的】アクセス保証されている規定の最小サイクルよりも短いアドレス周期でのデータ読出動作から、規定の最小サイクルでのデータ読出動作への移行時におけるアクセス遅延を短縮することが可能な半導体メモリの内部電源電圧生成回路及び内部電源電圧生成方法を提供することを目的とする。
【構成】外部電源電圧を昇圧して昇圧電圧を生成しこれを内部電源電圧として出力ラインを介して半導体メモリに供給しつつ、出力ラインに一端が接続されているコンデンサの他端に基準低電位を印加すると共にこの出力ラインに外部電源電圧を印加することによりコンデンサを充電し、内部電源電圧が閾値電圧より低い場合にこのコンデンサの他端に外部電源電圧を印加することにより出力ライン上の内部電源電圧を上昇させる。 （もっと読む）

【課題】ピーク電流を低減する。
【解決手段】不揮発性半導体記憶装置１０は、不揮発性メモリ１１と、電圧発生回路２４と、検知回路２５とを含む。電圧発生回路２４は、チャージポンプ３０と、チャージポンプ３０を動作させるクロックを生成するオシレータ３２とを有し、かつ不揮発性メモリ１１に電圧を供給する。検知回路２５は、外部からの電源電圧を監視し、電源電圧が特定のレベルより低くなったことを検知する。電圧発生回路２４は、電源電圧が特定のレベルより低くなった場合に、クロックの周波数を低くする。 （もっと読む）

【課題】ビット線にプリチャージ電圧を印加する際の条件の変動の影響を抑制することのできる半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る半導体記憶装置は、電気的に書き換え可能なメモリセルを含むメモリセルアレイと、メモリセルの一端に接続されて、所定の動作に伴い充電されるビット線と、ビット線の充電動作を制御する電圧生成回路とを備える。電圧生成回路は、第１のノード及び第２のノードの電圧を調整するレギュレータと、ビット線に一端を接続されるとともに、ゲートに第１のノードが接続されるクランプトランジスタとを備える。レギュレータは、第１のノードと第２のノードとの間に電流経路を形成するようにダイオード接続されレギュレータの出力信号に従って変化する出力電流を流すように構成された第１のトランジスタを備える。第１のトランジスタとクランプトランジスタとは、略同一の閾値電圧を有する。 （もっと読む）

【課題】電気的に１回限りの書き込みが行われる記憶素子への誤書き込みを抑制する。
【解決手段】書き込み制御部１１は、電気的に１回限りの書き込みが行われる記憶素子（電気ヒューズ素子２）への書き込みを、書き込みを指示する書き込み信号に応じて制御し、電圧検出部１２は、電源電圧、または電気ヒューズ素子２へ供給される書き込み電圧の立ち上がり時に、一定期間、書き込み信号に係わらず電気ヒューズ素子２への書き込みを書き込み制御部１１に停止させる。 （もっと読む）

【課題】記憶装置の動作を安定させる。
【解決手段】EEPROM１０１は、信号端子SO、電源端子Vin、接地端子GND、および、データの読み出しおよび書き込みを制御する制御部１１２を備え、信号端子SOと電源端子Vinとの間において、信号端子SOから電源端子Vinに電流が流れる方向に寄生ダイオードD101が形成されている。電源Vccの電圧の最大値をVcc(max)、寄生ダイオードD101の順電圧の最小値をVf1(min)、EEPROM１０１の書き込み禁止電圧の最小値をVi(min)、EEPROM１０１のデータ書き込み時の消費電流の最小値をI1(min)とした場合に、プルアップ抵抗R101の抵抗値Ruが、Ru≧(Vcc(max)−Vf1(min)−Vi(min))／I1(min)を満たす。本発明は、例えば、EEPROMおよびその周辺回路に適用できる。 （もっと読む）

【課題】 複数のチップを実装した場合において、複数のチップ間で通信する通信線を設けることなく、ピーク電流を抑制可能な半導体記憶システムを提供する。
【解決手段】 半導体記憶システムによれば、電源配線81は、第１の半導体記憶装置71aと第２の半導体記憶装置71bに共通接続され、第１、第２の半導体記憶装置に電源を供給する。電圧検知回路74a,74b,74cは、第１、第２の半導体記憶装置のそれぞれに設けられ、電源配線の電源電圧を検知する。制御回路7は、第１、第２の半導体記憶装置のそれぞれに設けられ、電圧検知回路により電源電圧の低下が検知された場合、電源電圧が復帰するまで、第１、又は第２の半導体記憶装置の動作を、次の動作に遷移させない。 （もっと読む）

【課題】アクセス遅延の発生を抑制することができる不揮発性記憶装置を提供する。
【解決手段】ビット線ＢＬの電圧の大きさと基準電圧線４０の基準電圧ＶＲＥＦの大きさとの比較に先立って充電回路１１４によりビット線ＢＬを定電圧ＶＲＥＦＥＱで充電してから、差電圧出力回路１１６Ｂにより、直列回路５８を利用して基準電圧ＶＲＥＦの大きさとビット線ＢＬの電圧の大きさとの差に応じた差電圧を生成し、充電の開始に伴う直列回路５８のＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃのゲート電圧の上昇を抑制するようにカップリング相殺回路３４によってＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃに生じたカップリング電荷を吸収する。 （もっと読む）

【課題】複数の不揮発性半導体メモリを有するメモリシステムで発生する消費電力のピークを低く抑えることができる。
【解決手段】チップ１は、コントローラ２０から第１制御信号を受け取ると、第１動作のうちの第１サブ動作を実行して、第１動作を中断する。コントローラ２０は第１動作が中断されると、第２制御信号をチップ２に送信する。第２制御信号を受け取ると、チップ２は第２動作のうちの第３サブ動作を実行して、第２動作を中断する。コントローラ２０は第２動作が中断されると、第３制御信号をチップ１に送信する。第３制御信号を受け取ると、チップ１は第１動作を再開し、第２サブ動作を実行する。コントローラ２０は第２サブ動作が終了すると、第４制御信号をチップ２に送信する。第４制御信号を受け取ると、チップ２は第２動作を再開し、第４サブ動作を実行する。 （もっと読む）

【課題】プログラム時のピーク電流の抑制とビット線の充電時間の短縮を可能にする。
【解決手段】実施形態の不揮発性半導体メモリは、プログラム時に固定電位ＶＳを発生し、ソース線ＣＥＬＳＲＣに固定電位ＶＳを転送するセルソースドライバ１６と、プログラムデータを一時的に記憶するデータラッチ回路１４と、プログラム時に、第１及び第２ビット線の一方にデータラッチ回路１４を接続し、第１及び第２ビット線の他方にソース線ＣＥＬＳＲＣを接続するフックアップ回路１３と、ソース線ＣＥＬＳＲＣの電位レベルを検出するレベル検出回路１７と、プログラム時に、ソース線ＣＥＬＳＲＣの電位レベルが閾値を越えたときに第１及び第２ビット線の充電が完了したと判断し、かつ、第１及び第２ビット線の充電期間を可変にする制御回路１８とを備える。 （もっと読む）

【課題】半導体を用いた外部記憶装置の内部にパワーオンリセット可能な複数の回路素子が内蔵されていると、信頼性の低い側の回路素子のパワーオンリセットにチャタリング動作を生じて、上手く起動できない場合があった。
【解決手段】外部の汎用バスの信号と内部バスの信号との変換を行なう変換回路素子のパワーオンリセット回路と、前記内部バスに接続されて、前記半導体メモリとの間のデータの読み書きを制御するメモリ制御回路素子のパワーオンリセット回路との一方に、電源ラインを接続し、変換回路素子およびメモリ制御回路素子の他方のパワーオンリセット回路の入力端子に、一方の回路素子のプログラム可能なＩ／Ｏポートの出力を接続し、一方の回路素子のＩ／Ｏポートの出力を、回路素子のパワーオンリセット回路への電源の投入を契機として、所定期間、パワーオフの状態に保ってからパワーオンの状態に切り換える。 （もっと読む）

【課題】 センスアンプの活性化タイミングをリアルメモリセルの電気的特性に合わせて最適に設定する。
【解決手段】 半導体メモリは、センスアンプイネーブル信号の活性化に応答して動作し、リアルセルトランジスタに流れるセル電流により変化するビット線の電圧に応じて、メモリセルに保持されている論理を判定するセンスアンプと、第１ノードと接地線の間に直列に接続されたレプリカセルトランジスタと、タイミング生成部とを有している。タイミング生成部は、レプリカセルトランジスタを介して接地線に接続される第１ノードが高レベルから低レベルに変化するときにセンスアンプイネーブル信号を活性化する。レプリカセルトランジスタは、定電圧を受けるコントロールゲートと、コントロールゲートに接続されたフローティングゲートとを含んでいる。 （もっと読む）

【課題】消費電力を抑制し且つ動作速度を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセルＭＣを配列してなるメモリセルアレイ１０と、書込動作時に定電圧ＶＢＧＲに基づき昇圧電圧ＶＢＴを生成してメモリセルアレイ１０に供給する一方、読出動作時に電源電圧ＶＤＤに基づき昇圧電圧ＶＢＴを生成してメモリセルアレイ１０に供給する内部電圧生成回路２５と、定電圧ＶＢＧＲを生成するバンドギャップリファレンス回路２６と、書込動作時にバンドギャップリファレンス回路２６を駆動させて内部電圧生成回路２５に定電圧ＶＢＧＲを供給する一方、読出動作時にバンドギャップリファレンス回路２６を停止させて内部電圧生成回路２５に電源電圧ＶＤＤを供給する選択回路２７とを備える。 （もっと読む）

【課題】消費電力を低減することができる半導体集積回路装置の提供を図る。
【解決手段】入力電圧ｖｄｄを昇圧し、出力電圧ｖｈを出力する昇圧回路１と、前記昇圧回路から出力される前記出力電圧を検出し、動作モードに応じて複数の異なる電圧を、前記昇圧回路から発生させるように制御する検出器３と、を有するように構成する。 （もっと読む）