書き込み制御回路及び半導体装置
【課題】電気的に１回限りの書き込みが行われる記憶素子への誤書き込みを抑制する。
【解決手段】書き込み制御部１１は、電気的に１回限りの書き込みが行われる記憶素子（電気ヒューズ素子２）への書き込みを、書き込みを指示する書き込み信号に応じて制御し、電圧検出部１２は、電源電圧、または電気ヒューズ素子２へ供給される書き込み電圧の立ち上がり時に、一定期間、書き込み信号に係わらず電気ヒューズ素子２への書き込みを書き込み制御部１１に停止させる。
【解決手段】書き込み制御部１１は、電気的に１回限りの書き込みが行われる記憶素子（電気ヒューズ素子２）への書き込みを、書き込みを指示する書き込み信号に応じて制御し、電圧検出部１２は、電源電圧、または電気ヒューズ素子２へ供給される書き込み電圧の立ち上がり時に、一定期間、書き込み信号に係わらず電気ヒューズ素子２への書き込みを書き込み制御部１１に停止させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に１回限りの書き込みが行われる記憶素子に対する書き込みを制御する書き込み制御回路及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＲＡＭ（Random Access Memory）回路などにおいて、不良ビットを救済するための冗長処理や、各チップを識別するための識別番号などに、電気ヒューズ素子を使用することが増えてきている。
【０００３】
電気ヒューズ素子は、電気的に１回限りの書き込みが行われる記憶素子（以下ＯＴＰ（One Time Programming）素子という）である。電気ヒューズ素子は、所定の書き込み電圧が印加される端子と、書き込みトランジスタに接続されている。所定の書き込み電圧が印加され、ＷＥ（Write Enable）信号のような書き込みを指示する信号により、書き込みトランジスタがオン状態となると電気ヒューズ素子に電流が流れる。この電流により電気ヒューズ素子が切断されて、書き込み状態となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１５７９８１号公報
【特許文献２】特開平８−３２１１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記のようなＯＴＰ素子において、何らかの意図しない電流が流れると、適切な書き込みが行われず、誤書き込みが発生する問題があった。
【課題を解決するための手段】
【０００６】
発明の一観点によれば、電気的に１回限りの書き込みが行われる記憶素子への書き込みを、前記記憶素子への書き込みを指示する書き込み信号に応じて制御する書き込み制御部と、電源電圧、または前記記憶素子へ供給される書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、を備えた書き込み制御回路が提供される。
【０００７】
また、電気的に１回限りの書き込みが行われる記憶素子と、前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、前記記憶素子への書き込みを指示する書き込み信号に応じた前記制御信号を出力して、前記記憶素子への書き込みを制御する書き込み制御部と、電源電圧、または前記書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、を備えた半導体装置が提供される。
【発明の効果】
【０００８】
開示の書き込み制御回路及び半導体装置によれば、誤書き込みを抑制できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【図２】第２の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【図３】書き込み電圧投入時の信号波形の一例を示す図である。
【図４】電源電圧投入時の信号波形の一例を示す図である。
【図５】第３の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【図６】書き込み電圧投入時の信号波形の一例を示す図である。
【図７】電源電圧投入時の信号波形の一例を示す図である。
【図８】第４の実施の形態の半導体装置の一例を示す図である。
【図９】ヒューズブロックの一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を、図面を参照しつつ説明する。
電気的に書き込みを行うＯＴＰ素子では、書き込み電圧や電源電圧の投入時など、信号が不安定な場合に書き込みトランジスタがオンになってしまうと、電気ヒューズ素子に適切な電流が流れず、書き込み過ぎや、中途半端な書き込み状態となる可能性がある。その場合、誤書き込みとなり、書き込み品質が悪化してしまう。
【００１１】
本実施の形態の書き込み制御回路及び半導体装置は、そのような誤書き込みを抑制するものである。
なお、以下では電気的に書き込みを行うＯＴＰ素子の例として電気ヒューズ素子を用いた例を示すが、これに限定されず、たとえば、トランジスタのゲート酸化膜に高電圧を印加して電気的に破壊することで書き込み状態となるＯＴＰ素子などを用いてもよい。
【００１２】
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
半導体装置１は、電気ヒューズ素子２、書き込みトランジスタ３、書き込み制御回路１０を有している。また、書き込み制御回路１０は、書き込み制御部１１、電圧検出部１２、レベルシフタ１３を有している。
【００１３】
電気ヒューズ素子２と書き込みトランジスタ３は、たとえば、図示しないテスタ回路から書き込み電圧が印加される端子ＶＢと、接地電位（基準電位）である接地端子ＶＳＳ間に接続されている。
【００１４】
電気ヒューズ素子２としては、ポリシリコン層上に形成されたシリサイド層を利用したものや、メタルヒューズなどが用いられる。電気ヒューズ素子２の抵抗値が１２０Ωで、１０ｍＡの電流が流れると切断される場合、書き込み電圧として、たとえば、２．４Ｖが印加される。
【００１５】
書き込みトランジスタ３は、書き込み制御部１１からの制御信号を受け、電気ヒューズ素子２へ電流を流すか否かを制御する。書き込みトランジスタ３は、図１の例では、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）としている。
【００１６】
図１に示す例では、電気ヒューズ素子２の一方の端子は、書き込み電圧が印加される端子ＶＢに接続され、他方の端子は、書き込みトランジスタ３の一方の入出力端子（ドレイン）に接続されている。書き込みトランジスタ３の他方の入出力端子（ソース）は、接地端子ＶＳＳに接続されており、制御端子（ゲート）には、書き込み制御部１１からの制御信号が入力される。
【００１７】
書き込み制御回路１０において、書き込み制御部１１は、図示しないテスタ回路から端子ＷＥを介して入力され、レベルシフタ１３で昇圧された書き込み信号（たとえば、ライトイネーブル信号）に応じて、電気ヒューズ素子２への書き込みを制御する。そして、書き込み制御部１１は、入力した書き込み信号に応じて、書き込みトランジスタ３をオンまたはオフさせる制御信号を生成することで、電気ヒューズ素子２への書き込みを制御する。なお、書き込み制御部１１は、端子ＶＢから供給される書き込み電圧によって駆動される。また、書き込み制御部１１は、接地端子ＶＳＳにも接続されている。
【００１８】
電圧検出部１２は、端子ＶＢ，ＶＤＤ及び接地端子ＶＳＳに接続されており、電気ヒューズ素子２に供給される書き込み電圧と、電源電圧を検出する。そして、電圧検出部１２は、電源電圧、または書き込み電圧の立ち上がり時に、書き込み制御部１１に入力される書き込み信号に係わらず、電気ヒューズ素子２への書き込みを、一定期間、書き込み制御部１１に停止させる。図１に示す例では、電圧検出部１２は、書き込み制御部１１に対して、書き込みトランジスタ３をオフ状態に維持するために、制御端子を、Ｌ（Low）レベルの電位に固定させるための信号を送る（詳細は後述する）。
【００１９】
書き込みトランジスタ３をオフさせる期間は、書き込み電圧と、電源電圧の立ち上がり時に、これらの電圧が安定するまでの期間に応じて設定される。
レベルシフタ１３は、端子ＶＢ，ＶＤＤ、接地端子ＶＳＳ及び書き込み信号が入力される端子ＷＥに接続されている。そしてレベルシフタ１３は、たとえば、一定期間のパルス信号である書き込み信号を、電源電圧（たとえば、１．２Ｖ程度）の信号レベルから、書き込み電圧の信号レベル（たとえば、２．４Ｖ程度）に昇圧する。比較的高い書き込み電圧が印加される書き込みトランジスタ３や、書き込み制御部１１内の図示しないトランジスタには、厚いゲート酸化膜（たとえば、８ｎｍ程度）が用いられるため、それらのトランジスタを十分オンさせるために上記のような昇圧が行われる。なお、電圧検出部１２中の図示しないトランジスタにおいても、厚いゲート酸化膜が用いられる。
【００２０】
以上のような書き込み制御回路１０により、書き込み電圧または電源電圧の立ち上がり時の信号が不安定な状態のときに、一定期間、書き込みトランジスタ３をオフ状態に維持しておくことができ、誤書き込みを抑制できる。
【００２１】
たとえば、書き込み電圧の投入時に、レベルシフタ１３において書き込み信号が昇圧されると、不安定な書き込み電圧の影響で、書き込み信号も不安定な信号になりかねない。しかし、本実施の形態の書き込み制御回路１０及び半導体装置１によれば、書き込み電圧の投入時の一定期間、書き込み信号に係わらず、書き込みトランジスタ３をオフ状態に維持できるので、不安定な書き込み信号による書き込みを抑制できる。
【００２２】
また、書き込み電圧の投入時の不安定な書き込み電圧による電気ヒューズ素子２への書き込みが抑制される。
また、電源電圧の投入時に、書き込み信号の昇圧が不安定になり、不安定な書き込み信号が書き込み制御部１１に入力されたとしても、書き込みトランジスタ３をオフ状態に維持しておくことができる。これにより、電源電圧投入時に不安定となる書き込み信号による誤書き込みを抑制できる。
【００２３】
以下、第２、第３の実施の形態として書き込み制御回路の例をより詳細に説明する。
（第２の実施の形態）
図２は、第２の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【００２４】
第１の実施の形態の半導体装置１と同様の要素については、同一符号を付し説明を省略する。
第２の実施の形態の半導体装置１ａにおいて、書き込み制御回路１０ａは、書き込み制御部１１ａ、電圧検出部１２ａを有している。
【００２５】
書き込み制御部１１ａは、ＡＮＤ回路１１１、インバータ回路１１２を有している。
ＡＮＤ回路１１１は、レベルシフタ１３から出力される書き込み信号と、インバータ回路１１２で信号レベルが反転された電圧検出部１２ａの出力信号のＡＮＤ論理を出力するものである。ＡＮＤ回路１１１は、書き込み電圧または電源電圧の立ち上がり時に電圧検出部１２ａから出力されるＨ（High）レベルの信号によって、レベルシフタ１３から出力される書き込み信号を無効にする。すなわち、ＡＮＤ回路１１１は、書き込み信号に係わらずＬレベルの信号を出力する。
【００２６】
なお、ＡＮＤ回路１１１とインバータ回路１１２は、端子ＶＢと接地端子ＶＳＳに接続されており、書き込み電圧によって駆動される。
電圧検出部１２ａは、端子ＶＢと接地端子ＶＳＳ間に接続されたコンデンサ１２１、トランジスタ１２２、抵抗１２３を含む直列回路を有している。
【００２７】
コンデンサ１２１の一方の端子は端子ＶＢに接続されており、他方の端子はトランジスタ（ｎチャネル型ＭＯＳＦＥＴ）の一方の入出力端子（ドレイン）に接続されている。トランジスタ１２２の他方の入出力端子（ソース）は抵抗１２３の一端に接続され、制御端子（ゲート）は端子ＶＤＤに接続されている。抵抗１２３の他端は接地端子ＶＳＳに接続されている。コンデンサ１２１とトランジスタ１２２のドレイン間のノードＮ１の電位が電圧検出部１２ａの出力信号として書き込み制御部１１ａのインバータ回路１１２に入力される。
【００２８】
コンデンサ１２１の容量値と、抵抗１２３の抵抗値は、書き込み電圧と電源電圧の投入時に書き込みトランジスタ３をオフ状態に維持させたい期間に応じて、適宜設定される。
以下、第２の実施の形態の半導体装置１ａの動作を説明する。
【００２９】
まず、端子ＶＤＤから供給される電源電圧が設定済み（安定状態にある）場合で、書き込み電圧投入時の動作を説明する。
図３は、書き込み電圧投入時の信号波形の一例を示す図である。
【００３０】
縦軸は電圧を示し、横軸は時間を示している。図中では端子ＶＢから供給される書き込み電圧をＶＢと表記している。また、図２で示した半導体装置１ａのノードＮ１，Ｎ２の電位を、それぞれ、Ｎ１，Ｎ２と表記している。
【００３１】
初期状態ではノードＮ２の電位がＬレベルであるとする。時刻ｔ１において、書き込み電圧の投入が開始されると、書き込み電圧の上昇に伴い、ノードＮ１の電位がＨレベルとなる。そのため、インバータ回路１１２の出力信号はＬレベルとなり、ＡＮＤ回路１１１の出力は、レベルシフタ１３から出力される書き込み信号に係わらず、ＬレベルとなりノードＮ２の電位はＬレベルに固定される。そのため、書き込み信号がＨレベルであっても、書き込みトランジスタ３はオフ状態を維持し、電気ヒューズ素子２への書き込みが発生しない。
【００３２】
電源電圧が設定済み（Ｈレベル）であるので、トランジスタ１２２はオン状態となっている。そのため、ノードＮ１の電位は、コンデンサ１２１の容量値と、抵抗１２３の抵抗値などによって決まる時定数に応じて減少していく。
【００３３】
ノードＮ１の電位が、インバータ回路１１２で、入力がＬレベルと判定される電位（インバータ回路１１２のトランジスタの閾値電圧によって決まる）以下となると（時刻ｔ２）、インバータ回路１１２の出力は、Ｈレベルに反転する。これにより、ＡＮＤ回路１１１は、レベルシフタ１３から出力される書き込み信号に応じた値を出力するようになる。書き込み信号がＨレベルの場合には、ＡＮＤ回路１１１はＨレベルの制御信号を出力し、ノードＮ２の電位は、図３に示すように、Ｈレベルになる。これにより、書き込みトランジスタ３がオンし、書き込み電圧による電流が電気ヒューズ素子２に流れ、切断が行われる。
【００３４】
このように、書き込み電圧の投入時に、一定期間、書き込み信号に係わらず書き込みトランジスタ３をオフ状態に維持しておくことで、不安定な書き込み電圧や書き込み信号による電気ヒューズ素子２への書き込みを抑制できる。これにより、誤書き込みを抑制できる。
【００３５】
次に、端子ＶＢから供給される書き込み電圧が設定済み（安定状態にある）場合で、電源電圧投入時の動作を説明する。
図４は、電源電圧投入時の信号波形の一例を示す図である。
【００３６】
縦軸は電圧を示し、横軸は時間を示している。図中では端子ＶＤＤから供給される電源電圧をＶＤＤと表記している。また、図２で示した半導体装置１ａのノードＮ１，Ｎ２の電位を、それぞれ、Ｎ１，Ｎ２と表記している。
【００３７】
初期状態ではノードＮ２の電位がＬレベルであるとする。時刻ｔ３において、電源電圧の投入が開始され、トランジスタ１２２の閾値電圧まで上昇すると（時刻ｔ４）、トランジスタ１２２がオンする。すると、ノードＮ１の電位がコンデンサ１２１の容量値と、抵抗１２３の抵抗値などによって決まる時定数に応じて減少していく。ただし、ノードＮ１の電位がインバータ回路１１２で、入力がＬレベルと判定される電位以下となるまでは、インバータ回路１１２の出力信号はＬレベルとなる。そのため、レベルシフタ１３から出力される書き込み信号に係わらず、ＡＮＤ回路１１１の出力はＬレベルとなりノードＮ２の電位はＬレベルに固定される。そのため、書き込み信号がＨレベルであっても、書き込みトランジスタ３はオフ状態を維持し、電気ヒューズ素子２への書き込みが発生しない。
【００３８】
ノードＮ１の電位が、インバータ回路１１２で、入力がＬレベルと判定される電位以下となると（時刻ｔ５）、インバータ回路１１２の出力は、Ｈレベルに反転する。これにより、ＡＮＤ回路１１１は、レベルシフタ１３から出力される書き込み信号に応じた値を出力するようになる。書き込み信号がＨレベルの場合には、ＡＮＤ回路１１１はＨレベルの制御信号を出力し、ノードＮ２の電位は、図４に示すように、Ｈレベルになる。これにより、書き込みトランジスタ３がオンし、書き込み電圧による電流が電気ヒューズ素子２に流れ、切断が行われる。
【００３９】
このように、電源電圧の投入時に、一定期間、書き込み信号に係わらず書き込みトランジスタ３をオフ状態に維持しておくことで、その期間に書き込み信号が不安定となっても、電気ヒューズ素子２への書き込みを抑制できる。これにより、誤書き込みを抑制できる。
【００４０】
（第３の実施の形態）
書き込み制御回路は、図２に示した回路構成に限定されず、たとえば、以下に示すような回路としてもよい。
【００４１】
図５は、第３の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
第２の実施の形態の半導体装置１ａと同様の要素については、同一符号を付し説明を省略する。
【００４２】
図５に示す半導体装置１ｂにおいて、書き込み制御回路１０ｂでは、電圧検出部１２ｂの抵抗１２５、トランジスタ１２６、コンデンサ１２７の接続が、第１の実施の形態の書き込み制御回路１０ａの電圧検出部１２ａと異なっている。
【００４３】
第３の実施の形態の書き込み制御回路１０ｂにおいて、電圧検出部１２ｂでは、抵抗１２５の一端が端子ＶＢに接続され、他端がトランジスタ１２６のドレインに接続されている。トランジスタ１２６のソースはコンデンサ１２７の一方の端子に接続されており、コンデンサ１２７の他方の端子は、接地端子ＶＳＳに接続されている。トランジスタゲートには端子ＶＤＤが接続され、電源電圧が供給される。トランジスタ１２６のソースとコンデンサ１２７間のノードＮ４の電位が電圧検出部１２ｂの出力信号として書き込み制御部１１ｂに入力される。
【００４４】
書き込み制御部１１ｂは、ＡＮＤ回路１１３を有し、電圧検出部１２ｂの出力信号と、レベルシフタ１３から出力される昇圧された書き込み信号を入力し、それらのＡＮＤ論理の結果を書き込みトランジスタ３のゲートに供給する制御信号として出力する。ＡＮＤ回路１１３は、書き込み電圧または電源電圧の立ち上がり時の一定期間に電圧検出部１２ｂから出力される信号により、書き込み信号を無効にする。すなわち、ＡＮＤ回路１１３は、書き込み信号に係わらず、Ｌレベルの制御信号を出力する。
【００４５】
以下、半導体装置１ｂの動作を説明する。
まず、端子ＶＤＤから供給される電源電圧が設定済み（安定状態にある）場合で、書き込み電圧投入時の動作を説明する。
【００４６】
図６は、書き込み電圧投入時の信号波形の一例を示す図である。
縦軸は電圧を示し、横軸は時間を示している。図中では端子ＶＢから供給される書き込み電圧をＶＢと表記している。また、図５で示した半導体装置１ｂのノードＮ２，Ｎ４の電位を、それぞれ、Ｎ２，Ｎ４と表記している。
【００４７】
初期状態ではノードＮ２の電位がＬレベルであるとする。時刻ｔ１０において、書き込み電圧の投入が開始されると、トランジスタ１２６がオン状態であるので、書き込み電圧の上昇に伴い、ノードＮ４の電位もコンデンサ１２７と抵抗１２５などによって決まる時定数に応じて上昇を始める。ただし、ノードＮ４の電位がＡＮＤ回路１１３で、入力がＨレベルと判定される電位（ＡＮＤ回路１１３のトランジスタの閾値電圧によって決まる）以上となるまでは、ＡＮＤ回路１１３の出力信号はＬレベルのままである。そのため、レベルシフタ１３から出力される書き込み信号に係わらず、ＡＮＤ回路１１３の出力はＬレベルとなりノードＮ２の電位はＬレベルに固定される。そのため、書き込み信号がＨレベルであっても、書き込みトランジスタ３はオフ状態を維持し、電気ヒューズ素子２への書き込みが発生しない。
【００４８】
ノードＮ４の電位が、ＡＮＤ回路１１３で、入力がＨレベルと判定される電位以上となると（時刻ｔ１１）、ＡＮＤ回路１１３は、レベルシフタ１３から出力される書き込み信号に応じた値を出力するようになる。書き込み信号がＨレベルの場合には、ＡＮＤ回路１１３はＨレベルの制御信号を出力し、ノードＮ２の電位は、図６に示すように、Ｈレベルになる。これにより、書き込みトランジスタ３がオンし、書き込み電圧による電流が電気ヒューズ素子２に流れ、切断が行われる。
【００４９】
このように、書き込み電圧の投入時に、一定期間、書き込み信号に係わらず書き込みトランジスタ３をオフ状態に維持しておくことで、不安定な書き込み電圧や書き込み信号による電気ヒューズ素子２への書き込みを抑制できる。これにより、誤書き込みを抑制できる。
【００５０】
次に、端子ＶＢから供給される書き込み電圧が設定済み（安定状態にある）場合で、電源電圧投入時の動作を説明する。
図７は、電源電圧投入時の信号波形の一例を示す図である。
【００５１】
縦軸は電圧を示し、横軸は時間を示している。図中では端子ＶＤＤから供給される電源電圧をＶＤＤと表記している。また、図５で示した半導体装置１ｂのノードＮ２，Ｎ４の電位を、それぞれ、Ｎ２，Ｎ４と表記している。
【００５２】
初期状態ではノードＮ２の電位がＬレベルであるとする。時刻ｔ１２において、電源電圧の投入が開始され、トランジスタ１２６の閾値電圧まで上昇すると（時刻ｔ１３）、トランジスタ１２６がオンする。これにより、ノードＮ４の電位がコンデンサ１２７の容量値と、抵抗１２５の抵抗値などによって決まる時定数に応じて増加していく。
【００５３】
ただし、ノードＮ４の電位がＡＮＤ回路１１３で、入力がＨレベルと判定される電位以上となるまでは、ＡＮＤ回路１１３の出力信号はＬレベルとなる。そのため、レベルシフタ１３から出力される書き込み信号に係わらず、ＡＮＤ回路１１３の出力はＬレベルとなりノードＮ２の電位はＬレベルに固定される。つまり、書き込み信号がＨレベルとなっても、書き込みトランジスタ３はオフ状態を維持し、電気ヒューズ素子２への書き込みが発生しない。
【００５４】
ノードＮ４の電位が、ＡＮＤ回路１１３で、入力がＨレベルと判定される電位以上となると（時刻ｔ１４）、ＡＮＤ回路１１３は、レベルシフタ１３から出力される書き込み信号に応じた値を出力するようになる。書き込み信号がＨレベルの場合には、ＡＮＤ回路１１３はＨレベルの制御信号を出力し、ノードＮ２の電位は、図７に示すように、Ｈレベルになる。これにより、書き込みトランジスタ３がオンし、書き込み電圧による電流が電気ヒューズ素子２に流れ、切断が行われる。
【００５５】
このように、電源電圧の投入時に、一定期間、書き込み信号に係わらず書き込みトランジスタ３をオフ状態に維持しておくことで、その期間に書き込み信号が不安定となっても、電気ヒューズ素子２への書き込みを抑制できる。これにより、誤書き込みを抑制できる。
【００５６】
以下、第４の実施の形態として、上記のような書き込み制御回路を、たとえば、チップを識別するＩＤ（Identification）を実現する際に適用した例を説明する。
（第４の実施の形態）
図８は、第４の実施の形態の半導体装置の一例を示す図である。
【００５７】
半導体装置５０は、複数のヒューズブロック５１−１，５１−２，…，５１−Ｎ、ＡＮＤ回路５２−１，５２−２，…，５２−Ｎ、フリップフロップ５３−１，５３−２，…，５３−（Ｎ−１）を有している。
【００５８】
各ヒューズブロック５１−１〜５１−Ｎへは、端子ＶＢから書き込み電圧が供給される。また、端子ＳＥＮからヒューズブロック５１−１〜５１−Ｎへの読み出しを指示する読み出し信号（センス信号）が供給される。また、端子ＷＥから供給される書き込み信号と、端子ＥＮから供給されるイネーブル信号がＡＮＤ回路５２−１〜５２−Ｎに入力され、ＡＮＤ回路５２−１〜５２−Ｎの出力がヒューズブロック５１−１〜５１−Ｎに供給される。
【００５９】
フリップフロップ５３−１〜５３−（Ｎ−１）は、端子ＣＬＫから入力されるクロック信号に応じて、イネーブル信号を取り込んで後段にシフトさせるシフトレジスタの機能を有している。
【００６０】
図９は、ヒューズブロックの一例を示す図である。
図８に示したヒューズブロック５１−１の一例が示されている。他のヒューズブロック５１−２〜５１−Ｎも同様である。なお、図２に示した半導体装置１ａと同一構成については同一符号を付している。
【００６１】
ヒューズブロック５１−１は、図２に示した半導体装置１ａの各要素の他に、読み出し回路５１１を備えている。
読み出し回路５１１は、ＳＥＮ端子から読み出しを指示するセンス信号が入力されると、電気ヒューズ素子２の陰極側の電位（ノードＮ３の電位）を読み取り、出力端子ＩＤ［０］から出力する。
【００６２】
図８及び図９で示すような半導体装置５０において、書き込み時、端子ＶＢに書き込み電圧を印加している状態で、イネーブル信号、書き込み信号、クロック信号に応じて、書き込みを行うヒューズブロック５１−１〜５１−Ｎが選択され、切断が行われる。これにより、たとえば、どのヒューズブロック５１−１〜５１−Ｎで切断が行われるかによって、チップＩＤがプログラミングされる。
【００６３】
端子ＳＥＮからヒューズブロック５１−１〜５１−Ｎの書き込み内容を読み出すためのセンス信号が入力されると、各ヒューズブロック５１−１〜５１−Ｎの読み出し回路５１１から、電気ヒューズ素子２の状態に応じたノードＮ３の電位が読み出される。読み出された電位は、出力端子ＩＤ［０］，ＩＤ［１］，…．ＩＤ［Ｎ−１］から、たとえば、チップＩＤとして出力される。
【００６４】
このような半導体装置５０の、各ヒューズブロック５１−１〜５１−Ｎに、第１の実施の形態で説明した書き込み制御回路１０ａを搭載することによって、チップＩＤなどが誤って書き込まれることを防止することができる。
【００６５】
なお、図８では、図２に示した書き込み制御回路１０ａを適用した例を説明したが、図５に示した書き込み制御回路１０ｂを用いてもよい。
以上、実施の形態に基づき、本発明の書き込み制御回路及び半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【００６６】
たとえば、書き込みトランジスタ３や、トランジスタ１２２，１２６はｐチャネル型ＭＯＳＦＥＴとしてもよい。その場合は、適宜回路構成が変更される。また、ＭＯＳＦＥＴの代わりに、バイポーラトランジスタを用いてもよい。
【００６７】
以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１） 電気的に１回限りの書き込みが行われる記憶素子への書き込みを、前記記憶素子への書き込みを指示する書き込み信号に応じて制御する書き込み制御部と、
電源電圧、または前記記憶素子へ供給される書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、
を有することを特徴とする書き込み制御回路。
【００６８】
（付記２） 前記書き込み制御部は、前記電源電圧、または前記書き込み電圧の立ち上がり時に前記電圧検出部から出力される信号によって、前記書き込み信号を無効にする論理回路を有していることを特徴とする付記１記載の書き込み制御回路。
【００６９】
（付記３） 前記電圧検出部は、接地端子と前記書き込み電圧が印加される端子間に接続された、抵抗、コンデンサ、及び制御端子に前記電源電圧が印加されるトランジスタを具備する直列回路を有し、
前記トランジスタと前記コンデンサ間のノードの信号を前記書き込み制御部に供給して、前記電源電圧、または前記書き込み電圧の立ち上がり時に、前記記憶素子への書き込みを前記書き込み制御部に停止させることを特徴とする付記１または２に記載の書き込み制御回路。
【００７０】
（付記４） 前記書き込み信号は、レベルシフタにより前記電源電圧の信号レベルから、前記書き込み電圧の信号レベルに昇圧された信号であることを特徴とする付記１乃至３の何れか１つに記載の書き込み制御回路。
【００７１】
（付記５） 前記直列回路の時定数と、前記書き込み制御部のトランジスタの閾値電圧に基づいて、前記一定期間が設定されていることを特徴とする付記３または４の何れか一つに記載の書き込み制御回路。
【００７２】
（付記６） 電気的に１回限りの書き込みが行われる記憶素子と、
前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、
前記記憶素子への書き込みを指示する書き込み信号に応じた前記制御信号を出力して、前記記憶素子への書き込みを制御する書き込み制御部と、
電源電圧、または前記書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、
を有することを特徴とする半導体装置。
【符号の説明】
【００７３】
１ 半導体装置
２ 電気ヒューズ素子
３ 書き込みトランジスタ
１０ 書き込み制御回路
１１ 書き込み制御部
１２ 電圧検出部
１３ レベルシフタ
ＶＢ，ＶＤＤ，ＷＥ 端子
ＶＳＳ 接地端子
【技術分野】
【０００１】
本発明は、電気的に１回限りの書き込みが行われる記憶素子に対する書き込みを制御する書き込み制御回路及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＲＡＭ（Random Access Memory）回路などにおいて、不良ビットを救済するための冗長処理や、各チップを識別するための識別番号などに、電気ヒューズ素子を使用することが増えてきている。
【０００３】
電気ヒューズ素子は、電気的に１回限りの書き込みが行われる記憶素子（以下ＯＴＰ（One Time Programming）素子という）である。電気ヒューズ素子は、所定の書き込み電圧が印加される端子と、書き込みトランジスタに接続されている。所定の書き込み電圧が印加され、ＷＥ（Write Enable）信号のような書き込みを指示する信号により、書き込みトランジスタがオン状態となると電気ヒューズ素子に電流が流れる。この電流により電気ヒューズ素子が切断されて、書き込み状態となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１５７９８１号公報
【特許文献２】特開平８−３２１１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、上記のようなＯＴＰ素子において、何らかの意図しない電流が流れると、適切な書き込みが行われず、誤書き込みが発生する問題があった。
【課題を解決するための手段】
【０００６】
発明の一観点によれば、電気的に１回限りの書き込みが行われる記憶素子への書き込みを、前記記憶素子への書き込みを指示する書き込み信号に応じて制御する書き込み制御部と、電源電圧、または前記記憶素子へ供給される書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、を備えた書き込み制御回路が提供される。
【０００７】
また、電気的に１回限りの書き込みが行われる記憶素子と、前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、前記記憶素子への書き込みを指示する書き込み信号に応じた前記制御信号を出力して、前記記憶素子への書き込みを制御する書き込み制御部と、電源電圧、または前記書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、を備えた半導体装置が提供される。
【発明の効果】
【０００８】
開示の書き込み制御回路及び半導体装置によれば、誤書き込みを抑制できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【図２】第２の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【図３】書き込み電圧投入時の信号波形の一例を示す図である。
【図４】電源電圧投入時の信号波形の一例を示す図である。
【図５】第３の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【図６】書き込み電圧投入時の信号波形の一例を示す図である。
【図７】電源電圧投入時の信号波形の一例を示す図である。
【図８】第４の実施の形態の半導体装置の一例を示す図である。
【図９】ヒューズブロックの一例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を、図面を参照しつつ説明する。
電気的に書き込みを行うＯＴＰ素子では、書き込み電圧や電源電圧の投入時など、信号が不安定な場合に書き込みトランジスタがオンになってしまうと、電気ヒューズ素子に適切な電流が流れず、書き込み過ぎや、中途半端な書き込み状態となる可能性がある。その場合、誤書き込みとなり、書き込み品質が悪化してしまう。
【００１１】
本実施の形態の書き込み制御回路及び半導体装置は、そのような誤書き込みを抑制するものである。
なお、以下では電気的に書き込みを行うＯＴＰ素子の例として電気ヒューズ素子を用いた例を示すが、これに限定されず、たとえば、トランジスタのゲート酸化膜に高電圧を印加して電気的に破壊することで書き込み状態となるＯＴＰ素子などを用いてもよい。
【００１２】
（第１の実施の形態）
図１は、第１の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
半導体装置１は、電気ヒューズ素子２、書き込みトランジスタ３、書き込み制御回路１０を有している。また、書き込み制御回路１０は、書き込み制御部１１、電圧検出部１２、レベルシフタ１３を有している。
【００１３】
電気ヒューズ素子２と書き込みトランジスタ３は、たとえば、図示しないテスタ回路から書き込み電圧が印加される端子ＶＢと、接地電位（基準電位）である接地端子ＶＳＳ間に接続されている。
【００１４】
電気ヒューズ素子２としては、ポリシリコン層上に形成されたシリサイド層を利用したものや、メタルヒューズなどが用いられる。電気ヒューズ素子２の抵抗値が１２０Ωで、１０ｍＡの電流が流れると切断される場合、書き込み電圧として、たとえば、２．４Ｖが印加される。
【００１５】
書き込みトランジスタ３は、書き込み制御部１１からの制御信号を受け、電気ヒューズ素子２へ電流を流すか否かを制御する。書き込みトランジスタ３は、図１の例では、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）としている。
【００１６】
図１に示す例では、電気ヒューズ素子２の一方の端子は、書き込み電圧が印加される端子ＶＢに接続され、他方の端子は、書き込みトランジスタ３の一方の入出力端子（ドレイン）に接続されている。書き込みトランジスタ３の他方の入出力端子（ソース）は、接地端子ＶＳＳに接続されており、制御端子（ゲート）には、書き込み制御部１１からの制御信号が入力される。
【００１７】
書き込み制御回路１０において、書き込み制御部１１は、図示しないテスタ回路から端子ＷＥを介して入力され、レベルシフタ１３で昇圧された書き込み信号（たとえば、ライトイネーブル信号）に応じて、電気ヒューズ素子２への書き込みを制御する。そして、書き込み制御部１１は、入力した書き込み信号に応じて、書き込みトランジスタ３をオンまたはオフさせる制御信号を生成することで、電気ヒューズ素子２への書き込みを制御する。なお、書き込み制御部１１は、端子ＶＢから供給される書き込み電圧によって駆動される。また、書き込み制御部１１は、接地端子ＶＳＳにも接続されている。
【００１８】
電圧検出部１２は、端子ＶＢ，ＶＤＤ及び接地端子ＶＳＳに接続されており、電気ヒューズ素子２に供給される書き込み電圧と、電源電圧を検出する。そして、電圧検出部１２は、電源電圧、または書き込み電圧の立ち上がり時に、書き込み制御部１１に入力される書き込み信号に係わらず、電気ヒューズ素子２への書き込みを、一定期間、書き込み制御部１１に停止させる。図１に示す例では、電圧検出部１２は、書き込み制御部１１に対して、書き込みトランジスタ３をオフ状態に維持するために、制御端子を、Ｌ（Low）レベルの電位に固定させるための信号を送る（詳細は後述する）。
【００１９】
書き込みトランジスタ３をオフさせる期間は、書き込み電圧と、電源電圧の立ち上がり時に、これらの電圧が安定するまでの期間に応じて設定される。
レベルシフタ１３は、端子ＶＢ，ＶＤＤ、接地端子ＶＳＳ及び書き込み信号が入力される端子ＷＥに接続されている。そしてレベルシフタ１３は、たとえば、一定期間のパルス信号である書き込み信号を、電源電圧（たとえば、１．２Ｖ程度）の信号レベルから、書き込み電圧の信号レベル（たとえば、２．４Ｖ程度）に昇圧する。比較的高い書き込み電圧が印加される書き込みトランジスタ３や、書き込み制御部１１内の図示しないトランジスタには、厚いゲート酸化膜（たとえば、８ｎｍ程度）が用いられるため、それらのトランジスタを十分オンさせるために上記のような昇圧が行われる。なお、電圧検出部１２中の図示しないトランジスタにおいても、厚いゲート酸化膜が用いられる。
【００２０】
以上のような書き込み制御回路１０により、書き込み電圧または電源電圧の立ち上がり時の信号が不安定な状態のときに、一定期間、書き込みトランジスタ３をオフ状態に維持しておくことができ、誤書き込みを抑制できる。
【００２１】
たとえば、書き込み電圧の投入時に、レベルシフタ１３において書き込み信号が昇圧されると、不安定な書き込み電圧の影響で、書き込み信号も不安定な信号になりかねない。しかし、本実施の形態の書き込み制御回路１０及び半導体装置１によれば、書き込み電圧の投入時の一定期間、書き込み信号に係わらず、書き込みトランジスタ３をオフ状態に維持できるので、不安定な書き込み信号による書き込みを抑制できる。
【００２２】
また、書き込み電圧の投入時の不安定な書き込み電圧による電気ヒューズ素子２への書き込みが抑制される。
また、電源電圧の投入時に、書き込み信号の昇圧が不安定になり、不安定な書き込み信号が書き込み制御部１１に入力されたとしても、書き込みトランジスタ３をオフ状態に維持しておくことができる。これにより、電源電圧投入時に不安定となる書き込み信号による誤書き込みを抑制できる。
【００２３】
以下、第２、第３の実施の形態として書き込み制御回路の例をより詳細に説明する。
（第２の実施の形態）
図２は、第２の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
【００２４】
第１の実施の形態の半導体装置１と同様の要素については、同一符号を付し説明を省略する。
第２の実施の形態の半導体装置１ａにおいて、書き込み制御回路１０ａは、書き込み制御部１１ａ、電圧検出部１２ａを有している。
【００２５】
書き込み制御部１１ａは、ＡＮＤ回路１１１、インバータ回路１１２を有している。
ＡＮＤ回路１１１は、レベルシフタ１３から出力される書き込み信号と、インバータ回路１１２で信号レベルが反転された電圧検出部１２ａの出力信号のＡＮＤ論理を出力するものである。ＡＮＤ回路１１１は、書き込み電圧または電源電圧の立ち上がり時に電圧検出部１２ａから出力されるＨ（High）レベルの信号によって、レベルシフタ１３から出力される書き込み信号を無効にする。すなわち、ＡＮＤ回路１１１は、書き込み信号に係わらずＬレベルの信号を出力する。
【００２６】
なお、ＡＮＤ回路１１１とインバータ回路１１２は、端子ＶＢと接地端子ＶＳＳに接続されており、書き込み電圧によって駆動される。
電圧検出部１２ａは、端子ＶＢと接地端子ＶＳＳ間に接続されたコンデンサ１２１、トランジスタ１２２、抵抗１２３を含む直列回路を有している。
【００２７】
コンデンサ１２１の一方の端子は端子ＶＢに接続されており、他方の端子はトランジスタ（ｎチャネル型ＭＯＳＦＥＴ）の一方の入出力端子（ドレイン）に接続されている。トランジスタ１２２の他方の入出力端子（ソース）は抵抗１２３の一端に接続され、制御端子（ゲート）は端子ＶＤＤに接続されている。抵抗１２３の他端は接地端子ＶＳＳに接続されている。コンデンサ１２１とトランジスタ１２２のドレイン間のノードＮ１の電位が電圧検出部１２ａの出力信号として書き込み制御部１１ａのインバータ回路１１２に入力される。
【００２８】
コンデンサ１２１の容量値と、抵抗１２３の抵抗値は、書き込み電圧と電源電圧の投入時に書き込みトランジスタ３をオフ状態に維持させたい期間に応じて、適宜設定される。
以下、第２の実施の形態の半導体装置１ａの動作を説明する。
【００２９】
まず、端子ＶＤＤから供給される電源電圧が設定済み（安定状態にある）場合で、書き込み電圧投入時の動作を説明する。
図３は、書き込み電圧投入時の信号波形の一例を示す図である。
【００３０】
縦軸は電圧を示し、横軸は時間を示している。図中では端子ＶＢから供給される書き込み電圧をＶＢと表記している。また、図２で示した半導体装置１ａのノードＮ１，Ｎ２の電位を、それぞれ、Ｎ１，Ｎ２と表記している。
【００３１】
初期状態ではノードＮ２の電位がＬレベルであるとする。時刻ｔ１において、書き込み電圧の投入が開始されると、書き込み電圧の上昇に伴い、ノードＮ１の電位がＨレベルとなる。そのため、インバータ回路１１２の出力信号はＬレベルとなり、ＡＮＤ回路１１１の出力は、レベルシフタ１３から出力される書き込み信号に係わらず、ＬレベルとなりノードＮ２の電位はＬレベルに固定される。そのため、書き込み信号がＨレベルであっても、書き込みトランジスタ３はオフ状態を維持し、電気ヒューズ素子２への書き込みが発生しない。
【００３２】
電源電圧が設定済み（Ｈレベル）であるので、トランジスタ１２２はオン状態となっている。そのため、ノードＮ１の電位は、コンデンサ１２１の容量値と、抵抗１２３の抵抗値などによって決まる時定数に応じて減少していく。
【００３３】
ノードＮ１の電位が、インバータ回路１１２で、入力がＬレベルと判定される電位（インバータ回路１１２のトランジスタの閾値電圧によって決まる）以下となると（時刻ｔ２）、インバータ回路１１２の出力は、Ｈレベルに反転する。これにより、ＡＮＤ回路１１１は、レベルシフタ１３から出力される書き込み信号に応じた値を出力するようになる。書き込み信号がＨレベルの場合には、ＡＮＤ回路１１１はＨレベルの制御信号を出力し、ノードＮ２の電位は、図３に示すように、Ｈレベルになる。これにより、書き込みトランジスタ３がオンし、書き込み電圧による電流が電気ヒューズ素子２に流れ、切断が行われる。
【００３４】
このように、書き込み電圧の投入時に、一定期間、書き込み信号に係わらず書き込みトランジスタ３をオフ状態に維持しておくことで、不安定な書き込み電圧や書き込み信号による電気ヒューズ素子２への書き込みを抑制できる。これにより、誤書き込みを抑制できる。
【００３５】
次に、端子ＶＢから供給される書き込み電圧が設定済み（安定状態にある）場合で、電源電圧投入時の動作を説明する。
図４は、電源電圧投入時の信号波形の一例を示す図である。
【００３６】
縦軸は電圧を示し、横軸は時間を示している。図中では端子ＶＤＤから供給される電源電圧をＶＤＤと表記している。また、図２で示した半導体装置１ａのノードＮ１，Ｎ２の電位を、それぞれ、Ｎ１，Ｎ２と表記している。
【００３７】
初期状態ではノードＮ２の電位がＬレベルであるとする。時刻ｔ３において、電源電圧の投入が開始され、トランジスタ１２２の閾値電圧まで上昇すると（時刻ｔ４）、トランジスタ１２２がオンする。すると、ノードＮ１の電位がコンデンサ１２１の容量値と、抵抗１２３の抵抗値などによって決まる時定数に応じて減少していく。ただし、ノードＮ１の電位がインバータ回路１１２で、入力がＬレベルと判定される電位以下となるまでは、インバータ回路１１２の出力信号はＬレベルとなる。そのため、レベルシフタ１３から出力される書き込み信号に係わらず、ＡＮＤ回路１１１の出力はＬレベルとなりノードＮ２の電位はＬレベルに固定される。そのため、書き込み信号がＨレベルであっても、書き込みトランジスタ３はオフ状態を維持し、電気ヒューズ素子２への書き込みが発生しない。
【００３８】
ノードＮ１の電位が、インバータ回路１１２で、入力がＬレベルと判定される電位以下となると（時刻ｔ５）、インバータ回路１１２の出力は、Ｈレベルに反転する。これにより、ＡＮＤ回路１１１は、レベルシフタ１３から出力される書き込み信号に応じた値を出力するようになる。書き込み信号がＨレベルの場合には、ＡＮＤ回路１１１はＨレベルの制御信号を出力し、ノードＮ２の電位は、図４に示すように、Ｈレベルになる。これにより、書き込みトランジスタ３がオンし、書き込み電圧による電流が電気ヒューズ素子２に流れ、切断が行われる。
【００３９】
このように、電源電圧の投入時に、一定期間、書き込み信号に係わらず書き込みトランジスタ３をオフ状態に維持しておくことで、その期間に書き込み信号が不安定となっても、電気ヒューズ素子２への書き込みを抑制できる。これにより、誤書き込みを抑制できる。
【００４０】
（第３の実施の形態）
書き込み制御回路は、図２に示した回路構成に限定されず、たとえば、以下に示すような回路としてもよい。
【００４１】
図５は、第３の実施の形態の半導体装置及び書き込み制御回路の一例を示す図である。
第２の実施の形態の半導体装置１ａと同様の要素については、同一符号を付し説明を省略する。
【００４２】
図５に示す半導体装置１ｂにおいて、書き込み制御回路１０ｂでは、電圧検出部１２ｂの抵抗１２５、トランジスタ１２６、コンデンサ１２７の接続が、第１の実施の形態の書き込み制御回路１０ａの電圧検出部１２ａと異なっている。
【００４３】
第３の実施の形態の書き込み制御回路１０ｂにおいて、電圧検出部１２ｂでは、抵抗１２５の一端が端子ＶＢに接続され、他端がトランジスタ１２６のドレインに接続されている。トランジスタ１２６のソースはコンデンサ１２７の一方の端子に接続されており、コンデンサ１２７の他方の端子は、接地端子ＶＳＳに接続されている。トランジスタゲートには端子ＶＤＤが接続され、電源電圧が供給される。トランジスタ１２６のソースとコンデンサ１２７間のノードＮ４の電位が電圧検出部１２ｂの出力信号として書き込み制御部１１ｂに入力される。
【００４４】
書き込み制御部１１ｂは、ＡＮＤ回路１１３を有し、電圧検出部１２ｂの出力信号と、レベルシフタ１３から出力される昇圧された書き込み信号を入力し、それらのＡＮＤ論理の結果を書き込みトランジスタ３のゲートに供給する制御信号として出力する。ＡＮＤ回路１１３は、書き込み電圧または電源電圧の立ち上がり時の一定期間に電圧検出部１２ｂから出力される信号により、書き込み信号を無効にする。すなわち、ＡＮＤ回路１１３は、書き込み信号に係わらず、Ｌレベルの制御信号を出力する。
【００４５】
以下、半導体装置１ｂの動作を説明する。
まず、端子ＶＤＤから供給される電源電圧が設定済み（安定状態にある）場合で、書き込み電圧投入時の動作を説明する。
【００４６】
図６は、書き込み電圧投入時の信号波形の一例を示す図である。
縦軸は電圧を示し、横軸は時間を示している。図中では端子ＶＢから供給される書き込み電圧をＶＢと表記している。また、図５で示した半導体装置１ｂのノードＮ２，Ｎ４の電位を、それぞれ、Ｎ２，Ｎ４と表記している。
【００４７】
初期状態ではノードＮ２の電位がＬレベルであるとする。時刻ｔ１０において、書き込み電圧の投入が開始されると、トランジスタ１２６がオン状態であるので、書き込み電圧の上昇に伴い、ノードＮ４の電位もコンデンサ１２７と抵抗１２５などによって決まる時定数に応じて上昇を始める。ただし、ノードＮ４の電位がＡＮＤ回路１１３で、入力がＨレベルと判定される電位（ＡＮＤ回路１１３のトランジスタの閾値電圧によって決まる）以上となるまでは、ＡＮＤ回路１１３の出力信号はＬレベルのままである。そのため、レベルシフタ１３から出力される書き込み信号に係わらず、ＡＮＤ回路１１３の出力はＬレベルとなりノードＮ２の電位はＬレベルに固定される。そのため、書き込み信号がＨレベルであっても、書き込みトランジスタ３はオフ状態を維持し、電気ヒューズ素子２への書き込みが発生しない。
【００４８】
ノードＮ４の電位が、ＡＮＤ回路１１３で、入力がＨレベルと判定される電位以上となると（時刻ｔ１１）、ＡＮＤ回路１１３は、レベルシフタ１３から出力される書き込み信号に応じた値を出力するようになる。書き込み信号がＨレベルの場合には、ＡＮＤ回路１１３はＨレベルの制御信号を出力し、ノードＮ２の電位は、図６に示すように、Ｈレベルになる。これにより、書き込みトランジスタ３がオンし、書き込み電圧による電流が電気ヒューズ素子２に流れ、切断が行われる。
【００４９】
このように、書き込み電圧の投入時に、一定期間、書き込み信号に係わらず書き込みトランジスタ３をオフ状態に維持しておくことで、不安定な書き込み電圧や書き込み信号による電気ヒューズ素子２への書き込みを抑制できる。これにより、誤書き込みを抑制できる。
【００５０】
次に、端子ＶＢから供給される書き込み電圧が設定済み（安定状態にある）場合で、電源電圧投入時の動作を説明する。
図７は、電源電圧投入時の信号波形の一例を示す図である。
【００５１】
縦軸は電圧を示し、横軸は時間を示している。図中では端子ＶＤＤから供給される電源電圧をＶＤＤと表記している。また、図５で示した半導体装置１ｂのノードＮ２，Ｎ４の電位を、それぞれ、Ｎ２，Ｎ４と表記している。
【００５２】
初期状態ではノードＮ２の電位がＬレベルであるとする。時刻ｔ１２において、電源電圧の投入が開始され、トランジスタ１２６の閾値電圧まで上昇すると（時刻ｔ１３）、トランジスタ１２６がオンする。これにより、ノードＮ４の電位がコンデンサ１２７の容量値と、抵抗１２５の抵抗値などによって決まる時定数に応じて増加していく。
【００５３】
ただし、ノードＮ４の電位がＡＮＤ回路１１３で、入力がＨレベルと判定される電位以上となるまでは、ＡＮＤ回路１１３の出力信号はＬレベルとなる。そのため、レベルシフタ１３から出力される書き込み信号に係わらず、ＡＮＤ回路１１３の出力はＬレベルとなりノードＮ２の電位はＬレベルに固定される。つまり、書き込み信号がＨレベルとなっても、書き込みトランジスタ３はオフ状態を維持し、電気ヒューズ素子２への書き込みが発生しない。
【００５４】
ノードＮ４の電位が、ＡＮＤ回路１１３で、入力がＨレベルと判定される電位以上となると（時刻ｔ１４）、ＡＮＤ回路１１３は、レベルシフタ１３から出力される書き込み信号に応じた値を出力するようになる。書き込み信号がＨレベルの場合には、ＡＮＤ回路１１３はＨレベルの制御信号を出力し、ノードＮ２の電位は、図７に示すように、Ｈレベルになる。これにより、書き込みトランジスタ３がオンし、書き込み電圧による電流が電気ヒューズ素子２に流れ、切断が行われる。
【００５５】
このように、電源電圧の投入時に、一定期間、書き込み信号に係わらず書き込みトランジスタ３をオフ状態に維持しておくことで、その期間に書き込み信号が不安定となっても、電気ヒューズ素子２への書き込みを抑制できる。これにより、誤書き込みを抑制できる。
【００５６】
以下、第４の実施の形態として、上記のような書き込み制御回路を、たとえば、チップを識別するＩＤ（Identification）を実現する際に適用した例を説明する。
（第４の実施の形態）
図８は、第４の実施の形態の半導体装置の一例を示す図である。
【００５７】
半導体装置５０は、複数のヒューズブロック５１−１，５１−２，…，５１−Ｎ、ＡＮＤ回路５２−１，５２−２，…，５２−Ｎ、フリップフロップ５３−１，５３−２，…，５３−（Ｎ−１）を有している。
【００５８】
各ヒューズブロック５１−１〜５１−Ｎへは、端子ＶＢから書き込み電圧が供給される。また、端子ＳＥＮからヒューズブロック５１−１〜５１−Ｎへの読み出しを指示する読み出し信号（センス信号）が供給される。また、端子ＷＥから供給される書き込み信号と、端子ＥＮから供給されるイネーブル信号がＡＮＤ回路５２−１〜５２−Ｎに入力され、ＡＮＤ回路５２−１〜５２−Ｎの出力がヒューズブロック５１−１〜５１−Ｎに供給される。
【００５９】
フリップフロップ５３−１〜５３−（Ｎ−１）は、端子ＣＬＫから入力されるクロック信号に応じて、イネーブル信号を取り込んで後段にシフトさせるシフトレジスタの機能を有している。
【００６０】
図９は、ヒューズブロックの一例を示す図である。
図８に示したヒューズブロック５１−１の一例が示されている。他のヒューズブロック５１−２〜５１−Ｎも同様である。なお、図２に示した半導体装置１ａと同一構成については同一符号を付している。
【００６１】
ヒューズブロック５１−１は、図２に示した半導体装置１ａの各要素の他に、読み出し回路５１１を備えている。
読み出し回路５１１は、ＳＥＮ端子から読み出しを指示するセンス信号が入力されると、電気ヒューズ素子２の陰極側の電位（ノードＮ３の電位）を読み取り、出力端子ＩＤ［０］から出力する。
【００６２】
図８及び図９で示すような半導体装置５０において、書き込み時、端子ＶＢに書き込み電圧を印加している状態で、イネーブル信号、書き込み信号、クロック信号に応じて、書き込みを行うヒューズブロック５１−１〜５１−Ｎが選択され、切断が行われる。これにより、たとえば、どのヒューズブロック５１−１〜５１−Ｎで切断が行われるかによって、チップＩＤがプログラミングされる。
【００６３】
端子ＳＥＮからヒューズブロック５１−１〜５１−Ｎの書き込み内容を読み出すためのセンス信号が入力されると、各ヒューズブロック５１−１〜５１−Ｎの読み出し回路５１１から、電気ヒューズ素子２の状態に応じたノードＮ３の電位が読み出される。読み出された電位は、出力端子ＩＤ［０］，ＩＤ［１］，…．ＩＤ［Ｎ−１］から、たとえば、チップＩＤとして出力される。
【００６４】
このような半導体装置５０の、各ヒューズブロック５１−１〜５１−Ｎに、第１の実施の形態で説明した書き込み制御回路１０ａを搭載することによって、チップＩＤなどが誤って書き込まれることを防止することができる。
【００６５】
なお、図８では、図２に示した書き込み制御回路１０ａを適用した例を説明したが、図５に示した書き込み制御回路１０ｂを用いてもよい。
以上、実施の形態に基づき、本発明の書き込み制御回路及び半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
【００６６】
たとえば、書き込みトランジスタ３や、トランジスタ１２２，１２６はｐチャネル型ＭＯＳＦＥＴとしてもよい。その場合は、適宜回路構成が変更される。また、ＭＯＳＦＥＴの代わりに、バイポーラトランジスタを用いてもよい。
【００６７】
以上説明した複数の実施の形態に関し、さらに以下の付記を開示する。
（付記１） 電気的に１回限りの書き込みが行われる記憶素子への書き込みを、前記記憶素子への書き込みを指示する書き込み信号に応じて制御する書き込み制御部と、
電源電圧、または前記記憶素子へ供給される書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、
を有することを特徴とする書き込み制御回路。
【００６８】
（付記２） 前記書き込み制御部は、前記電源電圧、または前記書き込み電圧の立ち上がり時に前記電圧検出部から出力される信号によって、前記書き込み信号を無効にする論理回路を有していることを特徴とする付記１記載の書き込み制御回路。
【００６９】
（付記３） 前記電圧検出部は、接地端子と前記書き込み電圧が印加される端子間に接続された、抵抗、コンデンサ、及び制御端子に前記電源電圧が印加されるトランジスタを具備する直列回路を有し、
前記トランジスタと前記コンデンサ間のノードの信号を前記書き込み制御部に供給して、前記電源電圧、または前記書き込み電圧の立ち上がり時に、前記記憶素子への書き込みを前記書き込み制御部に停止させることを特徴とする付記１または２に記載の書き込み制御回路。
【００７０】
（付記４） 前記書き込み信号は、レベルシフタにより前記電源電圧の信号レベルから、前記書き込み電圧の信号レベルに昇圧された信号であることを特徴とする付記１乃至３の何れか１つに記載の書き込み制御回路。
【００７１】
（付記５） 前記直列回路の時定数と、前記書き込み制御部のトランジスタの閾値電圧に基づいて、前記一定期間が設定されていることを特徴とする付記３または４の何れか一つに記載の書き込み制御回路。
【００７２】
（付記６） 電気的に１回限りの書き込みが行われる記憶素子と、
前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、
前記記憶素子への書き込みを指示する書き込み信号に応じた前記制御信号を出力して、前記記憶素子への書き込みを制御する書き込み制御部と、
電源電圧、または前記書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、
を有することを特徴とする半導体装置。
【符号の説明】
【００７３】
１ 半導体装置
２ 電気ヒューズ素子
３ 書き込みトランジスタ
１０ 書き込み制御回路
１１ 書き込み制御部
１２ 電圧検出部
１３ レベルシフタ
ＶＢ，ＶＤＤ，ＷＥ 端子
ＶＳＳ 接地端子
【特許請求の範囲】
【請求項１】
電気的に１回限りの書き込みが行われる記憶素子への書き込みを、前記記憶素子への書き込みを指示する書き込み信号に応じて制御する書き込み制御部と、
電源電圧、または前記記憶素子へ供給される書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、
を有することを特徴とする書き込み制御回路。
【請求項２】
前記書き込み制御部は、前記電源電圧、または前記書き込み電圧の立ち上がり時に前記電圧検出部から出力される信号によって、前記書き込み信号を無効にする論理回路を有していることを特徴とする請求項１記載の書き込み制御回路。
【請求項３】
前記電圧検出部は、接地端子と前記書き込み電圧が印加される端子間に接続された、抵抗、コンデンサ、及び制御端子に前記電源電圧が印加されるトランジスタを具備する直列回路を有し、
前記トランジスタと前記コンデンサ間のノードの信号を前記書き込み制御部に供給して、前記電源電圧、または前記書き込み電圧の立ち上がり時に、前記記憶素子への書き込みを前記書き込み制御部に停止させることを特徴とする請求項１または２に記載の書き込み制御回路。
【請求項４】
電気的に１回限りの書き込みが行われる記憶素子と、
前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、
前記記憶素子への書き込みを指示する書き込み信号に応じた前記制御信号を出力して、前記記憶素子への書き込みを制御する書き込み制御部と、
電源電圧、または前記書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、
を有することを特徴とする半導体装置。
【請求項１】
電気的に１回限りの書き込みが行われる記憶素子への書き込みを、前記記憶素子への書き込みを指示する書き込み信号に応じて制御する書き込み制御部と、
電源電圧、または前記記憶素子へ供給される書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、
を有することを特徴とする書き込み制御回路。
【請求項２】
前記書き込み制御部は、前記電源電圧、または前記書き込み電圧の立ち上がり時に前記電圧検出部から出力される信号によって、前記書き込み信号を無効にする論理回路を有していることを特徴とする請求項１記載の書き込み制御回路。
【請求項３】
前記電圧検出部は、接地端子と前記書き込み電圧が印加される端子間に接続された、抵抗、コンデンサ、及び制御端子に前記電源電圧が印加されるトランジスタを具備する直列回路を有し、
前記トランジスタと前記コンデンサ間のノードの信号を前記書き込み制御部に供給して、前記電源電圧、または前記書き込み電圧の立ち上がり時に、前記記憶素子への書き込みを前記書き込み制御部に停止させることを特徴とする請求項１または２に記載の書き込み制御回路。
【請求項４】
電気的に１回限りの書き込みが行われる記憶素子と、
前記記憶素子に接続され、制御信号に応じて、書き込み電圧による電流を前記記憶素子に流すか否かを制御する書き込みトランジスタと、
前記記憶素子への書き込みを指示する書き込み信号に応じた前記制御信号を出力して、前記記憶素子への書き込みを制御する書き込み制御部と、
電源電圧、または前記書き込み電圧の立ち上がり時に、一定期間、前記書き込み信号に係わらず前記記憶素子への書き込みを前記書き込み制御部に停止させる電圧検出部と、
を有することを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１７４２８４（Ｐ２０１２−１７４２８４Ａ）
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願番号】特願２０１１−３１８１２（Ｐ２０１１−３１８１２）
【出願日】平成２３年２月１７日（２０１１．２．１７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年９月１０日（２０１２．９．１０）
【国際特許分類】
【出願日】平成２３年２月１７日（２０１１．２．１７）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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