【課題】低消費電流で正確なデータ読出を行なうことが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このフラッシュメモリでは、４つのメモリマットＭＡＴ０〜ＭＡＴ３の各々にセンスアンプＳＡ０〜ＳＡｍを設け、通常の読出動作モードでは、全メモリマットＭＡＴ０〜ＭＡＴ３のセンスアンプＳＡ０〜ＳＡｍに参照電圧ＶＲを供給し、低速読出モードでは、選択されたメモリマットＭＡＴのセンスアンプＳＡ０〜ＳＡｍのみに参照電圧ＶＲを供給する。したがって、低消費電力で正確なデータ読出を行なうことができる。 （もっと読む）

【課題】消去動作の際、充分な量の正孔を生成させて消去特性を確保することができる３次元不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】基板から突出されたチャンネル膜と、チャンネル膜に沿って積層された複数のメモリセルと、チャンネル膜の一側端と繋がれたソースラインと、チャンネル膜の他側端と繋がれたビットラインと、チャンネル膜の一側端とソースラインとの間に介在されて、Ｐタイプの不純物がドープされた第１ジャンクションと、チャンネル膜の他側端と前記ビットラインとの間に介在されて、Ｎタイプの不純物がドープされた第２ジャンクションと、を含む。 （もっと読む）

【課題】不揮発性メモリ装置に対して、読出し／プログラム時間を短縮できる、向上された読出しスキームを提供する。
【解決手段】本発明の一特徴に係る不揮発性メモリ装置のソフト判定読出し方法は、ソフト判定読出し命令を受信し、選択されたワードラインへ読出し電圧を印加し、前記選択されたワードラインの選択されたメモリセルに各々連結されたビットラインをプリチャージし、前記ビットラインのプリチャージされた電圧及び前記選択されたワードラインに供給された読出し電圧は変化されない状態で、前記選択されたメモリセルの状態を連続的に感知することを含む。 （もっと読む）

【課題】ＭＯＳ構造を有する各メモリセルにおいて信頼性が高い２ビットのデータの記憶が容易な半導体記憶装置およびデータ書込み方法を提供する。
【解決手段】ＭＯＳ構造を有するメモリセル１０は、ゲート電極１３の第１半導体領域１２_１側に設けられた第１記憶部１４_１と、ゲート電極１３の第２半導体領域１２_２側に設けられた第２記憶部１４_２とを有する。第１記憶部１４_１に電子を保持させる第１電荷移動ステップと、第２記憶部１４_２に電子を保持させる第２電荷移動ステップとを交互に行うことで、第１記憶部１４_１および第２記憶部１４_２の双方に所定量の電子を保持させる。 （もっと読む）

【課題】不良ブロック情報を適切に管理することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は不揮発にデータを記憶する複数のメモリセルを配列してなる複数のブロック、並びにメモリセルと接続されるワード線、及びビット線を有するメモリセルアレイと、メモリセルアレイ内に設けられ、ブロックが不良ブロックであること示す不良ブロック情報を不揮発に記憶可能に構成された不良ブロック格納領域と、ワード線を選択するロウデコーダと、メモリセルに対するデータの書き込み、消去及び読み出しを制御する制御回路とを備える。制御回路は、不良ブロック格納領域に書き込まれた不良ブロック情報をビット線を介して外部へ出力する出力動作を実行可能に構成されるとともに、外部から入力された不良ブロック情報をビット線を介して不良ブロック格納領域に書き込む第１の書き込み動作を実行可能に構成される。 （もっと読む）

【課題】フラッシュメモリの寿命を延ばすことができる、フラッシュメモリの制御装置を提供する。
【解決手段】フラッシュメモリの複数のブロックを、低頻度データブロックと高頻度データブロックに分ける。低頻度データブロックには、更新頻度の低いデータとして予め設定された低頻度データを記憶する。一方、高頻度データブロックには、更新頻度の高いデータとして予め設定された高頻度データを記憶する。そして、フラッシュメモリに新たに記憶させるデータの種類が低頻度データであれば低頻度データブロックに記憶させ、高頻度データであれば高頻度データブロックに記憶させる。 （もっと読む）

【課題】データの信頼性を向上可能な半導体記憶装置を提供する。
【解決手段】ｍ個のページ（ｍは自然数）を含むメモリセルアレイと、書き込み動作を制御する制御回路とを備え、ｎ番目のページ（１≦ｎ≦ｍを満たす自然数）のメモリセルに書き込み動作で、（ｎ＋１）番目からｍ番目のページのメモリセルが消去状態とは異なる閾値を有するデータを保持するとき、前記制御回路は、フェイルを出力する。 （もっと読む）

【課題】
実施形態は、ベリファイ動作の誤判定を低減可能な半導体装置を提供する。
【解決手段】
本実施形態の半導体装置は、メモリセルを含むメモリセルアレイと、ビット線と、センスアンプと、制御部とを備え、センスアンプは、外部から入力された第１又は第２テストデータと第１又は第２ページのメモリセルに保持された保持データとを比較するテスト工程で、第１テストデータと第１ブロックの第１ページに対応する保持データとを比較した後に、第１テストデータと第２ブロックの第１ページに対応する保持データとを比較し、第１テストデータとは異なる第２テストデータと第１ブロックの第２ページに対応する保持データとを比較した後に、第２テストデータと第２ブロックの第２ページに対応する保持データとを比較することを特徴とする。 （もっと読む）

【課題】データの劣化を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルは、半導体層、電荷蓄積層、及び導電層を備える。半導体層は、半導体基板に対して垂直方向に延び、メモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積する。導電層は、半導体層と電荷蓄積層を挟むよう設けられ、メモリセルのゲートとして機能する。制御回路は、第１プログラム動作の後、第２プログラム動作を実行する。第１プログラム動作は、メモリセルのボディに第１電圧を印加し且つメモリセルのゲートに第１電圧よりも大きい第２電圧を印加することによりメモリセルの閾値電圧を正方向に移動させる動作である。第２プログラム動作は、メモリセルのボディをフローティングにし且つメモリセルのゲートに正の第３電圧を印加する動作である。 （もっと読む）

【課題】製造ばらつきにより生じる不良ブロックを判定可能な半導体記憶装置を提供する。
【解決手段】メモリセルと、複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセルアレイと、前記ページのうち、第１カラムに対応する第１メモリセルにデータを書き込むとき、プログラム動作を繰り返した第１回数を保持する第１記憶部６３と、前記ページのうち、前記第１カラムとは異なる第２カラムに対応する第２メモリセルにデータを書き込むとき、プログラム動作を繰り返した第２回数を保持する第２記憶部６４と、第１回数と第２回数の差が規定値を超えたとき、前記第１メモリセルと前記第２メモリセルとを含むブロックを不良ブロックとして登録する制御部６とを備える。 （もっと読む）

【課題】向上された信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、及びメモリシステムの動作方法が提供される。
【解決手段】本発明の消去方法は複数のメモリセルに消去電圧を供給する段階、複数のメモリセルのワードラインに読出し電圧に読出し動作を遂行する段階、及び複数のメモリセルのワードラインの少なくとも１つのワードラインに消去検証電圧を利用して消去検証動作を遂行する段階を含む。消去検証電圧は読出し電圧より低い。 （もっと読む）

【課題】テスト時間の短縮化を図ることが可能な半導体装置を提供する。
【解決手段】このチャージポンプ回路１２では、通常動作時は、ポンプキャパシタＣ０，Ｃ２の一方電極にポンプクロック信号φＰを与えるとともにポンプキャパシタＣ１，Ｃ３の一方電極にポンプクロック信号φＰの相補信号を与え、ポンプキャパシタＣ０〜Ｃ３の欠陥を検出するテストモード時は、ポンプキャパシタＣ０〜Ｃ３の各々の電極間に外部電源電圧ＶＣＣを静的に印加する。したがって、ＭＯＳトランジスタのオン耐圧を超える高電圧をポンプキャパシタＣ０〜Ｃ３に印加できるので、テスト時間を短縮化できる。 （もっと読む）

【課題】電源投入時における誤書き込みが発生しにくいメモリ回路を提供する。
【解決手段】メモリ回路１０は、書き込み時のみにソース・ドレイン間に電圧を印加されて書き込まれる、書き込み用のＰチャネル型不揮発性メモリ素子１５と、コントロールゲート及びフローティングゲートがＰチャネル型不揮発性メモリ素子１５のコントロールゲート及びフローティングゲートとそれぞれ共通にされ、読み出し時のみにソース・ドレイン間に電圧を印加されて読み出される、読み出し用のＮチャネル型不揮発性メモリ素子１６と、を備える。 （もっと読む）

【課題】ローデコーダ側に配置される転送トランジスタの特性評価を実施する。
【解決手段】一つの実施形態によれば、半導体記憶装置は、切り替え部、第一の転送トランジスタ、第一のトランジスタ、及び第二のトランジスタが設けられる。切り替え部が第一の状態のときに第一及び第二のトランジスタがオフし、第一の転送トランジスタがオンし、切り替え部が第二の状態のとき第一及び第二のトランジスタがオンする。 （もっと読む）

【課題】データの信頼性の向上を実現可能な半導体装置を提供する。
【解決手段】例えば、それぞれ独立の内部電源生成回路ＶＧＥＮ１〜ＶＧＥＮ３を持つ３個の不揮発性メモリモジュールＦＭＤ１〜ＦＭＤ３を備える。外部書き込みデータが入力された際には、それを２分割したデータの一方がＦＭＤ１のデータ領域ＤＴ［１ａ］に書き込まれ、他方がＦＭＤ２のデータ領域ＤＴ［１ｂ］に書き込まれる。更に、この２分割したデータによってパリティデータが生成され、それがＦＭＤ３のデータ領域ＰＴ［１］に書き込まれる。このＤＴ［１ａ］，ＤＴ［１ｂ］，ＰＴ［１］への書き込みは、互いに重複しない期間で行われ、また、各データ領域（例えばＤＴ［１ａ］）に書き込みを行う前後で対応する書き込みスタンプ領域（例えばＰＳ［１ａ］）に識別子が書き込まれる。 （もっと読む）

【課題】半導体不揮発性メモリ装置における不良ビットエラーを補償する。
【解決手段】装置は、メモリ装置１２０から古いページを受け取り、そのページが不良ビットを有するか否かを決定する不良ビット検出モジュール１１６を含む。装置は、新しいページを生成する不良ビット修正モジュール１１８を含む。不良ビット修正モジュール１１８は、不良ビットの位置を特定し、不良ビットの好適値を決定し、不良ビットのユーザ値を決定する。不良ビット修正モジュール１１８は、古いページの実質的なデータに対応するビット列に好適値を挿入し、好適値が挿入されたビット列を記録する。不良ビット修正モジュール１１８は、古いページのアドレスに新しいページを格納する。 （もっと読む）

【課題】ベリファイ・フェイル数を精度良くカウント可能な半導体記憶装置を提供すること。
【解決手段】実施形態の半導体記憶装置１は、複数のメモリセルＭＴと、論理ゲートチェーン５２と、カウンタ３０を備える。メモリセルＭＴは、いずれかのカラムに関連付けられ、データ保持可能である。論理ゲートチェーン５２は、いずれかのカラムに対応付けられ、且つ対応付けられたカラムにおけるベリファイ・フェイルの有無を示す論理レベルを次段に出力するように直列接続された複数の論理ゲート５１を含む。カウンタ３０は、直列接続の最終段の論理ゲートによる、ベリファイ・フェイルがあることを示す論理レベルの出力回数をカウントする。論理ゲートチェーン５２は、各々の論理ゲート５１の出力する論理レベルの示す内容が、ベリファイ・フェイルのあるカラムに対応する論理ゲート５１を境界にして反転するように構成される。 （もっと読む）

【課題】半導体記憶装置に対する書き込み／読み出しに影響を与えることなく、読み出し時にエラー訂正されたデータを、メモリ本体に再書き込みする。
【解決手段】実施形態に係る半導体記憶装置１は、エラー訂正部９、第１の記憶部１０、第２の記憶部１１、制御部１３を含む。エラー訂正部９は、メモリ本体８から読み出されたデータに対するエラー訂正を行う。第１の記憶部１０は、エラー訂正部９によって訂正されたデータを記憶する。第２の記憶部は、エラー訂正部９によって訂正されたデータに対応するアドレスを記憶する。制御部１３は、メモリ本体８に対する読み出し／書き込みが実行されていないタイミングにおいて、第１の記憶部１０に記憶されているデータと第２の記憶部１１に記憶されているアドレスに基づいて、メモリ本体８に対して再書き込みを行う。 （もっと読む）

【課題】プログラム後の読み出し不良をプログラム動作の終了前に判定する。
【解決手段】実施形態に係わる不揮発性半導体メモリは、選択ワード線に対する書き込みパルスの印加とベリファイ読み出し動作とを繰り返す第１の手段（ステップＳＴ１〜ＳＴ５）と、ベリファイ回路によりプログラムデータの記録が完了と判断された後に選択メモリセルに対して読み出し動作を行う第２の手段（ステップＳＴ６）と、この読み出し動作により読み出されたデータとプログラムデータとが一致するときに外部コントローラにプログラム動作がパスしたことを示すステータス情報を出力し、両者が一致しないときに外部コントローラにプログラム動作がフェイルしたことを示すステータス情報を出力する第３の手段（ステップＳＴ７）とを備える。 （もっと読む）