【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】メモリ装置の書き込み欠陥からデータを保護するための方法及びシステムを提供する。
【解決手段】この方法は、データアイテムのセットにわたる冗長情報を計算し、データアイテムを、メモリに記憶するために送信することを含む。冗長情報は、データアイテムがメモリに首尾良く書き込まれるまでの間のみ保持され、次いで、破棄される。データアイテムは、それをメモリに書き込むのに欠陥が生じたとき、冗長情報を使用して回復される。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態の半導体記憶装置１は、メモリセルアレイ１０と、ビット線ＢＬと、ソース線ＳＬと、センス回路１３とを備える。メモリセルアレイ１０は、半導体基板４０上に積層されたメモリセルＭＴが直列接続されたメモリストリング１６を有する。ビット線ＢＬは、いずれかのメモリストリング１６に接続され、データを転送可能である。ソース線ＳＬは、いずれかのメモリストリング１６に接続され、データの読み出し時において、ビット線ＢＬから読み出し電流が流れ込む。センス回路１３は、ビット線ＢＬに接続され、読み出しデータをセンスする。センス回路１３の動作タイミングは、ソース線ＳＬに流れる電流に基づいて決定される。 （もっと読む）

【課題】フラッシュメモリ装置において、メンテナンス中にリセットが発生した場合であっても、より確実に真の最新値を読み出すことにある。
【解決手段】第２のブロックＢ２への最新値のコピーが完了した後に、第１のブロックＢ１におけるブロック管理値を未使用状態とするとともに、第１のブロックＢ１のデータを消去するメンテナンスが実行される。このように、メンテナンス実行時には、第１のブロックＢ１のブロック管理値は、「＄ＦＦＦ０」から「＄ＦＦＦＦ」とされる。メンテナンス中に電源がオフ状態となるリセットが発生した場合には、ブロック管理値における「＄０」の桁が、１６進法における「１」〜「Ｅ」となる可能性がある。このように、ブロック管理値が１桁の「１」〜「Ｅ」と、３桁の「Ｆ」とで構成される場合には、その値を有するブロックからの最新値の読み出しが規制される。 （もっと読む）

【課題】フラッシュメモリ装置において、ブロック間で最新値をコピーしている間にリセットが発生した場合であっても、真の最新値を認識することにある。
【解決手段】ブロック管理値をアクティブ状態とする際に、ブロック管理値がブロック毎に異なるとともに順に大きくなるように設定される。例えば、ブロック管理値として第１のブロックＢ１には「＄１１１１」が、第２のブロックＢ２には「＄１１１２」が記憶される。このため、たとえ、アクティブ状態であるブロックが複数存在する場合であっても、ブロック管理値が大きいブロックの最新値を読み出すことで、真の最新値を読み出すことができる。 （もっと読む）

【課題】ビット線にプリチャージ電圧を印加する際の条件の変動の影響を抑制することのできる半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る半導体記憶装置は、電気的に書き換え可能なメモリセルを含むメモリセルアレイと、メモリセルの一端に接続されて、所定の動作に伴い充電されるビット線と、ビット線の充電動作を制御する電圧生成回路とを備える。電圧生成回路は、第１のノード及び第２のノードの電圧を調整するレギュレータと、ビット線に一端を接続されるとともに、ゲートに第１のノードが接続されるクランプトランジスタとを備える。レギュレータは、第１のノードと第２のノードとの間に電流経路を形成するようにダイオード接続されレギュレータの出力信号に従って変化する出力電流を流すように構成された第１のトランジスタを備える。第１のトランジスタとクランプトランジスタとは、略同一の閾値電圧を有する。 （もっと読む）

【課題】記憶装置の動作を安定させる。
【解決手段】EEPROM１０１は、信号端子SO、電源端子Vin、接地端子GND、および、データの読み出しおよび書き込みを制御する制御部１１２を備え、信号端子SOと電源端子Vinとの間において、信号端子SOから電源端子Vinに電流が流れる方向に寄生ダイオードD101が形成されている。電源Vccの電圧の最大値をVcc(max)、寄生ダイオードD101の順電圧の最小値をVf1(min)、EEPROM１０１の書き込み禁止電圧の最小値をVi(min)、EEPROM１０１のデータ書き込み時の消費電流の最小値をI1(min)とした場合に、プルアップ抵抗R101の抵抗値Ruが、Ru≧(Vcc(max)−Vf1(min)−Vi(min))／I1(min)を満たす。本発明は、例えば、EEPROMおよびその周辺回路に適用できる。 （もっと読む）

【課題】メモリセルに印加される高電圧のばらつき抑制し、精度良く高電圧を供給することができる半導体記憶装置を提供する。
【解決手段】メモリセルアレイ２３、Ｙデコーダー回路２１、Ｘデコーダー回路２２、センスアンプ回路２４、Ｙゲート回路２５、高電圧発生回路２、高電圧レギュレート回路３０、電圧調整回路３０Ａなどで構成される。ツェナーダイオード１５のアノード側の電位を調整し、メモリセルアレイ２３にかかる高電圧を調整するための電圧補正データがメモリセルアレイ２３に書き込まれている。この電圧補正データを用いて電圧調整回路３０Ａにより電圧調整を行う。 （もっと読む）

【課題】不揮発性のメモリーセルの読み出し時の動作マージンを広げることができるリフ
ァレンス電流発生回路、不揮発性記憶装置、集積回路装置、及び電子機器等を提供する。
【解決手段】イレーズ状態又はプログラム状態に設定される不揮発性のメモリーセルの保
持データを読み出すためのリファレンス電流を発生するリファレンス電流発生回路２００
は、イレーズ状態に設定される第１のリファレンスセル２１０と、プログラム状態に設定
される第２のリファレンスセル２２０とを含み、第１のリファレンスセル２１０の選択状
態で流れる第１の電流に対応した電流と、第２のリファレンスセル２２０の選択状態で流
れる第２の電流に対応した電流とを加算した電流を、リファレンス電流として発生する。 （もっと読む）

【課題】電源遮断による誤書き込みを抑制し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ワード線及びビット線に接続された複数のメモリセルと、外部電源ＶEXTが第１所定電圧以上か否かを検知し、フラグ信号ＦＬＧＳを出力する低速検知回路４１と、外部電源が第１所定電圧以上か否かを低速検知回路４１より速く検知し、フラグ信号ＦＬＧＦを出力する高速検知回路４２と、ワード線に書き込み電圧を印加する書き込み動作では高速検知回路４２から出力されるフラグ信号ＦＬＧＦを出力し、書き込み動作以外の動作では低速検知回路４１から出力されるフラグ信号ＦＬＧＳを出力する切替回路と、切替回路から出力されるフラグ信号ＦＬＧＦに応じて、書き込み動作を終了させるリカバリ制御回路とを備える。 （もっと読む）

【課題】マイクロ回路カードへ攻撃が検出されたときに、不揮発性メモリのセルへの書き込み動作指令手段に電力を供給する。
【解決手段】マイクロ回路カード１００は、当該カードへの攻撃を検出するための手段と、攻撃が検出されたときに不揮発性メモリのセル１１０への書き込み動作を指令すべくプログラミング電圧（Ｕ_Ｐ）を印加することができるチャージポンプ１２０を充電することができる指令手段１３０と、通常の動作の際に電力が供給され、攻撃が検出されたときにのみ前記チャージポンプ１２０へと電力を供給するように構成されたコンデンサ１４０とを備えており、攻撃が検出されたときに前記コンデンサ１４０が前記指令手段１３０にも電力を供給する。 （もっと読む）

【課題】メモリセルの状態を安定させることで信頼性を向上させることが可能なメモリシステムを提供する。
【解決手段】実施形態のメモリシステム１は、ワード線当たりのメモリセル群がｎ（ｎ≧２）ページ分の記憶容量を有する不揮発性メモリと、ホストが指定する論理アドレスと前記不揮発性メモリ上のデータの位置を指定する物理アドレスとの対応を示すアドレス変換テーブルを管理するランダムアクセスメモリと、前記アドレス変換テーブルを前記ランダムアクセスメモリから前記不揮発性メモリにコピーするデータ確定処理を実行する前に、同一のワード線に対応する前記ｎページへの書き込みの書き込み順序におけるページ数単位での最大距離以上のページ分のダミーデータを、有効データを書き込んだ前記不揮発性メモリに引き続き書き込むメモリコントローラとを備える。 （もっと読む）

【課題】昇圧回路の残留電荷に起因する誤書き込みを防止することのできるＥＥＰＲＯＭを提供する。
【解決手段】実施形態のＥＥＰＲＯＭは、昇圧回路２が、メモリセルアレイ１に配列された不揮発性メモリセルへ供給する書き込み電圧として、チャージポンプ方式により電源電圧ＶＤＤよりも高い高電圧ＶＰＰを生成する。放電回路３が、昇圧回路２の出力端子と接地電位ＧＮＤの電源線との間に接続されたＭＯＳトランジスタＭＴ１を有しており、放電制御回路４が、リードイネーブル信号ＲＥ、待機信号ＳＴ、書き込み防止信号ＷＲ＿ＰＲＴＣＴのいずれが入力されたときに放電指示信号ＤＳＣを出力して、放電回路３のＭＯＳトランジスタＭＴ１を導通させる。 （もっと読む）

【課題】データ出力タイミングの設計を簡略化出来る半導体装置を提供すること。
【解決手段】第１クロックＣＬＫに同期してデータを連続的に出力する半導体装置であって、外部から与えられる前記第１クロックＣＬＫから第２クロックＩＣＬＫを生成するクロック生成回路５０、５１と、前記第２クロックＩＣＬＫに同期して動作し、前記データが入力されるフリップフロップ回路５２と、前記フリップフロップ回路５２から出力される前記データを外部へ出力する出力バッファ回路５４と、バンドギャップリファレンス回路２２を含み、該バンドギャップリファレンス回路２２により制御される電圧Ｖ_ＢＧＲを発生し、該電圧Ｖ_ＢＧＲを前記クロック生成回路５０、５１、前記フリップフロップ回路５２及び前記出力バッファ回路５４へ電源電圧として供給する電源回路とを備える。 （もっと読む）

【課題】半導体を用いた外部記憶装置の内部にパワーオンリセット可能な複数の回路素子が内蔵されていると、信頼性の低い側の回路素子のパワーオンリセットにチャタリング動作を生じて、上手く起動できない場合があった。
【解決手段】外部の汎用バスの信号と内部バスの信号との変換を行なう変換回路素子のパワーオンリセット回路と、前記内部バスに接続されて、前記半導体メモリとの間のデータの読み書きを制御するメモリ制御回路素子のパワーオンリセット回路との一方に、電源ラインを接続し、変換回路素子およびメモリ制御回路素子の他方のパワーオンリセット回路の入力端子に、一方の回路素子のプログラム可能なＩ／Ｏポートの出力を接続し、一方の回路素子のＩ／Ｏポートの出力を、回路素子のパワーオンリセット回路への電源の投入を契機として、所定期間、パワーオフの状態に保ってからパワーオンの状態に切り換える。 （もっと読む）

【課題】データ読み出し速度を維持しつつ、消費電力を抑える。
【解決手段】ビット線ＢＬと、複数のワード線（ＷＬＡ１〜ＷＬＡｎに対応）と、ビット線ＢＬと複数のワード線との交点にそれぞれ配置され、ワード線の信号によって開閉が制御されるスイッチ素子（ＴｒＡ１に対応）とスイッチ素子が閉じた場合にビット線ＢＬを介した読み出し電流が流れうる記憶素子（ＲＢ１に対応）とを含むメモリセル（ＣｅｌｌＢ１〜ＣｅｌｌＢｎに対応）と、ビット線ＢＬに流れる読み出し電流を増幅するセンスアンプ（１Ａに対応）と、を備え、接続したワード線の信号がアクティブとされるメモリセルにおける記憶素子が導通状態である場合に導通状態である記憶素子に流れる読み出し電流の電流値を、メモリセルのビット線ＢＬの接続位置によらず一定とするように構成する。 （もっと読む）

【課題】ＬＳＩ内部の回路の動作状態が不安定なときに、誤って書き込み動作指示信号が入力されても、誤書き込みを回避する。
【解決手段】書き込み用の電源端子ＶＰＲＧの電圧のレベルを検出するＶＰＲＧレベル検出回路４と、レベル検出回路からの検出信号ＩＶＰＲＧと、書き込み指示信号ＰＲＧＥ、クロック信号ＣＬＫにもとづき、書き込み制御信号ＷＥと読み出し制御信号ＲＥを生成するＷ／Ｒコントロール回路５と、第１の電源端子ＶＤＤ３３の電源電圧と、電源ＶＰＲＧとを受け、書き込み制御信号ＷＥに基づき、書き込み時には、ＶＰＲＧを選択し、書き込み時以外には、ＶＤＤ３３を選択しＶＰＰとして出力する内部電源スイッチ回路６を備える。さらにアンチヒューズメモリセルアレイ７にはＶＰＰとビット線間に接続され、書き込みデータＤＩＮと書き込み制御信号ＷＥとに基づき、オン・オフされるスイッチを設ける。 （もっと読む）

【課題】ブラウンアウトを解消できるフラッシュメモリ用電源装置を提供することを目的とする。
【解決手段】電流制限抵抗８が発生した電圧を変圧してフラッシュメモリ３へ出力する変圧部６と、フラッシュメモリへのアクセスを制御するとともに変圧部６の起動または停止を制御する制御部１０とを備え、制御部１０は、所定期間だけ変圧部６を停止後、変圧部６を起動させ、その後にフラッシュメモリ３へのアクセスを行うフラッシュメモリ用電源装置である。 （もっと読む）

【課題】電源遮断時に電源を供給できるキャパシタＣｓを備え、揮発性メモリ１５を経由して不揮発性メモリ１４にデータを格納し電源遮断時に揮発性メモリ１５に格納されたデータを不揮発性メモリ１４に格納できるディスク装置１において、キャパシタＣｓの容量を精度よく測定し、確実にキャパシタＣｓの寿命を判定できるようにする。
【解決手段】キャパシタＣｓの負荷となる測定用負荷２１と、キャパシタＣｓへの電源入力側と電源出力側にそれぞれ備えるスイッチＳＷ１とスイッチＳＷ２と、キャパシタＣｓと測定用負荷２１との間に備えスイッチＳＷ１とＳＷ２のオンオフと背反してオンオフするスイッチＳＷ３とを備え、所定の時に、スイッチＳＷ３をオンとしキャパシタＣｓが所定の電圧Ｖａ以下となるまでの放電時間Ｔａを測定し、当該放電時間Ｔａに基づいてキャパシタＣｓの容量を推定できるようにした。 （もっと読む）