【課題】高速動作が可能な半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、制御可能な閾値に基づいてデータを記憶し、データの消去状態において正の閾値分布を有し、制御電極を有する複数のメモリセルを含む。複数のワード線(WL)は、複数のメモリセルの制御電極と選択的に電気的に接続され、メモリセルへのデータの書き込みに先立って特定の電位へと充電される。電圧生成回路(9)は、出力において電圧を出力し、出力の電位を放電する放電経路(DP2)を含む。接続回路(WF)は、電圧生成回路と特定のワード線とに選択的に接続され、接続されているワード線を特定の電位を供給する供給ノードに選択的に接続する。 （もっと読む）

【課題】読出動作の精度を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングは、半導体基板の上方に設けられ、複数のメモリセルを含む。制御回路は、複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する。メモリストリングは、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、半導体基板に対して垂直方向に延びメモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積可能とされる。導電層は、半導体層と共に電荷蓄積層を挟むよう設けられメモリセルのゲートとして機能する。制御回路は、読出動作の実行前に、選択メモリセル及び非選択メモリセルを導通状態としてメモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行する。 （もっと読む）

【課題】、復号効率のよいメモリカード３を提供する。
【解決手段】メモリカード３は、複数のメモリセル１３Ｄと、ＨＢ読み出し電圧とＳＢ読み出し電圧とを、メモリセル１３Ｄに印加する制御を行うＣＰＵコア１１と、閾値電圧をもとにＬＬＲテーブルから取得したＬＬＲに基づき軟判定復号を行うＥＣＣ部１と、を具備し、第１のＬＬＲテーブル２０Ａから取得したＬＬＲに基づいた復号が失敗した場合に、最高電圧の第１のＨＢ読み出し電圧Ｈ０７を中心とする閾値電圧分布を測定し、閾値電圧分布の最小頻度電圧ＶＭと第１のＨＢ読み出し電圧Ｈ０７との差である第１のシフト値ΔＶ１が「負」の場合には、第２のＬＬＲテーブル２０Ｂから取得したＬＬＲに基づき復号を行い、第１のシフト値ΔＶ１が「正」の場合には、第３のＬＬＲテーブル２０Ｃから取得したＬＬＲに基づき復号を行う。 （もっと読む）

【課題】非選択メモリセルの閾値電圧の変動を抑制することのできる読み出し動作を実行することができる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、データ読み出し動作を制御する制御回路とを備える。制御回路は、選択メモリセルに接続された選択ワード線に、２つの隣接する閾値電圧分布の間の電圧に設定される読み出し電圧を印加し、データ書き込み済みのメモリセルに接続された第１の非選択ワード線に、データ書き込み済みのメモリセルが有する複数の閾値電圧分布の種類に関らずデータ書き込み済みのメモリセルを導通させ得るように設定された第１の読み出しパス電圧を印加し、データが未書き込みのメモリセルに接続された第２の非選択ワード線に、読み出し電圧のうち最大の値を有する最大読み出し電圧より小さくなるように設定された第２の読み出しパス電圧を印加する。 （もっと読む）

【課題】選択メモリセルに与える影響を緩和し、正確にデータを書き込むことのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、メモリセルアレイと、選択メモリセルに書き込みパルス電圧を印加するとともに非選択メモリセルに中間電圧を印加する書き込み動作、書き込みベリファイ動作及び書き込みパルス電圧を第１のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を実行する制御部とを備える。制御部は、書き込みパルス電圧の印加回数が第１の回数より少ない第１期間では中間電圧を一定の値に保ち、書き込みパルス電圧の印加回数が第１の回数以上である第２期間では中間電圧を第２のステップアップ値だけ上昇させるようにステップアップ動作を制御し、且つ、第２のステップアップ値に基づき第１のステップアップ値を決定する。 （もっと読む）

【課題】セル間干渉によるしきい値電圧の変動を低減させる。
【解決手段】不揮発性半導体記憶装置は、第１及び第２の選択ゲートトランジスタ、並びに第１及び第２の選択ゲートトランジスタ間に設けられ電気的に書き換え可能なデータを記憶する複数のメモリセルが直列接続されたメモリストリングからなるセルユニットと、メモリセルに第１の選択ゲートトランジスタ側から第２の選択ゲートトランジスタ側へ下位ページデータ及び下位ページデータに応じた上位ページデータを順次書き込むデータ書き込み手段とを備える。データ書き込み手段は、選択メモリセルに対して下位ページデータを書き込む第１の書き込み動作と、選択メモリセルに対して第２の選択ゲートトランジスタ側に隣接するｎ個（ｎは２以上の整数）の非選択メモリセルに対する第１の書き込み動作が終了した後に、選択メモリセルに対して上位ページデータを書き込む第２の書き込み動作とを行う。 （もっと読む）

【課題】メモリセルの誤読み出しを抑制する。
【解決手段】内部アドレス生成部１４が、連続する第１の外部アドレスと第２の外部アドレスを受信すると、第１の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを第２の外部アドレスから生成することで、連続する外部アドレスを受信したとき、続けて同じビット線及びワード線に接続されたメモリセルが選択されなくなり、非選択状態のメモリセルの値が書き変わることによる誤読み出しが抑制される。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】実施形態の半導体記憶装置１は、メモリセルＭＴと、複数のワード線ＷＬと、ドライバ回路１２と、制御回路１５とを備える。メモリセルＭＴは、半導体基板２０上に積層されると共に、電流経路が直列接続され、電荷蓄積層２５ｂと制御ゲート２３ａ〜２３ｄとを含む。ワード線ＷＬは、制御ゲートにそれぞれ接続される。ドライバ回路１２は、選択ワード線に第１電圧ＶＰＧＭを印加すると共に、第１非選択ワード線に第２電圧ＶＰＡＳＳＡを印加し、第２非選択ワード線に第３電圧ＶＰＡＳＳ、ＶＩＳＯを印加するプログラム動作を繰り返すことにより、選択ワード線に接続されたメモリセルＭＴにデータを書き込む。制御回路１５は、プログラム動作が繰り返される過程において、第１電圧ＶＰＧＭを上昇させ、第２電圧ＶＰＡＳＳＡを低下させる。 （もっと読む）

【課題】メモリセルの過消去を防止し、データの誤書き込みを低減した不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、メモリストリングに隣接するダミーに接続された第１配線、並びに、メモリセル毎に接続された第２配線を有するセルアレイを備え、ダミーセルに隣接する前記メモリセルを第１対象メモリセル、第１対象メモリセルに隣接する前記メモリセルを第２対象メモリセルとし、第１配線に印加される電圧を隣接第１配線電圧とし、第１対象メモリセルに接続された第２配線に印加される電圧を第２配線電圧とし、第２対象メモリセルに接続された第２配線に印加される電圧を第３配線電圧とした場合、駆動回路は、消去動作時において、第１配線電圧よりも第３配線電圧が小さい場合、第１配線電圧と第３配線電圧の差を第１配線電圧と第２配線電圧の差よりも小さくする。 （もっと読む）

【課題】正確に書き込み動作を行うことができる不揮発性半導体記憶装置を提供する。
【解決手段】
複数の素子分離絶縁膜は、半導体層中に形成され、第１方向を長手方向とする。複数の素子形成領域は、素子分離絶縁膜により分離して形成される。素子形成領域にはメモリストリングが形成される。複数の素子形成領域群が素子形成領域により構成される。メモリセルアレイは、第１方向と直交する第２方向において、前記素子形成領域群の間隔が前記素子形成領域群の中の前記素子形成領域の間隔より大きくされている。制御回路は、前記メモリセルアレイに対する書き込み動作を、前記素子形成領域群ごとに実行する。 （もっと読む）

【課題】データの信頼性を向上可能な半導体記憶装置を提供する。
【解決手段】ｍ個のページ（ｍは自然数）を含むメモリセルアレイと、書き込み動作を制御する制御回路とを備え、ｎ番目のページ（１≦ｎ≦ｍを満たす自然数）のメモリセルに書き込み動作で、（ｎ＋１）番目からｍ番目のページのメモリセルが消去状態とは異なる閾値を有するデータを保持するとき、前記制御回路は、フェイルを出力する。 （もっと読む）

【課題】データ読み出しの処理時間を短縮する共にデータの信頼性を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のＮＡＮＤストリングを有するメモリセルアレイと、複数のメモリセルのうちデータ読み出し対象となる着目メモリセルからデータを読み出す読み出しシーケンスにおいて、複数のワード線のうち着目メモリセルに接続された選択ワード線に隣接する隣接ワード線に一定の読み出しパス電圧を供給し、その間に、ビット線に現れる着目メモリセルの状況に応じた複数の電気的物理量を検知する主読み出し動作を実行する読み出し回路とを備える。 （もっと読む）

【課題】誤書込みを抑制した不揮発性半導体記憶装置を提供する。
【解決手段】制御回路は、書込み動作時、複数のビット線中の書込み禁止ビット線の電圧を第１電圧まで上げた後、書込み禁止ビット線をフローティング状態とする。続いて、制御回路は、書込み禁止ビット線以外の書込みビット線の電圧を第２電圧まで上げ、これに伴うカップリングにより書込み禁止ビット線の電圧を上げる。これにより、制御回路は、書込み禁止ビット線に対応するメモリストリング内のメモリトランジスタに対して書込み動作を禁止する。一方、制御回路は、書込みビット線に対応するメモリストリング内のメモリトランジスタに対して書込み動作を実行する。 （もっと読む）

【課題】不揮発性メモリ装置を提供する。
【解決手段】多数のワードラインに接続されたメインメモリセルと少なくとも１本のダミーワードラインに接続されたダミーセルとを含むメモリセルアレイと、アドレス、及び命令を受信し、多数のワードラインのうち、アドレスに基づいて選択されたワードラインが、少なくとも１本のダミーワードラインと隣接しているか否かによって、少なくとも１本のダミーワードラインの電圧を異ならせて制御するためのアクセス回路と、を含む不揮発性メモリ装置。 （もっと読む）

【課題】書き込み不良の減少に有利な半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、複数のビット線とワード線との交差位置に配置され、電流経路が直列に接続される複数のメモリセル列を備えるメモリセルアレイ１と、前記メモリセルアレイに与える電圧を発生させる電圧発生回路７と、前記メモリセルアレイおよび前記電圧発生回路を制御する制御回路４とを具備し、前記メモリセルのデータ書き込み動作において、前記制御回路４は、前記メモリセル列の非選択ワード線に第１書き込みパス電圧を印加し、前記選択ワード線が書き込み電圧に達した後、前記非選択ワード線に、前記第１書き込みパス電圧よりも大きい第２書き込みパス電圧に達するまで電圧を更に印加するように制御する。 （もっと読む）

【課題】信頼性を向上させることができる不揮発性メモリ装置の提供。
【解決手段】メモリセルアレイの選択されたページからデータを読み出すか、或いはメモリセルアレイの選択されたページへ書き込むように構成されたページバッファ回路と、選択されたページに割り当てられたシードに基づいて、ページバッファ回路へ伝送されるか、或いはページバッファ回路から伝送されるデータをランダム化及びデランダム化するように構成されたランダム化及びデランダム化回路と、を有し、選択されたページは複数のセグメントで構成され、ランダム化及びデランダム化回路は、選択されたページに割り当てられたシードに基づいて選択されたページのアクセス要請されたセグメントの各々に対するランダムシークェンスを生成するように構成され、シードにしたがって反復的に生成されたランダムシークェンスに基づいて各アクセス要請されたセグメントのデータをランダム化及びデランダム化するように構成される。 （もっと読む）

【課題】３次元型の半導体記憶装置のパフォーマンスの向上を図る。
【解決手段】
制御回路は、メモリセルに与えられる複数の閾値電圧分布の下限と上限との間の電圧である読み出し電圧を、選択された前記ワード線に印加することにより、メモリセルが保持するデータを読み出す読み出し動作を実行する。更に制御回路は、読み出し電圧よりも大きいベリファイ電圧を選択されたワード線に印加してメモリセルの読み出しを行うことにより、書き込み動作が完了したか否かを判定するベリファイ動作を実行する。そして制御回路は、選択されたワード線に接続された複数のメモリセルそれぞれの閾値電圧が所定値以下であるか否かを判定し、複数のメモリセルにおいて所定数以上のデータ変動が発生したか否かを判定するデータ変動判定動作を実行する。 （もっと読む）

【課題】
実施形態は、メモリセルの信頼性を向上可能な半導体記憶装置を提供する。
【解決手段】
本実施形態の半導体記憶装置によれば、複数のメモリセルを有するメモリセルアレイと、前記メモリセルのデータを消去する場合において、消去後に第１データを書き込む予定のメモリセルの第１閾値分布を、消去後に第２データを書き込む予定のメモリセルの第２閾値分布より低くする制御回路とを備え、前記第１データを有するメモリセルの閾値分布は、前記第２データを有するメモリセルの閾値分布より低いことを特徴とする。 （もっと読む）

【課題】本実施形態は、誤読み出しを低減可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルの制御ゲートに接続されるワード線と、第１ワード線のデータを読み出す場合に、前記第１ワード線に隣接する第３ワード線に印加する第１の電圧を隣接する他方の第２ワード線に印加する第２の電圧よりも低く設定する制御回路とを備え、前記第２ワード線に接続されたメモリセルにデータが保持されており、前記第３ワード線に接続されたメモリセルにデータが保持されていないことを特徴とする。 （もっと読む）