不揮発性半導体記憶装置
【課題】読出動作の精度を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングは、半導体基板の上方に設けられ、複数のメモリセルを含む。制御回路は、複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する。メモリストリングは、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、半導体基板に対して垂直方向に延びメモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積可能とされる。導電層は、半導体層と共に電荷蓄積層を挟むよう設けられメモリセルのゲートとして機能する。制御回路は、読出動作の実行前に、選択メモリセル及び非選択メモリセルを導通状態としてメモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行する。
【解決手段】メモリストリングは、半導体基板の上方に設けられ、複数のメモリセルを含む。制御回路は、複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する。メモリストリングは、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、半導体基板に対して垂直方向に延びメモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積可能とされる。導電層は、半導体層と共に電荷蓄積層を挟むよう設けられメモリセルのゲートとして機能する。制御回路は、読出動作の実行前に、選択メモリセル及び非選択メモリセルを導通状態としてメモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行する。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上のため、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤフラッシュメモリが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、読出動作の精度を向上させた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリストリング、及び制御回路を有する。メモリストリングは、半導体基板の上方に設けられ、複数のメモリセルを含む。制御回路は、複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する。メモリストリングは、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、半導体基板に対して垂直方向に延びメモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積可能とされる。導電層は、半導体層と共に電荷蓄積層を挟むよう設けられメモリセルのゲートとして機能する。制御回路は、読出動作の実行前に、選択メモリセル及び非選択メモリセルを導通状態としてメモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び周辺回路ＣＣを示す図である。
【図２】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。
【図３】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。
【図４】シリコン結晶の粒界による捕獲準位を示す図である。
【図５】メモリ半導体層４４（ポリシリコン）の捕獲準位にトラップされるホールを示す図である。
【図６】第１の実施の形態に係るリフレッシュ動作のタイミングチャートである。
【図７】第１の実施の形態のリフレッシュ動作による効果を示す図である。
【図８】トンネル絶縁層４３ｃにトラップされる電荷を示す図である。
【図９】第２の実施の形態に係るリフレッシュ動作のタイミングチャートである。
【図１０】第１の実施の形態のリフレッシュ動作による効果を示す図である。
【図１１】第３の実施の形態に係るリフレッシュ動作のタイミングチャートである。
【図１２】第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び周辺回路ＣＣを示す図である。
【図１３】第４の実施の形態に係るリフレッシュ動作を示すフローチャートである。
【図１４】第５の実施の形態に係るリフレッシュ動作を示すフローチャートである。
【図１５】第６の実施の形態に係るリフレッシュ動作を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００８】
［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び周辺回路ＣＣを備える。周辺回路ＣＣは、例えばメモリセルアレイＭＡに含まれるメモリトランジスタに対して印加する電圧を制御する。
【０００９】
メモリセルアレイＭＡは、図１に示すように、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を含む。なお、以下において、全てのメモリブロックＭＢ（１）・・・（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。
【００１０】
各メモリブロックＭＢは、それぞれｎ行２列のマトリクス状に配列されたメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）を有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。以下では、各メモリユニットＭＵ（１、１）〜（２、ｎ）を区別することなく、単にメモリユニットＭＵと記載する場合もある。
【００１１】
メモリユニットＭＵ（１、１）〜（２、ｎ）の一端は、ビット線ＢＬ（１）〜（ｎ）に接続され、メモリユニットＭＵ（１、１）〜（２、ｎ）の他端は、ソース線ＳＬに接続される。ビット線ＢＬ（１）〜（ｎ）はロウ方向に所定ピッチをもって配列されるとともに、カラム方向に複数のメモリブロックＭＢを跨いで延びる。以下では、全てのビット線ＢＬ（１）・・・ＢＬ（ｎ）を総称する場合には、ビット線ＢＬと記載する場合もある。
【００１２】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒを有する。
【００１３】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜８（メモリセル）及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜４は互いに直列接続され、メモリトランジスタＭＴｒ５〜８も互いに直列接続される。バックゲートトランジスタＢＴｒはメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。なお、後述する図２に示すように、メモリトランジスタＭＴｒ１〜８は、ロウ方向、カラム方向及び積層方向に３次元的に配列される。
【００１４】
メモリトランジスタＭＴｒ１〜８は電荷蓄積層を有し、その電荷蓄積層に電荷を蓄積又は放出することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１５】
メモリブロックＭＢ（１）〜（ｍ）において、ｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜８のゲートには、各々ワード線ＷＬ１〜８が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。
【００１６】
ソース側選択トランジスタＳＳＴｒのドレインはメモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。各メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには、１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。
【００１７】
ドレイン側選択トランジスタＳＤＴｒのソースはメモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインはビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。
【００１８】
［積層構造］
１つのメモリブロックＭＢは、図２及び図３に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０はメモリトランジスタＭＴｒ１〜８として機能する。選択トランジスタ層５０はドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０はソース線ＳＬ、及びビット線ＢＬとして機能する。
【００１９】
バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に板状に広がる。バックゲート導電層３１は例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。
【００２０】
バックゲート層３０は、図３に示すように、メモリゲート絶縁層４３、及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は連結半導体層４４Ｂとバックゲート導電層３１との間に設けられる。連結半導体層４４ＢはバックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂはバックゲート導電層３１を掘り込む。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。
【００２１】
メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々ワード線ＷＬ１〜３、及びメモリトランジスタＭＴｒ１〜３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々ワード線ＷＬ６〜８、及びメモリトランジスタＭＴｒ６〜８のゲートとしても機能する。
【００２２】
ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｄは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。
【００２３】
メモリ層４０は、図３に示すように、メモリゲート絶縁層４３、柱状半導体層４４Ａ、及びダミー半導体層４４Ｄを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられる。柱状半導体層４４ＡはメモリトランジスタＭＴｒ１〜８のボディ（チャネル）として機能する。ダミー半導体層４４ＤはメモリトランジスタＭＴｒ１〜８のボディとして機能しない。
【００２４】
メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側から柱状半導体層４４Ａ側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは電荷を蓄積する機能を有する。
【００２５】
ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）を材料とする。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）を材料とする。
【００２６】
柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通する。柱状半導体層４４Ａは、半導体基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合する。柱状半導体層４４Ａは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。なお、ダミー半導体層４４Ｄは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通する。ダミー半導体層４４Ｄの下方には、バックゲート導電層３１が設けられていない。
【００２７】
上記バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂは、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４を構成する。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。
【００２８】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲む。バックゲート導電層３１は、連結半導体層４４Ｂと共にメモリゲート絶縁層４３を挟む。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲む。ワード線導電層４１ａ〜４１ｄは、柱状半導体層４４Ａと共にメモリゲート絶縁層４３を挟む。
【００２９】
選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂ及びダミー導電層５１ｃを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ダミー導電層５１ｃは、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとして機能しない。
【００３０】
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。ダミー導電層５１ｃは、ソース側導電層５１ａと同層であって、柱状半導体層４４Ａの上層以外の箇所に設けられる。複数のソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。
【００３１】
選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、ドレイン側柱状半導体層５４ｂ、及びダミー半導体層５４Ｄを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００３２】
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられる。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通する。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、半導体基板２０に対して垂直方向に延びる。ソース側柱状半導体層５４ａは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。
【００３３】
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられる。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通する。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、半導体基板２０に対して垂直方向に延びる。ドレイン側柱状半導体層５４ｂは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。
【００３４】
ダミー半導体層５４Ｄは、ダミー導電層５１ｃを貫通する。ダミー半導体層５４Ｄは、Ｉ字状に形成される。ダミー半導体層５４Ｄの下面は、ダミー半導体層４４Ｄの上面に接する。
【００３５】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１はソース線ＳＬとして機能する。ビット線層６２はビット線ＢＬとして機能する。
【００３６】
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えばタングステン等の金属を材料とする。
【００３７】
［シリコン結晶の粒界による影響］
次に、シリコン結晶の粒界による影響について説明する。図４に示すように、シリコン結晶の粒界には、捕獲準位が形成される。したがって、図５に示すメモリ半導体層４４（ポリシリコン）に粒界が存在する場合、その粒界による捕獲準位にホールがトラップされる。トラップされたホールは、メモリトランジスタＭＴｒ１〜８のボディの電位を上げる。その結果、正確な読出動作ができないおそれがある。
【００３８】
以上のような問題を解消するため、本実施の形態は、読出動作の実行前にリフレッシュ動作を実行し、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールを除去する。
【００３９】
[リフレッシュ動作]
図６を参照して、リフレッシュ動作を説明する。図６は、一例として、選択メモリトランジスタＭＴｒ３のデータを読み出す前に実行されるリフレッシュ動作を示す。図６に示すように、制御回路ＣＣは、先ず時刻ｔ１１にて、ドレイン側選択ゲート線ＳＧＤの電圧を上げる（例：０Ｖ→１．５Ｖ）。次に、制御回路ＣＣは、時刻ｔ１２にて、選択ワード線ＷＬ３、及び非選択ワード線ＷＬ１、２、４〜８の電圧を読出電圧ＶＲＥＡＤまで上げる。続いて、時刻ｔ１３にて、制御回路ＣＣは、ビット線ＢＬの電圧を上げる（例：０Ｖ→１Ｖ）。この動作により、ドレイン側選択トランジスタＳＤＴｒ、選択メモリトランジスタＭＴｒ３、及び非選択メモリトランジスタＭＴｒ１、２、４〜８にはチャネルが形成され、それらは導通状態となる。
【００４０】
次に、時刻ｔ１４にて、制御回路ＣＣはソース側選択ゲート線ＳＧＳの電圧を上げ（例：０Ｖ→１．５Ｖ）、これによりソース側選択トランジスタＳＳＴｒは導通状態となる。これによってリフレッシュ動作が実行され、図７に示すように、メモリストリングＭＳの一端から他端へと電流（リフレッシュ電流）が流れ、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールは除去される。リフレッシュ動作は、図６に示す時刻ｔ１５〜ｔ１６の間実行される。
【００４１】
次に、制御回路ＣＣは、時刻ｔ１６にて、ソース側選択ゲート線ＳＧＳの電圧を１．５Ｖから０Ｖに下げ、ソース側選択トランジスタＳＳＴｒを非導通状態とする。また、制御回路ＣＣは、時刻ｔ１６にて、選択ワード線ＷＬ３の電圧を閾値電圧分布の上限と下限の略中間の電圧ＣＧＲＶまで下げる。
【００４２】
次に、制御回路ＣＣは、時刻ｔ１７にて、ソース側選択ゲート線ＳＧＳの電圧を上げ（例：０Ｖ→１．５Ｖ）、ソース側選択トランジスタＳＳＴｒを導通状態とする。これにより、選択メモリトランジスタＭＴｒ３に対する読出動作が開始される。よって、選択メモリトランジスタＭＴｒ３の保持データによる導通状態／非導通状態に応じて、ビット線ＢＬからソース線ＳＬに電流が流れ、ビット線ＢＬの電圧が変化する。このビット線ＢＬの電圧を検知増幅することで、選択メモリトランジスタＭＴｒ３のデータが読み出される。
【００４３】
以上、図６に示すように、制御回路ＣＣは、読出動作（時刻ｔ１７〜）を実行する前に、リフレッシュ動作（時刻ｔ１５〜ｔ１６）を実行する。これにより、制御回路ＣＣは、図７に示すように、メモリストリングＭＳの一端から他端へと電流を流し、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールを除去する。したがって、捕獲準位にトラップされたホールの数を抑制した状態で読出動作は実行されるので、正確な読出動作が可能となる。
【００４４】
また、上記リフレッシュ動作においては、メモリトランジスタＭＴｒ１〜８にチャネルが形成（図６の時刻ｔ１２）された後に、ソース側選択トランジスタＳＳＴｒが導通状態となり（図６の時刻ｔ１４）、これにより、メモリストリングＭＳに電流を流す。よって、メモリトランジスタＭＴｒ１〜８にチャネルを形成すると同時に、ソース側選択トランジスタＳＳＴｒを導通状態とする場合と比較して、本実施の形態は、チャネルが充分に充電されているためにリフレッシュ動作を速く実行できる。
【００４５】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態は、第１の実施の形態と同様の構成を有する。第２の実施の形態は、トンネル絶縁層４３ｃにトラップされる電荷（電子、ホール）によって生じる問題を解消するために、第１の実施の形態と異なるリフレッシュ動作を実行する。リフレッシュ動作について説明する前に、以下、トンネル絶縁層４３ｃにトラップされる電荷による影響について図８を参照して説明する。
【００４６】
［トンネル絶縁層４３ｃにトラップされる電荷による影響］
図８（ａ）に示す例において、書込動作は、選択メモリトランジスタＭＴｒ３の電荷蓄積層４３ｂに電子をトラップさせ、選択メモリトランジスタＭＴｒ３の閾値電圧分布を正の方向に移動させる。これにより、選択メモリトランジスタＭＴｒ３にデータが書き込まれる。しかしながら、書込動作時、トンネル絶縁層４３ｃにも電子がトラップされる。また、図８（ｂ）に示において、消去動作は、メモリトランジスタＭＴｒ３の電荷蓄積層４３ｂにホールをトラップさせ、メモリトランジスタＭＴｒ３の閾値電圧分布を負の方向に移動させる。これにより、メモリトランジスタＭＴｒ３のデータが消去される。しかしながら、消去動作時、トンネル絶縁層４３ｃにもホールがトラップされる。以上のようにトンネル絶縁層４３ｃにトラップされた電子又はホールは、時間経過と共に容易にトンネル絶縁層４３ｃからデトラップ（離脱）するため、時間経過と共にメモリトランジスタＭＴｒ３の閾値電圧を変動させる。このようなメモリトランジスタＭＴｒ３の閾電圧の変動は、読出動作の精度を低下させる。
【００４７】
以上のような問題を解消するため、本実施の形態は、読出動作の実行前に、リフレッシュ動作を実行し、トンネル絶縁層４３ｃにトラップされた電荷（ホール、電子）を除去する。また、本実施の形態は、リフレッシュ動作により、第１の実施の形態と同様に、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールを除去する。
【００４８】
[リフレッシュ動作]
図９を参照して、第２の実施の形態に係るリフレッシュ動作を説明する。図９に示すように、制御回路ＣＣは、先ず時刻ｔ２１にて、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの電圧を上げる（例：０Ｖ→１．５Ｖ）。また、制御回路ＣＣは、時刻ｔ２１にて、ビット線ＢＬの電圧を上げる（例：０Ｖ→１Ｖ）。また、時刻ｔ２１にて、制御回路ＣＣは、非選択ワード線ＷＬ１、２、４〜８の電圧を読出電圧ＶＲＥＡＤまで上げる。これにより、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及び非選択メモリトランジスタＭＴｒ１、２，４〜８は導通状態となる。
【００４９】
次に、制御回路ＣＣは、時刻ｔ２２にて、選択ワード線ＷＬ３の電圧を電圧ＶＲＥＡＤ＋αまで上げ、選択メモリトランジスタＭＴｒ３は導通状態となる。これにより、メモリストリングＭＳの一端から他端に電流が流れる。すなわち、リフレッシュ動作が開始され、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールは除去される。更に、選択メモリトランジスタＭＴｒ３のゲートの電圧（ＶＲＥＡＤ＋α）と選択メモリトランジスタＭＴｒ３のボディの電圧との間の電位差によって、図１０（ａ）に示すように、トンネル絶縁層４３ｃにトラップされた電子は、電荷蓄積層４３ｂに移動する。また、図１０（ｂ）に示すように、トンネル絶縁層４３ｃにトラップされたホールは、メモリ半導体層４４に移動する。すなわち、トンネル絶縁層４３ｃにトラップされた電荷（電子、又はホール）は除去される。なお、電圧ＶＲＥＡＤ＋αは、上記ゲート−ボディ間の電位差によってトンネル絶縁層４３ｃにトラップされた電荷を除去し得る電圧である。また、電圧ＶＲＥＡＤ＋αは、メモリトランジスタＭＴｒ３に誤書き込みが起こらない程度の電圧である。リフレッシュ動作は、図９に示す時刻ｔ２３〜ｔ２４の間実行される。
【００５０】
次に、制御回路ＣＣは、時刻ｔ２４にて、選択ワード線ＷＬ３の電圧を０Ｖまで下げ、選択メモリトランジスタＭＴｒ３を非導通状態とする。続いて、制御回路ＣＣは、時刻ｔ２５にて、ソース側選択ゲート線ＳＧＳの電圧を０Ｖに下げ、ソース側選択トランジスタＳＳＴｒを非導通状態とする。
【００５１】
次に、制御回路ＣＣは、選択ワード線ＷＬ３の電圧を電圧ＣＧＲＶまで上げた後、ソース側選択ゲート線ＳＧＳの電圧を上げ（例：０Ｖ→１．５Ｖ）、ソース側選択トランジスタＳＳＴｒを導通状態とする。これにより、制御回路ＣＣは、時刻ｔ２６から読出動作を開始する。
【００５２】
以上、図９に示すように、制御回路ＣＣは、読出動作（時刻ｔ２６〜）を実行する前に、リフレッシュ動作（時刻ｔ２３〜ｔ２４）を実行する。これにより、制御回路ＣＣは、トンネル絶縁層４３ｃにトラップされた電荷、及びメモリ半導体層４４の粒界による捕獲準位にトラップされたホールを除去する。したがって、トンネル絶縁層４３ｃにトラップされた電荷、及びメモリ半導体層４４の粒界による捕獲準位にトラップされたホールの数の数を抑制した状態で読出動作は実行されるので、正確な読出動作が可能となる。
【００５３】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置を説明する。第３の実施の形態は、第１の実施の形態と同様の構成を有する。第３の実施の形態は、第２の実施の形態と同様の問題を解消するため、リフレッシュ動作を実行する。第３の実施の形態は、図１１に示すように、時刻ｔ３２〜ｔ３３のタイミングでリフレッシュ動作を実行して、トンネル絶縁層４３ｃにトラップされた電荷と、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールを除去する。さらに、第３の実施の形態は、時刻ｔ３６〜ｔ３７のタイミングでリフレッシュ動作を実行して、メモリ半導体層４４の粒界による捕獲準位にトラップされた電荷を除去する。この点で、第３の実施の形態は第２の実施の形態と異なる。
【００５４】
図１１を参照して、第３の実施の形態のリフレッシュ動作について詳しく説明する。図１１に示すように、制御回路ＣＣは、先ず時刻ｔ３１にて、ドレイン側選択ゲート線ＳＧＤの電圧を上げ（例：０Ｖ→１．５Ｖ）、ドレイン側選択トランジスタＳＤＴｒを導通状態とする。続いて、時刻ｔ３２〜３３の間、制御回路ＣＣは、選択ワード線ＷＬ３、及び非選択ワード線ＷＬ１、２、４〜８の電圧を電圧ＶＲＥＡＤ＋α’までパルス状に上げ、選択メモリトランジスタＭＴｒ３、及び非選択メモリトランジスタＭＴｒ１、２、４〜８を導通状態とする。これにより、選択メモリトランジスタＭＴｒ３のゲートの電圧（ＶＲＥＡＤ＋α’）と選択メモリトランジスタＭＴｒ３のボディの電圧との間の電位差によって、トンネル絶縁層４３ｃにトラップされた電荷は除去される。また、メモリストリングＭＳの一端から他端に電流が流れ、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールが除去される。なお、電圧ＶＲＥＡＤ＋α’は、上記ゲート−ボディ間の電位差によってトンネル絶縁層４３ｃにトラップされた電荷を除去し得る電圧である。また、電圧ＶＲＥＡＤ＋α’は、誤書き込みが起こらない程度の電圧である。
【００５５】
次に、制御回路ＣＣは、時刻ｔ３４にて、選択ワード線ＷＬ３、及び非選択ワード線ＷＬ１、２、４〜８の電圧を読出電圧ＶＲＥＡＤまで上げ、選択メモリトランジスタＭＴｒ３、及び非選択メモリトランジスタＭＴｒ１、２、４〜８を導通状態とする。続いて、制御回路ＣＣは、時刻ｔ３５にて、ビット線ＢＬの電圧を上げる（例：０Ｖ→１Ｖ）。次に、制御回路ＣＣは、ソース側選択ゲート線ＳＧＳの電圧を上げ（例：０Ｖ→１．５Ｖ）、ソース側選択トランジスタＳＳＴｒを導通状態とする。これにより、時刻ｔ３６〜３７の間、メモリストリングＭＳの一端から他端に電流が流れ、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールが除去される。
【００５６】
続いて、制御回路ＣＣは、時刻ｔ３７にて、ソース側選択ゲート線ＳＧＳの電圧を０Ｖに下げ、ソース側選択トランジスタＳＳＴｒを非導通状態とする。また、制御回路ＣＣは、時刻ｔ３７にて、選択ワード線ＷＬ３の電圧を電圧ＣＧＲＶまで下げる。そして、制御回路ＣＣは、時刻ｔ３８にて、ソース側選択ゲート線ＳＧＳの電圧を上げ（例：０Ｖ→１．５Ｖ）、ソース側選択トランジスタＳＳＴｒを導通状態とする。これにより、制御回路ＣＣは、時刻ｔ３８から読出動作を開始する。
【００５７】
［第４の実施の形態］
［構成］
次に、第４の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。第４の実施の形態において、制御回路ＣＣは、図１２に示すように、カウンタＣＮＴを有し、この点のみ第４の実施の形態の構成は第１の実施の形態の構成と異なる。カウンタＣＮＴは、以下で説明するリフレッシュ動作において用いられる読出回数（読出動作の実行回数）を計数する。
【００５８】
[リフレッシュ動作]
次に、図１３を参照して、第４の実施の形態に係るリフレッシュ動作について説明する。図１３に示すように、制御回路ＣＣは、カウンタＣＮＴによって計数された読出回数が所定回数Ｎに達したか否かを判定する（Ｓ１０１）。ここで、Ｓ１０１において読出回数が所定回数Ｎに達していなければ（Ｓ１０１のＮ）、制御回路ＣＣは読出動作を実行する（Ｓ１０２）。
【００５９】
一方、Ｓ１０１において読出回数が所定回数Ｎに達していれば（Ｓ１０１のＹ）、制御回路ＣＣは、リフレッシュ動作を実行し（Ｓ１０３）、その後に読出動作を実行する（Ｓ１０２）。なお、制御回路ＣＣはリフレッシュ動作を実行した場合、カウンタＣＮＴの読出回数をリセットする。
【００６０】
以上のように、第４の実施の形態によれば、制御回路ＣＣは読出回数が所定回数Ｎに達した場合にのみリフレッシュ動作を実行する。これにより、読出動作が実行される前に毎回リフレッシュ動作を実行する場合と比較して、第４の実施の形態はリフレッシュ動作に要する時間を削減することができる。
【００６１】
［第５の実施の形態］
次に、第５の実施の形態について説明する。第５の実施の形態は、第１の実施の形態と同様の構成を有する。第５の実施の形態においては、制御回路ＣＣは、図１４に示すように、消去動作又は書込動作を実行すると（Ｓ２０１）、その後に必ずリフレッシュ動作を実行する（Ｓ２０２）。これにより、第５の実施の形態は、読出動作の実行前にリフレッシュ動作を実行するものとなる。
【００６２】
［第６の実施の形態］
次に、第６の実施の形態について説明する。第６の実施の形態は、第４の実施の形態と略同様の構成を有する。ただし、カウンタＣＮＴ（図１２参照）は、以下で説明するリフレッシュ動作において用いられる書込及び消去回数（書込動作と消去動作を繰り返し実行した回数）を計数する。この点で、第６の実施の形態は第４の実施の形態と異なる。
【００６３】
第６の実施の形態においては、図１５に示すように、制御回路ＣＣは、カウンタＣＮＴによって計数された読書込及び消去回数が所定回数Ｎに達したか否かを判定する（Ｓ３０１）。ここで、Ｓ３０１において書込及び消去回数が所定回数Ｎに達していなければ（Ｓ３０１のＮ）、制御回路ＣＣは読出動作を実行する（Ｓ３０２）。
【００６４】
一方、Ｓ３０１において書込及び消去回数が所定回数Ｎに達していれば（Ｓ３０１のＹ）、制御回路ＣＣはリフレッシュ動作を実行し（Ｓ３０３）、その後に読出動作を実行する（Ｓ３０２）。なお、制御回路ＣＣは、リフレッシュ動作を実行した場合、書込及び消去回数をリセットする。
【００６５】
以上のように、第６の実施の形態によれば、制御回路ＣＣは、書込及び消去回数が所定回数Ｎに達した場合にのみ、リフレッシュ動作を実行する。これにより、書込及び消去動作が実行される毎にリフレッシュ動作を実行する場合と比較して、第６の実施の形態は、リフレッシュ動作に要する時間を削減することができる。
【００６６】
［その他］
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００６７】
例えば、上記実施の形態に係るリフレッシュ動作は、ベリファイ動作（書込ベリファイ動作、読出ベリファイ動作）の前に実行されるものであってもよい。
【００６８】
また、第１の実施の形態に係るリフレッシュ動作は、メモリトランジスタＭＴｒ１〜８にチャネルを形成した後に、メモリストリングＭＳの一端から他端に電流を流すものであれば良い。
【００６９】
また、第２の実施の形態に係るリフレッシュ動作は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、非選択メモリトランジスタＭＴｒ１、２、４〜８を導通状態とした後、選択メモリトランジスタＭＴｒ３を導通状態とするものであれば良い。
【００７０】
また、第４の実施の形態は、図１１に示す時刻ｔ３２〜ｔ３３間のリフレッシュ動作を複数回実行するものであってもよい。また、メモリトランジスタＭＴｒ１〜８は、８つに限定されるものではなく、９つ以上、又は７つ以下であってもよい。
【符号の説明】
【００７１】
ＭＡ…メモリセルアレイ、 ＣＣ…周辺回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。
【技術分野】
【０００１】
本実施形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上のため、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤフラッシュメモリが提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、読出動作の精度を向上させた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一態様に係る不揮発性半導体記憶装置は、半導体基板、メモリストリング、及び制御回路を有する。メモリストリングは、半導体基板の上方に設けられ、複数のメモリセルを含む。制御回路は、複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する。メモリストリングは、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、半導体基板に対して垂直方向に延びメモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積可能とされる。導電層は、半導体層と共に電荷蓄積層を挟むよう設けられメモリセルのゲートとして機能する。制御回路は、読出動作の実行前に、選択メモリセル及び非選択メモリセルを導通状態としてメモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び周辺回路ＣＣを示す図である。
【図２】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。
【図３】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。
【図４】シリコン結晶の粒界による捕獲準位を示す図である。
【図５】メモリ半導体層４４（ポリシリコン）の捕獲準位にトラップされるホールを示す図である。
【図６】第１の実施の形態に係るリフレッシュ動作のタイミングチャートである。
【図７】第１の実施の形態のリフレッシュ動作による効果を示す図である。
【図８】トンネル絶縁層４３ｃにトラップされる電荷を示す図である。
【図９】第２の実施の形態に係るリフレッシュ動作のタイミングチャートである。
【図１０】第１の実施の形態のリフレッシュ動作による効果を示す図である。
【図１１】第３の実施の形態に係るリフレッシュ動作のタイミングチャートである。
【図１２】第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び周辺回路ＣＣを示す図である。
【図１３】第４の実施の形態に係るリフレッシュ動作を示すフローチャートである。
【図１４】第５の実施の形態に係るリフレッシュ動作を示すフローチャートである。
【図１５】第６の実施の形態に係るリフレッシュ動作を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００８】
［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び周辺回路ＣＣを備える。周辺回路ＣＣは、例えばメモリセルアレイＭＡに含まれるメモリトランジスタに対して印加する電圧を制御する。
【０００９】
メモリセルアレイＭＡは、図１に示すように、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を含む。なお、以下において、全てのメモリブロックＭＢ（１）・・・（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。
【００１０】
各メモリブロックＭＢは、それぞれｎ行２列のマトリクス状に配列されたメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）を有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。以下では、各メモリユニットＭＵ（１、１）〜（２、ｎ）を区別することなく、単にメモリユニットＭＵと記載する場合もある。
【００１１】
メモリユニットＭＵ（１、１）〜（２、ｎ）の一端は、ビット線ＢＬ（１）〜（ｎ）に接続され、メモリユニットＭＵ（１、１）〜（２、ｎ）の他端は、ソース線ＳＬに接続される。ビット線ＢＬ（１）〜（ｎ）はロウ方向に所定ピッチをもって配列されるとともに、カラム方向に複数のメモリブロックＭＢを跨いで延びる。以下では、全てのビット線ＢＬ（１）・・・ＢＬ（ｎ）を総称する場合には、ビット線ＢＬと記載する場合もある。
【００１２】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ及びドレイン側選択トランジスタＳＤＴｒを有する。
【００１３】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜８（メモリセル）及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜４は互いに直列接続され、メモリトランジスタＭＴｒ５〜８も互いに直列接続される。バックゲートトランジスタＢＴｒはメモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。なお、後述する図２に示すように、メモリトランジスタＭＴｒ１〜８は、ロウ方向、カラム方向及び積層方向に３次元的に配列される。
【００１４】
メモリトランジスタＭＴｒ１〜８は電荷蓄積層を有し、その電荷蓄積層に電荷を蓄積又は放出することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１５】
メモリブロックＭＢ（１）〜（ｍ）において、ｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜８のゲートには、各々ワード線ＷＬ１〜８が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。
【００１６】
ソース側選択トランジスタＳＳＴｒのドレインはメモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。各メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには、１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。
【００１７】
ドレイン側選択トランジスタＳＤＴｒのソースはメモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインはビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。
【００１８】
［積層構造］
１つのメモリブロックＭＢは、図２及び図３に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０はメモリトランジスタＭＴｒ１〜８として機能する。選択トランジスタ層５０はドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０はソース線ＳＬ、及びビット線ＢＬとして機能する。
【００１９】
バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に板状に広がる。バックゲート導電層３１は例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。
【００２０】
バックゲート層３０は、図３に示すように、メモリゲート絶縁層４３、及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は連結半導体層４４Ｂとバックゲート導電層３１との間に設けられる。連結半導体層４４ＢはバックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂはバックゲート導電層３１を掘り込む。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。
【００２１】
メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々ワード線ＷＬ１〜３、及びメモリトランジスタＭＴｒ１〜３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々ワード線ＷＬ６〜８、及びメモリトランジスタＭＴｒ６〜８のゲートとしても機能する。
【００２２】
ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｄは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。
【００２３】
メモリ層４０は、図３に示すように、メモリゲート絶縁層４３、柱状半導体層４４Ａ、及びダミー半導体層４４Ｄを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられる。柱状半導体層４４ＡはメモリトランジスタＭＴｒ１〜８のボディ（チャネル）として機能する。ダミー半導体層４４ＤはメモリトランジスタＭＴｒ１〜８のボディとして機能しない。
【００２４】
メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側から柱状半導体層４４Ａ側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは電荷を蓄積する機能を有する。
【００２５】
ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）を材料とする。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）を材料とする。
【００２６】
柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通する。柱状半導体層４４Ａは、半導体基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合する。柱状半導体層４４Ａは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。なお、ダミー半導体層４４Ｄは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通する。ダミー半導体層４４Ｄの下方には、バックゲート導電層３１が設けられていない。
【００２７】
上記バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂは、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４を構成する。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。
【００２８】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲む。バックゲート導電層３１は、連結半導体層４４Ｂと共にメモリゲート絶縁層４３を挟む。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲む。ワード線導電層４１ａ〜４１ｄは、柱状半導体層４４Ａと共にメモリゲート絶縁層４３を挟む。
【００２９】
選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂ及びダミー導電層５１ｃを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ダミー導電層５１ｃは、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとして機能しない。
【００３０】
ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。ダミー導電層５１ｃは、ソース側導電層５１ａと同層であって、柱状半導体層４４Ａの上層以外の箇所に設けられる。複数のソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。
【００３１】
選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、ドレイン側柱状半導体層５４ｂ、及びダミー半導体層５４Ｄを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００３２】
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられる。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通する。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、半導体基板２０に対して垂直方向に延びる。ソース側柱状半導体層５４ａは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。
【００３３】
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられる。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通する。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、半導体基板２０に対して垂直方向に延びる。ドレイン側柱状半導体層５４ｂは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）を材料とする。
【００３４】
ダミー半導体層５４Ｄは、ダミー導電層５１ｃを貫通する。ダミー半導体層５４Ｄは、Ｉ字状に形成される。ダミー半導体層５４Ｄの下面は、ダミー半導体層４４Ｄの上面に接する。
【００３５】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１はソース線ＳＬとして機能する。ビット線層６２はビット線ＢＬとして機能する。
【００３６】
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えばタングステン等の金属を材料とする。
【００３７】
［シリコン結晶の粒界による影響］
次に、シリコン結晶の粒界による影響について説明する。図４に示すように、シリコン結晶の粒界には、捕獲準位が形成される。したがって、図５に示すメモリ半導体層４４（ポリシリコン）に粒界が存在する場合、その粒界による捕獲準位にホールがトラップされる。トラップされたホールは、メモリトランジスタＭＴｒ１〜８のボディの電位を上げる。その結果、正確な読出動作ができないおそれがある。
【００３８】
以上のような問題を解消するため、本実施の形態は、読出動作の実行前にリフレッシュ動作を実行し、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールを除去する。
【００３９】
[リフレッシュ動作]
図６を参照して、リフレッシュ動作を説明する。図６は、一例として、選択メモリトランジスタＭＴｒ３のデータを読み出す前に実行されるリフレッシュ動作を示す。図６に示すように、制御回路ＣＣは、先ず時刻ｔ１１にて、ドレイン側選択ゲート線ＳＧＤの電圧を上げる（例：０Ｖ→１．５Ｖ）。次に、制御回路ＣＣは、時刻ｔ１２にて、選択ワード線ＷＬ３、及び非選択ワード線ＷＬ１、２、４〜８の電圧を読出電圧ＶＲＥＡＤまで上げる。続いて、時刻ｔ１３にて、制御回路ＣＣは、ビット線ＢＬの電圧を上げる（例：０Ｖ→１Ｖ）。この動作により、ドレイン側選択トランジスタＳＤＴｒ、選択メモリトランジスタＭＴｒ３、及び非選択メモリトランジスタＭＴｒ１、２、４〜８にはチャネルが形成され、それらは導通状態となる。
【００４０】
次に、時刻ｔ１４にて、制御回路ＣＣはソース側選択ゲート線ＳＧＳの電圧を上げ（例：０Ｖ→１．５Ｖ）、これによりソース側選択トランジスタＳＳＴｒは導通状態となる。これによってリフレッシュ動作が実行され、図７に示すように、メモリストリングＭＳの一端から他端へと電流（リフレッシュ電流）が流れ、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールは除去される。リフレッシュ動作は、図６に示す時刻ｔ１５〜ｔ１６の間実行される。
【００４１】
次に、制御回路ＣＣは、時刻ｔ１６にて、ソース側選択ゲート線ＳＧＳの電圧を１．５Ｖから０Ｖに下げ、ソース側選択トランジスタＳＳＴｒを非導通状態とする。また、制御回路ＣＣは、時刻ｔ１６にて、選択ワード線ＷＬ３の電圧を閾値電圧分布の上限と下限の略中間の電圧ＣＧＲＶまで下げる。
【００４２】
次に、制御回路ＣＣは、時刻ｔ１７にて、ソース側選択ゲート線ＳＧＳの電圧を上げ（例：０Ｖ→１．５Ｖ）、ソース側選択トランジスタＳＳＴｒを導通状態とする。これにより、選択メモリトランジスタＭＴｒ３に対する読出動作が開始される。よって、選択メモリトランジスタＭＴｒ３の保持データによる導通状態／非導通状態に応じて、ビット線ＢＬからソース線ＳＬに電流が流れ、ビット線ＢＬの電圧が変化する。このビット線ＢＬの電圧を検知増幅することで、選択メモリトランジスタＭＴｒ３のデータが読み出される。
【００４３】
以上、図６に示すように、制御回路ＣＣは、読出動作（時刻ｔ１７〜）を実行する前に、リフレッシュ動作（時刻ｔ１５〜ｔ１６）を実行する。これにより、制御回路ＣＣは、図７に示すように、メモリストリングＭＳの一端から他端へと電流を流し、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールを除去する。したがって、捕獲準位にトラップされたホールの数を抑制した状態で読出動作は実行されるので、正確な読出動作が可能となる。
【００４４】
また、上記リフレッシュ動作においては、メモリトランジスタＭＴｒ１〜８にチャネルが形成（図６の時刻ｔ１２）された後に、ソース側選択トランジスタＳＳＴｒが導通状態となり（図６の時刻ｔ１４）、これにより、メモリストリングＭＳに電流を流す。よって、メモリトランジスタＭＴｒ１〜８にチャネルを形成すると同時に、ソース側選択トランジスタＳＳＴｒを導通状態とする場合と比較して、本実施の形態は、チャネルが充分に充電されているためにリフレッシュ動作を速く実行できる。
【００４５】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置について説明する。第２の実施の形態は、第１の実施の形態と同様の構成を有する。第２の実施の形態は、トンネル絶縁層４３ｃにトラップされる電荷（電子、ホール）によって生じる問題を解消するために、第１の実施の形態と異なるリフレッシュ動作を実行する。リフレッシュ動作について説明する前に、以下、トンネル絶縁層４３ｃにトラップされる電荷による影響について図８を参照して説明する。
【００４６】
［トンネル絶縁層４３ｃにトラップされる電荷による影響］
図８（ａ）に示す例において、書込動作は、選択メモリトランジスタＭＴｒ３の電荷蓄積層４３ｂに電子をトラップさせ、選択メモリトランジスタＭＴｒ３の閾値電圧分布を正の方向に移動させる。これにより、選択メモリトランジスタＭＴｒ３にデータが書き込まれる。しかしながら、書込動作時、トンネル絶縁層４３ｃにも電子がトラップされる。また、図８（ｂ）に示において、消去動作は、メモリトランジスタＭＴｒ３の電荷蓄積層４３ｂにホールをトラップさせ、メモリトランジスタＭＴｒ３の閾値電圧分布を負の方向に移動させる。これにより、メモリトランジスタＭＴｒ３のデータが消去される。しかしながら、消去動作時、トンネル絶縁層４３ｃにもホールがトラップされる。以上のようにトンネル絶縁層４３ｃにトラップされた電子又はホールは、時間経過と共に容易にトンネル絶縁層４３ｃからデトラップ（離脱）するため、時間経過と共にメモリトランジスタＭＴｒ３の閾値電圧を変動させる。このようなメモリトランジスタＭＴｒ３の閾電圧の変動は、読出動作の精度を低下させる。
【００４７】
以上のような問題を解消するため、本実施の形態は、読出動作の実行前に、リフレッシュ動作を実行し、トンネル絶縁層４３ｃにトラップされた電荷（ホール、電子）を除去する。また、本実施の形態は、リフレッシュ動作により、第１の実施の形態と同様に、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールを除去する。
【００４８】
[リフレッシュ動作]
図９を参照して、第２の実施の形態に係るリフレッシュ動作を説明する。図９に示すように、制御回路ＣＣは、先ず時刻ｔ２１にて、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳの電圧を上げる（例：０Ｖ→１．５Ｖ）。また、制御回路ＣＣは、時刻ｔ２１にて、ビット線ＢＬの電圧を上げる（例：０Ｖ→１Ｖ）。また、時刻ｔ２１にて、制御回路ＣＣは、非選択ワード線ＷＬ１、２、４〜８の電圧を読出電圧ＶＲＥＡＤまで上げる。これにより、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒ、及び非選択メモリトランジスタＭＴｒ１、２，４〜８は導通状態となる。
【００４９】
次に、制御回路ＣＣは、時刻ｔ２２にて、選択ワード線ＷＬ３の電圧を電圧ＶＲＥＡＤ＋αまで上げ、選択メモリトランジスタＭＴｒ３は導通状態となる。これにより、メモリストリングＭＳの一端から他端に電流が流れる。すなわち、リフレッシュ動作が開始され、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールは除去される。更に、選択メモリトランジスタＭＴｒ３のゲートの電圧（ＶＲＥＡＤ＋α）と選択メモリトランジスタＭＴｒ３のボディの電圧との間の電位差によって、図１０（ａ）に示すように、トンネル絶縁層４３ｃにトラップされた電子は、電荷蓄積層４３ｂに移動する。また、図１０（ｂ）に示すように、トンネル絶縁層４３ｃにトラップされたホールは、メモリ半導体層４４に移動する。すなわち、トンネル絶縁層４３ｃにトラップされた電荷（電子、又はホール）は除去される。なお、電圧ＶＲＥＡＤ＋αは、上記ゲート−ボディ間の電位差によってトンネル絶縁層４３ｃにトラップされた電荷を除去し得る電圧である。また、電圧ＶＲＥＡＤ＋αは、メモリトランジスタＭＴｒ３に誤書き込みが起こらない程度の電圧である。リフレッシュ動作は、図９に示す時刻ｔ２３〜ｔ２４の間実行される。
【００５０】
次に、制御回路ＣＣは、時刻ｔ２４にて、選択ワード線ＷＬ３の電圧を０Ｖまで下げ、選択メモリトランジスタＭＴｒ３を非導通状態とする。続いて、制御回路ＣＣは、時刻ｔ２５にて、ソース側選択ゲート線ＳＧＳの電圧を０Ｖに下げ、ソース側選択トランジスタＳＳＴｒを非導通状態とする。
【００５１】
次に、制御回路ＣＣは、選択ワード線ＷＬ３の電圧を電圧ＣＧＲＶまで上げた後、ソース側選択ゲート線ＳＧＳの電圧を上げ（例：０Ｖ→１．５Ｖ）、ソース側選択トランジスタＳＳＴｒを導通状態とする。これにより、制御回路ＣＣは、時刻ｔ２６から読出動作を開始する。
【００５２】
以上、図９に示すように、制御回路ＣＣは、読出動作（時刻ｔ２６〜）を実行する前に、リフレッシュ動作（時刻ｔ２３〜ｔ２４）を実行する。これにより、制御回路ＣＣは、トンネル絶縁層４３ｃにトラップされた電荷、及びメモリ半導体層４４の粒界による捕獲準位にトラップされたホールを除去する。したがって、トンネル絶縁層４３ｃにトラップされた電荷、及びメモリ半導体層４４の粒界による捕獲準位にトラップされたホールの数の数を抑制した状態で読出動作は実行されるので、正確な読出動作が可能となる。
【００５３】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置を説明する。第３の実施の形態は、第１の実施の形態と同様の構成を有する。第３の実施の形態は、第２の実施の形態と同様の問題を解消するため、リフレッシュ動作を実行する。第３の実施の形態は、図１１に示すように、時刻ｔ３２〜ｔ３３のタイミングでリフレッシュ動作を実行して、トンネル絶縁層４３ｃにトラップされた電荷と、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールを除去する。さらに、第３の実施の形態は、時刻ｔ３６〜ｔ３７のタイミングでリフレッシュ動作を実行して、メモリ半導体層４４の粒界による捕獲準位にトラップされた電荷を除去する。この点で、第３の実施の形態は第２の実施の形態と異なる。
【００５４】
図１１を参照して、第３の実施の形態のリフレッシュ動作について詳しく説明する。図１１に示すように、制御回路ＣＣは、先ず時刻ｔ３１にて、ドレイン側選択ゲート線ＳＧＤの電圧を上げ（例：０Ｖ→１．５Ｖ）、ドレイン側選択トランジスタＳＤＴｒを導通状態とする。続いて、時刻ｔ３２〜３３の間、制御回路ＣＣは、選択ワード線ＷＬ３、及び非選択ワード線ＷＬ１、２、４〜８の電圧を電圧ＶＲＥＡＤ＋α’までパルス状に上げ、選択メモリトランジスタＭＴｒ３、及び非選択メモリトランジスタＭＴｒ１、２、４〜８を導通状態とする。これにより、選択メモリトランジスタＭＴｒ３のゲートの電圧（ＶＲＥＡＤ＋α’）と選択メモリトランジスタＭＴｒ３のボディの電圧との間の電位差によって、トンネル絶縁層４３ｃにトラップされた電荷は除去される。また、メモリストリングＭＳの一端から他端に電流が流れ、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールが除去される。なお、電圧ＶＲＥＡＤ＋α’は、上記ゲート−ボディ間の電位差によってトンネル絶縁層４３ｃにトラップされた電荷を除去し得る電圧である。また、電圧ＶＲＥＡＤ＋α’は、誤書き込みが起こらない程度の電圧である。
【００５５】
次に、制御回路ＣＣは、時刻ｔ３４にて、選択ワード線ＷＬ３、及び非選択ワード線ＷＬ１、２、４〜８の電圧を読出電圧ＶＲＥＡＤまで上げ、選択メモリトランジスタＭＴｒ３、及び非選択メモリトランジスタＭＴｒ１、２、４〜８を導通状態とする。続いて、制御回路ＣＣは、時刻ｔ３５にて、ビット線ＢＬの電圧を上げる（例：０Ｖ→１Ｖ）。次に、制御回路ＣＣは、ソース側選択ゲート線ＳＧＳの電圧を上げ（例：０Ｖ→１．５Ｖ）、ソース側選択トランジスタＳＳＴｒを導通状態とする。これにより、時刻ｔ３６〜３７の間、メモリストリングＭＳの一端から他端に電流が流れ、メモリ半導体層４４の粒界による捕獲準位にトラップされたホールが除去される。
【００５６】
続いて、制御回路ＣＣは、時刻ｔ３７にて、ソース側選択ゲート線ＳＧＳの電圧を０Ｖに下げ、ソース側選択トランジスタＳＳＴｒを非導通状態とする。また、制御回路ＣＣは、時刻ｔ３７にて、選択ワード線ＷＬ３の電圧を電圧ＣＧＲＶまで下げる。そして、制御回路ＣＣは、時刻ｔ３８にて、ソース側選択ゲート線ＳＧＳの電圧を上げ（例：０Ｖ→１．５Ｖ）、ソース側選択トランジスタＳＳＴｒを導通状態とする。これにより、制御回路ＣＣは、時刻ｔ３８から読出動作を開始する。
【００５７】
［第４の実施の形態］
［構成］
次に、第４の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。第４の実施の形態において、制御回路ＣＣは、図１２に示すように、カウンタＣＮＴを有し、この点のみ第４の実施の形態の構成は第１の実施の形態の構成と異なる。カウンタＣＮＴは、以下で説明するリフレッシュ動作において用いられる読出回数（読出動作の実行回数）を計数する。
【００５８】
[リフレッシュ動作]
次に、図１３を参照して、第４の実施の形態に係るリフレッシュ動作について説明する。図１３に示すように、制御回路ＣＣは、カウンタＣＮＴによって計数された読出回数が所定回数Ｎに達したか否かを判定する（Ｓ１０１）。ここで、Ｓ１０１において読出回数が所定回数Ｎに達していなければ（Ｓ１０１のＮ）、制御回路ＣＣは読出動作を実行する（Ｓ１０２）。
【００５９】
一方、Ｓ１０１において読出回数が所定回数Ｎに達していれば（Ｓ１０１のＹ）、制御回路ＣＣは、リフレッシュ動作を実行し（Ｓ１０３）、その後に読出動作を実行する（Ｓ１０２）。なお、制御回路ＣＣはリフレッシュ動作を実行した場合、カウンタＣＮＴの読出回数をリセットする。
【００６０】
以上のように、第４の実施の形態によれば、制御回路ＣＣは読出回数が所定回数Ｎに達した場合にのみリフレッシュ動作を実行する。これにより、読出動作が実行される前に毎回リフレッシュ動作を実行する場合と比較して、第４の実施の形態はリフレッシュ動作に要する時間を削減することができる。
【００６１】
［第５の実施の形態］
次に、第５の実施の形態について説明する。第５の実施の形態は、第１の実施の形態と同様の構成を有する。第５の実施の形態においては、制御回路ＣＣは、図１４に示すように、消去動作又は書込動作を実行すると（Ｓ２０１）、その後に必ずリフレッシュ動作を実行する（Ｓ２０２）。これにより、第５の実施の形態は、読出動作の実行前にリフレッシュ動作を実行するものとなる。
【００６２】
［第６の実施の形態］
次に、第６の実施の形態について説明する。第６の実施の形態は、第４の実施の形態と略同様の構成を有する。ただし、カウンタＣＮＴ（図１２参照）は、以下で説明するリフレッシュ動作において用いられる書込及び消去回数（書込動作と消去動作を繰り返し実行した回数）を計数する。この点で、第６の実施の形態は第４の実施の形態と異なる。
【００６３】
第６の実施の形態においては、図１５に示すように、制御回路ＣＣは、カウンタＣＮＴによって計数された読書込及び消去回数が所定回数Ｎに達したか否かを判定する（Ｓ３０１）。ここで、Ｓ３０１において書込及び消去回数が所定回数Ｎに達していなければ（Ｓ３０１のＮ）、制御回路ＣＣは読出動作を実行する（Ｓ３０２）。
【００６４】
一方、Ｓ３０１において書込及び消去回数が所定回数Ｎに達していれば（Ｓ３０１のＹ）、制御回路ＣＣはリフレッシュ動作を実行し（Ｓ３０３）、その後に読出動作を実行する（Ｓ３０２）。なお、制御回路ＣＣは、リフレッシュ動作を実行した場合、書込及び消去回数をリセットする。
【００６５】
以上のように、第６の実施の形態によれば、制御回路ＣＣは、書込及び消去回数が所定回数Ｎに達した場合にのみ、リフレッシュ動作を実行する。これにより、書込及び消去動作が実行される毎にリフレッシュ動作を実行する場合と比較して、第６の実施の形態は、リフレッシュ動作に要する時間を削減することができる。
【００６６】
［その他］
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００６７】
例えば、上記実施の形態に係るリフレッシュ動作は、ベリファイ動作（書込ベリファイ動作、読出ベリファイ動作）の前に実行されるものであってもよい。
【００６８】
また、第１の実施の形態に係るリフレッシュ動作は、メモリトランジスタＭＴｒ１〜８にチャネルを形成した後に、メモリストリングＭＳの一端から他端に電流を流すものであれば良い。
【００６９】
また、第２の実施の形態に係るリフレッシュ動作は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、非選択メモリトランジスタＭＴｒ１、２、４〜８を導通状態とした後、選択メモリトランジスタＭＴｒ３を導通状態とするものであれば良い。
【００７０】
また、第４の実施の形態は、図１１に示す時刻ｔ３２〜ｔ３３間のリフレッシュ動作を複数回実行するものであってもよい。また、メモリトランジスタＭＴｒ１〜８は、８つに限定されるものではなく、９つ以上、又は７つ以下であってもよい。
【符号の説明】
【００７１】
ＭＡ…メモリセルアレイ、 ＣＣ…周辺回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、複数のメモリセルを含むメモリストリングと、
前記メモリストリングの一端に一端を接続された第１選択トランジスタと、
前記メモリストリングの他端に一端を接続された第２選択トランジスタと、
前記複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する制御回路とを備え、
前記メモリストリングは、
前記半導体基板に対して垂直方向に延び前記メモリセルのボディとして機能する半導体層と、
前記半導体層の側面に設けられ、電荷を蓄積可能な電荷蓄積層と、
前記半導体層と共に前記電荷蓄積層を挟むよう設けられ前記メモリセルのゲートとして機能する導電層とを備え、
前記制御回路は、前記読出動作の実行前に、前記選択メモリセル及び非選択メモリセルを導通状態として前記メモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行し、
前記制御回路は、前記リフレッシュ動作時、前記第１選択トランジスタ及び前記選択メモリセル、及び前記非選択メモリセルを導通状態とした後、前記第２選択トランジスタを導通状態とし、
前記制御回路は、前記メモリセルにデータを書き込む書込動作、及び前記メモリセルに保持されたデータを消去する消去動作を繰り返し実行した回数が所定回数に達した場合に、前記リフレッシュ動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板の上方に設けられ、複数のメモリセルを含むメモリストリングと、
前記複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する制御回路とを備え、
前記メモリストリングは、
前記半導体基板に対して垂直方向に延び前記メモリセルのボディとして機能する半導体層と、
前記半導体層の側面に設けられ、電荷を蓄積可能な電荷蓄積層と、
前記半導体層と共に前記電荷蓄積層を挟むよう設けられ前記メモリセルのゲートとして機能する導電層とを備え、
前記制御回路は、前記読出動作の実行前に、前記選択メモリセル及び非選択メモリセルを導通状態として前記メモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリストリングの一端に一端を接続された第１選択トランジスタと、
前記メモリストリングの他端に一端を接続された第２選択トランジスタとを更に備え、
前記制御回路は、前記リフレッシュ動作時、前記第１選択トランジスタ及び前記選択メモリセル、及び前記非選択メモリセルを導通状態とした後、前記第２選択トランジスタを導通状態とする
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリストリングの一端に一端を接続された第１選択トランジスタと、
前記メモリストリングの他端に一端を接続された第２選択トランジスタとを更に備え、
前記制御回路は、前記リフレッシュ動作時、前記第１選択トランジスタ、前記第２選択トランジスタ、及び非選択メモリセルを導通状態とした後、前記選択メモリセルを導通状態とする
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記非選択メモリセルを導通状態にする際に前記非選択メモリセルのゲートに第１電圧を印加し、前記選択メモリセルを導通状態にする際に前記選択メモリセルのゲートに前記第１電圧よりも大きく且つ前記選択メモリセルに誤書き込みを生じさせない第２電圧を印加する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は、前記読出動作の実行回数が所定回数に達した場合に、前記リフレッシュ動作を実行する
ことを特徴とする請求項２乃至請求項５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記制御回路は、前記メモリセルにデータを書き込む書込動作、又は前記メモリセルに保持されたデータを消去する消去動作の後に、前記リフレッシュ動作を実行する
ことを特徴とする請求項２乃至請求項５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
前記制御回路は、前記メモリセルにデータを書き込む書込動作、及び前記メモリセルに保持されたデータを消去する消去動作を繰り返し実行した回数が所定回数に達した場合に、前記リフレッシュ動作を実行する
ことを特徴とする請求項２乃至請求項５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、複数のメモリセルを含むメモリストリングと、
前記メモリストリングの一端に一端を接続された第１選択トランジスタと、
前記メモリストリングの他端に一端を接続された第２選択トランジスタと、
前記複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する制御回路とを備え、
前記メモリストリングは、
前記半導体基板に対して垂直方向に延び前記メモリセルのボディとして機能する半導体層と、
前記半導体層の側面に設けられ、電荷を蓄積可能な電荷蓄積層と、
前記半導体層と共に前記電荷蓄積層を挟むよう設けられ前記メモリセルのゲートとして機能する導電層とを備え、
前記制御回路は、前記読出動作の実行前に、前記選択メモリセル及び非選択メモリセルを導通状態として前記メモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行し、
前記制御回路は、前記リフレッシュ動作時、前記第１選択トランジスタ及び前記選択メモリセル、及び前記非選択メモリセルを導通状態とした後、前記第２選択トランジスタを導通状態とし、
前記制御回路は、前記メモリセルにデータを書き込む書込動作、及び前記メモリセルに保持されたデータを消去する消去動作を繰り返し実行した回数が所定回数に達した場合に、前記リフレッシュ動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板の上方に設けられ、複数のメモリセルを含むメモリストリングと、
前記複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する制御回路とを備え、
前記メモリストリングは、
前記半導体基板に対して垂直方向に延び前記メモリセルのボディとして機能する半導体層と、
前記半導体層の側面に設けられ、電荷を蓄積可能な電荷蓄積層と、
前記半導体層と共に前記電荷蓄積層を挟むよう設けられ前記メモリセルのゲートとして機能する導電層とを備え、
前記制御回路は、前記読出動作の実行前に、前記選択メモリセル及び非選択メモリセルを導通状態として前記メモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行する
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリストリングの一端に一端を接続された第１選択トランジスタと、
前記メモリストリングの他端に一端を接続された第２選択トランジスタとを更に備え、
前記制御回路は、前記リフレッシュ動作時、前記第１選択トランジスタ及び前記選択メモリセル、及び前記非選択メモリセルを導通状態とした後、前記第２選択トランジスタを導通状態とする
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリストリングの一端に一端を接続された第１選択トランジスタと、
前記メモリストリングの他端に一端を接続された第２選択トランジスタとを更に備え、
前記制御回路は、前記リフレッシュ動作時、前記第１選択トランジスタ、前記第２選択トランジスタ、及び非選択メモリセルを導通状態とした後、前記選択メモリセルを導通状態とする
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記非選択メモリセルを導通状態にする際に前記非選択メモリセルのゲートに第１電圧を印加し、前記選択メモリセルを導通状態にする際に前記選択メモリセルのゲートに前記第１電圧よりも大きく且つ前記選択メモリセルに誤書き込みを生じさせない第２電圧を印加する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記制御回路は、前記読出動作の実行回数が所定回数に達した場合に、前記リフレッシュ動作を実行する
ことを特徴とする請求項２乃至請求項５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
前記制御回路は、前記メモリセルにデータを書き込む書込動作、又は前記メモリセルに保持されたデータを消去する消去動作の後に、前記リフレッシュ動作を実行する
ことを特徴とする請求項２乃至請求項５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項８】
前記制御回路は、前記メモリセルにデータを書き込む書込動作、及び前記メモリセルに保持されたデータを消去する消去動作を繰り返し実行した回数が所定回数に達した場合に、前記リフレッシュ動作を実行する
ことを特徴とする請求項２乃至請求項５のいずれか１項記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−８９２７２（Ｐ２０１３−８９２７２Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２２９３７６（Ｐ２０１１−２２９３７６）
【出願日】平成２３年１０月１９日（２０１１．１０．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月１９日（２０１１．１０．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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