【課題】半導体基板上の複数の半導体層のうちの１つを正確に選択する。
【解決手段】実施形態に係わる半導体装置は、第１乃至第３の半導体層１２−１〜１２−３と、第１乃至第３の半導体層１２−１〜１２−３のうちの１つを選択するレイヤー選択トランジスタ１５（ＬＳＴ）とを備える。第１のノーマリーオン領域１７−１は、第１の半導体層１２−１内において第１乃至第３のゲート電極１６−１〜１６−３に隣接するチャネルをノーマリーオンチャネルにし、第２のノーマリーオン領域１７−２は、第２の半導体層１２−２内において第２乃至第４のゲート電極１６−２〜１６−４に隣接するチャネルをノーマリーオンチャネルにし、第３のノーマリーオン領域１７−３は、第３の半導体層１２−３内において第３乃至第５のゲート電極１６−３〜１６−５に隣接するチャネルをノーマリーオンチャネルにする。 （もっと読む）

【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。 （もっと読む）

【課題】 書き込み動作及び消去動作の両方の特性向上を図る。
【解決手段】 実施形態による不揮発性半導体記憶装置は、半導体基板１１と、半導体基板上に形成されたゲート絶縁膜１２と、ゲート絶縁膜上に形成され、１３族元素であるＰ型不純物を含有するポリシリコンからなり、下部膜１３ａと下部膜上に積層された上部膜１３ｂとを有するフローティングゲート電極１３と、フローティングゲート電極上に形成された電極間絶縁膜１６と、電極間絶縁膜上に形成されたコントロールゲート電極１７と、を具備し、上部膜におけるＰ型不純物の濃度又は活性化濃度は、下部膜におけるＰ型不純物の濃度又は活性化濃度より高い。 （もっと読む）

【課題】トンネルウィンドウやセレクトゲートの加工寸法のばらつき、およびセレクトゲートのアライメント精度を考慮する必要がなく、セルサイズを小さくすることができる半導体装置およびその製造方法を提供すること。
【解決手段】不揮発性メモリセル７を半導体基板２上に選択的に備える半導体装置１が製造される。この製造方法は、ゲート絶縁膜２３上において不揮発性メモリセル７用のアクティブ領域５に、セレクトゲート１９を選択的に形成する工程と、セレクトゲート１９に対して自己整合的に導入することによってｎ型トンネル拡散層１１を形成する工程と、ゲート絶縁膜２３の一部セレクトゲート１９に対して自己整合的に除去し、その後の熱酸化によりトンネルウィンドウ２５を形成する工程とを含む。 （もっと読む）

【課題】制御性の高い不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成された第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１の絶縁層を介して上下に位置する第１及び第２の選択ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第２の方向に延び、第１及び第２の半導体層並びに第１及び第２のゲート絶縁層と共に補助トランジスタを形成する補助ゲートとを備える。 （もっと読む）

【課題】製造の容易な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第２のメモリセルを具備する第２のＮＡＮＤセルユニットを有する第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１のＮＡＮＤセルユニットの両端に位置し、第１の浮遊ゲートと同層に形成され、第１の半導体層と接続される下部コンタクトと、第２のＮＡＮＤセルユニットの両端に位置し、第２の半導体層と下部コンタクトとを接続する上部コンタクトとを備える。 （もっと読む）

【課題】メモリセルの電荷蓄積層内での電荷の横方向の移動を抑制する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１乃至第ｎの半導体層（ｎは２以上の自然数）１２−１〜１２−３と、第１乃至第ｎの半導体層１２−１〜１２−３をチャネルとする第１乃至第ｎのメモリストリングＳ１〜Ｓ３とを備える。第ｉのメモリストリング（ｉは１〜ｎのうちの１つ）Ｓｉは、第ｉの半導体層１２−ｉの第３の方向にある表面上に、複数のメモリセルＭＣに対応する、複数の電荷蓄積層１６及び複数のコントロールゲート１８を備える。また、第ｉのメモリストリング内において、少なくとも第２の方向に隣接する２つのメモリセルＭＣの電荷蓄積層１６が互いに結合される。そして、複数のコントロールゲート１８間に、複数の電荷蓄積層１６のバンドオフセットを上昇させる金属元素１９が添加される。 （もっと読む）

【目的】配線間のコンタクト配置において配線間距離をより小さく形成する。
【構成】実施形態の半導体装置は、第１と第２の配線と、第１の絶縁膜と、第２の絶縁膜と、第１のコンタクトと、第２のコンタクトと、を備えている。第１と第２の配線は、基板上に互いに並行するように形成される。第１の絶縁膜は、第１と第２の配線を覆うように形成される。第２の絶縁膜は、第１と第２の制御ゲート線間の所定位置で第１と第２の配線と並行して延びるように形成され、第１の絶縁膜と材料が異なる。第１のコンタクトは、第１と第２の配線間で、前記第２の絶縁膜に対して前記第１の配線側に位置する前記第１の絶縁膜を通して形成される。第２のコンタクトは、前記第１と第２の配線間で、前記第１と第２の配線が延びる方向に沿って前記第１のコンタクトと互いに位置をずらしつつ、前記第２の絶縁膜に対して前記第２の配線側に位置する前記第１の絶縁膜を通して形成される。 （もっと読む）

【課題】狭スペースへのシリコン膜の埋め込み性の向上を図る。
【解決手段】実施形態によれば、シリコン膜の形成方法は、凹部２０の開口側からボトム側に向けてくぼんだくぼみ４０を有するアンドープの第１のシリコン膜３２を凹部２０に形成する工程を含む。また、前記シリコン膜の形成方法は、凹部２０内の第１のシリコン膜３２の一部を塩素を含むガスを用いてエッチングし、第１のシリコン膜３２に凹部２０のボトム側よりも開口側で幅が広い隙間４１を形成する工程を含む。また、前記シリコン膜の形成方法は、隙間４１に面する第１のシリコン膜３２の内壁に不純物を添加する工程を含む。また、前記シリコン膜の形成方法は、不純物の添加後、隙間４１を埋める第２のシリコン膜３３を形成する工程を含む。 （もっと読む）

【課題】パンチスルーを抑制しつつ、セレクトゲート電極からのフリンジ電界を低減する。
【解決手段】空隙ＡＧ１は、制御ゲート電極８およびセレクトゲート電極１２下に潜るようにしてトレンチ２に沿って連続して形成され、セレクトゲートトランジスタのドレイン領域間に達している。そして、セレクトゲートトランジスタのドレイン領域間において、空隙ＡＧ１が埋め戻し絶縁膜ＲＢにて埋め戻されている。 （もっと読む）

【課題】半導体装置の特性の均一化を図る。
【解決手段】実施形態によれば、半導体装置は、基板と、前記基板上に設けられた積層体と、絶縁膜と、チャネルボディと、半導体層とを備えている。前記積層体は、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する。前記絶縁膜は、前記積層体を積層方向に貫通して形成されたホールの側壁に設けられている。前記チャネルボディは、前記ホール内における前記絶縁膜の側壁に設けられ、前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、且つ前記ホールを閉塞する部分より下で空洞を囲む。前記半導体層は、前記チャネルボディが前記ホールを閉塞する部分より上の前記ホール内に、前記チャネルボディと同材料で連続して埋め込まれている。 （もっと読む）

【課題】酸化物半導体を用いた半導体装置において、オン電流の低下を抑制する。
【解決手段】半導体装置を、半導体層として機能する酸化物半導体膜と、酸化物半導体膜上のシリコン酸化物を含むゲート絶縁膜と、ゲート絶縁膜上の少なくとも酸化物半導体膜と重畳するゲート電極と、酸化物半導体膜と電気的に接続するソース電極およびドレイン電極を有し、少なくともゲート電極と重畳する酸化物半導体膜は、ゲート絶縁膜との界面から酸化物半導体膜に向けてシリコンの濃度が１．１原子％以下の濃度で分布する領域を有する構造とする。 （もっと読む）

【課題】デバイス特性の向上を図る。
【解決手段】本実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法においては、半導体層１０上に、トンネル絶縁膜１１を形成する。トンネル絶縁膜上に、浮遊ゲート電極となる第１導電膜１２を形成する。第１導電膜、トンネル絶縁膜、および半導体層を加工することにより、溝１５を形成する。溝内の下部側に、第１犠牲膜１７を埋め込む。溝内の第１犠牲膜上に、その上面がトンネル絶縁膜の上面よりも高く、第１導電膜の上面よりも低くなるように、第１犠牲膜よりも高密度な第２犠牲膜１８を形成する。第１導電膜上および第２犠牲膜上に、絶縁膜１９を形成する。絶縁膜上に制御ゲート電極となる第２導電膜ＷＬを形成する。第２導電膜を加工することにより、第２犠牲膜を露出する。第１犠牲膜および第２犠牲膜を除去する。 （もっと読む）

【課題】歩留まりや信頼性の低下を招くことなく、隣接セルのフローティング・ゲート間の結合容量を小さくすることができ、隣接セルの書き込み情報の影響を小さくした状態でフローティング・ゲートの電位を制御することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】一導電型の半導体材料層表面のチャネル領域上方に第２の絶縁膜１２を介して形成されたゲート電極部と、ゲート電極部の上方に前記ゲート電極部と一体形成されたキャパシタ電極部と含むフローティング・ゲート１３と、キャパシタ電極部の側面を囲むように第１の絶縁膜１２を介して形成されたコントロールゲート１０となる第１の電極と、を有する。 （もっと読む）

【課題】半導体記憶装置のコスト低減と信頼性向上の両立を図る。
【解決手段】実施形態によれば、半導体記憶装置は、基板と、基板の主面上に設けられた導電層と、積層体と、メモリ膜と、チャネルボディとを備えている。積層体は、導電層上にそれぞれ交互に積層された複数の絶縁層と複数の電極層とを有する。メモリ膜は、積層体を貫通して形成されたホールの側壁に設けられ、電荷蓄積膜を含む。チャネルボディは、ホール内におけるメモリ膜の内側に設けられた一対の柱状部と、導電層内に設けられ、一対の柱状部のそれぞれの下端を連結する連結部とを有する。電極層は基板の主面に対して傾いている。メモリ膜及びチャネルボディの柱状部は電極層が傾いている部分を貫通している。 （もっと読む）

【課題】 本発明は、ドープされた金属酸化物誘電体材料を有する電子部品及びドープされた金属酸化物誘電体材料を有する電子部品の作製プロセスを提供する。
【解決手段】 ドープされた金属酸化物誘電体材料及びこの材料で作られた電子部品が明らかにされている。金属酸化物はＩＩＩ族又はＶ族金属酸化物（たとえば、Ａｌ_２Ｏ_３、Ｙ_２Ｏ_３、Ｔａ_２Ｏ_５またはＶ_２Ｏ_５）で、金属ドーパントはＩＶ族元素（Ｚｒ、Ｓｉ、ＴｉおよびＨｆ）である。金属酸化物は約０．１重量パーセントないし約３０重量パーセントのドーパントを含む。本発明のドープされた金属酸化物誘電体は、多くの異なる電子部品及びデバイス中で用いられる。たとえば、ドープされた金属酸化物誘電体は、ＭＯＳデバイスのゲート誘電体として用いられる。ドープされた金属酸化物誘電体はまた、フラッシュメモリデバイスのポリ間誘電体材料としても用いられる。 （もっと読む）

【課題】素子分離用の大きなエアギャップを容易に形成することが可能な半導体装置の製造方法を提供する。
【解決手段】一の実施形態による半導体装置の製造方法では、基板内に素子分離溝を形成し、前記素子分離溝の側壁面にアモルファス層を形成する。さらに、前記方法では、前記素子分離溝内に前記アモルファス層を介して犠牲膜を形成し、前記犠牲膜上にエアギャップ膜を形成する。さらに、前記方法では、前記エアギャップ膜の形成後に前記犠牲膜を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成する。 （もっと読む）

【課題】不揮発性メモリ装置の製造方法を提供する。
【解決手段】基板１０上に第１絶縁膜１１及び第１導電膜１２を形成するステップと、第１領域Ｃの第１導電膜１２、第１絶縁膜１１及び基板１０をエッチングして、第１素子分離トレンチを形成するステップと、第１素子分離トレンチに埋め立てられる第１素子分離膜を形成するステップと、第２絶縁膜１６及び導電性のキャップ膜１７を形成するステップと、第２領域Ｐのキャップ膜１７及び第２絶縁膜１６をエッチングするステップと、第２導電膜１９を形成するステップと、第１領域Ｃの第２導電膜１９、キャップ膜１７、第２絶縁膜１６、第１導電膜１２及び第１絶縁膜１１を選択的にエッチングして、第１ゲートパターンを形成しながら、第２領域Ｐの第２導電膜１９、第１導電膜１２、第１絶縁膜１１及び基板１０を選択的にエッチングして、第２領域Ｐに第２素子分離トレンチＴ２、Ｔ３を形成するステップとを含む。 （もっと読む）

【課題】読出動作の精度を向上させた不揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングは、半導体基板の上方に設けられ、複数のメモリセルを含む。制御回路は、複数のメモリセルのうち、選択メモリセルに保持されたデータを読み出す読出動作を実行する。メモリストリングは、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、半導体基板に対して垂直方向に延びメモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積可能とされる。導電層は、半導体層と共に電荷蓄積層を挟むよう設けられメモリセルのゲートとして機能する。制御回路は、読出動作の実行前に、選択メモリセル及び非選択メモリセルを導通状態としてメモリストリングの一端から他端へと電流を流すリフレッシュ動作を実行する。 （もっと読む）