半導体装置の製造方法
【課題】素子分離用の大きなエアギャップを容易に形成することが可能な半導体装置の製造方法を提供する。
【解決手段】一の実施形態による半導体装置の製造方法では、基板内に素子分離溝を形成し、前記素子分離溝の側壁面にアモルファス層を形成する。さらに、前記方法では、前記素子分離溝内に前記アモルファス層を介して犠牲膜を形成し、前記犠牲膜上にエアギャップ膜を形成する。さらに、前記方法では、前記エアギャップ膜の形成後に前記犠牲膜を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成する。
【解決手段】一の実施形態による半導体装置の製造方法では、基板内に素子分離溝を形成し、前記素子分離溝の側壁面にアモルファス層を形成する。さらに、前記方法では、前記素子分離溝内に前記アモルファス層を介して犠牲膜を形成し、前記犠牲膜上にエアギャップ膜を形成する。さらに、前記方法では、前記エアギャップ膜の形成後に前記犠牲膜を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、集積回路パターンの微細化に伴うYupin/Enda効果の増大を抑制するため、エアギャップを有するＳＴＩ（Shallow Trench Isolation）構造が提案されている。このようなＳＴＩ構造は、例えば、素子分離溝内に犠牲膜を埋め込み、犠牲膜上にエアギャップの上面となる膜を形成し、その後エッチングにより犠牲膜を除去する方法で形成される。しかしながら、この方法では、犠牲膜のエッチング耐性が高い場合に、大きなエアギャップを形成しにくいという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２５０６５６号公報
【特許文献２】特開２０１０−２７９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
素子分離用の大きなエアギャップを容易に形成することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態による半導体装置の製造方法では、基板内に素子分離溝を形成し、前記素子分離溝の側壁面にアモルファス層を形成する。さらに、前記方法では、前記素子分離溝内に前記アモルファス層を介して犠牲膜を形成し、前記犠牲膜上にエアギャップ膜を形成する。さらに、前記方法では、前記エアギャップ膜の形成後に前記犠牲膜を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の製造方法を示す断面図(1/6)である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(2/6)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(3/6)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(4/6)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(5/6)である。
【図６】第１実施形態の半導体装置の製造方法を示す断面図(6/6)である。
【図７】第１実施形態の変形例の半導体装置の製造方法を示す断面図(1/2)である。
【図８】第１実施形態の変形例の半導体装置の製造方法を示す断面図(2/2)である。
【図９】第２実施形態の半導体装置の構造を示す平面図である。
【図１０】第２実施形態の半導体装置の製造方法を示す断面図(1/15)である。
【図１１】第２実施形態の半導体装置の製造方法を示す断面図(2/15)である。
【図１２】第２実施形態の半導体装置の製造方法を示す平面図(3/15)である。
【図１３】第２実施形態の半導体装置の製造方法を示す断面図(4/15)である。
【図１４】第２実施形態の半導体装置の製造方法を示す断面図(5/15)である。
【図１５】第２実施形態の半導体装置の製造方法を示す断面図(6/15)である。
【図１６】第２実施形態の半導体装置の製造方法を示す断面図(7/15)である。
【図１７】第２実施形態の半導体装置の製造方法を示す断面図(8/15)である。
【図１８】第２実施形態の半導体装置の製造方法を示す断面図(9/15)である。
【図１９】第２実施形態の半導体装置の製造方法を示す断面図(10/15)である。
【図２０】第２実施形態の半導体装置の製造方法を示す断面図(11/15)である。
【図２１】第２実施形態の半導体装置の製造方法を示す断面図(12/15)である。
【図２２】第２実施形態の半導体装置の製造方法を示す断面図(13/15)である。
【図２３】第２実施形態の半導体装置の製造方法を示す断面図(14/15)である。
【図２４】第２実施形態の半導体装置の製造方法を示す断面図(15/15)である。
【図２５】第２実施形態の変形例の半導体装置の構造を示す平面図である。
【図２６】第２実施形態の変形例の半導体装置の製造方法を示す平面図である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１〜図６は、第１実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置は、ＮＡＮＤ型フラッシュメモリである。
【０００９】
まず、図１(ａ)に示すように、半導体基板１０１上に、セルトランジスタのゲート絶縁膜を形成するための第１絶縁膜１１１と、セルトランジスタの電荷蓄積層（例えば浮遊ゲート）を形成するための第１電極層１１２と、ＣＭＰ（Chemical Mechanical Polishing）ストッパ膜１２１と、ハードマスク層１２２を順に形成する。
【００１０】
半導体基板１０１は、例えばシリコン基板である。半導体基板１０１は、本開示の基板の例である。図１(ａ)には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。後述するように、Ｘ方向はワード線方向に相当し、Ｙ方向はビット線方向に相当する。Ｘ方向、Ｙ方向はそれぞれ、本開示の第２方向、第１方向の例である。
【００１１】
第１絶縁膜１１１は例えば、熱酸化法により形成されたシリコン酸化膜である。本実施形態では、第１絶縁膜１１１の厚さは、８ｎｍ以下である。また、第１電極層１１２は、例えば多結晶シリコン層である。本実施形態では、第１電極層１１２の厚さは、１００〜２００ｎｍ、例えば１００ｎｍである。第１電極層１１２は、ＷＳｉ（タングステンシリサイド）層、ＣｏＳｉ（コバルトシリサイド）層などのシリサイド層としてもよい。
【００１２】
ＣＭＰストッパ膜１２１は例えば、減圧ＣＶＤ（Chemical Vapor Deposition）により形成されたシリコン窒化膜である。本実施形態では、ＣＭＰストッパ膜１２１の厚さは、２００ｎｍ程度である。ＣＭＰストッパ膜１２１は、１００〜２００ｎｍ程度の厚さを有する多結晶シリコン膜としてもよい。また、ハードマスク層１２２は例えば、減圧ＣＶＤにより形成されたＴＥＯＳ層である。本実施形態では、ハードマスク層１２２の厚さは、３００ｎｍ程度である。
【００１３】
次に、図１(ｂ)に示すように、ハードマスク層１２２をマスクとするドライエッチングにより、ＣＭＰストッパ膜１２１、第１電極層１１２、第１絶縁膜１１１を貫通して半導体基板１０１に達するように、複数の素子分離溝（ＳＴＩ溝）Ｔ1を形成する。この際、ハードマスク層１２２は、ドライエッチングにより薄くなるものの、その一部がＣＭＰストッパ膜１２１上に残る。なお、ハードマスク層１２２のパターニングは、フォトリソグラフィとエッチングにより行われる。
【００１４】
素子分離溝Ｔ1は、図１(ｂ)に示すように、Ｙ方向に延びる形状に形成される。本実施形態では、素子分離溝Ｔ1のＸ方向の幅は、３０ｎｍ以下とし、素子分離溝Ｔ1のＺ方向の深さは、２００〜５００ｎｍ程度とする。
【００１５】
素子分離溝Ｔ1は、図１(ｂ)に示すように、半導体基板１０１の表面を削るように形成される。その結果、半導体基板１０１の表面には、ＡＡ（Active Area）と呼ばれる素子領域１０２が形成される。図１(ｂ)の工程により、半導体基板１０１の素子領域１０２上に、第１絶縁膜１１１、第１電極層１１２、ＣＭＰストッパ膜１２１、ハードマスク層１２２が順に積層された構造が形成される。
【００１６】
次に、図１(ｃ)に示すように、半導体基板１０１上の全面に、素子分離溝Ｔ1の側壁面を保護するための保護膜１３１を形成する。その結果、保護膜１３１が、素子分離溝Ｔ1の側壁面と底面に形成される。保護膜１３１は例えば、ＣＶＤにより形成された、ＴＥＯＳ膜やＨＴＯ膜などの酸化膜である。本実施形態では、素子分離溝Ｔ1の側壁面における保護膜１３１の厚さが１〜２０ｎｍ程度となるように、保護膜１３１を形成する。
【００１７】
次に、図１(ｃ)に示すように、半導体基板１０１上の全面に、アモルファス層１３２を形成する。その結果、アモルファス層１３２が、保護膜１３１を介して、素子分離溝Ｔ1の側壁面と底面に形成される。アモルファス層１３２は例えば、ＣＶＤにより形成されたａ−Ｓｉ（アモルファスシリコン）層である。本実施形態では、アモルファス層１３２の厚さは、５ｎｍ以下、例えば２ｎｍ以下である。
【００１８】
なお、本実施形態では、アモルファス層１３２は、素子分離溝Ｔ1の側壁面に微量だけ付着していれば十分であり、素子分離溝Ｔ1の側壁面の保護膜１３１を完全に覆っている必要はない。また、本実施形態では、ハードマスク層１２２の上面に付着したアモルファス層１３２は必要ないため、異方性エッチングで除去してもよい。ただし、ハードマスク層１２２の上面のアモルファス層１３２は、薄膜であれば後述のＣＭＰにより自然に除去できるため、異方性エッチングで除去しなくてもよい。
【００１９】
次に、図２(ａ)に示すように、半導体基板１０１上の全面に、エアギャップを形成するための犠牲膜１３３を形成する。その結果、犠牲膜１３３が、保護膜１３１とアモルファス層１３２を介して、素子分離溝Ｔ1内に埋め込まれる。犠牲膜１３３は例えば、半導体基板１０１上の全面に、ペルヒドロポリシラザン（ＰＨＰＳ）膜やハイドロジェンシルセスキオキサン（ＨＳＱ）膜などの犠牲膜材料を形成し、その後、犠牲膜材料を熱処理により酸化して酸化膜に転換することで形成される。ＰＨＰＳ膜やＨＳＱ膜には、例えば、幅の狭い素子分離溝Ｔ1にも埋め込みやすいという利点がある。
【００２０】
犠牲膜材料の形成方法は、塗布法が簡便であるが、ＣＶＤとしてもよい。また、犠牲膜材料の熱処理は、例えば、酸素中または水蒸気中で２３０〜９００℃の範囲内で行い、望ましくは３００℃以上で行う。理由は、犠牲膜１３３をある程度高温で酸化したほうが、犠牲膜１３３のエッチングの際にエッチング速度が速くなり、エアギャップを形成しやすくなるからである。なお、犠牲膜材料の熱処理を窒素雰囲気中で行うことで、犠牲膜材料を硬化させてもよい。
【００２１】
次に、図２(ｂ)に示すように、ＣＭＰストッパ膜１２１をストッパとして犠牲膜１３３のＣＭＰ処理を行い、犠牲膜１３３の上面を平坦化する。その結果、図２(ｂ)に示すように、ＣＭＰストッパ膜１２１の上面が露出される。
【００２２】
次に、図２(ｃ)に示すように、犠牲膜１３３をエッチングして、犠牲膜１３３の上面の高さを下げる。この際、犠牲膜１３３のエッチングと同時に、保護膜１３１やアモルファス層１３２もエッチングすることが望ましい。なお、保護膜１３１やアモルファス層１３２のエッチングは、犠牲膜１３３のエッチングの後に別個に行ってもよい。
【００２３】
なお、図２(ｃ)のエッチング処理では、エッチング後の保護膜１３１の上端の高さを、エッチング後の犠牲膜１３３の上面の高さよりも高くすることができる。また、図２(ｃ)のエッチング処理では、エッチング後の犠牲膜１３３の上面の高さを、第１絶縁膜１１１の上面の高さ付近とすることが望ましく、さらには、第１絶縁膜１１１の上面よりも高くすることが望ましいが、その他の高さとしてもよい。図２(ｃ)のエッチング処理は、ドライエッチングで行ってもウェットエッチングで行ってもよい。
【００２４】
次に、図３(ａ)に示すように、リン酸水溶液を用いて、ＣＭＰストッパ膜１２１を除去する。その結果、図３(ａ)に示すように、第１電極層１１２の上面が露出される。なお、ＣＭＰストッパ膜１２１の除去は、図２(ｃ)のエッチング処理の前に行ってもよい。
【００２５】
次に、図３(ｂ)に示すように、半導体基板１０１上の全面に、セルトランジスタの電極間絶縁膜（例えばゲート間絶縁膜）を形成するための第２絶縁膜１１３を形成する。その結果、第２絶縁膜１１３が、第１電極層１１２の上面および側面と、素子分離溝Ｔ1内の犠牲膜１３３の上面に連続して形成される。第２絶縁膜１１３は例えば、ＣＶＤにより順に形成された、第１シリコン酸化膜、シリコン窒化膜、第２シリコン酸化膜を含むＯＮＯ積層膜である。本実施形態では、第２絶縁膜１１３の厚さは、２０ｎｍ程度である。
【００２６】
本実施形態では、後述するように、第２絶縁膜１１３の形成後に犠牲膜１３３を除去することで、第２絶縁膜１１３の下部の素子分離溝Ｔ1内にエアギャップを形成する。第２絶縁膜１１３は、本開示のエアギャップ膜の例である。
【００２７】
次に、図３(ｃ)に示すように、半導体基板１０１上の全面に、セルトランジスタの制御ゲートを形成するための第２電極層１１４を形成する。その結果、第２電極層１１４が、第２絶縁膜１１３上に形成される。第２電極層１１４は例えば、ＣＶＤにより順に形成された、多結晶シリコン層、タングステン層を含む積層膜である。本実施形態では、第２電極層１１４の厚さは、５０ｎｍ程度である。
【００２８】
次に、図４(ａ)〜図４(ｃ)に示すように、フォトリソグラフィとドライエッチングにより、第２電極層１１４、第２絶縁膜１１３、第１電極層１１２を貫通して第１絶縁膜１１１に達するように、Ｘ方向に延びる複数の溝Ｔ2を形成する。その結果、半導体基板１０１上に、ゲート絶縁膜１１１、電荷蓄積層１１２、電極間絶縁膜１１３、制御ゲート１１４を有する複数のセルトランジスタが形成される。図４(ｂ)、図４(ｃ)はそれぞれ、図４(ａ)に示すＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。
【００２９】
図４(ａ)〜図４(ｃ)に示すように、電極間絶縁膜１１３と制御ゲート１１４は、Ｘ方向に延びる形状に加工される。制御ゲート１１４は、セルトランジスタのワード線として機能する。また、図４(ｂ)は、素子分離溝Ｔ1内の犠牲膜１３３の断面を示す。図４(ｂ)に示すように、溝Ｔ2は、犠牲膜１３３に達するように形成される。
【００３０】
なお、後述する図５(ａ)〜図５(ｃ)、図６(ａ)〜図６(ｃ)はそれぞれ、図４(ａ)〜図４(ｃ)に対応する断面図である。
【００３１】
次に、図５(ａ)〜図５(ｃ)に示すように、等方エッチングにより、素子分離溝Ｔ1内の犠牲膜１３３を除去する。その結果、各素子分離溝Ｔ1内に、Ｙ方向に延びるエアギャップＡＧ1が形成される。犠牲膜１３３の等方エッチングは、例えば、フッ酸水溶液を使用して実行する。
【００３２】
本発明者らによる実験の結果、犠牲膜１３３のエッチング速度は、素子分離溝Ｔ1の側壁面に付着したアモルファス層１３２の量や、犠牲膜１３３の酸化温度によって変化することが判明した。例えば、アモルファス層１３２がａ−Ｓｉ層の場合には、アモルファス層１３２の厚さを５ｎｍ以下にすると、アモルファス層１３２がない場合や厚さが５ｎｍよりも厚い場合に比べて、犠牲膜１３３のエッチング速度が速くなることが判明した。
【００３３】
よって、本実施形態では、素子分離溝Ｔ1内に、薄いアモルファス層１３２を介して犠牲膜１３３を埋め込む。これにより、本実施形態では、犠牲膜１３３のエッチング速度を増大させ、大きなエアギャップＡＧ1を短時間のエッチングで形成することができる。
【００３４】
犠牲膜１３３のエッチング時間が長くなると、例えば、第２絶縁膜１１３などの材料が溶解してしまうおそれがある。本実施形態によれば、犠牲膜１３３のエッチング時間を短縮することで、このような材料の溶解を抑制するとができる。
【００３５】
次に、図６(ａ)〜図６(ｃ)に示すように、アルカリ水溶液を用いて、素子分離溝Ｔ1内のアモルファス層１３２を除去する。その結果、各エアギャップＡＧ1内のアモルファス層１３２が除去される。アモルファス層１３２の除去は、第１電極層１１２や第２電極層１１４を削りにくい薬液を用いて行うことが望ましい。
【００３６】
その後、本実施形態では、半導体基板１０１上に、層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、本実施形態の半導体装置が製造される。
【００３７】
（１）第１実施形態の変形例
次に、図７と図８を参照し、第１実施形態の変形例について説明する。図７と図８は、第１実施形態の変形例の半導体装置の製造方法を示す断面図である。
【００３８】
図５(ａ)〜図５(ｃ)に示す犠牲膜１３３の等方エッチングでは、犠牲膜１３３を全部除去している。しかしながら、本実施形態では、隣接する電荷蓄積層１１２間に素子分離領域を介して電流が流れるYupin/Enda効果を抑えられる深さまで犠牲膜１３３を掘り下げるのであれば、犠牲膜１３３の一部が残存してもよい（図７(ａ)〜図７(ｃ)）。図７(ａ)〜図７(ｃ)では、犠牲膜１３３の等方エッチングが、犠牲膜１３３を一部残存させるように行われている。
【００３９】
また、図６(ａ)〜図６(ｃ)に示すアモルファス層１３２の除去では、アモルファス層１３２を全部除去している。しかしながら、本変形例の場合には、図８(ａ)〜図８(ｃ)に示すように、アモルファス層１３２もその一部のみが除去される。具体的には、犠牲膜１３３が除去されて露出した部分のアモルファス層１３２のみが除去される。
【００４０】
図７および図８の工程には例えば、図５および図６の工程に比べ、犠牲膜１３３の等方エッチングを短時間で行うことができるという利点がある。一方、図５および図６の工程には例えば、図７および図８の工程に比べ、大きなエアギャップＡＧ1を形成できるという利点がある。
【００４１】
（２）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００４２】
以上のように、本実施形態では、素子分離溝Ｔ1の側壁面にアモルファス層１３２を形成した後、素子分離溝Ｔ1内にアモルファス層１３２を介して犠牲膜１３３を形成する。よって、本実施形態によれば、犠牲膜１３３のエッチング速度を増大させ、素子分離用の大きなエアギャップＡＧ1を、短時間のエッチングで形成することが可能となる。
【００４３】
なお、本実施形態は、ＮＡＮＤ型フラッシュメモリ以外の半導体装置の素子分離構造に適用してもよい。
【００４４】
（第２実施形態）
図９は、第２実施形態の半導体装置の構造を示す平面図である。図９の半導体装置は、ＮＡＮＤ型フラッシュメモリである。図９は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイを示している。
【００４５】
図９の半導体装置は、半導体基板１０１と、半導体基板１０１内に形成された素子領域１０２と、半導体基板１０１内に、素子領域１０２同士を分離するように形成された素子分離領域１０３を備えている。素子領域１０２と素子分離領域１０３は、Ｙ方向（ビット線方向）に延びており、Ｘ方向（ワード線方向）に沿って交互に配置されている。
【００４６】
図９の半導体装置はさらに、半導体基板１０１上に形成された、複数のワード線ＷＬと複数の選択ゲートＳＧを備えている。ワード線ＷＬと選択ゲートＳＧは、Ｘ方向に延びており、Ｙ方向に隣り合っている。また、ワード線ＷＬと選択ゲートＳＧは、上述した第２電極層１１４により形成されている。ワード線ＷＬは、セルトランジスタ用の配線として機能し、選択ゲートＳＧは、選択トランジスタ用の配線として機能する。ワード線ＷＬと選択ゲートＳＧはそれぞれ、第１配線と第２配線の例である。
【００４７】
図９には、ワード線ＷＬの例として、ＷＬ0、ＷＬ1が示され、選択ゲートＳＧの例として、ＳＧ1、ＳＧ2が示されている。ＳＧ1、ＷＬ0、ＷＬ1は、同じＮＡＮＤストリングを構成しており、ＳＧ2は、これに隣接するＮＡＮＤストリングを構成している。なお、符号ＣBは、選択ゲートＳＧ1、ＳＧ2間において素子領域１０２上に配置されたビット線コンタクトを示している。
【００４８】
図９の半導体装置はさらに、素子分離領域１０３内に形成されたエアギャップＡＧ1と、ワード線ＷＬ間に形成されたエアギャップＡＧ2と、ワード線ＷＬと選択ゲートＳＧとの間に形成されたエアギャップＡＧ3と、選択ゲートＳＧ間に形成されたエアギャップＡＧ4を備えている。エアギャップＡＧ1は、Ｙ方向に延びる形状を有しており、エアギャップＡＧ2、ＡＧ3、ＡＧ4は、Ｘ方向に延びる形状を有している。なお、エアギャップＡＧ3、ＡＧ4は、プロセスフローによっては必ずしも形成しなくてもよい。
【００４９】
ここで、エアギャップＡＧ1の形状について説明する。
【００５０】
図９に示す符号Ｒ1は、ワード線ＷＬ間に位置する半導体基板１０１内の領域を示す。また、符号Ｒ2は、選択ゲートＳＧ間に位置する半導体基板１０１内の領域を示し、符号Ｒ3は、ワード線ＷＬと選択ゲートＳＧとの間に位置する半導体基板１０１内の領域を示す。領域Ｒ1〜Ｒ3はそれぞれ、第１〜第３領域の例である。
【００５１】
また、符号ＲWLは、ワード線ＷＬ下に位置する半導体基板１０１内の領域を示し、符号ＲSGは、選択ゲートＳＧ下に位置する半導体基板１０１内の領域を示す。領域ＲWL、ＲSGはそれぞれ、第１配線下部領域、第２配線下部領域の例である。
【００５２】
本実施形態では、エアギャップＡＧ1は、領域Ｒ1、ＲWL、Ｒ3内に連続して形成されているものの、領域ＲSG内で終端しており、領域Ｒ2内には形成されていない。その結果、エアギャップＡＧ1は、領域Ｒ1〜Ｒ3のうち、第１領域Ｒ1内と第３領域Ｒ3内のみに形成されている。このようなエアギャップＡＧ1の形状の利点については、後述する。なお、エアギャップＡＧ1は、後述するように、領域Ｒ1〜Ｒ3のうちの第１領域Ｒ1内のみに形成されていてもよい。
【００５３】
（１）第２実施形態の半導体装置の製造方法
次に、図１０〜図２４を参照して、第２実施形態の半導体装置の製造方法について説明する。
【００５４】
図１０〜図２４は、第２実施形態の半導体装置の製造方法を示す断面図および平面図である。第２実施形態の半導体装置の製造方法については、第１実施形態の方法との相違点を中心に説明する。
【００５５】
まず、図１０(ａ)に示すように、半導体基板１０１上に、セルトランジスタと選択トランジスタのゲート絶縁膜を形成するための第１絶縁膜１１１と、セルトランジスタの電荷蓄積層と選択トランジスタのゲート電極を形成するための第１電極層１１２と、ＣＭＰストッパ膜１２１と、ハードマスク層１２２を順に形成する。
【００５６】
次に、図１０(ｂ)に示すように、ハードマスク層１２２をマスクとするドライエッチングにより、ＣＭＰストッパ膜１２１、第１電極層１１２、第１絶縁膜１１１を貫通して半導体基板１０１に達するように、複数の素子分離溝Ｔ1を形成する。
【００５７】
次に、図１１(ａ)に示すように、半導体基板１０１上の全面に、素子分離溝Ｔ1の側壁面を保護するための保護膜１３１を形成する。その結果、保護膜１３１が、素子分離溝Ｔ1の側壁面と底面に形成される。
【００５８】
次に、図１１(ｂ)に示すように、半導体基板１０１上の全面に、レジスト膜２０１を塗布する。次に、レジスト膜２０１を、露光、現像によりパターニングする。その結果、半導体基板１０１上の所定の領域がレジスト膜２０１で覆われる。
【００５９】
ここで、レジスト膜２０１で覆われる領域を、図１２を参照して説明する。図１２は、第２実施形態の半導体装置の製造方法を説明するための平面図である。図１２では、レジスト膜２０１で覆われる領域の位置を説明するために、後述する工程で形成されるワード線ＷＬ、選択ゲートＳＧ、エアギャップＡＧ1〜ＡＧ4などが便宜上図示されている。
【００６０】
本実施形態では、図１２に示すように、領域Ｒ1、Ｒ2、Ｒ3、ＲWL、ＲSGのうち、第２領域Ｒ2の全域と、第２配線下部領域ＲSGの一部が覆われるよう、レジスト膜２０１をパターニングする。
【００６１】
なお、本実施形態では、第２配線下部領域ＲSGの一部をレジスト膜２０１で覆っているが、第２配線下部領域ＲSGの全域をレジスト膜２０１で覆ってもよいし、第２配線下部領域ＲSGはレジスト膜２０１で覆わなくてもよい。
【００６２】
次に、図１３(ａ)、図１３(ｂ)に示すように、半導体基板１０１上の全面にアモルファス層１３２を形成し、その後、レジスト膜２０１を剥離液で除去する。
【００６３】
図１３(ａ)は、図１２に示すＩ−Ｉ’線に沿った断面図である。図１３(ａ)は、アモルファス層１３２を形成する際に、レジスト膜２０１で覆われていない領域を示す。一方、図１３(ｂ)は、図１２に示すＪ−Ｊ’線に沿った断面図である。図１３(ｂ)は、アモルファス層１３２を形成する際に、レジスト膜２０１で覆われている領域を示す。
【００６４】
レジスト膜２０１で覆われていない領域では、図１３(ａ)に示すように、アモルファス層１３２が、保護膜１３１を介して、素子分離溝Ｔ1の側壁面と底面に形成される。図１(ｃ)と同様である。一方、レジスト膜２０１で覆われている領域では、図１３(ｂ)に示すように、アモルファス層１３２が形成されない。その結果、第１領域Ｒ1や第３領域Ｒ3は、アモルファス層１３２が存在する領域となり、第２領域Ｒ2は、アモルファス層１３２が存在しない領域となる。
【００６５】
次に、図１４(ａ)、図１４(ｂ)に示すように、半導体基板１０１上の全面に、エアギャップＡＧ1を形成するための犠牲膜１３３を形成する。その結果、第１領域Ｒ1や第３領域Ｒ3では、犠牲膜１３３が、保護膜１３１とアモルファス層１３２を介して、素子分離溝Ｔ1内に埋め込まれる（図１４(ａ)）。一方、第２領域Ｒ2では、犠牲膜１３３が、保護膜１３１を介して、素子分離溝Ｔ1内に埋め込まれる（図１４(ｂ)）。
【００６６】
次に、図１５(ａ)、図１５(ｂ)に示すように、ＣＭＰストッパ膜１２１をストッパとして犠牲膜１３３のＣＭＰ処理を行い、犠牲膜１３３の上面を平坦化する。その結果、図１５(ａ)、図１５(ｂ)に示すように、ＣＭＰストッパ膜１２１の上面が露出される。
【００６７】
次に、図１６(ａ)、図１６(ｂ)に示すように、犠牲膜１３３をエッチングして、犠牲膜１３３の上面の高さを下げる。この際、犠牲膜１３３のエッチングと同時に、保護膜１３１やアモルファス層１３２もエッチングすることが望ましい。なお、保護膜１３１やアモルファス層１３２のエッチングは、犠牲膜１３３のエッチングの後に別個に行ってもよい。
【００６８】
次に、図１７(ａ)、図１７(ｂ)に示すように、リン酸水溶液を用いて、ＣＭＰストッパ膜１２１を除去する。その結果、図１７(ａ)、図１７(ｂ)に示すように、第１電極層１１２の上面が露出される。
【００６９】
次に、図１８(ａ)、図１８(ｂ)に示すように、半導体基板１０１上の全面に、セルトランジスタの電極間絶縁膜を形成するための第２絶縁膜１１３を形成する。その結果、第２絶縁膜１１３が、第１電極層１１２の上面および側面と、素子分離溝Ｔ1内の犠牲膜１３３の上面に連続して形成される。
【００７０】
次に、図１９(ａ)、図１９(ｂ)に示すように、半導体基板１０１上の全面に、セルトランジスタの制御ゲートと選択トランジスタのゲート電極を形成するための、第２電極層１１４の下位層１１４ａを形成する。その結果、第２電極層１１４の下位層１１４ａが、第２絶縁膜１１３上に形成される。
【００７１】
次に、半導体基板１０１上の全面に、レジスト膜（図示せず）を塗布する。次に、レジスト膜を、露光、現像によりパターニングする。次に、レジスト膜をマスクとするエッチングにより、第２配線下部領域ＲSG上に、下位層１１４ａと第２絶縁膜１１３を貫通して第１電極層１１２に達する開口部を形成する。次に、レジスト膜を剥離液で除去する。
【００７２】
次に、図１９(ａ)、図１９(ｂ)に示すように、半導体基板１０１上の全面に、セルトランジスタの制御ゲートと選択トランジスタのゲート電極を形成するための、第２電極層１１４の上位層１１４ｂを形成する。その結果、第２電極層１１４の上位層１１４ｂが、第２電極層１１４の下位層１１４ａ上に形成されると共に、第２配線下部領域ＲSG上の第１電極層１１２と第２電極層１１４が、上記の開口部を介して電気的に接続される。
【００７３】
次に、図２０(ａ)〜図２０(ｆ)に示すように、半導体基板１０１上の全面に、ハードマスク層２０２を形成する。図２０(ａ)は、図１９(ａ)に対応する断面図であり、図２０(ｂ)、図２０(ｃ)はそれぞれ、図２０(ａ)に示すＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。また、図２０(ｄ)は、図１９(ｂ)に対応する断面図であり、図２０(ｅ)、図２０(ｆ)はそれぞれ、図２０(ｄ)に示すＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。ハードマスク層２０２は例えば、シリコン窒化膜またはＴＥＯＳ膜である。
【００７４】
次に、図２０(ａ)〜図２０(ｆ)に示すように、フォトリソグラフィとドライエッチングにより、第２電極層１１４、第２絶縁膜１１３、第１電極層１１２を貫通して第１絶縁膜１１１に達するように、Ｘ方向に延びる複数の溝Ｔ2、Ｔ3、Ｔ4を形成する。溝Ｔ2は、図９に示すワード線ＷＬ間の溝である。また、溝Ｔ3は、ワード線ＷＬと選択ゲートＳＧとの間の溝であり、溝Ｔ4は、選択ゲートＳＧ間の溝である。
【００７５】
この処理の結果、図２０(ｃ)に示すように、半導体基板１０１上に、ゲート絶縁膜１１１、電荷蓄積層１１２、電極間絶縁膜１１３、制御ゲート１１４を有する複数のセルトランジスタが形成される。さらには、図２０(ｄ)に示すように、半導体基板１０１上に、ゲート絶縁膜である第１絶縁膜１１１と、ゲート電極である第１、第２電極層１１２、１１４を有する複数の選択トランジスタが形成される。
【００７６】
図２０(ａ)〜図２０(ｆ)に示すように、第２絶縁膜１１３と第２電極層１１４は、Ｘ方向に延びる形状に加工される。領域ＲWL上の第２電極層１１４は、セルトランジスタのワード線ＷＬとなり、領域ＲSG上の第２電極層１１４は、選択トランジスタの選択ゲートＳＧとなる。ワード線ＷＬと選択ゲートＳＧはそれぞれ、第１配線と第２配線の例である。
【００７７】
次に、図２１(ａ)〜図２１(ｆ)に示すように、等方エッチングにより、素子分離溝Ｔ1内の犠牲膜１３３を除去する。その結果、各素子分離溝Ｔ1内に、Ｙ方向に延びるエアギャップＡＧ1が形成される。
【００７８】
この際、アモルファス層１３２が存在する領域では、図２１(ａ)〜図２１(ｃ)に示すように、犠牲膜１３３が除去されやすい。一方、アモルファス層１３２が存在しない領域では、図２１(ｄ)〜図２１(ｆ)に示すように、犠牲膜１３３が除去されにくい。理由は、上述したように、素子分離溝Ｔ1の側壁面に薄いアモルファス層１３２が存在すると、アモルファス層１３２がない場合に比べて、犠牲膜１３３のエッチング速度が速くなるからである。
【００７９】
犠牲膜１３３のエッチング速度は、素子分離溝Ｔ1の側壁面に付着したアモルファス層１３２の量や、犠牲膜１３３の酸化温度によって変化する。よって、本実施形態では、アモルファス層１３２の量や犠牲膜１３３の酸化温度を調整することで、アモルファス層１３２が存在しない領域では、犠牲膜１３３をほとんど除去せず、エアギャップＡＧ1を形成しないようにすることが可能である。
【００８０】
そこで、本実施形態では、アモルファス層１３２を第２領域Ｒ2内に形成しないことで、第２領域Ｒ2内にエアギャップＡＧ1を形成しないようにする（図２１(ｄ)〜図２１(ｆ)）。また、本実施形態では、アモルファス層１３２を領域Ｒ1、Ｒ3、ＲWL内に形成することで、領域Ｒ1、Ｒ3、ＲWL内にエアギャップＡＧ1を形成する（図２１(ａ)〜図２１(ｃ)）。このような形状を有するエアギャップＡＧ1の利点については、後述する。
【００８１】
次に、図２２(ａ)〜図２２(ｆ)に示すように、アルカリ水溶液を用いて、素子分離溝Ｔ1内のアモルファス層１３２を除去する。その結果、各エアギャップＡＧ1内のアモルファス層１３２が除去される。
【００８２】
次に、図２３(ａ)〜図２３(ｆ)に示すように、半導体基板１０１上の全面に、スペーサ絶縁膜２１１を形成する。その結果、セルトランジスタと選択トランジスタの側面や上面にスペーサ絶縁膜２１１が形成される。スペーサ絶縁膜２１１は例えば、ＣＶＤにより形成されたシリコン酸化膜やシリコン窒化膜である。次に、半導体基板１０１内へのイオン注入を行う。
【００８３】
次に、図２４(ａ)〜図２４(ｆ)に示すように、半導体基板１０１上の全面に、エアギャップＡＧ2を形成するためのカバー膜２１２を形成する。その結果、ワード線ＷＬ間にエアギャップＡＧ2が形成される。本実施形態では、カバー膜２１２として、絶縁性が良く、かつ埋め込み性が悪い絶縁膜を使用する。カバー膜２１２は例えば、ＣＶＤにより形成された、プラズマＴＥＯＳ膜やプラズマＳｉＨ４膜などのシリコン酸化膜である。
【００８４】
なお、ワード線ＷＬと選択ゲートＳＧとの間のエアギャップＡＧ3や、選択ゲートＳＧ間にエアギャップＡＧ4は、形成してもよいし、形成しなくてもよい。
【００８５】
ここで、第２領域Ｒ2内にエアギャップＡＧ1を形成しない利点について説明する。
【００８６】
一般に、選択ゲートＳＧ間の幅は、ワード線ＷＬ間の幅よりも広く設定されている。すなわち、第２領域Ｒ2の幅は、第１領域Ｒ1の幅よりも広く設定されている。
【００８７】
よって、エアギャップＡＧ1が第１、第２領域Ｒ1、Ｒ2内に存在すると、スペーサ絶縁膜２１１やカバー膜２１２を形成する際に、ＣＶＤガスが、第２領域Ｒ2からエアギャップＡＧ1内に入り込んでしまう。そして、これらのＣＶＤガスは、エアギャップＡＧ1からワード線ＷＬ間の空間へと上昇し、この空間を埋め込んでしまう。その結果、ワード線ＷＬ間にエアギャップＡＧ2を形成できなくなってしまう。
【００８８】
そこで、本実施形態では、上述のように、第２領域Ｒ2内にエアギャップＡＧ1を形成しないようにする。これにより、第２領域Ｒ2からエアギャップＡＧ1内へのＣＶＤガスの入り込みを抑制することができる。よって、本実施形態によれば、ワード線ＷＬ間にエアギャップＡＧ2を形成することができる。
【００８９】
なお、第３領域Ｒ3の幅は、一般に、第１領域Ｒ1の幅よりは広いものの、第２領域Ｒ2の幅よりは狭く設定されている。よって、第３領域Ｒ3からのＣＶＤガスの入り込みがあまり問題ではない場合には、本実施形態のように、第３領域Ｒ3内にエアギャップＡＧ1を形成することが望ましい。これにより、第３領域Ｒ3内にエアギャップＡＧ1を形成しない場合に比べ、エアギャップＡＧ1のサイズを増大させることができる。
【００９０】
その後、本実施形態では、半導体基板１０１上に、層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、本実施形態の半導体装置が製造される。
【００９１】
なお、図２１(ａ)〜図２１(ｆ)における犠牲膜１３３の除去と、図２２(ａ)〜図２２(ｆ)におけるアモルファス層１３２の除去では、犠牲膜１３３とアモルファス層１３２を一部残存させてもよい。第１実施形態の変形例と同様である。
【００９２】
（２）第２実施形態の変形例
次に、図２５と図２６を参照し、第２実施形態の変形例について説明する。
【００９３】
図２５は、第２実施形態の変形例の半導体装置の構造を示す平面図である。本変形例では、エアギャップＡＧ1は、領域Ｒ1、ＲWL内に連続して形成されているものの、領域Ｒ2、ＲSG、Ｒ3内には形成されていない。その結果、エアギャップＡＧ1は、領域Ｒ1〜Ｒ3のうち、第１領域Ｒ1内のみに形成されている。
【００９４】
このような形状のエアギャップＡＧ1は、図１２の工程を、図２６の工程に置き換えることで形成できる。図２６は、第２実施形態の変形例の半導体装置の製造方法を説明するための平面図である。本変形例では、図２６に示すように、領域Ｒ1、Ｒ2、Ｒ3、ＲWL、ＲSGのうち、領域Ｒ2、ＲSG、Ｒ3の全域が覆われるよう、レジスト膜２０１をパターニングする。
【００９５】
本変形例によれば、第２、第３領域Ｒ2、Ｒ3内にエアギャップＡＧ1を形成しないようにすることができる。これにより、第３領域Ｒ3からエアギャップＡＧ1内へのＣＶＤガスの入り込みを抑制することが可能となる。
【００９６】
（３）第２実施形態の効果
最後に、第２実施形態の効果について説明する。
【００９７】
以上のように、本実施形態では、アモルファス層１３２を第２領域Ｒ2（選択ゲートＳＧ間に位置する半導体基板１０１内の領域）内に形成しないことで、第２領域Ｒ2内にエアギャップＡＧ1を形成しないようにする。よって、本実施形態によれば、第２領域Ｒ2からエアギャップＡＧ1内へのＣＶＤガスの入り込みを抑制し、ワード線ＷＬ間にエアギャップＡＧ2を形成することが可能となる。
【００９８】
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００９９】
１０１：半導体基板、１０２：素子領域、１０３：素子分離領域、
１１１：第１絶縁膜（ゲート絶縁膜）、１１２：第１電極層（電荷蓄積層）、
１１３：第２絶縁膜（電極間絶縁膜）、１１４：第２電極層（制御ゲート）、
１１４ａ：第２電極層の下位層、１１４ｂ：第２電極層の上位層、
１２１：ＣＭＰストッパ膜、１２２：ハードマスク層、
１３１：保護膜、１３２：アモルファス層、１３３：犠牲膜、
２０１：レジスト膜、２０２：ハードマスク層、
２１１：スペーサ絶縁膜、２１２：カバー膜
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、集積回路パターンの微細化に伴うYupin/Enda効果の増大を抑制するため、エアギャップを有するＳＴＩ（Shallow Trench Isolation）構造が提案されている。このようなＳＴＩ構造は、例えば、素子分離溝内に犠牲膜を埋め込み、犠牲膜上にエアギャップの上面となる膜を形成し、その後エッチングにより犠牲膜を除去する方法で形成される。しかしながら、この方法では、犠牲膜のエッチング耐性が高い場合に、大きなエアギャップを形成しにくいという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２５０６５６号公報
【特許文献２】特開２０１０−２７９２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
素子分離用の大きなエアギャップを容易に形成することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態による半導体装置の製造方法では、基板内に素子分離溝を形成し、前記素子分離溝の側壁面にアモルファス層を形成する。さらに、前記方法では、前記素子分離溝内に前記アモルファス層を介して犠牲膜を形成し、前記犠牲膜上にエアギャップ膜を形成する。さらに、前記方法では、前記エアギャップ膜の形成後に前記犠牲膜を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の製造方法を示す断面図(1/6)である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(2/6)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(3/6)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(4/6)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(5/6)である。
【図６】第１実施形態の半導体装置の製造方法を示す断面図(6/6)である。
【図７】第１実施形態の変形例の半導体装置の製造方法を示す断面図(1/2)である。
【図８】第１実施形態の変形例の半導体装置の製造方法を示す断面図(2/2)である。
【図９】第２実施形態の半導体装置の構造を示す平面図である。
【図１０】第２実施形態の半導体装置の製造方法を示す断面図(1/15)である。
【図１１】第２実施形態の半導体装置の製造方法を示す断面図(2/15)である。
【図１２】第２実施形態の半導体装置の製造方法を示す平面図(3/15)である。
【図１３】第２実施形態の半導体装置の製造方法を示す断面図(4/15)である。
【図１４】第２実施形態の半導体装置の製造方法を示す断面図(5/15)である。
【図１５】第２実施形態の半導体装置の製造方法を示す断面図(6/15)である。
【図１６】第２実施形態の半導体装置の製造方法を示す断面図(7/15)である。
【図１７】第２実施形態の半導体装置の製造方法を示す断面図(8/15)である。
【図１８】第２実施形態の半導体装置の製造方法を示す断面図(9/15)である。
【図１９】第２実施形態の半導体装置の製造方法を示す断面図(10/15)である。
【図２０】第２実施形態の半導体装置の製造方法を示す断面図(11/15)である。
【図２１】第２実施形態の半導体装置の製造方法を示す断面図(12/15)である。
【図２２】第２実施形態の半導体装置の製造方法を示す断面図(13/15)である。
【図２３】第２実施形態の半導体装置の製造方法を示す断面図(14/15)である。
【図２４】第２実施形態の半導体装置の製造方法を示す断面図(15/15)である。
【図２５】第２実施形態の変形例の半導体装置の構造を示す平面図である。
【図２６】第２実施形態の変形例の半導体装置の製造方法を示す平面図である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１〜図６は、第１実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置は、ＮＡＮＤ型フラッシュメモリである。
【０００９】
まず、図１(ａ)に示すように、半導体基板１０１上に、セルトランジスタのゲート絶縁膜を形成するための第１絶縁膜１１１と、セルトランジスタの電荷蓄積層（例えば浮遊ゲート）を形成するための第１電極層１１２と、ＣＭＰ（Chemical Mechanical Polishing）ストッパ膜１２１と、ハードマスク層１２２を順に形成する。
【００１０】
半導体基板１０１は、例えばシリコン基板である。半導体基板１０１は、本開示の基板の例である。図１(ａ)には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。後述するように、Ｘ方向はワード線方向に相当し、Ｙ方向はビット線方向に相当する。Ｘ方向、Ｙ方向はそれぞれ、本開示の第２方向、第１方向の例である。
【００１１】
第１絶縁膜１１１は例えば、熱酸化法により形成されたシリコン酸化膜である。本実施形態では、第１絶縁膜１１１の厚さは、８ｎｍ以下である。また、第１電極層１１２は、例えば多結晶シリコン層である。本実施形態では、第１電極層１１２の厚さは、１００〜２００ｎｍ、例えば１００ｎｍである。第１電極層１１２は、ＷＳｉ（タングステンシリサイド）層、ＣｏＳｉ（コバルトシリサイド）層などのシリサイド層としてもよい。
【００１２】
ＣＭＰストッパ膜１２１は例えば、減圧ＣＶＤ（Chemical Vapor Deposition）により形成されたシリコン窒化膜である。本実施形態では、ＣＭＰストッパ膜１２１の厚さは、２００ｎｍ程度である。ＣＭＰストッパ膜１２１は、１００〜２００ｎｍ程度の厚さを有する多結晶シリコン膜としてもよい。また、ハードマスク層１２２は例えば、減圧ＣＶＤにより形成されたＴＥＯＳ層である。本実施形態では、ハードマスク層１２２の厚さは、３００ｎｍ程度である。
【００１３】
次に、図１(ｂ)に示すように、ハードマスク層１２２をマスクとするドライエッチングにより、ＣＭＰストッパ膜１２１、第１電極層１１２、第１絶縁膜１１１を貫通して半導体基板１０１に達するように、複数の素子分離溝（ＳＴＩ溝）Ｔ1を形成する。この際、ハードマスク層１２２は、ドライエッチングにより薄くなるものの、その一部がＣＭＰストッパ膜１２１上に残る。なお、ハードマスク層１２２のパターニングは、フォトリソグラフィとエッチングにより行われる。
【００１４】
素子分離溝Ｔ1は、図１(ｂ)に示すように、Ｙ方向に延びる形状に形成される。本実施形態では、素子分離溝Ｔ1のＸ方向の幅は、３０ｎｍ以下とし、素子分離溝Ｔ1のＺ方向の深さは、２００〜５００ｎｍ程度とする。
【００１５】
素子分離溝Ｔ1は、図１(ｂ)に示すように、半導体基板１０１の表面を削るように形成される。その結果、半導体基板１０１の表面には、ＡＡ（Active Area）と呼ばれる素子領域１０２が形成される。図１(ｂ)の工程により、半導体基板１０１の素子領域１０２上に、第１絶縁膜１１１、第１電極層１１２、ＣＭＰストッパ膜１２１、ハードマスク層１２２が順に積層された構造が形成される。
【００１６】
次に、図１(ｃ)に示すように、半導体基板１０１上の全面に、素子分離溝Ｔ1の側壁面を保護するための保護膜１３１を形成する。その結果、保護膜１３１が、素子分離溝Ｔ1の側壁面と底面に形成される。保護膜１３１は例えば、ＣＶＤにより形成された、ＴＥＯＳ膜やＨＴＯ膜などの酸化膜である。本実施形態では、素子分離溝Ｔ1の側壁面における保護膜１３１の厚さが１〜２０ｎｍ程度となるように、保護膜１３１を形成する。
【００１７】
次に、図１(ｃ)に示すように、半導体基板１０１上の全面に、アモルファス層１３２を形成する。その結果、アモルファス層１３２が、保護膜１３１を介して、素子分離溝Ｔ1の側壁面と底面に形成される。アモルファス層１３２は例えば、ＣＶＤにより形成されたａ−Ｓｉ（アモルファスシリコン）層である。本実施形態では、アモルファス層１３２の厚さは、５ｎｍ以下、例えば２ｎｍ以下である。
【００１８】
なお、本実施形態では、アモルファス層１３２は、素子分離溝Ｔ1の側壁面に微量だけ付着していれば十分であり、素子分離溝Ｔ1の側壁面の保護膜１３１を完全に覆っている必要はない。また、本実施形態では、ハードマスク層１２２の上面に付着したアモルファス層１３２は必要ないため、異方性エッチングで除去してもよい。ただし、ハードマスク層１２２の上面のアモルファス層１３２は、薄膜であれば後述のＣＭＰにより自然に除去できるため、異方性エッチングで除去しなくてもよい。
【００１９】
次に、図２(ａ)に示すように、半導体基板１０１上の全面に、エアギャップを形成するための犠牲膜１３３を形成する。その結果、犠牲膜１３３が、保護膜１３１とアモルファス層１３２を介して、素子分離溝Ｔ1内に埋め込まれる。犠牲膜１３３は例えば、半導体基板１０１上の全面に、ペルヒドロポリシラザン（ＰＨＰＳ）膜やハイドロジェンシルセスキオキサン（ＨＳＱ）膜などの犠牲膜材料を形成し、その後、犠牲膜材料を熱処理により酸化して酸化膜に転換することで形成される。ＰＨＰＳ膜やＨＳＱ膜には、例えば、幅の狭い素子分離溝Ｔ1にも埋め込みやすいという利点がある。
【００２０】
犠牲膜材料の形成方法は、塗布法が簡便であるが、ＣＶＤとしてもよい。また、犠牲膜材料の熱処理は、例えば、酸素中または水蒸気中で２３０〜９００℃の範囲内で行い、望ましくは３００℃以上で行う。理由は、犠牲膜１３３をある程度高温で酸化したほうが、犠牲膜１３３のエッチングの際にエッチング速度が速くなり、エアギャップを形成しやすくなるからである。なお、犠牲膜材料の熱処理を窒素雰囲気中で行うことで、犠牲膜材料を硬化させてもよい。
【００２１】
次に、図２(ｂ)に示すように、ＣＭＰストッパ膜１２１をストッパとして犠牲膜１３３のＣＭＰ処理を行い、犠牲膜１３３の上面を平坦化する。その結果、図２(ｂ)に示すように、ＣＭＰストッパ膜１２１の上面が露出される。
【００２２】
次に、図２(ｃ)に示すように、犠牲膜１３３をエッチングして、犠牲膜１３３の上面の高さを下げる。この際、犠牲膜１３３のエッチングと同時に、保護膜１３１やアモルファス層１３２もエッチングすることが望ましい。なお、保護膜１３１やアモルファス層１３２のエッチングは、犠牲膜１３３のエッチングの後に別個に行ってもよい。
【００２３】
なお、図２(ｃ)のエッチング処理では、エッチング後の保護膜１３１の上端の高さを、エッチング後の犠牲膜１３３の上面の高さよりも高くすることができる。また、図２(ｃ)のエッチング処理では、エッチング後の犠牲膜１３３の上面の高さを、第１絶縁膜１１１の上面の高さ付近とすることが望ましく、さらには、第１絶縁膜１１１の上面よりも高くすることが望ましいが、その他の高さとしてもよい。図２(ｃ)のエッチング処理は、ドライエッチングで行ってもウェットエッチングで行ってもよい。
【００２４】
次に、図３(ａ)に示すように、リン酸水溶液を用いて、ＣＭＰストッパ膜１２１を除去する。その結果、図３(ａ)に示すように、第１電極層１１２の上面が露出される。なお、ＣＭＰストッパ膜１２１の除去は、図２(ｃ)のエッチング処理の前に行ってもよい。
【００２５】
次に、図３(ｂ)に示すように、半導体基板１０１上の全面に、セルトランジスタの電極間絶縁膜（例えばゲート間絶縁膜）を形成するための第２絶縁膜１１３を形成する。その結果、第２絶縁膜１１３が、第１電極層１１２の上面および側面と、素子分離溝Ｔ1内の犠牲膜１３３の上面に連続して形成される。第２絶縁膜１１３は例えば、ＣＶＤにより順に形成された、第１シリコン酸化膜、シリコン窒化膜、第２シリコン酸化膜を含むＯＮＯ積層膜である。本実施形態では、第２絶縁膜１１３の厚さは、２０ｎｍ程度である。
【００２６】
本実施形態では、後述するように、第２絶縁膜１１３の形成後に犠牲膜１３３を除去することで、第２絶縁膜１１３の下部の素子分離溝Ｔ1内にエアギャップを形成する。第２絶縁膜１１３は、本開示のエアギャップ膜の例である。
【００２７】
次に、図３(ｃ)に示すように、半導体基板１０１上の全面に、セルトランジスタの制御ゲートを形成するための第２電極層１１４を形成する。その結果、第２電極層１１４が、第２絶縁膜１１３上に形成される。第２電極層１１４は例えば、ＣＶＤにより順に形成された、多結晶シリコン層、タングステン層を含む積層膜である。本実施形態では、第２電極層１１４の厚さは、５０ｎｍ程度である。
【００２８】
次に、図４(ａ)〜図４(ｃ)に示すように、フォトリソグラフィとドライエッチングにより、第２電極層１１４、第２絶縁膜１１３、第１電極層１１２を貫通して第１絶縁膜１１１に達するように、Ｘ方向に延びる複数の溝Ｔ2を形成する。その結果、半導体基板１０１上に、ゲート絶縁膜１１１、電荷蓄積層１１２、電極間絶縁膜１１３、制御ゲート１１４を有する複数のセルトランジスタが形成される。図４(ｂ)、図４(ｃ)はそれぞれ、図４(ａ)に示すＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。
【００２９】
図４(ａ)〜図４(ｃ)に示すように、電極間絶縁膜１１３と制御ゲート１１４は、Ｘ方向に延びる形状に加工される。制御ゲート１１４は、セルトランジスタのワード線として機能する。また、図４(ｂ)は、素子分離溝Ｔ1内の犠牲膜１３３の断面を示す。図４(ｂ)に示すように、溝Ｔ2は、犠牲膜１３３に達するように形成される。
【００３０】
なお、後述する図５(ａ)〜図５(ｃ)、図６(ａ)〜図６(ｃ)はそれぞれ、図４(ａ)〜図４(ｃ)に対応する断面図である。
【００３１】
次に、図５(ａ)〜図５(ｃ)に示すように、等方エッチングにより、素子分離溝Ｔ1内の犠牲膜１３３を除去する。その結果、各素子分離溝Ｔ1内に、Ｙ方向に延びるエアギャップＡＧ1が形成される。犠牲膜１３３の等方エッチングは、例えば、フッ酸水溶液を使用して実行する。
【００３２】
本発明者らによる実験の結果、犠牲膜１３３のエッチング速度は、素子分離溝Ｔ1の側壁面に付着したアモルファス層１３２の量や、犠牲膜１３３の酸化温度によって変化することが判明した。例えば、アモルファス層１３２がａ−Ｓｉ層の場合には、アモルファス層１３２の厚さを５ｎｍ以下にすると、アモルファス層１３２がない場合や厚さが５ｎｍよりも厚い場合に比べて、犠牲膜１３３のエッチング速度が速くなることが判明した。
【００３３】
よって、本実施形態では、素子分離溝Ｔ1内に、薄いアモルファス層１３２を介して犠牲膜１３３を埋め込む。これにより、本実施形態では、犠牲膜１３３のエッチング速度を増大させ、大きなエアギャップＡＧ1を短時間のエッチングで形成することができる。
【００３４】
犠牲膜１３３のエッチング時間が長くなると、例えば、第２絶縁膜１１３などの材料が溶解してしまうおそれがある。本実施形態によれば、犠牲膜１３３のエッチング時間を短縮することで、このような材料の溶解を抑制するとができる。
【００３５】
次に、図６(ａ)〜図６(ｃ)に示すように、アルカリ水溶液を用いて、素子分離溝Ｔ1内のアモルファス層１３２を除去する。その結果、各エアギャップＡＧ1内のアモルファス層１３２が除去される。アモルファス層１３２の除去は、第１電極層１１２や第２電極層１１４を削りにくい薬液を用いて行うことが望ましい。
【００３６】
その後、本実施形態では、半導体基板１０１上に、層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、本実施形態の半導体装置が製造される。
【００３７】
（１）第１実施形態の変形例
次に、図７と図８を参照し、第１実施形態の変形例について説明する。図７と図８は、第１実施形態の変形例の半導体装置の製造方法を示す断面図である。
【００３８】
図５(ａ)〜図５(ｃ)に示す犠牲膜１３３の等方エッチングでは、犠牲膜１３３を全部除去している。しかしながら、本実施形態では、隣接する電荷蓄積層１１２間に素子分離領域を介して電流が流れるYupin/Enda効果を抑えられる深さまで犠牲膜１３３を掘り下げるのであれば、犠牲膜１３３の一部が残存してもよい（図７(ａ)〜図７(ｃ)）。図７(ａ)〜図７(ｃ)では、犠牲膜１３３の等方エッチングが、犠牲膜１３３を一部残存させるように行われている。
【００３９】
また、図６(ａ)〜図６(ｃ)に示すアモルファス層１３２の除去では、アモルファス層１３２を全部除去している。しかしながら、本変形例の場合には、図８(ａ)〜図８(ｃ)に示すように、アモルファス層１３２もその一部のみが除去される。具体的には、犠牲膜１３３が除去されて露出した部分のアモルファス層１３２のみが除去される。
【００４０】
図７および図８の工程には例えば、図５および図６の工程に比べ、犠牲膜１３３の等方エッチングを短時間で行うことができるという利点がある。一方、図５および図６の工程には例えば、図７および図８の工程に比べ、大きなエアギャップＡＧ1を形成できるという利点がある。
【００４１】
（２）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００４２】
以上のように、本実施形態では、素子分離溝Ｔ1の側壁面にアモルファス層１３２を形成した後、素子分離溝Ｔ1内にアモルファス層１３２を介して犠牲膜１３３を形成する。よって、本実施形態によれば、犠牲膜１３３のエッチング速度を増大させ、素子分離用の大きなエアギャップＡＧ1を、短時間のエッチングで形成することが可能となる。
【００４３】
なお、本実施形態は、ＮＡＮＤ型フラッシュメモリ以外の半導体装置の素子分離構造に適用してもよい。
【００４４】
（第２実施形態）
図９は、第２実施形態の半導体装置の構造を示す平面図である。図９の半導体装置は、ＮＡＮＤ型フラッシュメモリである。図９は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイを示している。
【００４５】
図９の半導体装置は、半導体基板１０１と、半導体基板１０１内に形成された素子領域１０２と、半導体基板１０１内に、素子領域１０２同士を分離するように形成された素子分離領域１０３を備えている。素子領域１０２と素子分離領域１０３は、Ｙ方向（ビット線方向）に延びており、Ｘ方向（ワード線方向）に沿って交互に配置されている。
【００４６】
図９の半導体装置はさらに、半導体基板１０１上に形成された、複数のワード線ＷＬと複数の選択ゲートＳＧを備えている。ワード線ＷＬと選択ゲートＳＧは、Ｘ方向に延びており、Ｙ方向に隣り合っている。また、ワード線ＷＬと選択ゲートＳＧは、上述した第２電極層１１４により形成されている。ワード線ＷＬは、セルトランジスタ用の配線として機能し、選択ゲートＳＧは、選択トランジスタ用の配線として機能する。ワード線ＷＬと選択ゲートＳＧはそれぞれ、第１配線と第２配線の例である。
【００４７】
図９には、ワード線ＷＬの例として、ＷＬ0、ＷＬ1が示され、選択ゲートＳＧの例として、ＳＧ1、ＳＧ2が示されている。ＳＧ1、ＷＬ0、ＷＬ1は、同じＮＡＮＤストリングを構成しており、ＳＧ2は、これに隣接するＮＡＮＤストリングを構成している。なお、符号ＣBは、選択ゲートＳＧ1、ＳＧ2間において素子領域１０２上に配置されたビット線コンタクトを示している。
【００４８】
図９の半導体装置はさらに、素子分離領域１０３内に形成されたエアギャップＡＧ1と、ワード線ＷＬ間に形成されたエアギャップＡＧ2と、ワード線ＷＬと選択ゲートＳＧとの間に形成されたエアギャップＡＧ3と、選択ゲートＳＧ間に形成されたエアギャップＡＧ4を備えている。エアギャップＡＧ1は、Ｙ方向に延びる形状を有しており、エアギャップＡＧ2、ＡＧ3、ＡＧ4は、Ｘ方向に延びる形状を有している。なお、エアギャップＡＧ3、ＡＧ4は、プロセスフローによっては必ずしも形成しなくてもよい。
【００４９】
ここで、エアギャップＡＧ1の形状について説明する。
【００５０】
図９に示す符号Ｒ1は、ワード線ＷＬ間に位置する半導体基板１０１内の領域を示す。また、符号Ｒ2は、選択ゲートＳＧ間に位置する半導体基板１０１内の領域を示し、符号Ｒ3は、ワード線ＷＬと選択ゲートＳＧとの間に位置する半導体基板１０１内の領域を示す。領域Ｒ1〜Ｒ3はそれぞれ、第１〜第３領域の例である。
【００５１】
また、符号ＲWLは、ワード線ＷＬ下に位置する半導体基板１０１内の領域を示し、符号ＲSGは、選択ゲートＳＧ下に位置する半導体基板１０１内の領域を示す。領域ＲWL、ＲSGはそれぞれ、第１配線下部領域、第２配線下部領域の例である。
【００５２】
本実施形態では、エアギャップＡＧ1は、領域Ｒ1、ＲWL、Ｒ3内に連続して形成されているものの、領域ＲSG内で終端しており、領域Ｒ2内には形成されていない。その結果、エアギャップＡＧ1は、領域Ｒ1〜Ｒ3のうち、第１領域Ｒ1内と第３領域Ｒ3内のみに形成されている。このようなエアギャップＡＧ1の形状の利点については、後述する。なお、エアギャップＡＧ1は、後述するように、領域Ｒ1〜Ｒ3のうちの第１領域Ｒ1内のみに形成されていてもよい。
【００５３】
（１）第２実施形態の半導体装置の製造方法
次に、図１０〜図２４を参照して、第２実施形態の半導体装置の製造方法について説明する。
【００５４】
図１０〜図２４は、第２実施形態の半導体装置の製造方法を示す断面図および平面図である。第２実施形態の半導体装置の製造方法については、第１実施形態の方法との相違点を中心に説明する。
【００５５】
まず、図１０(ａ)に示すように、半導体基板１０１上に、セルトランジスタと選択トランジスタのゲート絶縁膜を形成するための第１絶縁膜１１１と、セルトランジスタの電荷蓄積層と選択トランジスタのゲート電極を形成するための第１電極層１１２と、ＣＭＰストッパ膜１２１と、ハードマスク層１２２を順に形成する。
【００５６】
次に、図１０(ｂ)に示すように、ハードマスク層１２２をマスクとするドライエッチングにより、ＣＭＰストッパ膜１２１、第１電極層１１２、第１絶縁膜１１１を貫通して半導体基板１０１に達するように、複数の素子分離溝Ｔ1を形成する。
【００５７】
次に、図１１(ａ)に示すように、半導体基板１０１上の全面に、素子分離溝Ｔ1の側壁面を保護するための保護膜１３１を形成する。その結果、保護膜１３１が、素子分離溝Ｔ1の側壁面と底面に形成される。
【００５８】
次に、図１１(ｂ)に示すように、半導体基板１０１上の全面に、レジスト膜２０１を塗布する。次に、レジスト膜２０１を、露光、現像によりパターニングする。その結果、半導体基板１０１上の所定の領域がレジスト膜２０１で覆われる。
【００５９】
ここで、レジスト膜２０１で覆われる領域を、図１２を参照して説明する。図１２は、第２実施形態の半導体装置の製造方法を説明するための平面図である。図１２では、レジスト膜２０１で覆われる領域の位置を説明するために、後述する工程で形成されるワード線ＷＬ、選択ゲートＳＧ、エアギャップＡＧ1〜ＡＧ4などが便宜上図示されている。
【００６０】
本実施形態では、図１２に示すように、領域Ｒ1、Ｒ2、Ｒ3、ＲWL、ＲSGのうち、第２領域Ｒ2の全域と、第２配線下部領域ＲSGの一部が覆われるよう、レジスト膜２０１をパターニングする。
【００６１】
なお、本実施形態では、第２配線下部領域ＲSGの一部をレジスト膜２０１で覆っているが、第２配線下部領域ＲSGの全域をレジスト膜２０１で覆ってもよいし、第２配線下部領域ＲSGはレジスト膜２０１で覆わなくてもよい。
【００６２】
次に、図１３(ａ)、図１３(ｂ)に示すように、半導体基板１０１上の全面にアモルファス層１３２を形成し、その後、レジスト膜２０１を剥離液で除去する。
【００６３】
図１３(ａ)は、図１２に示すＩ−Ｉ’線に沿った断面図である。図１３(ａ)は、アモルファス層１３２を形成する際に、レジスト膜２０１で覆われていない領域を示す。一方、図１３(ｂ)は、図１２に示すＪ−Ｊ’線に沿った断面図である。図１３(ｂ)は、アモルファス層１３２を形成する際に、レジスト膜２０１で覆われている領域を示す。
【００６４】
レジスト膜２０１で覆われていない領域では、図１３(ａ)に示すように、アモルファス層１３２が、保護膜１３１を介して、素子分離溝Ｔ1の側壁面と底面に形成される。図１(ｃ)と同様である。一方、レジスト膜２０１で覆われている領域では、図１３(ｂ)に示すように、アモルファス層１３２が形成されない。その結果、第１領域Ｒ1や第３領域Ｒ3は、アモルファス層１３２が存在する領域となり、第２領域Ｒ2は、アモルファス層１３２が存在しない領域となる。
【００６５】
次に、図１４(ａ)、図１４(ｂ)に示すように、半導体基板１０１上の全面に、エアギャップＡＧ1を形成するための犠牲膜１３３を形成する。その結果、第１領域Ｒ1や第３領域Ｒ3では、犠牲膜１３３が、保護膜１３１とアモルファス層１３２を介して、素子分離溝Ｔ1内に埋め込まれる（図１４(ａ)）。一方、第２領域Ｒ2では、犠牲膜１３３が、保護膜１３１を介して、素子分離溝Ｔ1内に埋め込まれる（図１４(ｂ)）。
【００６６】
次に、図１５(ａ)、図１５(ｂ)に示すように、ＣＭＰストッパ膜１２１をストッパとして犠牲膜１３３のＣＭＰ処理を行い、犠牲膜１３３の上面を平坦化する。その結果、図１５(ａ)、図１５(ｂ)に示すように、ＣＭＰストッパ膜１２１の上面が露出される。
【００６７】
次に、図１６(ａ)、図１６(ｂ)に示すように、犠牲膜１３３をエッチングして、犠牲膜１３３の上面の高さを下げる。この際、犠牲膜１３３のエッチングと同時に、保護膜１３１やアモルファス層１３２もエッチングすることが望ましい。なお、保護膜１３１やアモルファス層１３２のエッチングは、犠牲膜１３３のエッチングの後に別個に行ってもよい。
【００６８】
次に、図１７(ａ)、図１７(ｂ)に示すように、リン酸水溶液を用いて、ＣＭＰストッパ膜１２１を除去する。その結果、図１７(ａ)、図１７(ｂ)に示すように、第１電極層１１２の上面が露出される。
【００６９】
次に、図１８(ａ)、図１８(ｂ)に示すように、半導体基板１０１上の全面に、セルトランジスタの電極間絶縁膜を形成するための第２絶縁膜１１３を形成する。その結果、第２絶縁膜１１３が、第１電極層１１２の上面および側面と、素子分離溝Ｔ1内の犠牲膜１３３の上面に連続して形成される。
【００７０】
次に、図１９(ａ)、図１９(ｂ)に示すように、半導体基板１０１上の全面に、セルトランジスタの制御ゲートと選択トランジスタのゲート電極を形成するための、第２電極層１１４の下位層１１４ａを形成する。その結果、第２電極層１１４の下位層１１４ａが、第２絶縁膜１１３上に形成される。
【００７１】
次に、半導体基板１０１上の全面に、レジスト膜（図示せず）を塗布する。次に、レジスト膜を、露光、現像によりパターニングする。次に、レジスト膜をマスクとするエッチングにより、第２配線下部領域ＲSG上に、下位層１１４ａと第２絶縁膜１１３を貫通して第１電極層１１２に達する開口部を形成する。次に、レジスト膜を剥離液で除去する。
【００７２】
次に、図１９(ａ)、図１９(ｂ)に示すように、半導体基板１０１上の全面に、セルトランジスタの制御ゲートと選択トランジスタのゲート電極を形成するための、第２電極層１１４の上位層１１４ｂを形成する。その結果、第２電極層１１４の上位層１１４ｂが、第２電極層１１４の下位層１１４ａ上に形成されると共に、第２配線下部領域ＲSG上の第１電極層１１２と第２電極層１１４が、上記の開口部を介して電気的に接続される。
【００７３】
次に、図２０(ａ)〜図２０(ｆ)に示すように、半導体基板１０１上の全面に、ハードマスク層２０２を形成する。図２０(ａ)は、図１９(ａ)に対応する断面図であり、図２０(ｂ)、図２０(ｃ)はそれぞれ、図２０(ａ)に示すＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。また、図２０(ｄ)は、図１９(ｂ)に対応する断面図であり、図２０(ｅ)、図２０(ｆ)はそれぞれ、図２０(ｄ)に示すＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図である。ハードマスク層２０２は例えば、シリコン窒化膜またはＴＥＯＳ膜である。
【００７４】
次に、図２０(ａ)〜図２０(ｆ)に示すように、フォトリソグラフィとドライエッチングにより、第２電極層１１４、第２絶縁膜１１３、第１電極層１１２を貫通して第１絶縁膜１１１に達するように、Ｘ方向に延びる複数の溝Ｔ2、Ｔ3、Ｔ4を形成する。溝Ｔ2は、図９に示すワード線ＷＬ間の溝である。また、溝Ｔ3は、ワード線ＷＬと選択ゲートＳＧとの間の溝であり、溝Ｔ4は、選択ゲートＳＧ間の溝である。
【００７５】
この処理の結果、図２０(ｃ)に示すように、半導体基板１０１上に、ゲート絶縁膜１１１、電荷蓄積層１１２、電極間絶縁膜１１３、制御ゲート１１４を有する複数のセルトランジスタが形成される。さらには、図２０(ｄ)に示すように、半導体基板１０１上に、ゲート絶縁膜である第１絶縁膜１１１と、ゲート電極である第１、第２電極層１１２、１１４を有する複数の選択トランジスタが形成される。
【００７６】
図２０(ａ)〜図２０(ｆ)に示すように、第２絶縁膜１１３と第２電極層１１４は、Ｘ方向に延びる形状に加工される。領域ＲWL上の第２電極層１１４は、セルトランジスタのワード線ＷＬとなり、領域ＲSG上の第２電極層１１４は、選択トランジスタの選択ゲートＳＧとなる。ワード線ＷＬと選択ゲートＳＧはそれぞれ、第１配線と第２配線の例である。
【００７７】
次に、図２１(ａ)〜図２１(ｆ)に示すように、等方エッチングにより、素子分離溝Ｔ1内の犠牲膜１３３を除去する。その結果、各素子分離溝Ｔ1内に、Ｙ方向に延びるエアギャップＡＧ1が形成される。
【００７８】
この際、アモルファス層１３２が存在する領域では、図２１(ａ)〜図２１(ｃ)に示すように、犠牲膜１３３が除去されやすい。一方、アモルファス層１３２が存在しない領域では、図２１(ｄ)〜図２１(ｆ)に示すように、犠牲膜１３３が除去されにくい。理由は、上述したように、素子分離溝Ｔ1の側壁面に薄いアモルファス層１３２が存在すると、アモルファス層１３２がない場合に比べて、犠牲膜１３３のエッチング速度が速くなるからである。
【００７９】
犠牲膜１３３のエッチング速度は、素子分離溝Ｔ1の側壁面に付着したアモルファス層１３２の量や、犠牲膜１３３の酸化温度によって変化する。よって、本実施形態では、アモルファス層１３２の量や犠牲膜１３３の酸化温度を調整することで、アモルファス層１３２が存在しない領域では、犠牲膜１３３をほとんど除去せず、エアギャップＡＧ1を形成しないようにすることが可能である。
【００８０】
そこで、本実施形態では、アモルファス層１３２を第２領域Ｒ2内に形成しないことで、第２領域Ｒ2内にエアギャップＡＧ1を形成しないようにする（図２１(ｄ)〜図２１(ｆ)）。また、本実施形態では、アモルファス層１３２を領域Ｒ1、Ｒ3、ＲWL内に形成することで、領域Ｒ1、Ｒ3、ＲWL内にエアギャップＡＧ1を形成する（図２１(ａ)〜図２１(ｃ)）。このような形状を有するエアギャップＡＧ1の利点については、後述する。
【００８１】
次に、図２２(ａ)〜図２２(ｆ)に示すように、アルカリ水溶液を用いて、素子分離溝Ｔ1内のアモルファス層１３２を除去する。その結果、各エアギャップＡＧ1内のアモルファス層１３２が除去される。
【００８２】
次に、図２３(ａ)〜図２３(ｆ)に示すように、半導体基板１０１上の全面に、スペーサ絶縁膜２１１を形成する。その結果、セルトランジスタと選択トランジスタの側面や上面にスペーサ絶縁膜２１１が形成される。スペーサ絶縁膜２１１は例えば、ＣＶＤにより形成されたシリコン酸化膜やシリコン窒化膜である。次に、半導体基板１０１内へのイオン注入を行う。
【００８３】
次に、図２４(ａ)〜図２４(ｆ)に示すように、半導体基板１０１上の全面に、エアギャップＡＧ2を形成するためのカバー膜２１２を形成する。その結果、ワード線ＷＬ間にエアギャップＡＧ2が形成される。本実施形態では、カバー膜２１２として、絶縁性が良く、かつ埋め込み性が悪い絶縁膜を使用する。カバー膜２１２は例えば、ＣＶＤにより形成された、プラズマＴＥＯＳ膜やプラズマＳｉＨ４膜などのシリコン酸化膜である。
【００８４】
なお、ワード線ＷＬと選択ゲートＳＧとの間のエアギャップＡＧ3や、選択ゲートＳＧ間にエアギャップＡＧ4は、形成してもよいし、形成しなくてもよい。
【００８５】
ここで、第２領域Ｒ2内にエアギャップＡＧ1を形成しない利点について説明する。
【００８６】
一般に、選択ゲートＳＧ間の幅は、ワード線ＷＬ間の幅よりも広く設定されている。すなわち、第２領域Ｒ2の幅は、第１領域Ｒ1の幅よりも広く設定されている。
【００８７】
よって、エアギャップＡＧ1が第１、第２領域Ｒ1、Ｒ2内に存在すると、スペーサ絶縁膜２１１やカバー膜２１２を形成する際に、ＣＶＤガスが、第２領域Ｒ2からエアギャップＡＧ1内に入り込んでしまう。そして、これらのＣＶＤガスは、エアギャップＡＧ1からワード線ＷＬ間の空間へと上昇し、この空間を埋め込んでしまう。その結果、ワード線ＷＬ間にエアギャップＡＧ2を形成できなくなってしまう。
【００８８】
そこで、本実施形態では、上述のように、第２領域Ｒ2内にエアギャップＡＧ1を形成しないようにする。これにより、第２領域Ｒ2からエアギャップＡＧ1内へのＣＶＤガスの入り込みを抑制することができる。よって、本実施形態によれば、ワード線ＷＬ間にエアギャップＡＧ2を形成することができる。
【００８９】
なお、第３領域Ｒ3の幅は、一般に、第１領域Ｒ1の幅よりは広いものの、第２領域Ｒ2の幅よりは狭く設定されている。よって、第３領域Ｒ3からのＣＶＤガスの入り込みがあまり問題ではない場合には、本実施形態のように、第３領域Ｒ3内にエアギャップＡＧ1を形成することが望ましい。これにより、第３領域Ｒ3内にエアギャップＡＧ1を形成しない場合に比べ、エアギャップＡＧ1のサイズを増大させることができる。
【００９０】
その後、本実施形態では、半導体基板１０１上に、層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、本実施形態の半導体装置が製造される。
【００９１】
なお、図２１(ａ)〜図２１(ｆ)における犠牲膜１３３の除去と、図２２(ａ)〜図２２(ｆ)におけるアモルファス層１３２の除去では、犠牲膜１３３とアモルファス層１３２を一部残存させてもよい。第１実施形態の変形例と同様である。
【００９２】
（２）第２実施形態の変形例
次に、図２５と図２６を参照し、第２実施形態の変形例について説明する。
【００９３】
図２５は、第２実施形態の変形例の半導体装置の構造を示す平面図である。本変形例では、エアギャップＡＧ1は、領域Ｒ1、ＲWL内に連続して形成されているものの、領域Ｒ2、ＲSG、Ｒ3内には形成されていない。その結果、エアギャップＡＧ1は、領域Ｒ1〜Ｒ3のうち、第１領域Ｒ1内のみに形成されている。
【００９４】
このような形状のエアギャップＡＧ1は、図１２の工程を、図２６の工程に置き換えることで形成できる。図２６は、第２実施形態の変形例の半導体装置の製造方法を説明するための平面図である。本変形例では、図２６に示すように、領域Ｒ1、Ｒ2、Ｒ3、ＲWL、ＲSGのうち、領域Ｒ2、ＲSG、Ｒ3の全域が覆われるよう、レジスト膜２０１をパターニングする。
【００９５】
本変形例によれば、第２、第３領域Ｒ2、Ｒ3内にエアギャップＡＧ1を形成しないようにすることができる。これにより、第３領域Ｒ3からエアギャップＡＧ1内へのＣＶＤガスの入り込みを抑制することが可能となる。
【００９６】
（３）第２実施形態の効果
最後に、第２実施形態の効果について説明する。
【００９７】
以上のように、本実施形態では、アモルファス層１３２を第２領域Ｒ2（選択ゲートＳＧ間に位置する半導体基板１０１内の領域）内に形成しないことで、第２領域Ｒ2内にエアギャップＡＧ1を形成しないようにする。よって、本実施形態によれば、第２領域Ｒ2からエアギャップＡＧ1内へのＣＶＤガスの入り込みを抑制し、ワード線ＷＬ間にエアギャップＡＧ2を形成することが可能となる。
【００９８】
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００９９】
１０１：半導体基板、１０２：素子領域、１０３：素子分離領域、
１１１：第１絶縁膜（ゲート絶縁膜）、１１２：第１電極層（電荷蓄積層）、
１１３：第２絶縁膜（電極間絶縁膜）、１１４：第２電極層（制御ゲート）、
１１４ａ：第２電極層の下位層、１１４ｂ：第２電極層の上位層、
１２１：ＣＭＰストッパ膜、１２２：ハードマスク層、
１３１：保護膜、１３２：アモルファス層、１３３：犠牲膜、
２０１：レジスト膜、２０２：ハードマスク層、
２１１：スペーサ絶縁膜、２１２：カバー膜
【特許請求の範囲】
【請求項１】
基板内に素子分離溝を形成し、
前記素子分離溝の側壁面に、保護膜とアモルファス層を順に形成し、
前記素子分離溝内に、前記保護膜と前記アモルファス層を介して犠牲膜を形成し、
前記犠牲膜上にエアギャップ膜を形成し、
前記エアギャップ膜の形成後に前記犠牲膜と前記アモルファス層の全部または一部を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成し、
前記アモルファス層の厚さは、５ｎｍ以下であり、
前記犠牲膜は、ペルヒドロポリシラザン膜またはハイドロジェンシルセスキオキサン膜を２３０℃以上の温度で酸化することで形成され、
前記素子分離溝は、前記基板上に、ゲート絶縁膜を形成するための第１絶縁膜と、電荷蓄積層を形成するための第１電極層を順に形成した後に形成され、
前記エアギャップ膜は、電極間絶縁膜を形成するための第２絶縁膜であり、
前記エアギャップは、前記第２絶縁膜上に、制御ゲートを形成するための第２電極層を形成した後に形成され、
前記第１絶縁膜、前記第１電極層、前記第２絶縁膜、および前記第２電極層から、前記基板上に、複数のセルトランジスタと、複数の選択トランジスタが形成され、
前記エアギャップは、前記基板の主面に平行な第１方向に延びる形状に加工され、
前記セルトランジスタと前記選択トランジスタの前記第２電極層はそれぞれ、前記第１方向に垂直な第２方向に延びる第１配線と第２配線となるよう加工され、
前記エアギャップは、前記第１配線間に位置する前記基板内の第１領域と、前記第２配線間に位置する前記基板内の第２領域と、前記第１配線と前記第２配線との間に位置する前記基板内の第３領域のうち、前記第１および第３領域内のみに形成され、
前記エアギャップは、前記第１配線間に位置する前記基板内の前記第１領域内と、前記第１配線下に位置する前記基板内の第１配線下部領域内とに連続して形成され、
前記アモルファス層は、前記第１および第２領域のうち、前記第１領域内のみに形成される、
半導体装置の製造方法。
【請求項２】
基板内に素子分離溝を形成し、
前記素子分離溝の側壁面にアモルファス層を形成し、
前記素子分離溝内に前記アモルファス層を介して犠牲膜を形成し、
前記犠牲膜上にエアギャップ膜を形成し、
前記エアギャップ膜の形成後に前記犠牲膜を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成する、
半導体装置の製造方法。
【請求項３】
前記犠牲膜の除去では、前記犠牲膜の全部または一部が除去される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記エアギャップは、前記エアギャップ膜の形成後に、前記犠牲膜と前記アモルファス層を除去することで形成される、請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記アモルファス層の除去では、前記アモルファス層の全部または一部が除去される、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記アモルファス層は、前記素子分離溝の側壁面に、保護膜を介して形成される、請求項２から５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記アモルファス層の厚さは、５ｎｍ以下である、請求項２から６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記犠牲膜は、ペルヒドロポリシラザン膜またはハイドロジェンシルセスキオキサン膜を２３０℃以上の温度で酸化することで形成される、請求項２から７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記素子分離溝は、前記基板上に、ゲート絶縁膜を形成するための第１絶縁膜と、電荷蓄積層を形成するための第１電極層を順に形成した後に形成され、
前記エアギャップ膜は、電極間絶縁膜を形成するための第２絶縁膜であり、
前記エアギャップは、前記第２絶縁膜上に、制御ゲートを形成するための第２電極層を形成した後に形成され、
前記第１絶縁膜、前記第１電極層、前記第２絶縁膜、および前記第２電極層から、前記基板上に、複数のセルトランジスタと、複数の選択トランジスタを形成する、
請求項２から８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記エアギャップは、前記基板の主面に平行な第１方向に延びる形状に加工され、
前記セルトランジスタと前記選択トランジスタの前記第２電極層はそれぞれ、前記第１方向に垂直な第２方向に延びる第１配線と第２配線となるよう加工される、
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記エアギャップは、前記第１配線間に位置する前記基板内の第１領域と、前記第２配線間に位置する前記基板内の第２領域のうち、前記第１領域内のみに形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記エアギャップは、前記第１配線と前記第２配線との間に位置する前記基板内の第３領域内にも形成される、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記エアギャップは、前記第１配線と前記第２配線との間に位置する前記基板内の第３領域内には形成されない、請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記エアギャップは、前記第１配線間に位置する前記基板内の前記第１領域内と、前記第１配線下に位置する前記基板内の第１配線下部領域内とに連続して形成される、請求項１１から１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記アモルファス層は、前記第１配線間に位置する前記基板内の第１領域と、前記第２配線間に位置する前記基板内の第２領域のうち、前記第１領域内のみに形成される、請求項１０から１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
基板内に素子分離溝を形成し、
前記素子分離溝の側壁面に、保護膜とアモルファス層を順に形成し、
前記素子分離溝内に、前記保護膜と前記アモルファス層を介して犠牲膜を形成し、
前記犠牲膜上にエアギャップ膜を形成し、
前記エアギャップ膜の形成後に前記犠牲膜と前記アモルファス層の全部または一部を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成し、
前記アモルファス層の厚さは、５ｎｍ以下であり、
前記犠牲膜は、ペルヒドロポリシラザン膜またはハイドロジェンシルセスキオキサン膜を２３０℃以上の温度で酸化することで形成され、
前記素子分離溝は、前記基板上に、ゲート絶縁膜を形成するための第１絶縁膜と、電荷蓄積層を形成するための第１電極層を順に形成した後に形成され、
前記エアギャップ膜は、電極間絶縁膜を形成するための第２絶縁膜であり、
前記エアギャップは、前記第２絶縁膜上に、制御ゲートを形成するための第２電極層を形成した後に形成され、
前記第１絶縁膜、前記第１電極層、前記第２絶縁膜、および前記第２電極層から、前記基板上に、複数のセルトランジスタと、複数の選択トランジスタが形成され、
前記エアギャップは、前記基板の主面に平行な第１方向に延びる形状に加工され、
前記セルトランジスタと前記選択トランジスタの前記第２電極層はそれぞれ、前記第１方向に垂直な第２方向に延びる第１配線と第２配線となるよう加工され、
前記エアギャップは、前記第１配線間に位置する前記基板内の第１領域と、前記第２配線間に位置する前記基板内の第２領域と、前記第１配線と前記第２配線との間に位置する前記基板内の第３領域のうち、前記第１および第３領域内のみに形成され、
前記エアギャップは、前記第１配線間に位置する前記基板内の前記第１領域内と、前記第１配線下に位置する前記基板内の第１配線下部領域内とに連続して形成され、
前記アモルファス層は、前記第１および第２領域のうち、前記第１領域内のみに形成される、
半導体装置の製造方法。
【請求項２】
基板内に素子分離溝を形成し、
前記素子分離溝の側壁面にアモルファス層を形成し、
前記素子分離溝内に前記アモルファス層を介して犠牲膜を形成し、
前記犠牲膜上にエアギャップ膜を形成し、
前記エアギャップ膜の形成後に前記犠牲膜を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成する、
半導体装置の製造方法。
【請求項３】
前記犠牲膜の除去では、前記犠牲膜の全部または一部が除去される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記エアギャップは、前記エアギャップ膜の形成後に、前記犠牲膜と前記アモルファス層を除去することで形成される、請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記アモルファス層の除去では、前記アモルファス層の全部または一部が除去される、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記アモルファス層は、前記素子分離溝の側壁面に、保護膜を介して形成される、請求項２から５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記アモルファス層の厚さは、５ｎｍ以下である、請求項２から６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記犠牲膜は、ペルヒドロポリシラザン膜またはハイドロジェンシルセスキオキサン膜を２３０℃以上の温度で酸化することで形成される、請求項２から７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記素子分離溝は、前記基板上に、ゲート絶縁膜を形成するための第１絶縁膜と、電荷蓄積層を形成するための第１電極層を順に形成した後に形成され、
前記エアギャップ膜は、電極間絶縁膜を形成するための第２絶縁膜であり、
前記エアギャップは、前記第２絶縁膜上に、制御ゲートを形成するための第２電極層を形成した後に形成され、
前記第１絶縁膜、前記第１電極層、前記第２絶縁膜、および前記第２電極層から、前記基板上に、複数のセルトランジスタと、複数の選択トランジスタを形成する、
請求項２から８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記エアギャップは、前記基板の主面に平行な第１方向に延びる形状に加工され、
前記セルトランジスタと前記選択トランジスタの前記第２電極層はそれぞれ、前記第１方向に垂直な第２方向に延びる第１配線と第２配線となるよう加工される、
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記エアギャップは、前記第１配線間に位置する前記基板内の第１領域と、前記第２配線間に位置する前記基板内の第２領域のうち、前記第１領域内のみに形成される、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記エアギャップは、前記第１配線と前記第２配線との間に位置する前記基板内の第３領域内にも形成される、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記エアギャップは、前記第１配線と前記第２配線との間に位置する前記基板内の第３領域内には形成されない、請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記エアギャップは、前記第１配線間に位置する前記基板内の前記第１領域内と、前記第１配線下に位置する前記基板内の第１配線下部領域内とに連続して形成される、請求項１１から１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記アモルファス層は、前記第１配線間に位置する前記基板内の第１領域と、前記第２配線間に位置する前記基板内の第２領域のうち、前記第１領域内のみに形成される、請求項１０から１４のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１３−８９８５９（Ｐ２０１３−８９８５９Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３０７９５（Ｐ２０１１−２３０７９５）
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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