【課題】 溝パターン内への絶縁層や配線層等の埋め込みを簡易に行うことができ、工程短縮やコスト低減をはかる。
【解決手段】 基板１０の表面に形成された溝内に溶媒を埋め込むための基板処理方法であって、基板１０の表面上に溶媒４２を供給しながら、基板１０の表面に弾性材料で形成された溶媒保持材２２を接触させた状態で、基板１０の表面と溶媒保持材２２とが摺動するように、基板１０及び前記溶媒保持材２２をそれぞれ回転させる。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）

【課題】ゲート電極とボディ領域とを接続したトランジスタを有する半導体装置に関し、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の素子分離絶縁膜と、第１の素子分離絶縁膜により画定され、第１の素子分離絶縁膜よりも浅いウェルと、ウェル内に形成され、ウェルよりも浅く、ウェルの第１の部分とウェルの第２の部分とを画定する第２の素子分離絶縁膜と、第１の部分上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、第２の部分においてウェルに電気的に接続され、ゲート電極とウェルとを電気的に接続する配線層とを有し、第２の素子分離絶縁膜下の領域のウェルの電気抵抗が、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くなっている。 （もっと読む）

【課題】ＳＯＩ−ＭＩＳＦＥＴにおいて、多結晶シリコンの残存による電気的な短絡、ゲート電極の寄生容量の増大を防止する。逆狭チャネル効果の抑制。
【解決手段】シリコン膜１３を有するＳＯＩ基板上にゲート絶縁膜１４、第１の多結晶シリコン膜１５、ストッパー窒化膜（１６）を順次堆積する。シリコン膜１３、第１の多結晶シリコン膜１５の側面に逆テーパー面（テーパー角θが鈍角）が形成されるようにエッチングして素子分離溝を形成する。ＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰにより平坦化した後、等速性のＲＩＥによりストッパー窒化膜（１６）と絶縁膜１７をエッチングして平坦な表面を得、その上に第２の多結晶シリコン膜１８を堆積し（ｅ）、積層多結晶シリコン膜をエッチングして積層ゲート電極（１５、１８）を形成する（ｆ）。以下、ソース・ドレイン領域２１、シリサイド膜２２、層間絶縁膜２３及びメタル配線２４等を形成する（ｇ）。 （もっと読む）

【課題】ＭＯＳトランジスタの形成工程を利用して、トレンチアイソレーションを形成できるようにした半導体装置の製造方法を提供する。
【解決手段】シリコン基板１にＤＴＩ層２０とＭＯＳトランジスタとを有する半導体装置の製造方法であって、シリコン基板１に深いトレンチを形成し、トレンチが形成されたシリコン基板１に熱酸化を施して、ＰＭＯＳトランジスタ５０のゲート酸化膜１３を形成すると同時に、トレンチの内側面にＳｉＯ₂膜１４を形成する。次に、トレンチを埋め込むようにシリコン基板１上にポリシリコン膜１５を堆積し、このポリシリコン膜１５をパターニングする。これにより、ＰＭＯＳトランジスタ５０のゲート電極１７を形成すると同時に、トレンチ内にＳｉＯ₂膜１４とポリシリコン膜１８とを含むＤＴＩ層２０を形成する。 （もっと読む）

【課題】工程が簡単で、よりラッチアップに強いＣＭＯＳ構造を得る。
【解決手段】１×１０^１８ｃｍ^−３から１×１０^１９ｃｍ^−３の高不純物濃度の半導体基板２を用い、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられた溝分離部１３の先端部分がその高不純物濃度領域に達する（エピタキシャル層３を貫通して半導体基板２の領域に至る）ように深く形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１を得ることができる。 （もっと読む）

【課題】作製工程を削減し、低コストで生産性の良い液晶表示装置を提供する。消費電力が少なく、信頼性の高い液晶表示装置を提供する。
【解決手段】島状半導体層を形成するためのフォトリソグラフィ工程及びエッチング工程を省略し、ゲート電極（同一層で形成される配線等を含む）を形成する工程、ソース電極及びドレイン電極（同一層で形成される配線等含む）を形成する工程、コンタクトホールを形成する（コンタクトホール以外の絶縁層等の除去を含む）工程、画素電極（同一層で形成される配線等を含む）を形成する工程の４つのフォトリソグラフィ工程で液晶表示装置を作製する。コンタクトホールを形成する工程において、半導体層が除去された溝部を形成することで、寄生チャネルの形成を防ぐ。 （もっと読む）

【課題】下側半導体層と埋込み絶縁層と上側半導体層が積層した積層体を有する半導体装置の耐圧を向上させることを目的としている。
【解決手段】半導体装置１０は、下側半導体層２０と埋込み絶縁層３０と上側半導体層４０が積層したＳＯＩ基板５０を有する。下側半導体層２０の埋込み絶縁層３０と接する面の一部に凹部６６が形成されている。凹部６６内の比誘電率は、下側半導体層２０の比誘電率よりも低い。 （もっと読む）

【課題】新規なＦｉｎＦＥＴ構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。２つのソース／ドレイン領域１０２，１０４が、２つの拡大された頭部にそれぞれドープされる。絶縁領域２６が、２つのソース／ドレイン領域の間に挿入される。溝分離構造２４が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極１２ｂが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。 （もっと読む）

誘電体層を形成する方法を説明する。この方法は、ケイ素を含有する前駆体をプラズマ廃水と混合するステップと、ケイ素と窒素を含有する層を基板上に堆積するステップとを含む。ケイ素と窒素を含有する層は、ケイ素と窒素を含有する層を堆積するために使用したのと同じ基板処理領域内においてオゾン含有雰囲気中で硬化することによって、ケイ素と酸素を含有する層に転換される。さらなるケイ素と窒素を含有する層を、ケイ素と酸素を含有する層の上に堆積することができ、ここでも基板を基板処理領域から取り出すことなく、層のスタックをオゾン中で硬化させることができる。複数回の堆積−硬化サイクル後、ケイ素と酸素を含有する層のスタックの転換は、より高い温度で酸素含有環境中においてアニールすることができる。
（もっと読む）

【課題】形成する素子に要求される素子間耐圧や素子内部耐圧に応じたディープトレンチ膜を有する半導体装置を提供する。
【解決手段】Ｐ型のシリコン基板１１上に、Ｎ＋型埋め込み層１２と、Ｎ型半導体層１３と、が積層された基板１０と、基板１０にＮ＋型埋め込み層１２の形成位置よりも深く形成され、基板１０内の素子形成領域内を区画するディープトレンチ２０と、ディープトレンチ２０の内壁に沿って形成される側壁酸化膜２３，２４と、ディープトレンチ２０内を埋めるＴＥＯＳ膜を含むディープトレンチ膜２６と、ディープトレンチ膜２６で区画される素子形成領域に形成されるＬＤＭＯＳと、を備え、ディープトレンチ２０は、Ｎ＋型埋め込み層１２の上面よりも浅い位置の境界深さまでの第１のディープトレンチ２１と、境界深さから底部までの第１のディープトレンチ２１よりも小さい開口径を有する第２のディープトレンチ２２によって構成される。 （もっと読む）

【課題】半導体デバイスの絶縁構造の構造、および、形成方法を提供する。
【解決手段】当該絶縁構造は、底部が最上部よりも広くなっており、半導体デバイスの大きさを調整できる。第１のエッチングプロセスが、第１のトレンチ部分２２６を形成するために用いられ、第２のエッチングプロセスまたは酸化工程が、第１のトレンチ部分２２６の下に第２のトレンチ部分２２８を形成するために用いられる。第２のトレンチ部分は、第１のトレンチ部分よりも広い。一形態では、下地膜２２２が、第１のトレンチ部分の間、第１のトレンチ部分の側壁上に形成されてもよい（この第１のトレンチ部分は、第２のエッチングプロセスの間、第１のトレンチ部分の側壁を保護する）。あるいは、他の形態では、下地膜２２２が、第１のトレンチ部分の側壁上に堆積されていてもよい。 （もっと読む）

本発明は、基板上部の半導体層と側部の半導体層とを効率よく分離させ、且つ分離の信頼性を向上することができる太陽電池の分離用トレンチラインに関し、本発明に係る太陽電池の分離用トレンチラインは、太陽電池基板の上部及び側部に形成された半導体層を電気的に分離させる太陽電池の分離用トレンチラインにおいて、太陽電池基板の上面に交差、配置される複数の単位トレンチラインからなり、交差する単位トレンチラインの交差点は、単位トレンチライン上に位置すると共に単位トレンチラインの始点または終点から内側に所定の距離離間した地点に位置することを特徴とする。
（もっと読む）

【課題】基体に形成されたトレンチ内にシリコン酸化物を埋め込むために使用するのに好適な溶液の保存安定性が良く、埋め込み性が高く、厚膜化ができ、かつ良好なクラック耐性を有するトレンチ埋め込み用縮合反応物、及びトレンチ埋め込み膜の製造方法を提供すること。
【解決手段】ポリシロキサン化合物とシリカ粒子との縮合反応物、並びに２０℃における蒸気圧が５３０Pａ以上であり、かつ、沸点が８０℃以上１３０℃未満である有機溶媒（Ａ）、及び２０℃における蒸気圧が５３０Pａ未満であり、かつ、沸点が１３０℃以上２００℃以下である有機溶媒（Ｂ）から成る混合溶媒、又は２０℃における蒸気圧が５３０Ｐａ以上であり、かつ、沸点が１３０℃以上２００℃以下である有機溶媒（Ｃ）を含むことを特徴とするトレンチ埋め込み用縮合反応物。 （もっと読む）

【課題】素子分離端における薄膜化を抑制しつつ、第１半導体層と格子定数の異なる第２半導体層を第１半導体層に埋め込む。
【解決手段】Ｏｘ、ＮまたはＣの斜めイオン注入１６を第１半導体からなる半導体基板１１に行うことにより、半導体基板１１を構成する第１半導体よりもエッチングレートが小さなエッチブロック層１７を素子分離溝１２の側壁に形成し、第１半導体よりも格子定数が大きな第２半導体を凹部２５内にエピタキシャル成長させることにより、第２半導体からなる埋め込み層２６を凹部２５内に選択的に形成する。 （もっと読む）

【課題】 従来の半導体装置の製造方法では、製造工程を煩雑とせず、遮光性の膜に対するアライメントマークを形成することが困難であるという問題があった。
【解決手段】 本発明の半導体装置の製造方法では、基板３、エピタキシャル層４に溝部９、分離用トレンチ１６を形成する工程を利用し、スクライブライン領域２にアライメントマーク形成用の溝部１５を形成する。溝部１５内には、ＨＴＯ膜１９、多結晶シリコン膜２０を堆積し、加工することで、アライメントマークとしての凹部２４、２５を形成する。この製造方法により、製造工程を簡略化し、アライメントマークを形成できる。 （もっと読む）

【課題】半導体基板上の凹部が逆テーパ形状やオーバーハング形状を有する場合においても、埋め込み性や膜質の劣化を抑制しつつ、埋め込み絶縁膜の応力を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上にトレンチ５を形成し、熱ＣＶＤ法を用いることで、トレンチ５内の一部を埋め込む埋め込み絶縁膜６を半導体基板１上に成膜し、埋め込み絶縁膜６の成膜時よりも高い温度にて埋め込み絶縁膜６を熱処理した後、熱ＣＶＤ法を用いることで、トレンチ５内の一部を埋め込む埋め込み絶縁膜７を埋め込み絶縁膜６上に成膜し、埋め込み絶縁膜７の成膜時よりも高い温度にて埋め込み絶縁膜７を熱処理した後、熱ＣＶＤ法を用いることで、トレンチ５内を完全に埋め込む埋め込み絶縁膜を埋め込み絶縁膜７上に成膜し、埋め込み絶縁膜の成膜時よりも高い温度にて埋め込み絶縁膜を熱処理する。 （もっと読む）

【課題】パッケージ工程における応力を緩和し、パッケージ工程前後での特性変化を抑制する半導体装置を提供する。
【解決手段】半導体装置１００を構成する素子のうち特に精度が要求されパッケージからの応力を受けたくない素子領域３を応力緩和のための緩衝領域８で囲むことにより、パッケージ工程で発生する引っ張り応力あるいは圧縮応力の影響を抑制し、パッケージ工程前後での特性の変化を低減する。 （もっと読む）

【課題】ゲート加工後の酸化工程等において、酸化剤がフローティングゲート電極を構成するポリシリコン膜の下部を酸化することを極力防止する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜５、ポリシリコン膜６及びシリコン窒化膜１０を積層形成する工程と、ドライエッチングにより素子分離用溝４を形成する工程と、ＨＤＰ−ＣＶＤにより素子分離用溝４内に高密度の第１の酸化膜９を堆積して埋め込む工程であって、メモリセル部の素子分離用溝４に埋め込む第１の酸化膜９を、上面の高さが半導体基板１の活性領域２よりも上の位置まで堆積し、且つ、トレンチ４の上方を塞がないよう堆積する工程と、素子分離用溝４内に第１の酸化膜の密度より密度が低い第２の酸化膜１２を埋め込む工程と、シリコン窒化膜１０をストッパとして第１および第２の酸化膜を平坦化する工程と、メモリセル部の素子分離用溝４に埋め込まれた第２の酸化膜１２を除去する工程とを備えたものである。 （もっと読む）

【課題】
誘電体分離型半導体装置において、高耐圧素子の特性を損なわずにサブミクロン領域の微細ＭＯＳトランジスタを実現する実用化に有効な構造を提案する。
【解決手段】
ＳＯＩ基板の活性層に形成された深い分離溝の側壁酸化膜を活性層表面に延在して形成することでゲート用多結晶シリコンの絶対段差を大幅に低減させ微細加工を可能とし、素子分離溝近傍に配置される電極は上記の溝側壁酸化膜の厚さの４倍以上の厚さを有する絶縁膜でシリコン表面と分離され、高耐圧素子の絶縁破壊を回避できる。 （もっと読む）