半導体装置の製造方法
【課題】ＭＯＳトランジスタの形成工程を利用して、トレンチアイソレーションを形成できるようにした半導体装置の製造方法を提供する。
【解決手段】シリコン基板１にＤＴＩ層２０とＭＯＳトランジスタとを有する半導体装置の製造方法であって、シリコン基板１に深いトレンチを形成し、トレンチが形成されたシリコン基板１に熱酸化を施して、ＰＭＯＳトランジスタ５０のゲート酸化膜１３を形成すると同時に、トレンチの内側面にＳｉＯ2膜１４を形成する。次に、トレンチを埋め込むようにシリコン基板１上にポリシリコン膜１５を堆積し、このポリシリコン膜１５をパターニングする。これにより、ＰＭＯＳトランジスタ５０のゲート電極１７を形成すると同時に、トレンチ内にＳｉＯ2膜１４とポリシリコン膜１８とを含むＤＴＩ層２０を形成する。
【解決手段】シリコン基板１にＤＴＩ層２０とＭＯＳトランジスタとを有する半導体装置の製造方法であって、シリコン基板１に深いトレンチを形成し、トレンチが形成されたシリコン基板１に熱酸化を施して、ＰＭＯＳトランジスタ５０のゲート酸化膜１３を形成すると同時に、トレンチの内側面にＳｉＯ2膜１４を形成する。次に、トレンチを埋め込むようにシリコン基板１上にポリシリコン膜１５を堆積し、このポリシリコン膜１５をパターニングする。これにより、ＰＭＯＳトランジスタ５０のゲート電極１７を形成すると同時に、トレンチ内にＳｉＯ2膜１４とポリシリコン膜１８とを含むＤＴＩ層２０を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示されたものがある。かかる文献には、その図１に示されているように、ＳＯＩ（Silicon on Insulator）基板の半導体層がトレンチアイソレーションで素子分離されており、この素子分離された半導体層にＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成された構造の半導体装置が開示されている。この半導体装置において、トレンチアイソレーションは、トレンチの側壁に形成された酸化膜と、トレンチ内部に形成されたポリシリコンとからなる。また、このトレンチアイソレーションは、金属配線層に接続されている。このような構成であれば、トレンチ部分の熱を金属配線層を介して外部へ効果的に放熱することができるため、熱的な信頼性の向上が得られる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２４３８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記の特許文献１には、トレンチ部分の熱を効果的に放熱可能な半導体装置の構造は開示されているものの、その具体的な製造方法については何ら開示されていない。また、このような構造（即ち、トレンチアイソレーションとＭＯＳトランジスタとを備えた半導体装置）を製造するに際しては、製造コストを低減する等の観点から、簡易で且つ工程数の少ない方法を開発し、実現することが期待される。
そこで、この発明は、このような事情に鑑みてなされたものであって、ＭＯＳトランジスタの形成工程を利用して、トレンチアイソレーションを形成できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、基板にトレンチアイソレーションとＭＯＳトランジスタとを有する半導体装置の製造方法であって、前記基板にトレンチを形成する工程と、前記トレンチが形成された前記基板に熱酸化を施して、前記ＭＯＳトランジスタのゲート酸化膜を形成すると同時に、前記トレンチの内側面に熱酸化膜を形成する工程と、前記ゲート酸化膜及び前記熱酸化膜が形成された後で、前記トレンチを埋め込むように前記基板上にポリシリコン膜を形成する工程と、前記ポリシリコン膜をパターニングして、前記ＭＯＳトランジスタのゲート電極を形成すると同時に、前記トレンチ内に前記熱酸化膜と前記ポリシリコン膜とを含む前記トレンチアイソレーションを形成する工程と、を含むことを特徴とする。
【０００６】
このような方法であれば、トレンチアイソレーションの形成工程と、ＭＯＳトランジスタの形成工程とを兼用することができ、ゲート酸化膜及びゲート電極の各形成工程を利用してトレンチアイソレーションを形成することができる。このため、トレンチアイソレーションとＭＯＳトランジスタとを備えた半導体装置を簡易で且つ工程数の少ない方法（即ち、製造コストの少ない方法）で製造することができる。なお、本発明の「熱酸化膜」としては、例えば、後述するＳｉＯ2膜１４が該当する。「トレンチアイソレーション」としては、例えば、後述するＤＴＩ層２０が該当する。
【０００７】
また、上記の半導体装置の製造方法において、前記ポリシリコン膜を形成する工程では、前記ポリシリコン膜の厚さＴが前記トレンチの幅Ｗの１/２倍よりも大きな値となるように当該ポリシリコン膜を形成することを特徴としてもよい。このような方法であれば、トレンチ内をポリシリコン膜でほぼ完全に埋め込むことができる。
【発明の効果】
【０００８】
本発明によれば、ＭＯＳトランジスタの形成工程を利用して、トレンチアイソレーションを形成することができる。このため、トレンチアイソレーションとＭＯＳトランジスタとを備えた半導体装置を簡易で且つ工程数の少ない方法（即ち、製造コストの少ない方法）で製造することができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体装置１００の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置１００の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置１００の製造方法を示す図（その３）。
【図４】第２実施形態に係る半導体装置２００の構成例を示す図。
【図５】第３実施形態に係る半導体装置１００´、２００´の構成例を示す図。
【発明を実施するための形態】
【００１０】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。
（１）第１実施形態
図１（ａ）〜図３（ｄ）は、本発明の第１の実施形態に係る半導体装置１００の製造方法を示す工程図である。
図１（ａ）に示すように、まず始めに、単結晶のシリコン基板（Ｓｉ−Ｓｕｂ）１を用意する。次に、シリコン基板１の素子分離領域にＳＴＩ（Shallow Trench Isolation）層７を形成する。具体的には、フォトリソグラフィ技術及びエッチング技術により、シリコン基板の素子分離領域にトレンチ（溝）を浅く形成する。このトレンチのシリコン基板１の表面からの深さは、例えば３００〜４００ｎｍである。次に、例えばＣＶＤ（Chemical Vapor Deposition）法により、シリコン基板の上方全面にシリコン酸化膜（ＳｉＯ2）を堆積する。そして、堆積したＳｉＯ2膜を例えばＣＭＰ（Chemical Mechanical Polishing）で研削し、又はエッチバックして、トレンチ内にＳｉＯ2膜を残しつつ、トレンチ以外のシリコン基板１上からＳｉＯ2膜を除去する。このようにして、ＳＴＩ層７を形成する。
【００１１】
次に、フォトリソグラフィ技術及びイオン注入技術により、シリコン基板１にリン等のＮ型不純物と、ボロン等のＰ型不純物をそれぞれ部分的に導入して、Ｎ型のウェル拡散層３と、Ｐ型のウェル拡散層５をそれぞれ形成する。
次に、図１（ｂ）に示すように、素子分離領域のうちのＤＴＩ（Deep Trench Isolation）層を形成する領域の上方を開口し、それ以外の領域を覆う形状のレジストパターンＲ１をシリコン基板１上に形成する。そして、このレジストパターンをマスクに、ＳＴＩ層７及びシリコン基板１を順次エッチングする。これにより、図１（ｃ）に示すように、シリコン基板１の素子分離領域に深いトレンチ１１を形成する。このトレンチ１１のシリコン基板１の表面からの深さＤは例えば５〜１０μｍであり、その幅Ｗは例えば０．５５〜０．６５μｍである。トレンチ１１の形成後、レジストパターンＲ１を除去する。
【００１２】
次に、図１（ｄ）に示すように、シリコン基板１を熱酸化してゲート酸化膜１３を形成する。この熱酸化に際し、ゲート酸化膜１３が形成されるシリコン基板１の表面（上面）だけでなく、トレンチ１１の内側面（即ち、壁面）及び底面においてもシリコンが露出している。このため、熱酸化の工程では、トレンチ１１の内側面及び底面においても熱酸化によりＳｉＯ2膜１４が形成される。つまり、この熱酸化の工程では、ゲート酸化膜１３と、トレンチ１１内のＳｉＯ2膜１４とが同時に形成される。なお、これらゲート酸化膜１３及びＳｉＯ2膜１４の厚さは、例えば６．５〜８０ｎｍである。なお、ＳｉＯ2膜１４の厚さはゲート酸化膜１３の厚さに依存するが、このＳｉＯ2膜１４の厚さが薄いほど、トレンチ１１内から外側への放熱が容易となる（即ち、熱抵抗が低減する。）。
【００１３】
次に、図２（ａ）に示すように、このゲート酸化膜１３及びＳｉＯ2膜１４が形成されたシリコン基板１の上方全面にノンドープの（即ち、Ｎ型、Ｐ型の各不純物が添加されていない）ポリシリコン膜１５を形成する。このポリシリコン膜１５の厚さＴは例えば０．３５μｍである。この成膜工程において、トレンチ内では、ＳｉＯ2膜１４で覆われた内側面及び底面の側からトレンチの中心方向に向かってポリシリコン膜１５が成長する。そこで、ポリシリコン膜１５の厚さＴと、トレンチ１１の幅Ｗとの間で下記（１）式の関係が成り立つようにポリシリコン膜１５の厚さＴを設定する。これにより、トレンチ内をポリシリコン膜１５でほぼ完全に埋め込むことができる。
Ｔ＞１／２×Ｗ…（１）
【００１４】
次に、図２（ｂ）に示すように、ＤＴＩ層を形成する領域及びゲート電極を形成する領域をそれぞれ覆い、それ以外の領域を露出する形状のレジストパターンＲ２をポリシリコン膜１５上に形成する。そして、このレジストパターンＲ２をマスクにポリシリコン膜１５をエッチングする。これにより、図２（ｃ）に示すように、ゲート酸化膜１３上にゲート電極１７を形成すると同時に、ＤＴＩ層２０を形成する。ＤＴＩ層２０は、トレンチの内側面等に形成されたＳｉＯ2膜１４と、このＳｉＯ2膜１４を覆うようにトレンチ内に埋め込まれたポリシリコン膜（以下、埋め込みポリシリコン膜ともいう。）１８とからなる。
【００１５】
次に、図２（ｄ）に示すように、Ｐ型のＭＯＳトランジスタ（即ち、ＰＭＯＳトランジスタ）を形成する領域を覆い、Ｎ型のウェル拡散層３の一部を露出する形状のレジストパターンＲ３をシリコン基板１上に形成する。そして、このレジストパターンＲ３をマスクに、Ｎ型のウェル拡散層３にリン又はヒ素等のＮ型不純物をイオン注入する。これにより、Ｎ型のウェル拡散層３に（Ｎ型のウェル拡散層３よりもＮ型不純物の濃度が高い）コンタクト領域２１を形成する。コンタクト領域２１を形成した後で、レジストパターンＲ３を除去する。
【００１６】
なお、ＤＴＩ層２０を構成している埋め込みポリシリコン膜１８は、レジストパターンＲ３によってその一部又は全部が覆われていてもよいし、レジストパターンＲ３から完全に露出していてもよい。つまり、コンタクト領域２１を形成するに際し、埋め込みポリシリコン膜１８には不純物をイオン注入してもよいし、注入しなくてもよい。その理由は、埋め込みポリシリコン膜１８はＳｉＯ2膜１４やＳＴＩ層７で囲まれており、素子領域と電気的に分離されているため、不純物注入の有無は素子特性にほとんど影響しないからである。
【００１７】
次に、図３（ａ）に示すように、コンタクト領域２１を覆い、ＰＭＯＳトランジスタを形成する領域を露出する形状のレジストパターンＲ４を形成する。そして、このレジストパターンＲ４と、（レジストパターンＲ４から露出している）ゲート電極１７とをマスクに、Ｎ型のウェル拡散層３にボロン等のＰ型不純物をイオン注入する。これにより、ゲート電極１７の両側下に、Ｐ型のソース層２３とドレイン層２４とを形成する。ソース層２３及びドレイン層２４を形成した後で、レジストパターンＲ４を除去する。
【００１８】
なお、このイオン注入により、ゲート電極１７にもＰ型不純物が導入される。このため、ゲート電極１７を構成しているポリシリコン膜はノンドープからＰ型のポリシリコン膜となる（即ち、導電性のポリシリコン膜となる。）。また、図示しないが、ここでは、ソース層２３及びドレイン層２４をＬＤＤ（Lightly Doped Drain）構造に形成してもよい。ＬＤＤ構造に形成する場合は、ゲート電極１７の側面にＳｉＯ2膜等からなるサイドウォールを形成する。また、サイドウォールを形成する前後でＰ型不純物を２回に分けてイオン注入する（即ち、サイドウォールを形成する前にＰ型不純物を低濃度でイオン注入し、サイドウォールを形成した後でＰ型不純物を高濃度でイオン注入する。）。これにより、ＬＤＤ構造のソース層２３及びドレイン層２４を形成することができる。
【００１９】
次に、図３（ｂ）に示すように、例えばＣＶＤ法により、シリコン基板１上にＳｉＯ2膜等の層間絶縁膜３１を形成する。次に、必要に応じて、層間絶縁膜３１の表面を平坦化処理する。この平坦化処理は、例えばＣＭＰや、エッチバックにより行う。そして、フォトリソグラフィ技術及びエッチング技術により、この層間絶縁膜３１を部分的に除去して、図３（ｃ）に示すように、コンタクトホールＨ１〜Ｈ５を形成する。
【００２０】
ここで、コンタクトホールＨ１はゲート電極１７を底面とする開口部であり、コンタクトホールＨ２はソース層２３を底面とする開口部であり、コンタクトホールＨ３はドレイン層２４を底面とする開口部である。また、コンタクトホールＨ４はコンタクト領域２１を底面とする開口部である。さらに、コンタクトホールＨ５はＤＴＩ層２０を構成しているポリシリコン膜１８を底面とする開口部である。
【００２１】
次に、図３（ｄ）に示すように、コンタクトホール内にそれぞれアルミニウム（Ａｌ）又はタングステン（Ｗ）等の導電部材４１を埋め込む。具体的には、例えばスパッタリング法により、層間絶縁膜３１上に導電部材４１を形成する。次に、この導電部材４１を例えばＣＭＰで研削し、又はエッチバックして、コンタクトホール内に導電部材４１を残しつつ、コンタクトホール以外の層間絶縁膜３１上から導電部材４１を除去する。このようにして、コンタクトホール内にのみ導電部材４１を埋め込む。
【００２２】
次に、図３（ｄ）に示すように、導電部材４１にそれぞれ接続する配線層４２を層間絶縁膜３１上に形成する。具体的には、例えばスパッタリング法により、層間絶縁膜３１上にアルミニウム又はタングステン等の導電部材を形成する。次に、フォトリソグラフィ技術及びエッチング技術により、この導電部材を部分的にエッチング（即ち、パターニング）する。これにより、導電部材４１に接続する配線層４２を形成する。
このような工程を経て、ＤＴＩ層２０と、このＤＴＩ層２０により素子分離されたＰＭＯＳトランジスタ５０と、を備えた半導体装置１００が完成する。
【００２３】
以上説明したように、本発明の第１実施形態によれば、ＤＴＩ層２０の形成工程と、ＰＭＯＳトランジスタ５０の形成工程とを兼用することができ、ゲート酸化膜１３及びゲート電極１７の各形成工程を利用して、ＤＴＩ層２０を形成することができる。即ち、ゲート酸化膜１３の形成工程を利用してＳｉＯ2膜１４を形成することができ、ゲート電極１７の形成工程を利用して埋め込みポリシリコン膜１８を形成することができる。
【００２４】
ＤＴＩ層２０を構成する各要素（即ち、トレンチ１１、ＳｉＯ2膜１４及びポリシリコン膜１８）のうちの、ＳｉＯ2膜１４及びポリシリコン膜１８を、工程数を増やすことなく付随的に形成することができる。このため、ＤＴＩ層とＭＯＳトランジスタの両方を備えた半導体装置を、簡易で且つ工程数の少ない方法（即ち、製造コストの少ない方法）で製造することができる。
【００２５】
また、本発明の第１実施形態によれば、ＰＭＯＳトランジスタ５０に接続する第１の配線（即ち、ゲート電極１７、ソース層２３、ドレイン層２４にそれぞれ接続する導電部材４１と、これらにそれぞれ接続する配線層４２）の形成工程を利用して、ＤＴＩ層２０に接続する第２の配線（即ち、ＤＴＩ層２０に接続する導電部材４１と、これに接続する配線層４２）を形成することができる。このＤＴＩ層２０に接続する第２の配線は、例えば、リードフレーム等に接続することができ、放熱用の配線として用いることができる。このため、工程数を増やすことなく、半導体装置の熱的な信頼性を高めることもできる。
【００２６】
（２）第２実施形態
上記の第１実施形態では、単結晶のシリコン基板（即ち、バルクシリコン基板）１にＤＴＩ層２０とＰＭＯＳトランジスタ５０を形成する場合について説明した。しかしながら、本発明において、ＤＴＩ層２０とＰＭＯＳトランジスタ５０を形成する基板は、バルクシリコン基板１に限定されるものではない。例えば、基板上に絶縁層を介して単結晶のシリコン層が積層された、ＳＯＩ（Silicon on Insulator）基板であってよい。
【００２７】
図４は、本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。この半導体装置２００は、シリコン基板１０１上にＳｉＯ2膜１０３を介して単結晶のシリコン層１０５が積層された構造のＳＯＩ基板１１０を有し、このＳＯＩ基板１１０に上記のＤＴＩ層２０と、ＰＭＯＳトランジスタ５０とが形成された構造を有する。ＤＴＩ層２０を形成する際は、ＳｉＯ2膜１０３を底面とする深いトレンチを形成し、このトレンチ内にＳｉＯ2膜１４とポリシリコン膜１８とを順次形成する。
【００２８】
この第２実施形態において、ＤＴＩ層２０とＰＭＯＳトランジスタ５０の形成方法は第１実施形態と同じである。第１実施形態と同様に、ＤＴＩ層２０の形成工程と、ＰＭＯＳトランジスタ５０の形成工程とを兼用することができる。このため、ＤＴＩ層とＭＯＳトランジスタの両方を備えた半導体装置を、簡易で且つ工程数の少ない方法で製造することができる。
【００２９】
（３）第３実施形態
また、上記の第１、第２実施形態では、ＤＴＩ層２０とＰＭＯＳトランジスタ５０とを備える半導体装置１００、２００について説明した。しかしながら、本発明において、半導体装置が備えるＭＯＳトランジスタはＰＭＯＳトランジスタに限定されるものでない。Ｎ型のＭＯＳトランジスタ（即ち、ＮＭＯＳトランジスタ）でもよく、或いは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方でもよい。
【００３０】
図５（ａ）及び（ｂ）は、本発明の第３実施形態に係る半導体装置１００´、２００´の構成例を示す断面図である。図５（ａ）に示すように、半導体装置１００´は、単結晶のシリコン基板１に上記のＤＴＩ層２０と、ＮＭＯＳトランジスタ５０´とが形成された構造を有する。また、図５（ｂ）に示すように、半導体装置２００´は、ＳＯＩ基板１１０に上記のＤＴＩ層２０と、ＮＭＯＳトランジスタ５０´とが形成された構造を有する。
【００３１】
これらの半導体装置１００´、２００´において、Ｐ型のウェル拡散層５に形成されるソース層２３´とドレイン層２４´の導電型はそれぞれＮ型である。また、Ｐ型のウェル拡散層５に形成されるコンタクト領域２１´の導電型はＰ型であり、その不純物濃度はＰ型のウェル拡散層５よりも高い。
ここで、ＤＴＩ層２０を構成するＳｉＯ2膜１４は、ＮＭＯＳトランジスタ５０´のゲート酸化膜１３と同時に形成することができる。また、ＤＴＩ層２０を構成するポリシリコン膜１８は、ＮＭＯＳトランジスタ５０´のゲート電極１７と同時に形成することができる。従って、この第３実施形態においても、第１、第２実施形態と同様の効果を奏することができる。
【符号の説明】
【００３２】
１ シリコン基板
３ Ｎ型のウェル拡散層
５ Ｐ型のウェル拡散層
７ ＳＴＩ層
１１ トレンチ
１３ ゲート酸化膜
１４ ＳｉＯ2膜
１５ ポリシリコン膜
１７ ゲート電極
１８ 埋め込みポリシリコン膜
２０ ＤＴＩ層
２１ （Ｎ型の）コンタクト領域
２１´ （Ｐ型の）コンタクト領域
２３ （Ｐ型の）ソース層
２３´ （Ｎ型の）ソース層
２４ （Ｐ型の）ドレイン層
２４´ （Ｎ型の）ドレイン層
３１ 層間絶縁膜
４１ 導電部材
４２ 配線パターン
５０ ＰＭＯＳトランジスタ
５０´ ＮＭＯＳトランジスタ
１００、１００´、２００、２００´ 半導体装置
１０１ シリコン基板
１０３ ＳｉＯ2膜
１０５ シリコン層
１１０ ＳＯＩ基板
Ｈ１〜Ｈ５ コンタクトホール
Ｒ１〜Ｒ４ レジストパターン
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示されたものがある。かかる文献には、その図１に示されているように、ＳＯＩ（Silicon on Insulator）基板の半導体層がトレンチアイソレーションで素子分離されており、この素子分離された半導体層にＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成された構造の半導体装置が開示されている。この半導体装置において、トレンチアイソレーションは、トレンチの側壁に形成された酸化膜と、トレンチ内部に形成されたポリシリコンとからなる。また、このトレンチアイソレーションは、金属配線層に接続されている。このような構成であれば、トレンチ部分の熱を金属配線層を介して外部へ効果的に放熱することができるため、熱的な信頼性の向上が得られる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２４３８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上記の特許文献１には、トレンチ部分の熱を効果的に放熱可能な半導体装置の構造は開示されているものの、その具体的な製造方法については何ら開示されていない。また、このような構造（即ち、トレンチアイソレーションとＭＯＳトランジスタとを備えた半導体装置）を製造するに際しては、製造コストを低減する等の観点から、簡易で且つ工程数の少ない方法を開発し、実現することが期待される。
そこで、この発明は、このような事情に鑑みてなされたものであって、ＭＯＳトランジスタの形成工程を利用して、トレンチアイソレーションを形成できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、基板にトレンチアイソレーションとＭＯＳトランジスタとを有する半導体装置の製造方法であって、前記基板にトレンチを形成する工程と、前記トレンチが形成された前記基板に熱酸化を施して、前記ＭＯＳトランジスタのゲート酸化膜を形成すると同時に、前記トレンチの内側面に熱酸化膜を形成する工程と、前記ゲート酸化膜及び前記熱酸化膜が形成された後で、前記トレンチを埋め込むように前記基板上にポリシリコン膜を形成する工程と、前記ポリシリコン膜をパターニングして、前記ＭＯＳトランジスタのゲート電極を形成すると同時に、前記トレンチ内に前記熱酸化膜と前記ポリシリコン膜とを含む前記トレンチアイソレーションを形成する工程と、を含むことを特徴とする。
【０００６】
このような方法であれば、トレンチアイソレーションの形成工程と、ＭＯＳトランジスタの形成工程とを兼用することができ、ゲート酸化膜及びゲート電極の各形成工程を利用してトレンチアイソレーションを形成することができる。このため、トレンチアイソレーションとＭＯＳトランジスタとを備えた半導体装置を簡易で且つ工程数の少ない方法（即ち、製造コストの少ない方法）で製造することができる。なお、本発明の「熱酸化膜」としては、例えば、後述するＳｉＯ2膜１４が該当する。「トレンチアイソレーション」としては、例えば、後述するＤＴＩ層２０が該当する。
【０００７】
また、上記の半導体装置の製造方法において、前記ポリシリコン膜を形成する工程では、前記ポリシリコン膜の厚さＴが前記トレンチの幅Ｗの１/２倍よりも大きな値となるように当該ポリシリコン膜を形成することを特徴としてもよい。このような方法であれば、トレンチ内をポリシリコン膜でほぼ完全に埋め込むことができる。
【発明の効果】
【０００８】
本発明によれば、ＭＯＳトランジスタの形成工程を利用して、トレンチアイソレーションを形成することができる。このため、トレンチアイソレーションとＭＯＳトランジスタとを備えた半導体装置を簡易で且つ工程数の少ない方法（即ち、製造コストの少ない方法）で製造することができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体装置１００の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置１００の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置１００の製造方法を示す図（その３）。
【図４】第２実施形態に係る半導体装置２００の構成例を示す図。
【図５】第３実施形態に係る半導体装置１００´、２００´の構成例を示す図。
【発明を実施するための形態】
【００１０】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。
（１）第１実施形態
図１（ａ）〜図３（ｄ）は、本発明の第１の実施形態に係る半導体装置１００の製造方法を示す工程図である。
図１（ａ）に示すように、まず始めに、単結晶のシリコン基板（Ｓｉ−Ｓｕｂ）１を用意する。次に、シリコン基板１の素子分離領域にＳＴＩ（Shallow Trench Isolation）層７を形成する。具体的には、フォトリソグラフィ技術及びエッチング技術により、シリコン基板の素子分離領域にトレンチ（溝）を浅く形成する。このトレンチのシリコン基板１の表面からの深さは、例えば３００〜４００ｎｍである。次に、例えばＣＶＤ（Chemical Vapor Deposition）法により、シリコン基板の上方全面にシリコン酸化膜（ＳｉＯ2）を堆積する。そして、堆積したＳｉＯ2膜を例えばＣＭＰ（Chemical Mechanical Polishing）で研削し、又はエッチバックして、トレンチ内にＳｉＯ2膜を残しつつ、トレンチ以外のシリコン基板１上からＳｉＯ2膜を除去する。このようにして、ＳＴＩ層７を形成する。
【００１１】
次に、フォトリソグラフィ技術及びイオン注入技術により、シリコン基板１にリン等のＮ型不純物と、ボロン等のＰ型不純物をそれぞれ部分的に導入して、Ｎ型のウェル拡散層３と、Ｐ型のウェル拡散層５をそれぞれ形成する。
次に、図１（ｂ）に示すように、素子分離領域のうちのＤＴＩ（Deep Trench Isolation）層を形成する領域の上方を開口し、それ以外の領域を覆う形状のレジストパターンＲ１をシリコン基板１上に形成する。そして、このレジストパターンをマスクに、ＳＴＩ層７及びシリコン基板１を順次エッチングする。これにより、図１（ｃ）に示すように、シリコン基板１の素子分離領域に深いトレンチ１１を形成する。このトレンチ１１のシリコン基板１の表面からの深さＤは例えば５〜１０μｍであり、その幅Ｗは例えば０．５５〜０．６５μｍである。トレンチ１１の形成後、レジストパターンＲ１を除去する。
【００１２】
次に、図１（ｄ）に示すように、シリコン基板１を熱酸化してゲート酸化膜１３を形成する。この熱酸化に際し、ゲート酸化膜１３が形成されるシリコン基板１の表面（上面）だけでなく、トレンチ１１の内側面（即ち、壁面）及び底面においてもシリコンが露出している。このため、熱酸化の工程では、トレンチ１１の内側面及び底面においても熱酸化によりＳｉＯ2膜１４が形成される。つまり、この熱酸化の工程では、ゲート酸化膜１３と、トレンチ１１内のＳｉＯ2膜１４とが同時に形成される。なお、これらゲート酸化膜１３及びＳｉＯ2膜１４の厚さは、例えば６．５〜８０ｎｍである。なお、ＳｉＯ2膜１４の厚さはゲート酸化膜１３の厚さに依存するが、このＳｉＯ2膜１４の厚さが薄いほど、トレンチ１１内から外側への放熱が容易となる（即ち、熱抵抗が低減する。）。
【００１３】
次に、図２（ａ）に示すように、このゲート酸化膜１３及びＳｉＯ2膜１４が形成されたシリコン基板１の上方全面にノンドープの（即ち、Ｎ型、Ｐ型の各不純物が添加されていない）ポリシリコン膜１５を形成する。このポリシリコン膜１５の厚さＴは例えば０．３５μｍである。この成膜工程において、トレンチ内では、ＳｉＯ2膜１４で覆われた内側面及び底面の側からトレンチの中心方向に向かってポリシリコン膜１５が成長する。そこで、ポリシリコン膜１５の厚さＴと、トレンチ１１の幅Ｗとの間で下記（１）式の関係が成り立つようにポリシリコン膜１５の厚さＴを設定する。これにより、トレンチ内をポリシリコン膜１５でほぼ完全に埋め込むことができる。
Ｔ＞１／２×Ｗ…（１）
【００１４】
次に、図２（ｂ）に示すように、ＤＴＩ層を形成する領域及びゲート電極を形成する領域をそれぞれ覆い、それ以外の領域を露出する形状のレジストパターンＲ２をポリシリコン膜１５上に形成する。そして、このレジストパターンＲ２をマスクにポリシリコン膜１５をエッチングする。これにより、図２（ｃ）に示すように、ゲート酸化膜１３上にゲート電極１７を形成すると同時に、ＤＴＩ層２０を形成する。ＤＴＩ層２０は、トレンチの内側面等に形成されたＳｉＯ2膜１４と、このＳｉＯ2膜１４を覆うようにトレンチ内に埋め込まれたポリシリコン膜（以下、埋め込みポリシリコン膜ともいう。）１８とからなる。
【００１５】
次に、図２（ｄ）に示すように、Ｐ型のＭＯＳトランジスタ（即ち、ＰＭＯＳトランジスタ）を形成する領域を覆い、Ｎ型のウェル拡散層３の一部を露出する形状のレジストパターンＲ３をシリコン基板１上に形成する。そして、このレジストパターンＲ３をマスクに、Ｎ型のウェル拡散層３にリン又はヒ素等のＮ型不純物をイオン注入する。これにより、Ｎ型のウェル拡散層３に（Ｎ型のウェル拡散層３よりもＮ型不純物の濃度が高い）コンタクト領域２１を形成する。コンタクト領域２１を形成した後で、レジストパターンＲ３を除去する。
【００１６】
なお、ＤＴＩ層２０を構成している埋め込みポリシリコン膜１８は、レジストパターンＲ３によってその一部又は全部が覆われていてもよいし、レジストパターンＲ３から完全に露出していてもよい。つまり、コンタクト領域２１を形成するに際し、埋め込みポリシリコン膜１８には不純物をイオン注入してもよいし、注入しなくてもよい。その理由は、埋め込みポリシリコン膜１８はＳｉＯ2膜１４やＳＴＩ層７で囲まれており、素子領域と電気的に分離されているため、不純物注入の有無は素子特性にほとんど影響しないからである。
【００１７】
次に、図３（ａ）に示すように、コンタクト領域２１を覆い、ＰＭＯＳトランジスタを形成する領域を露出する形状のレジストパターンＲ４を形成する。そして、このレジストパターンＲ４と、（レジストパターンＲ４から露出している）ゲート電極１７とをマスクに、Ｎ型のウェル拡散層３にボロン等のＰ型不純物をイオン注入する。これにより、ゲート電極１７の両側下に、Ｐ型のソース層２３とドレイン層２４とを形成する。ソース層２３及びドレイン層２４を形成した後で、レジストパターンＲ４を除去する。
【００１８】
なお、このイオン注入により、ゲート電極１７にもＰ型不純物が導入される。このため、ゲート電極１７を構成しているポリシリコン膜はノンドープからＰ型のポリシリコン膜となる（即ち、導電性のポリシリコン膜となる。）。また、図示しないが、ここでは、ソース層２３及びドレイン層２４をＬＤＤ（Lightly Doped Drain）構造に形成してもよい。ＬＤＤ構造に形成する場合は、ゲート電極１７の側面にＳｉＯ2膜等からなるサイドウォールを形成する。また、サイドウォールを形成する前後でＰ型不純物を２回に分けてイオン注入する（即ち、サイドウォールを形成する前にＰ型不純物を低濃度でイオン注入し、サイドウォールを形成した後でＰ型不純物を高濃度でイオン注入する。）。これにより、ＬＤＤ構造のソース層２３及びドレイン層２４を形成することができる。
【００１９】
次に、図３（ｂ）に示すように、例えばＣＶＤ法により、シリコン基板１上にＳｉＯ2膜等の層間絶縁膜３１を形成する。次に、必要に応じて、層間絶縁膜３１の表面を平坦化処理する。この平坦化処理は、例えばＣＭＰや、エッチバックにより行う。そして、フォトリソグラフィ技術及びエッチング技術により、この層間絶縁膜３１を部分的に除去して、図３（ｃ）に示すように、コンタクトホールＨ１〜Ｈ５を形成する。
【００２０】
ここで、コンタクトホールＨ１はゲート電極１７を底面とする開口部であり、コンタクトホールＨ２はソース層２３を底面とする開口部であり、コンタクトホールＨ３はドレイン層２４を底面とする開口部である。また、コンタクトホールＨ４はコンタクト領域２１を底面とする開口部である。さらに、コンタクトホールＨ５はＤＴＩ層２０を構成しているポリシリコン膜１８を底面とする開口部である。
【００２１】
次に、図３（ｄ）に示すように、コンタクトホール内にそれぞれアルミニウム（Ａｌ）又はタングステン（Ｗ）等の導電部材４１を埋め込む。具体的には、例えばスパッタリング法により、層間絶縁膜３１上に導電部材４１を形成する。次に、この導電部材４１を例えばＣＭＰで研削し、又はエッチバックして、コンタクトホール内に導電部材４１を残しつつ、コンタクトホール以外の層間絶縁膜３１上から導電部材４１を除去する。このようにして、コンタクトホール内にのみ導電部材４１を埋め込む。
【００２２】
次に、図３（ｄ）に示すように、導電部材４１にそれぞれ接続する配線層４２を層間絶縁膜３１上に形成する。具体的には、例えばスパッタリング法により、層間絶縁膜３１上にアルミニウム又はタングステン等の導電部材を形成する。次に、フォトリソグラフィ技術及びエッチング技術により、この導電部材を部分的にエッチング（即ち、パターニング）する。これにより、導電部材４１に接続する配線層４２を形成する。
このような工程を経て、ＤＴＩ層２０と、このＤＴＩ層２０により素子分離されたＰＭＯＳトランジスタ５０と、を備えた半導体装置１００が完成する。
【００２３】
以上説明したように、本発明の第１実施形態によれば、ＤＴＩ層２０の形成工程と、ＰＭＯＳトランジスタ５０の形成工程とを兼用することができ、ゲート酸化膜１３及びゲート電極１７の各形成工程を利用して、ＤＴＩ層２０を形成することができる。即ち、ゲート酸化膜１３の形成工程を利用してＳｉＯ2膜１４を形成することができ、ゲート電極１７の形成工程を利用して埋め込みポリシリコン膜１８を形成することができる。
【００２４】
ＤＴＩ層２０を構成する各要素（即ち、トレンチ１１、ＳｉＯ2膜１４及びポリシリコン膜１８）のうちの、ＳｉＯ2膜１４及びポリシリコン膜１８を、工程数を増やすことなく付随的に形成することができる。このため、ＤＴＩ層とＭＯＳトランジスタの両方を備えた半導体装置を、簡易で且つ工程数の少ない方法（即ち、製造コストの少ない方法）で製造することができる。
【００２５】
また、本発明の第１実施形態によれば、ＰＭＯＳトランジスタ５０に接続する第１の配線（即ち、ゲート電極１７、ソース層２３、ドレイン層２４にそれぞれ接続する導電部材４１と、これらにそれぞれ接続する配線層４２）の形成工程を利用して、ＤＴＩ層２０に接続する第２の配線（即ち、ＤＴＩ層２０に接続する導電部材４１と、これに接続する配線層４２）を形成することができる。このＤＴＩ層２０に接続する第２の配線は、例えば、リードフレーム等に接続することができ、放熱用の配線として用いることができる。このため、工程数を増やすことなく、半導体装置の熱的な信頼性を高めることもできる。
【００２６】
（２）第２実施形態
上記の第１実施形態では、単結晶のシリコン基板（即ち、バルクシリコン基板）１にＤＴＩ層２０とＰＭＯＳトランジスタ５０を形成する場合について説明した。しかしながら、本発明において、ＤＴＩ層２０とＰＭＯＳトランジスタ５０を形成する基板は、バルクシリコン基板１に限定されるものではない。例えば、基板上に絶縁層を介して単結晶のシリコン層が積層された、ＳＯＩ（Silicon on Insulator）基板であってよい。
【００２７】
図４は、本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。この半導体装置２００は、シリコン基板１０１上にＳｉＯ2膜１０３を介して単結晶のシリコン層１０５が積層された構造のＳＯＩ基板１１０を有し、このＳＯＩ基板１１０に上記のＤＴＩ層２０と、ＰＭＯＳトランジスタ５０とが形成された構造を有する。ＤＴＩ層２０を形成する際は、ＳｉＯ2膜１０３を底面とする深いトレンチを形成し、このトレンチ内にＳｉＯ2膜１４とポリシリコン膜１８とを順次形成する。
【００２８】
この第２実施形態において、ＤＴＩ層２０とＰＭＯＳトランジスタ５０の形成方法は第１実施形態と同じである。第１実施形態と同様に、ＤＴＩ層２０の形成工程と、ＰＭＯＳトランジスタ５０の形成工程とを兼用することができる。このため、ＤＴＩ層とＭＯＳトランジスタの両方を備えた半導体装置を、簡易で且つ工程数の少ない方法で製造することができる。
【００２９】
（３）第３実施形態
また、上記の第１、第２実施形態では、ＤＴＩ層２０とＰＭＯＳトランジスタ５０とを備える半導体装置１００、２００について説明した。しかしながら、本発明において、半導体装置が備えるＭＯＳトランジスタはＰＭＯＳトランジスタに限定されるものでない。Ｎ型のＭＯＳトランジスタ（即ち、ＮＭＯＳトランジスタ）でもよく、或いは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方でもよい。
【００３０】
図５（ａ）及び（ｂ）は、本発明の第３実施形態に係る半導体装置１００´、２００´の構成例を示す断面図である。図５（ａ）に示すように、半導体装置１００´は、単結晶のシリコン基板１に上記のＤＴＩ層２０と、ＮＭＯＳトランジスタ５０´とが形成された構造を有する。また、図５（ｂ）に示すように、半導体装置２００´は、ＳＯＩ基板１１０に上記のＤＴＩ層２０と、ＮＭＯＳトランジスタ５０´とが形成された構造を有する。
【００３１】
これらの半導体装置１００´、２００´において、Ｐ型のウェル拡散層５に形成されるソース層２３´とドレイン層２４´の導電型はそれぞれＮ型である。また、Ｐ型のウェル拡散層５に形成されるコンタクト領域２１´の導電型はＰ型であり、その不純物濃度はＰ型のウェル拡散層５よりも高い。
ここで、ＤＴＩ層２０を構成するＳｉＯ2膜１４は、ＮＭＯＳトランジスタ５０´のゲート酸化膜１３と同時に形成することができる。また、ＤＴＩ層２０を構成するポリシリコン膜１８は、ＮＭＯＳトランジスタ５０´のゲート電極１７と同時に形成することができる。従って、この第３実施形態においても、第１、第２実施形態と同様の効果を奏することができる。
【符号の説明】
【００３２】
１ シリコン基板
３ Ｎ型のウェル拡散層
５ Ｐ型のウェル拡散層
７ ＳＴＩ層
１１ トレンチ
１３ ゲート酸化膜
１４ ＳｉＯ2膜
１５ ポリシリコン膜
１７ ゲート電極
１８ 埋め込みポリシリコン膜
２０ ＤＴＩ層
２１ （Ｎ型の）コンタクト領域
２１´ （Ｐ型の）コンタクト領域
２３ （Ｐ型の）ソース層
２３´ （Ｎ型の）ソース層
２４ （Ｐ型の）ドレイン層
２４´ （Ｎ型の）ドレイン層
３１ 層間絶縁膜
４１ 導電部材
４２ 配線パターン
５０ ＰＭＯＳトランジスタ
５０´ ＮＭＯＳトランジスタ
１００、１００´、２００、２００´ 半導体装置
１０１ シリコン基板
１０３ ＳｉＯ2膜
１０５ シリコン層
１１０ ＳＯＩ基板
Ｈ１〜Ｈ５ コンタクトホール
Ｒ１〜Ｒ４ レジストパターン
【特許請求の範囲】
【請求項１】
基板にトレンチアイソレーションとＭＯＳトランジスタとを有する半導体装置の製造方法であって、
前記基板にトレンチを形成する工程と、
前記トレンチが形成された前記基板に熱酸化を施して、前記ＭＯＳトランジスタのゲート酸化膜を形成すると同時に、前記トレンチの内側面に熱酸化膜を形成する工程と、
前記ゲート酸化膜及び前記熱酸化膜が形成された後で、前記トレンチを埋め込むように前記基板上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜をパターニングして、前記ＭＯＳトランジスタのゲート電極を形成すると同時に、前記トレンチ内に前記熱酸化膜と前記ポリシリコン膜とを含む前記トレンチアイソレーションを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ポリシリコン膜を形成する工程では、
前記ポリシリコン膜の厚さＴが前記トレンチの幅Ｗの１/２倍よりも大きな値となるように当該ポリシリコン膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
基板にトレンチアイソレーションとＭＯＳトランジスタとを有する半導体装置の製造方法であって、
前記基板にトレンチを形成する工程と、
前記トレンチが形成された前記基板に熱酸化を施して、前記ＭＯＳトランジスタのゲート酸化膜を形成すると同時に、前記トレンチの内側面に熱酸化膜を形成する工程と、
前記ゲート酸化膜及び前記熱酸化膜が形成された後で、前記トレンチを埋め込むように前記基板上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜をパターニングして、前記ＭＯＳトランジスタのゲート電極を形成すると同時に、前記トレンチ内に前記熱酸化膜と前記ポリシリコン膜とを含む前記トレンチアイソレーションを形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ポリシリコン膜を形成する工程では、
前記ポリシリコン膜の厚さＴが前記トレンチの幅Ｗの１/２倍よりも大きな値となるように当該ポリシリコン膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−１２４４１６（Ｐ２０１２−１２４４１６Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１０−２７５８０７（Ｐ２０１０−２７５８０７）
【出願日】平成２２年１２月１０日（２０１０．１２．１０）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願日】平成２２年１２月１０日（２０１０．１２．１０）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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