【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するビットコンタクト用の溝部１１の両側面に、埋め込みゲート用の溝部８ａ，８ｂの底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層１３ａ，１３ｂと、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。 （もっと読む）

【課題】ＦｉｎＦＥＴの特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板の上層部分に凹部を形成する工程と、前記凹部内に犠牲材を配置する工程と、前記半導体基板及び前記犠牲材を選択的に除去することにより、一方向に延び、周期的に配列された複数本のフィンを形成する工程と、前記フィン間の空間の下部に素子分離絶縁膜を形成する工程と、前記犠牲材を除去する工程と、前記フィンの露出面上にゲート絶縁膜を形成する工程と、前記素子分離絶縁膜上に、前記フィンを跨ぐように、前記一方向に対して交差した方向に延びるゲート電極を形成する工程と、を備える。 （もっと読む）

【課題】ＳＯＩ基板を使用せずバルク基板を用いてフィン型ＦＥＴを製造すると、従来技術では素子領域と半導体基板との間の絶縁耐圧が低くなっていた。
【解決手段】本発明の半導体装置の製造方法では、素子分離膜の形成時にマスクとして用いる耐酸化用膜を、半導体基板表面に設ける溝部の底部から所定の距離まで離間した部分を除いて立設部の表面に形成することで、立設部の下部の素子分離膜がほぼ一定の膜厚にすることができた。このため、立設部と半導体基板との間の絶縁耐圧が向上し、リークもなく、信頼性が向上した。 （もっと読む）

【課題】ランプアニールによるレイアウトに起因した温度バラつきを低減する。
【解決手段】この半導体装置１０は、基板１００と、基板１００に埋め込まれた素子分離領域２００と、基板１００のうち、素子分離領域２００の無い領域に形成された不純物層（エクステンション領域３２２、ソース領域３２４、エクステンション領域３４２、及びドレイン領域３４４）と、を備える。この素子分離領域２００は、たとえば、波長３００ｎｍ以上８９０ｎｍ以下においてＳｉＯ_２よりも光吸収係数が大きい材料から形成されている光吸収層２２０を含む。 （もっと読む）

【課題】半導体装置の信頼性を向上させ、半導体装置の製造歩留まりを向上させる。
【解決手段】半導体基板１の主面に酸化膜として絶縁膜２を形成し、絶縁膜２上に窒化シリコン膜を形成してから、素子分離用の溝４ａをプラズマドライエッチングにより形成し、溝４ａを埋めるように酸化シリコンからなる絶縁膜６をＨＤＰ−ＣＶＤ法で形成し、ＣＭＰ処理により溝４ａの外部の絶縁膜６を除去し、溝４ａ内に絶縁膜６を残す。それから、窒化シリコン膜を除去する。その後、絶縁膜２をウェットエッチングで除去して半導体基板１を露出させるが、この際、半導体基板１の主面に１４０ルクス以上の光を当てながら絶縁膜２をウェットエッチングする。 （もっと読む）

【課題】ＳＴＩの形成によるウェル拡散層の不純物濃度の変化を抑制し、かつ、ウェル拡散層のドーズロスを抑制した半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。メモリセル領域には、複数のメモリセルが半導体基板上に形成されている。周辺回路領域には、複数のメモリ素子を制御する複数の半導体素子が形成されている。素子分離領域は、複数のメモリセル間を分離し、あるいは、複数の半導体素子間を分離する。周辺回路領域において半導体素子が形成されているアクティブエリアの不純物濃度は、半導体基板の表面に対して水平方向に素子分離領域の側面からアクティブエリアの内部へ向かって低下している。 （もっと読む）

【課題】耐圧の向上が図られる半導体装置を提供する。
【解決手段】ｎ-型半導体領域には、ドレイン領域となるｎ-型の拡散領域が形成されている。ｎ-型の拡散領域の周囲を取囲むようにｐ型の拡散領域が形成されている。ｐ型の拡散領域には、ソース領域となるｎ+型の拡散領域が形成されている。ｎ-型の拡散領域の直下には、ｐ-型の埋め込み層１３が形成されている。ｎ-型の半導体領域の領域には、高電位が印加されるｎ+型の拡散領域が形成され、そのｎ+型の拡散領域の表面上には電極が形成されている。電極とドレイン電極とは、配線２０によって電気的に接続されている。配線２０の直下に位置する部分に、ｐ-埋め込み層１３に達するトレンチ３ａが形成されて、ポリシリコン膜８１が形成されている。 （もっと読む）

【課題】ワードライン間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０内に形成されたビットライン１４と、ビットライン１４上にビットライン１４の長手方向に連続して設けられた絶縁膜ライン１８と、ビットライン１４間の半導体基板１０上に設けられたゲート電極１６と、ゲート電極１６上に接して設けられ、ビットライン１４の幅方向に延在したワードライン２０と、ビットライン１４間でありワードライン２０間の半導体基板に形成されたトレンチ部２２と、を具備する。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）

【課題】製造プロセスが複雑になるといったことを防ぎつつ、ｎ型及びｐ型ＭＯＳトランジスタについて両方の性能を向上させた半導体装置を提供する。
【解決手段】半導体基板１の面内に、ｎ型ＭＯＳトランジスタと、ｐ型ＭＯＳトランジスタとを備える半導体装置であって、ｎ型ＭＯＳ型トランジスタが形成される第１の拡散層２ａの間を絶縁分離する第１の絶縁層３ａと、ｐ型ＭＯＳ型トランジスタが形成される第２の拡散層２ｃの間を絶縁分離する第２の絶縁層３ｂとを備え、第１の絶縁層３ａは、半導体基板１の表層に形成された第１の溝部４ａに、シリコン窒化膜５と、このシリコン窒化膜５の上にシリコン酸化膜６とを埋め込むことによって形成され、第２の絶縁層３ｂは、半導体基板１の表層に第１の溝部４ａよりも幅広となるように形成された第２の溝部４ｂに、シリコン酸化膜６を埋め込むことによって形成されている。 （もっと読む）

【課題】酸化物半導体を用いるトランジスタにおいて、電気的特性の良好なトランジスタ及びその作製方法を提供することを課題の一とする。
【解決手段】基板上に酸化物半導体膜及び絶縁膜を有し、酸化物半導体膜の端部は絶縁膜と接しており、酸化物半導体膜は、チャネル形成領域と、チャネル形成領域を挟んで形成されたドーパントを含む領域とを含み、酸化物半導体膜上に接して形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、サイドウォール絶縁膜を有するゲート電極と、サイドウォール絶縁膜、酸化物半導体膜、および絶縁膜に接して形成されたソース電極およびドレイン電極とを有する半導体装置である。 （もっと読む）

【課題】隣接セル間干渉を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１メモリストリングと、ソースコンタクトと、第２メモリストリングと、シールド導電層と、を備えた不揮発性半導体記憶装置を提供する。第１メモリストリングは、第１軸に沿って並ぶ第１メモリセル及び第２メモリセルを含む。ソースコンタクトは、第１メモリストリングのソース側の端に設けられる。第２メモリストリングは、第１軸に対して直交する第２軸に沿って第１メモリセルと並ぶ第３メモリセルを含み、第１軸に沿って延在する。シールド導電層は、第１メモリストリングと第２メモリストリングとの間において第１軸に沿って延在し、ソースコンタクトと電気的に接続される。 （もっと読む）

【課題】低収縮かつ低応力である絶縁膜を製造することができる方法の提供。
【解決手段】基板表面にポリシラザン組成物を塗布して塗膜を形成させ、引き続き前記塗膜を過酸化水素雰囲気下、５０〜２００℃で加熱することを含んでなることを特徴とする、二酸化ケイ素膜の製造方法。この二酸化ケイ素膜の製造方法によって各種絶縁膜などのアイソレーション構造を形成させることができる。 （もっと読む）

【課題】塗布法を用いて形成される酸化膜を溝の内部に充填した溝型の素子分離部を有する半導体装置において、溝の内部におけるボイドの発生を抑制して、埋め込み不良を低減することのできる技術を提供する。
【解決手段】０．２μｍ以下の溝幅を有する溝４Ｓの内部に埋まるポリシラザン膜の上面がパッド絶縁膜３の上面よりも高く、かつ１．０μｍ以上の溝幅を有する溝４Ｌの内部に埋まるポリシラザン膜の上面がパッド絶縁膜３の上面よりも低くなるように、半導体基板１の主面上にポリシラザン膜を形成し、続いて、３００℃以上の熱処理を行うことにより、ポリシラザン膜を酸化シリコン（ＳｉＯ_２）からなる第１埋め込み膜８へ転化すると同時に、溝４Ｓの上部に局所的に生じたボイドを消滅させる。 （もっと読む）

【課題】ＳＯＩ−ＭＩＳＦＥＴにおいて、多結晶シリコンの残存による電気的な短絡、ゲート電極の寄生容量の増大を防止する。逆狭チャネル効果の抑制。
【解決手段】シリコン膜１３を有するＳＯＩ基板上にゲート絶縁膜１４、第１の多結晶シリコン膜１５、ストッパー窒化膜（１６）を順次堆積する。シリコン膜１３、第１の多結晶シリコン膜１５の側面に逆テーパー面（テーパー角θが鈍角）が形成されるようにエッチングして素子分離溝を形成する。ＳＴＩ埋め込み絶縁膜１７を堆積し、ＣＭＰにより平坦化した後、等速性のＲＩＥによりストッパー窒化膜（１６）と絶縁膜１７をエッチングして平坦な表面を得、その上に第２の多結晶シリコン膜１８を堆積し（ｅ）、積層多結晶シリコン膜をエッチングして積層ゲート電極（１５、１８）を形成する（ｆ）。以下、ソース・ドレイン領域２１、シリサイド膜２２、層間絶縁膜２３及びメタル配線２４等を形成する（ｇ）。 （もっと読む）

【課題】メモリセル領域とメモリセル領域の外周に周辺回路領域を有する半導体装置の製造において、セルフアラインダブルパターニングを用いてメモリセル領域の半導体基板に溝を形成する際、メモリセル領域端部において正常に溝が形成されないという問題がある。
【解決手段】メモリセル領域の第１のマスクパターンを幅Ｗ１、ピッチＷ３（但し、Ｗ３＞２×Ｗ１）のラインパターンに形成し、その上に犠牲膜をＷ１の幅のギャップが残るように形成した後、塗布法で第２のマスクパターンとなる膜を形成し、犠牲膜と第２のマスクパターンとなる膜をエッチバックして第１のマスクパターン表面を露出させる。その後、第１及び第２のマスクパターン間の犠牲膜を選択的に除去し、溝パターンを形成する。周辺回路領域では、メモリセル領域との境界部を残して第１のマスクパターンを形成せず、境界部に形成される第１のマスクパターンの幅Ｗ２をＷ１の１〜４倍とする。 （もっと読む）

【課題】ＭＯＳトランジスタの形成工程を利用して、トレンチアイソレーションを形成できるようにした半導体装置の製造方法を提供する。
【解決手段】シリコン基板１にＤＴＩ層２０とＭＯＳトランジスタとを有する半導体装置の製造方法であって、シリコン基板１に深いトレンチを形成し、トレンチが形成されたシリコン基板１に熱酸化を施して、ＰＭＯＳトランジスタ５０のゲート酸化膜１３を形成すると同時に、トレンチの内側面にＳｉＯ₂膜１４を形成する。次に、トレンチを埋め込むようにシリコン基板１上にポリシリコン膜１５を堆積し、このポリシリコン膜１５をパターニングする。これにより、ＰＭＯＳトランジスタ５０のゲート電極１７を形成すると同時に、トレンチ内にＳｉＯ₂膜１４とポリシリコン膜１８とを含むＤＴＩ層２０を形成する。 （もっと読む）

【課題】記憶及び論理回路を含む半導体基材、例えば、１つ又は複数の集積回路構造をその上に有するシリコンウェハにおいて用いられるシャロートレンチアイソレーションのための高アスペクト比の特徴のギャップを充填するための酸化条件下で二酸化ケイ素含有膜をスピンオン堆積させる方法を提供する。
【解決手段】高アスペクト比の特徴を有する半導体基材を用意する工程、該半導体基材を低分子量のアミノシランを含む液体配合物と接触させる工程、該半導体基材上に該液体配合物を塗布することにより膜を形成する工程、及び該膜を酸化条件下において高温で加熱する工程を含む方法が提供される。この方法のための組成物もまた記載される。 （もっと読む）

【課題】本発明は、トランジスタを容易にＯｎ（オン）させることが可能で、かつ良好なデータ保持特性を実現することの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】半導体基板１２に形成され、第１の方向に延在する第１の素子分離用５１、及び第１の素子分離用溝５１を埋め込む第１の素子分離用絶縁膜５３よりなり、複数の素子形成領域Ｒを有した活性領域１６を区画する第１の素子分離領域１４と、半導体基板１２に、第１の方向と交差する第２の方向（Ｙ方向）に延在するように形成され、第１の素子分離領域１４の一部を分断する第２の素子分離用溝５４、及び第２の素子分離用溝５４を埋め込む第２の素子分離用絶縁膜５６よりなり、複数の素子形成領域Ｒを区画する第２の素子分離領域１７と、を有する。 （もっと読む）

【課題】トレンチ分離されたＳＯＩ基板にＩＧＢＴとその制御回路等が形成される半導体装置において、ＩＧＢＴの高耐圧化及びターンオフ特性の改善等が必要になる。
【解決手段】ダミー半導体基板１６にＮ型エピタキシャル層８を形成し、Ｎ型エピタキシャル層８にトレンチ３０を形成し、トレンチ３０側壁及びＮ型エピタキシャル層８表面にＮ型バッファ層７、次にＰ型埋め込みコレクタ層６を形成し、トレンチ３０底面及びＰ＋型埋め込みコレクタ層６上を埋め込み絶縁膜５で被覆する。埋め込み絶縁膜５上をポリシリコン膜３で被覆し、該ポリシリコン膜３と絶縁膜２を介してＰ型半導体基板１を貼り合わせた後、ダミー半導体基板１６を除去し、略同一平面状に露出するトレンチ３０底面の埋め込み絶縁膜５、Ｐ＋型埋め込みコレクタ層６、Ｎ型バッファ層７、Ｎ型ドリフト層８ａ等を具備するＳＯＩ基板を形成する。該ＳＯＩ基板にＩＧＢＴ等を形成する。 （もっと読む）