半導体装置の製造方法
【課題】塗布法を用いて形成される酸化膜を溝の内部に充填した溝型の素子分離部を有する半導体装置において、溝の内部におけるボイドの発生を抑制して、埋め込み不良を低減することのできる技術を提供する。
【解決手段】０．２μｍ以下の溝幅を有する溝４Ｓの内部に埋まるポリシラザン膜の上面がパッド絶縁膜３の上面よりも高く、かつ１．０μｍ以上の溝幅を有する溝４Ｌの内部に埋まるポリシラザン膜の上面がパッド絶縁膜３の上面よりも低くなるように、半導体基板１の主面上にポリシラザン膜を形成し、続いて、３００℃以上の熱処理を行うことにより、ポリシラザン膜を酸化シリコン（ＳｉＯ２）からなる第１埋め込み膜８へ転化すると同時に、溝４Ｓの上部に局所的に生じたボイドを消滅させる。
【解決手段】０．２μｍ以下の溝幅を有する溝４Ｓの内部に埋まるポリシラザン膜の上面がパッド絶縁膜３の上面よりも高く、かつ１．０μｍ以上の溝幅を有する溝４Ｌの内部に埋まるポリシラザン膜の上面がパッド絶縁膜３の上面よりも低くなるように、半導体基板１の主面上にポリシラザン膜を形成し、続いて、３００℃以上の熱処理を行うことにより、ポリシラザン膜を酸化シリコン（ＳｉＯ２）からなる第１埋め込み膜８へ転化すると同時に、溝４Ｓの上部に局所的に生じたボイドを消滅させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体基板の主面に形成された溝型の素子分離部の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）に用いられる半導体素子の微細化に応じて、各半導体素子を互いに電気的に分離する素子分離部の微細化が進んでいる。近年は、ＬＯＣＯＳ（Local Oxidation of Silicon）法に比べて高集積化および分離能力の向上が期待できる浅溝素子分離（Shallow Trench Isolation）法がＬＳＩに広く利用されている。
【０００３】
浅溝素子分離法では、一般的に、基板の所定の領域に素子分離用の溝を形成し、この溝の内部にＣＶＤ（Chemical Vapor Deposition）法により形成された酸化膜を埋め込むことにより素子分離部を形成する。しかし、溝幅が狭くなると酸化膜がオーバーハング形状となり、溝の内部に空洞が形成される場合がある。そこで、オーバーハング形状とならず、良好な埋め込みが可能である塗布法により形成される酸化膜の適用が検討されている。
【０００４】
例えば特許第４３３１１３３号公報（特許文献１）には、ポリスチレン換算重量平均分子量が３０００〜２００００の範囲にあるペルヒドロポリシラザンの溶液を、溝を少なくとも一つ有する基材に塗布して乾燥することにより溝をペルヒドロポリシラザンで埋封し、その後ペルヒドロポリシラザンを水蒸気を含む雰囲気において加熱することによりシリカ質材料に転化する技術が開示されている。
【０００５】
また、特開２００６−１９６８４３号公報（特許文献２）には、シリコン基板に狭い開口幅の第１素子分離用溝と広い開口幅の第２素子分離溝とを形成した後、第１素子分離用溝の内部にＨＴＯ（High Temperature Oxide）膜とポリシラザン膜を充填し、第２素子分離用溝の内部にＨＴＯ膜とポリシラザン膜とＨＤＰ（High Density Plasma）膜とを充填し、第２素子分離用溝の内部にはポリシラザン膜を多量に充填しない技術が開示されている。
【０００６】
また、K. Ota et al., Symp. VLSI Tech. Dig., pp. 138-139, 2005（非特許文献１）には、溝の内部にＳＯＤ（Spin On Dielectric）とＨＤＰとを埋め込むことにより、ＨＤＰにより生じるストレスをＳＯＤにより緩和する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４３３１１３３号公報
【特許文献２】特開２００６−１９６８４３号公報
【非特許文献】
【０００８】
【非特許文献１】K. Ota, T. Yokoyama, H. Kawasaki, M. Morita, T. Kanai, S. Takahashi, T. Sanuki, E. Hasumi, T.Komoguchi, Y. Sogo, Y. Takasu, K. Eda, A. Oishi, K. Kasai, K. Ohno, M. Iwai, M. Saito, F. Matsuoka, N. Nagashima, T. Noguchi, and Y. Okamoto、「Stress Controlled Shallow Trench Isolation Technology to Suppress the Novel Anti-Isotropic Impurity Diffusion for 45nm-node High-Performance CMOSFETs」、2005 Symposium on VLSI Technology Digest of Technical Papers、pp. 138-139
【発明の概要】
【発明が解決しようとする課題】
【０００９】
塗布法による酸化膜の形成では、その材料に主としてポリ（ペルヒドロシラザン）｛通称：ポリシラザン（Polysilazane）｝が用いられている。ポリシラザンは「−（ＳｉＨ２−ＮＨ）ｎ−」の分子構造を有する高分子材料であり、水蒸気などとの酸化反応によってＳｉＯ２に転化する性質を有する。この性質を利用して素子分離用の酸化膜を形成することができる。以下に、ポリシラザンを材料とする塗布法を用いた素子分離用の酸化膜の形成方法について簡単に説明する。
【００１０】
まず、複数の素子分離用の溝が形成された基板を用意し、この基板の主面上にジブチルエーテル等の有機溶剤にポリシラザンを溶解した溶液（ポリシラザン溶液）を塗布法（スピンコート法）により塗布する。続いて、大気中で１５０℃程度のベーク処理を行うことにより有機溶剤を蒸発させた後、水蒸気雰囲気等で３００℃以上の熱処理を行うことにより、ポリシラザンをＳｉＯ２へ転化させて埋め込み酸化膜を形成する。
【００１１】
続いて、余分な埋め込み酸化膜をＣＭＰ（Chemical Mechanical Polishing）法により除去する。続いて、フッ化水素（ＨＦ）等を含む溶液を用いたエッチバックによって、溝の内部の埋め込み酸化膜の厚さを調整することにより、素子分離部を形成する。
【００１２】
しかしながら、ポリシラザンを材料とする塗布法を用いた素子分離用の酸化膜の形成方法については、以下に説明する種々の技術的課題が存在する。
【００１３】
図２１に示すように、狭い分離幅の溝（以下、狭分離溝という）１０２および広い分離幅の溝（以下、広分離溝という）１０３のいずれに対しても、これら溝の内部を完全に埋めるように、塗布法を用いて埋め込み酸化膜１０１は形成される。ここで、狭分離溝１０２は０．２μｍｍ以下の溝幅（代表的な溝幅は０．２μｍ）を有し、広分離溝１０３は１．０μｍ以上の溝幅（代表的な溝幅は１．０μｍ）を有している。具体的には、基板１００の主面に形成されたパッド絶縁膜１０４の上面よりも埋め込み酸化膜１０１の上面が高い位置となるように、埋め込み酸化膜１０１は形成される。この理由は、狭分離溝１０２および広分離溝１０３のそれぞれの内部が完全に埋め込み酸化膜１０１により埋まらない状態で、埋め込み酸化膜１０１に対してＣＭＰを行うと、素子分離部に段差が形成されるとともに、その後の工程で形成される素子のパターン崩れが誘発されるからである。
【００１４】
また、広分離溝１０３に埋まる埋め込み酸化膜１０１の上面の高さは、狭分離溝１０２に埋まる埋め込み酸化膜１０１の上面の高さに比べて低くなる傾向にある。そこで、パッド絶縁膜１０４の上面よりも広分離部１０３に埋まる埋め込み酸化膜１０１の上面の高さが高い位置になるように、埋め込み酸化膜１０１は形成される。
【００１５】
ところが、本発明者らが検討したところ、０．２μｍ以下の幅を有する狭分離溝１０２の内部に、局所的にボイド１０５が形成されることが明らかとなった。このボイド１０５は、０．２μｍよりも広い幅を有する溝の内部には形成され難く、例えば広分離溝１０３では確認することはできなかった。このボイド１０５の発生は、ポリシラザン溶液を塗布法により塗布する際の泡噛み（表面に泡がついたままポリシラザン溶液が塗布され、泡の跡が未塗布となる）、ポリシラザン溶液中に溶存する窒素（ポリシラザン溶液の加圧圧送に使用される窒素）の溶出、または３００℃以上の熱処理における脱ガスなどが原因と考えられる。
【００１６】
しかし、この状態で埋め込み酸化膜１０１に対してＣＭＰが行われるので、パッド絶縁膜の上部近傍から狭分離溝１０２の上部にかけてボイド１０５が形成されていると、素子分離部に段差が形成されるとともに、その後の工程で形成される素子のパターン崩れが誘発される。
【００１７】
さらに、本発明者らが検討したところ、上記ボイド１０５の有無に関係なく、狭分離溝１０２に埋まる埋め込み酸化膜１０１のフッ化水素等を含む溶液に対するエッチング速度が、広分離溝１０３に埋まる埋め込み酸化膜１０１のフッ化水素等を含む溶液に対するエッチング速度よりも速いことが明らかとなった。このエッチング速度の違いは、埋め込み酸化膜の１０１の密度の違いに起因すると考えられる。そのため、狭分離溝１０２の内部にボイド１０５が形成された状態で、埋め込み酸化膜１０１に対してＣＭＰを行い、さらにフッ化水素等を含む溶液によるエッチバックを行うと、ボイド１０５はさらに大きくなるので、狭分離溝１０２における素子分離部の段差等の問題は深刻となる。
【００１８】
本発明の目的は、塗布法を用いて形成した酸化膜を溝の内部に充填した溝型の素子分離部を有する半導体装置において、溝の内部におけるボイドの発生を抑制して、埋め込み不良を低減することのできる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００２１】
この実施の形態は、溝型の素子分離部を有する半導体装置の製造方法である。半導体基板の主面に所定の幅を有する複数の溝を形成した後、複数の溝の内部に埋め込む最初の絶縁膜として、半導体基板の主面上にポリシラザン膜を形成する。この際、０．２μｍ以下の溝幅を有する狭分離溝の内部に埋まるポリシラザン膜の上面がパッド絶縁膜の上面よりも高く、かつ１．０μｍ以上の溝幅を有する広分離溝の内部に埋まるポリシラザン膜の上面がパッド絶縁膜の上面よりも低くなるように、ポリシラザン膜を形成する。続いて、３００℃以上の熱処理を行うことにより、ポリシラザン膜を酸化シリコン（ＳｉＯ２）からなる第１埋め込み酸化膜へ転化すると同時に、狭分離溝の上部に局所的に生じたボイドを消滅させる。続いて、第１埋め込み酸化膜の上面に第２埋め込み酸化膜を形成する。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
塗布法を用いて形成される酸化膜を溝の内部に充填した溝型の素子分離部を有する半導体装置において、溝の内部におけるボイドの発生を抑制して、埋め込み不良を低減することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１による素子分離部の製造方法を説明する製造工程中の素子分離部の要部断面図である。
【図２】図１に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図５】図４に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図６】本発明の実施の形態１による塗布法により形成された埋め込み酸化膜に生じる欠陥（ボイド）の数の変化を説明するグラフ図である。
【図７】図５に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図８】図７に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図９】図８に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図１０】図９に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図１１】図１０に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図１２】本発明の実施の形態１による半導体装置の製造方法を説明する製造工程中の半導体装置の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の図１２と同じ箇所の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の図１２と同じ箇所の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の図１２と同じ箇所の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の図１２と同じ箇所の要部断面図である。
【図１７】本発明の実施の形態２による素子分離部の製造方法を説明する製造工程中の素子分離部の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２１】本発明に先駆けて本発明者らによって検討された溝型の素子分離部の要部断面図である。
【発明を実施するための形態】
【００２５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２８】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２９】
（実施の形態１）
次に、本実施の形態１による溝型の素子分離部を適用した半導体装置の製造方法を図１〜図１５を用いて工程順に説明する。図１〜図５および図７〜図１０は、素子分離部の製造工程を説明する要部断面図、図６は、塗布法により形成された埋め込み酸化膜に生じる欠陥（ボイド）の数の変化を説明するグラフ図、図１１〜図１５は、半導体素子（電界効果トランジスタ）の製造工程を説明する要部断面図である。
【００３０】
まず、図１に示すように、例えば単結晶シリコンに、例えばボロン（Ｂ）などのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、酸化シリコン膜２およびパッド絶縁膜３を順次形成する。パッド絶縁膜３は、例えば窒化シリコン膜からなる。酸化シリコン膜２の厚さは、例えば１０ｎｍ程度、パッド絶縁膜３の厚さは、例えば０．０５μｍ〜０．２μｍ程度である。
【００３１】
次に、リソグラフィ法およびドライエッチング法を用いて、パッド絶縁膜３、酸化シリコン膜２、および半導体基板１を順次加工することにより、半導体基板１の所望する領域に、互いに溝幅の異なる複数の溝を形成する。本実施の形態１では、これらのうち、互いに溝幅の異なる２つの溝のみを例示している。図中の符号４Ｓで示す溝は、例えば０．２μｍ以下の溝幅を有する溝（狭分離溝、第１溝）であり、符号４Ｌで示す溝は１．０μｍ以上の溝幅を有する溝（広分離溝、第２溝）である。溝４Ｓの最小溝幅は、例えば５０ｎｍである。また、溝４Ｌ，４Ｓの深さは、例えば半導体基板１の主面から０．１５μｍ〜０．４μｍ程度である。
【００３２】
ここでは、溝４Ｌ，４Ｓの側面とパッド絶縁膜３の側面とがほぼ同一面となるように加工しているが、溝４Ｌ，４Ｓの側面がパッド絶縁膜３の側面よりもはみ出した状態、すなわちオフセットが付いた状態となるように加工してもよい。
【００３３】
次に、図２に示すように、溝４Ｌ，４Ｓの内部を洗浄した後、溝４Ｌ，４Ｓの内壁（側面および底面）の半導体基板１を熱酸化法により酸化して、内壁酸化膜５を形成する。内壁酸化膜５の厚さは、例えば３ｎｍ〜２０ｎｍ程度である。熱酸化法として、ラジカル酸化法などの活性酸化種を用いる方法を使用すると、面方位が互いに異なる溝４Ｌ，４Ｓの側面と底面とを、ほぼ同じ酸化速度で均一に酸化することができる。オフセットが付いた状態で溝４Ｌ，４Ｓを形成した場合は、活性領域の半導体基板１の主面の端部がラウンド状に酸化されるので、例えば半導体基板１の主面に電界効果トランジスタを形成した場合には、動作させた際の電界集中による不具合を緩和することができる。
【００３４】
また、内壁酸化膜５を形成した後に、続いて窒化処理を行っても良い。これにより、酸化（例えばＳｉＯ２）膜が酸窒化（例えばＳｉＯＮ）膜となり、溝４Ｌ，４Ｓの内壁（側面および底面）の半導体基板１の酸化を抑制することができる。
【００３５】
次に、図３に示すように、例えば溝４Ｌ，４Ｓの内部を含む半導体基板１の主面上に、溝４Ｌ，４Ｓの最初の埋め込み絶縁膜として、塗布法（スピンコート法）によりジブチルエーテル等の有機溶剤にポリシラザン（−（ＳｉＨ２−ＮＨ）ｎ−）を溶解したポリシラザン溶液を塗布して、ポリシラザン膜６形成する。塗布法における回転数は、例えば１０００ｒｐｍである。
【００３６】
ここで、溝４Ｓの内部に埋まるポリシラザン膜６の上面がパッド絶縁膜３の上面よりも高く、かつ溝４Ｌの内部に埋まるポリシラザン膜６の上面がパッド絶縁膜３の上面よりも低くなるように、ポリシラザン膜６を形成する。さらに、好ましくは、溝４Ｓの内部（半導体基板１の主面よりも下）は全てポリシラザン膜６で埋まり、溝４Ｌの内部（半導体基板１の主面よりも下）は全てポリシラザン膜６で埋まらないように、ポリシラザン膜６を形成する。
【００３７】
または、最小溝幅を有する溝４Ｓの内部が埋まる厚さ、例えば最小溝幅の半分の厚さのポリシラザン膜６を形成する。本実施の形態１では、最小溝幅を５０ｎｍとしていることから、ポリシラザン膜６の厚さは、例えば２５ｎｍとする。ポリシラザン膜６の厚さを溝４Ｓの最小溝幅の半分よりも薄く形成すると、最小溝幅を有する溝４Ｓがポリシラザン膜６により埋まらない状態となり、それ自体が埋め込み不良の原因となってしまうからである。
【００３８】
ところで、半導体基板１の主面上にポリシラザン膜６を形成すると、狭分離溝である溝４Ｓの内部に、局所的に複数のボイド７が形成される場合がある。しかし、前述したように、ポリシラザン膜６の厚さを調整しているので、溝４Ｓの上部（半導体基板１の主面に近い場所）にあるボイド７は完全にポリシラザン膜６に埋まらずに、その上部が開口した状態にすることができる（なお、この時点で、一部のボイド７は浮上し、ポリシラザン膜６の上面まで到達して消滅する場合もある）。
【００３９】
なお、図３はボイド７が形成された溝４Ｓの断面を示しており、ボイド７が形成されていない溝４Ｓでは、点線で示すように、パッド絶縁膜３の上面よりも高くポリシラザン膜６は形成されている。
【００４０】
次に、大気中で１５０℃程度のベーク処理を行うことにより、有機溶剤を蒸発させる。その後、水蒸気雰囲気等で３００℃以上の熱処理、例えば３００℃〜８００℃の水蒸気雰囲気または１０００℃程度の不活性ガス雰囲気で熱処理を行う。これにより、図４に示すように、ポリシラザン膜６が焼き締められて化学量論的組成（ＳｉＯ２）に転化し、第１埋め込み酸化膜８が形成される。
【００４１】
その際、ポリシラザン膜６から第１埋め込み酸化膜８への構造の変化に伴い、ボイド７が浮上する、またはボイド７が表面張力により第１埋め込み酸化膜８の上面に近寄ることにより、溝４Ｓの上部にあったボイド７は徐々に消滅する。なお、完全にボイド７は消滅しなくても、第１埋め込み酸化膜８に残るボイド７は、ポリシラザン膜６に形成された状態での大きさよりも小さくなる。従って、溝４Ｓの内部に埋まる第１埋め込み酸化膜８の上面は凹形状となるが、パッド絶縁膜３の上面とほぼ同じ高さまたはそれよりも高くなる。
【００４２】
次に、図５に示すように、第１埋め込み酸化膜８の上面に第２埋め込み酸化膜９を形成する。第２埋め込み酸化膜９は、例えば塗布法、ＳＡ−ＣＶＤ（Sub-Atmospheric Chemical Vapor Deposition）法、またはＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法を用いて形成される。ここで、溝４Ｌの内部に埋まる第２埋め込み酸化膜９の上面が、パッド絶縁膜３の上面よりも高くなるように、第２埋め込み酸化膜９は形成される。
【００４３】
塗布法を用いて第２埋め込み酸化膜９を形成する場合には、前述した第１埋め込み酸化膜８と同様にして形成される。すなわち、まず、半導体基板１の主面上に、塗布法（スピンコート法）によりジブチルエーテル等の有機溶剤にポリシラザン（−（ＳｉＨ２−ＮＨ）ｎ−）を溶解したポリシラザン溶液を塗布して、ポリシラザン膜を形成する。塗布法における回転数は、例えば１０００ｒｐｍである。続いて、大気中で１５０℃程度のベーク処理を行うことにより、有機溶剤を蒸発させる。その後、水蒸気雰囲気等で３００℃以上の熱処理、例えば３００℃〜８００℃の水蒸気雰囲気または１０００℃程度の不活性ガス雰囲気で熱処理を行う。これにより、ポリシラザン膜が焼き締められて化学量論的組成（ＳｉＯ２）を有する第２埋め込み酸化膜９が形成される。
【００４４】
ところで、第２埋め込み酸化膜９を、塗布法により形成する場合には、第１埋め込み酸化膜８を形成した後の焼き締め（３００℃以上の熱処理）を行わず、第２埋め込み酸化膜９を形成した後の焼き締め（３００℃以上の熱処理）のみを行い、第１埋め込み酸化膜８を形成するためのポリシラザン膜６と第２埋め込み酸化膜９を形成するためのポリシラザン膜とを同時に焼き締めてもよい。
【００４５】
すなわち、第１の方法として、ポリシラザン溶液の第１塗布、第１ベーク処理、および第１焼き締めにより第１埋め込み酸化膜８を形成した後、ポリシラザン溶液の第２塗布、第２ベーク処理、および第２焼き締めにより第２埋め込み酸化膜９を形成する方法がある。また、第２の方法として、ポリシラザン溶液の第１塗布、第１ベーク処理、ポリシラザン溶液の第２塗布、第２ベーク処理、および第１焼き締めにより、第１埋め込み酸化膜８および第２埋め込み酸化膜９を形成する方法がある。
【００４６】
図６に、塗布法により形成された埋め込み酸化膜に生じる欠陥（ボイド）の数の変化を説明するグラフ図を示す。図６には、上記第１の方法で形成された第１埋め込み酸化膜と第２埋め込み酸化膜との積層膜、上記第２の方法で形成された第１埋め込み酸化膜と第２埋め込み酸化膜との積層膜、および第１埋め込み酸化膜よりも厚く形成された従来の１層の埋め込み酸化膜（例えば前述の図２１を用いて説明した埋め込み酸化膜）においてそれぞれに生じた欠陥の数を示している。
【００４７】
図６に示すように、従来の方法で形成された埋め込み酸化膜よりも、第２の方法で形成された第１埋め込み酸化膜と第２埋め込み酸化膜との積層膜の方が、欠陥数は減少する。さらに、第２の方法で形成された第１埋め込み酸化膜と第２埋め込み酸化膜との積層膜よりも、第１の方法で形成された第１埋め込み酸化膜と第２埋め込み酸化膜との積層膜の方が、欠陥数は減少する。従って、第２の方法では、焼き締め工程が一工程減るので製造時間の短縮化を図ることができるが、第１の方法の方が、第２の方法よりもボイドの消失効果は有効であると考えられる。
【００４８】
次に、図７に示すように、パッド絶縁膜３をストッパ膜として第２埋め込み酸化膜９の表面、さらに第１埋め込み酸化膜８の表面をＣＭＰ法により研磨する。これにより、溝４Ｌの内部に第１埋め込み酸化膜８と第２埋め込み酸化膜９とからなる素子分離膜１０Ｌが形成され、溝４Ｓの内部に第１埋め込み酸化膜８からなる素子分離膜１０Ｓが形成される。
【００４９】
前述したように、上記３００℃以上の熱処理によって、溝４Ｓの上部（半導体基板１の主面に近い場所）に局所的に存在したボイド７は消滅するので、溝４Ｓの内部に形成された素子分離膜１０Ｓ（第１埋め込み膜８）におけるボイド起因の埋め込み不良が改善する。また、上記３００℃以上の熱処理によって、溝４Ｓの上部（半導体基板１の主面に近い場所）に局所的に存在したボイド７が完全に消滅しなくても、溝４Ｓの内部に埋まる第１埋め込み酸化膜８の上面はパッド絶縁膜３の上面よりも高くなるので、残存しているボイド７はＣＭＰにより除去することが可能である。
【００５０】
また、溝４Ｓの溝幅（０．２μｍ以下）よりも広く、溝４Ｌの溝幅（１．０μｍ以上）よりも狭い範囲の溝幅を有する溝においては、第１埋め込み酸化膜８と第２埋め込み酸化膜９とが埋まり、素子分離膜を形成する。
【００５１】
次に、図８に示すように、フッ化水素等を含む溶液を用いて、素子分離膜１０Ｌ，１０Ｓをウエットエッチングする。ここで、素子分離膜１０Ｓのエッチングレートが高く、素子分離膜１０Ｌのエッチングレートが低いため、素子分離膜１０Ｓの上面の位置は素子分離膜１０Ｌの上面の位置よりも低くなる。本実施の形態１では、素子分離膜１０Ｌの上面が半導体基板１の主面よりも高く、素子分離溝１０Ｓの上面が半導体基板１の主面よりも低くなるように、素子分離膜１０Ｌ，１０Ｓのエッチング量を調整する。
【００５２】
次に、図９に示すように、半導体基板１の主面上に、ＣＶＤ法により酸化膜からなる保護膜１１を素子分離膜１０Ｓ，１０Ｌを覆うように形成する。この保護膜１１により、素子分離膜１０Ｓがエッチングされた溝４Ｓの内部を埋め込むことができる。
【００５３】
次に、図１０に示すように、保護膜１１の表面をＣＭＰ法により除去する。これにより、溝４Ｌの内部には素子分離膜１０Ｌが充填され、溝４Ｓの内部には素子分離膜１０Ｓおよび保護膜１１が充填される。続いて、熱リン酸を用いて、パッド絶縁膜３を除去する。以上の製造工程により、本実施の形態１による素子分離部１２Ｌ，１２Ｓが形成される。
【００５４】
次に、素子分離部に囲まれた活性領域に種々の半導体素子を形成する。ここでは、一例としてＣＭＩＳ（Complementary Metal Insulator Oxide Semiconductor）デバイスの製造工程を簡単に説明する。以下の説明においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳ、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００５５】
まず、図１１に示すように、ｎＭＩＳが形成される領域（ｎＭＩＳ形成領域）の半導体基板１にｐ型の導電性を示す不純物をイオン注入してｐ型ウェル１３を形成し、同様に、ｐＭＩＳが形成される領域（ｐＭＩＳ形成領域）の半導体基板１にｎ型の導電性を示す不純物をイオン注入してｎ型ウェル１４を形成する。
【００５６】
次に、半導体基板１の主面を洗浄した後、半導体基板１の主面（ｐ型ウェル１３およびｎ型ウェル１４のそれぞれの表面）にゲート絶縁膜１５を形成する。上記洗浄の際に、半導体基板１の主面に形成された酸化シリコン膜２は除去される。続いて、ｎＭＩＳ形成領域のゲート絶縁膜１５上にｎＭＩＳのゲート電極を構成する導電体膜（例えばｎ型の導電性を示す不純物が導入された多結晶シリコン膜）１６ｎＡを形成し、同様に、ｐＭＩＳ形成領域のゲート絶縁膜１５上にｐＭＩＳのゲート電極を構成する導電体膜（例えばｐ型の導電性を示す不純物が導入された多結晶シリコン膜）１６ｐＡを形成する。
【００５７】
次に、図１２に示すように、リソグラフィ法およびドライエッチング法を用いて、上記導電体膜１６ｎＡを加工することにより、ｎＭＩＳ形成領域のゲート絶縁膜１５上にｎＭＩＳのゲート電極１６ｎを形成し、同様に、上記導電体膜１６ｐＡを加工することにより、ｐＭＩＳ形成領域のゲート絶縁膜１５上にｐＭＩＳのゲート電極１６ｐを形成する。
【００５８】
前述したように、溝４Ｓの上部にはボイド７が無く、第１埋め込み酸化膜８および保護膜１１が十分に埋め込まれており、また、溝４Ｌの上部には第１埋め込み酸化膜８の埋め込み不足による凹部が無く、第１埋め込み酸化膜８と第２埋め込み酸化膜９とが十分に埋め込まれている。さらに、素子分離部１２Ｌ，１２Ｓと活性領域との境（界面）には顕著な段差は生じていない。これらのことから、素子分離部１２Ｌ，１２Ｓには、ボイド７、凹部、または段差に起因したエッチング残り等が生じないので、ゲート電極１６ｎ，１６ｐの加工不良の問題等を回避することができる。
【００５９】
次に、図１３に示すように、ｎＭＩＳのゲート電極１６ｎおよびｐＭＩＳのゲート電極１６ｐのそれぞれの側壁にサイドウォール１７を形成する。続いて、ｎＭＩＳのゲート電極１６ｎの両側のｐ型ウェル１３にｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳのソース・ドレインとして機能するｎ型半導体領域１８をゲート電極１６ｎおよびサイドウォール１７に対して自己整合的に形成する。同様に、ｐＭＩＳのゲート電極１６ｐの両側のｎ型ウェル１４にｐ型の導電性を示す不純物をイオン注入し、ｐＭＩＳのソース・ドレインとして機能するｐ型半導体領域１９をゲート電極１６ｐおよびサイドウォール１７に対して自己整合的に形成する。
【００６０】
次に、図１４に示すように、半導体基板１の主面上に絶縁膜２０を形成する。続いて、リソグラフィ法およびドライエッチング法を用いて、絶縁膜２０を加工することにより、接続孔２１を形成する。この接続孔２１はｎ型半導体領域１８上またはｐ型半導体領域１９上などの必要部分に形成する。続いて、接続孔２１の内部に、例えばタングステン（Ｗ）膜を主導体とするプラグ２２を形成する。
【００６１】
次に、図１５に示すように、半導体基板１の主面上にストッパ絶縁膜２３および配線形成用の絶縁膜２４を順次形成する。ストッパ絶縁膜２３は絶縁膜２４への溝加工の際にエッチングストッパとなる膜であり、絶縁膜２４に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２３は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜２４は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。
【００６２】
次に、リソグラフィ法およびドライエッチング法を用いて、ストッパ絶縁膜２３および絶縁膜２４の所定の領域に凹形状の配線溝２５を形成する。
【００６３】
次に、図１６に示すように、半導体基板１の主面上にバリアメタル膜２６を形成する。バリアメタル膜２６は、例えば窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、または窒化タンタル（ＴａＮ）膜等である。続いて、ＣＶＤ法またはスパッタリング法によりバリアメタル膜２６上に銅（Ｃｕ）のシード層（図示は省略）を形成し、さらに電解めっき法によりシード層上に銅めっき膜２７を形成する。銅めっき膜２７により配線溝２５の内部を埋め込む。
【００６４】
次に、配線溝２５の内部以外の領域の銅めっき膜２７、シード層、およびバリアメタル膜２６をＣＭＰ法により除去して、銅膜を主導体とする第１層目の配線を形成する。なお、本実施の形態では、第１層目の配線を構成する主導体である銅膜を電解めっき法により形成したが、ＣＶＤ法、スパッタリング法、またはスパッタリフロー法などにより形成してもよい。
【００６５】
その後、図示は省略するが、さらに上層の配線を形成した後、最上層の配線上に外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜を形成する。次に、パッシベーション膜を加工して、最上層の配線の一部（ボンディングパッド部）を露出させた後、露出した最上層の配線に接続してバンプ下地電極を形成し、バンプ下地電極に接続してバンプ電極を形成することにより、本実施の形態である半導体装置が略完成する。なお、このバンプ電極は外部接続用電極となる。この後、ウエハから半導体チップに個々に切り分けられ、パッケージ基板等に実装されるが、それらの説明は省略する。
【００６６】
このように、本実施の形態１によれば、まず、０．２μｍ以下の溝幅を有する溝４Ｓの内部に埋まるポリシラザン膜６の上面が、パッド絶縁膜３の上面よりも高く、かつ１．０μｍ以上の溝幅を有する溝４Ｌの内部に埋まるポリシラザン膜６の上面が、パッド絶縁膜３の上面よりも低くなるように薄膜化したポリシラザン膜６を形成し、その後、３００℃以上の熱処理を行うことにより、ポリシラザン膜６を酸化シリコン（ＳｉＯ２）からなる第１埋め込み酸化膜８へ転化すると同時に、溝４Ｓの上部（半導体基板１の主面に近い場所）に局所的に生じたボイド７を消滅させることができる。さらに、その後、第２埋め込み酸化膜９を第１埋め込み酸化膜８の上面に形成することにより、溝４Ｌの埋め込み不足が解消できる。これらにより、埋め込み性の良好な狭分離溝からなる素子分離部１２Ｓおよび広分離溝からなる素子分離部１２Ｌを形成することができる。
【００６７】
（実施の形態２）
本実施の形態２による溝型の素子分離部を適用した半導体装置の製造方法を図１７〜図２０を用いて工程順に説明する。図１７〜図２０は、素子分離部の製造工程を説明する要部断面図である。
【００６８】
まず、前述した実施の形態１と同様にして、例えば０．２μｍ以下の溝幅を有する溝（狭分離溝）４Ｓ、および１．０μｍ以上の溝幅を有する溝（広分離溝）４Ｌを形成する。さらに、溝４Ｌ，４Ｓの内壁（側面および底面）に内壁酸化膜５を形成する。
【００６９】
次に、図１７に示すように、例えば溝４Ｌ，４Ｓの内部を含む半導体基板１の主面上に、塗布法（スピンコート法）によりジブチルエーテル等の有機溶剤にポリシラザン（−（ＳｉＨ２−ＮＨ）ｎ−）を溶解したポリシラザン溶液を塗布して、ポリシラザン膜６を形成する。塗布法における回転数は、例えば１０００ｒｐｍである。
【００７０】
半導体基板１の主面上にポリシラザン膜６を形成すると、狭分離溝である溝４Ｓの内部に、局所的に複数のボイド７が形成される場合がある。前述した実施の形態１では、溝４Ｓの上部（半導体基板１の主面に近い場所）にあるボイド７が完全にポリシラザン膜６に埋まらずに、その上部が開口した状態で存在するように、ポリシラザン膜６を形成した。しかし、本実施の形態２では、溝４Ｓの上部（半導体基板１の主面に近い場所）にあるボイド７が完全にポリシラザン膜６に埋まり、ボイド７の上部が開口しない状態で存在するように、ポリシラザン膜６を形成する。
【００７１】
続いて、大気中で１５０℃程度のベーク処理を行うことにより、有機溶剤を蒸発させる。その後、水蒸気雰囲気等で３００℃以上の熱処理、例えば３００℃〜８００℃の水蒸気雰囲気または１０００℃程度の不活性ガス雰囲気で熱処理を行う。これにより、ポリシラザン膜６が焼き締められて化学量論的組成（ＳｉＯ２）を有する第１埋め込み酸化膜８が形成される。
【００７２】
次に、図１８に示すように、フッ化水素等を含む溶液を用いて、パッド絶縁膜３の上面近くまで（またはパッド絶縁膜３の上面が露出するまで）第１埋め込み酸化膜８をエッチバックして、溝４Ｓの上部（半導体基板１の主面に近い場所）にあるボイド７の上部を開口し、さらにボイド７を拡大する。なお、ボイド７が形成されていない溝４Ｌにおいて、第１埋め込み酸化膜８の上面がパッド絶縁膜３の上面よりも低くなるまで、第１埋め込み酸化膜８をエッチバックすれば、ボイド７の上部が確実に開口するので、より好ましい。
【００７３】
次に、図１９に示すように、第１埋め込み酸化膜８の上面に第２埋め込み酸化膜９を形成して、開口したボイド７および広分離溝である溝４Ｌの埋め込み不足部分（凹部）を第２埋め込み酸化膜９により埋める。例えば溝４Ｌの内部に埋まる第２埋め込み酸化膜９の上面が、パッド絶縁膜３の上面よりも高くなるように、第２埋め込み酸化膜９は形成される。第２埋め込み酸化膜９は、例えば塗布法、ＳＡ−ＣＶＤ法、またはＨＤＰ−ＣＶＤ法により形成することができるが、ボイド７への埋め込み等を考慮すると、塗布法による成膜が望ましい。
【００７４】
塗布法により第２埋め込み酸化膜９を形成する場合には、前述した第１埋め込み酸化膜８と同様にして形成される。すなわち、まず、半導体基板１の主面上に、塗布法（スピンコート法）によりジブチルエーテル等の有機溶剤にポリシラザン（−（ＳｉＨ２−ＮＨ）ｎ−）を溶解したポリシラザン溶液を塗布して、ポリシラザン膜を形成する。その後、大気中で１５０℃程度のベーク処理を行い、さらに、水蒸気雰囲気等で３００℃以上の熱処理を行う。これにより、ポリシラザン膜が焼き締められて化学量論的組成（ＳｉＯ２）を有する第２埋め込み酸化膜９が形成される。
【００７５】
次に、前述した実施の形態１と同様に、パッド絶縁膜３をストッパ膜として第２埋め込み酸化膜９の表面、さらに第１埋め込み酸化膜８の表面をＣＭＰ法により研磨する。さらに、フッ化水素等を含む溶液を用いて、素子分離膜１０Ｌ，１０Ｓの上面の高さを調整する。さらに、必要であれば、前述した実施の形態１と同様に、保護膜１１を形成する。
【００７６】
次に、図２０に示すように、熱リン酸を用いて、パッド絶縁膜３を除去する。以上の製造工程により、本実施の形態２による素子分離部１２Ｌ，１２Ｓが形成される。
【００７７】
なお、前述した実施の形態１と同様に、０．２μｍ以下の溝幅を有する溝４Ｓの内部に埋まるポリシラザン膜６の上面が、パッド絶縁膜３の上面よりも高く、かつ１．０μｍ以上の溝幅を有する溝４Ｌの内部に埋まるポリシラザン膜６の上面が、パッド絶縁膜３の上面よりも低くなるように、ポリシラザン膜６を形成してもよい。この場合は、溝４Ｓの上部（半導体基板１の主面に近い場所）に局所的に生じたボイド７は開口しているが、エッチバックすることにより、ボイド７が拡大するので、その後のボイド７への埋め込みが容易になる。
【００７８】
このように、本実施の形態２によれば、塗布法により形成されたポリシラザン膜６をエッチバックして、０．２μｍ以下の溝幅を有する溝４Ｓの上部（半導体基板１の主面に近い場所）に局所的に生じたボイド７を開口させた後、３００℃以上の熱処理を行うことにより、ポリシラザン膜６を酸化シリコン（ＳｉＯ２）からなる第１埋め込み酸化膜８へ転化させると同時に、ボイド７を消滅させることができる。さらに、その後、第２埋め込み酸化膜９を第１埋め込み酸化膜８の上面に形成することにより、溝４Ｌの埋め込み不足が解消できる。これらにより、埋め込み性の良好な狭分離溝からなる素子分離部１２Ｓおよび広分離溝からなる素子分離部１２Ｌを形成することができる。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８０】
本発明は、半導体素子が形成される複数の活性領域を互いに電気的に分離する溝型の素子分離部に適用することができる。
【符号の説明】
【００８１】
１ 半導体基板
２ 酸化シリコン膜
３ パッド絶縁膜
４Ｌ 溝（広い分離幅の溝、広分離溝）
４Ｓ 溝（狭い分離幅の溝、狭分離溝）
５ 内壁酸化膜
６ ポリシラザン膜
７ ボイド
８ 第１埋め込み酸化膜
９ 第２埋め込み酸化膜
１０Ｌ，１０Ｓ 素子分離膜
１１ 保護膜
１２Ｌ，１２Ｓ 素子分離部
１３ ｐ型ウェル
１４ ｎ型ウェル
１５ ゲート絶縁膜
１６ｎ，１６ｐ ゲート電極
１６ｎＡ，１６ｐＡ 導電体膜
１７ サイドウォール
１８ ｎ型半導体領域
１９ ｐ型半導体領域
２０ 絶縁膜
２１ 接続孔
２２ プラグ
２３ ストッパ絶縁膜
２４ 絶縁膜
２５ 配線溝
２６ バリアメタル膜
２７ 銅めっき膜
１００ 基板
１０１ 埋め込み酸化膜
１０２ 溝（狭い分離幅の溝、狭分離溝）
１０３ 溝（広い分離幅の溝、広分離溝）
１０４ パッド絶縁膜
１０５ ボイド
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体基板の主面に形成された溝型の素子分離部の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）に用いられる半導体素子の微細化に応じて、各半導体素子を互いに電気的に分離する素子分離部の微細化が進んでいる。近年は、ＬＯＣＯＳ（Local Oxidation of Silicon）法に比べて高集積化および分離能力の向上が期待できる浅溝素子分離（Shallow Trench Isolation）法がＬＳＩに広く利用されている。
【０００３】
浅溝素子分離法では、一般的に、基板の所定の領域に素子分離用の溝を形成し、この溝の内部にＣＶＤ（Chemical Vapor Deposition）法により形成された酸化膜を埋め込むことにより素子分離部を形成する。しかし、溝幅が狭くなると酸化膜がオーバーハング形状となり、溝の内部に空洞が形成される場合がある。そこで、オーバーハング形状とならず、良好な埋め込みが可能である塗布法により形成される酸化膜の適用が検討されている。
【０００４】
例えば特許第４３３１１３３号公報（特許文献１）には、ポリスチレン換算重量平均分子量が３０００〜２００００の範囲にあるペルヒドロポリシラザンの溶液を、溝を少なくとも一つ有する基材に塗布して乾燥することにより溝をペルヒドロポリシラザンで埋封し、その後ペルヒドロポリシラザンを水蒸気を含む雰囲気において加熱することによりシリカ質材料に転化する技術が開示されている。
【０００５】
また、特開２００６−１９６８４３号公報（特許文献２）には、シリコン基板に狭い開口幅の第１素子分離用溝と広い開口幅の第２素子分離溝とを形成した後、第１素子分離用溝の内部にＨＴＯ（High Temperature Oxide）膜とポリシラザン膜を充填し、第２素子分離用溝の内部にＨＴＯ膜とポリシラザン膜とＨＤＰ（High Density Plasma）膜とを充填し、第２素子分離用溝の内部にはポリシラザン膜を多量に充填しない技術が開示されている。
【０００６】
また、K. Ota et al., Symp. VLSI Tech. Dig., pp. 138-139, 2005（非特許文献１）には、溝の内部にＳＯＤ（Spin On Dielectric）とＨＤＰとを埋め込むことにより、ＨＤＰにより生じるストレスをＳＯＤにより緩和する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第４３３１１３３号公報
【特許文献２】特開２００６−１９６８４３号公報
【非特許文献】
【０００８】
【非特許文献１】K. Ota, T. Yokoyama, H. Kawasaki, M. Morita, T. Kanai, S. Takahashi, T. Sanuki, E. Hasumi, T.Komoguchi, Y. Sogo, Y. Takasu, K. Eda, A. Oishi, K. Kasai, K. Ohno, M. Iwai, M. Saito, F. Matsuoka, N. Nagashima, T. Noguchi, and Y. Okamoto、「Stress Controlled Shallow Trench Isolation Technology to Suppress the Novel Anti-Isotropic Impurity Diffusion for 45nm-node High-Performance CMOSFETs」、2005 Symposium on VLSI Technology Digest of Technical Papers、pp. 138-139
【発明の概要】
【発明が解決しようとする課題】
【０００９】
塗布法による酸化膜の形成では、その材料に主としてポリ（ペルヒドロシラザン）｛通称：ポリシラザン（Polysilazane）｝が用いられている。ポリシラザンは「−（ＳｉＨ２−ＮＨ）ｎ−」の分子構造を有する高分子材料であり、水蒸気などとの酸化反応によってＳｉＯ２に転化する性質を有する。この性質を利用して素子分離用の酸化膜を形成することができる。以下に、ポリシラザンを材料とする塗布法を用いた素子分離用の酸化膜の形成方法について簡単に説明する。
【００１０】
まず、複数の素子分離用の溝が形成された基板を用意し、この基板の主面上にジブチルエーテル等の有機溶剤にポリシラザンを溶解した溶液（ポリシラザン溶液）を塗布法（スピンコート法）により塗布する。続いて、大気中で１５０℃程度のベーク処理を行うことにより有機溶剤を蒸発させた後、水蒸気雰囲気等で３００℃以上の熱処理を行うことにより、ポリシラザンをＳｉＯ２へ転化させて埋め込み酸化膜を形成する。
【００１１】
続いて、余分な埋め込み酸化膜をＣＭＰ（Chemical Mechanical Polishing）法により除去する。続いて、フッ化水素（ＨＦ）等を含む溶液を用いたエッチバックによって、溝の内部の埋め込み酸化膜の厚さを調整することにより、素子分離部を形成する。
【００１２】
しかしながら、ポリシラザンを材料とする塗布法を用いた素子分離用の酸化膜の形成方法については、以下に説明する種々の技術的課題が存在する。
【００１３】
図２１に示すように、狭い分離幅の溝（以下、狭分離溝という）１０２および広い分離幅の溝（以下、広分離溝という）１０３のいずれに対しても、これら溝の内部を完全に埋めるように、塗布法を用いて埋め込み酸化膜１０１は形成される。ここで、狭分離溝１０２は０．２μｍｍ以下の溝幅（代表的な溝幅は０．２μｍ）を有し、広分離溝１０３は１．０μｍ以上の溝幅（代表的な溝幅は１．０μｍ）を有している。具体的には、基板１００の主面に形成されたパッド絶縁膜１０４の上面よりも埋め込み酸化膜１０１の上面が高い位置となるように、埋め込み酸化膜１０１は形成される。この理由は、狭分離溝１０２および広分離溝１０３のそれぞれの内部が完全に埋め込み酸化膜１０１により埋まらない状態で、埋め込み酸化膜１０１に対してＣＭＰを行うと、素子分離部に段差が形成されるとともに、その後の工程で形成される素子のパターン崩れが誘発されるからである。
【００１４】
また、広分離溝１０３に埋まる埋め込み酸化膜１０１の上面の高さは、狭分離溝１０２に埋まる埋め込み酸化膜１０１の上面の高さに比べて低くなる傾向にある。そこで、パッド絶縁膜１０４の上面よりも広分離部１０３に埋まる埋め込み酸化膜１０１の上面の高さが高い位置になるように、埋め込み酸化膜１０１は形成される。
【００１５】
ところが、本発明者らが検討したところ、０．２μｍ以下の幅を有する狭分離溝１０２の内部に、局所的にボイド１０５が形成されることが明らかとなった。このボイド１０５は、０．２μｍよりも広い幅を有する溝の内部には形成され難く、例えば広分離溝１０３では確認することはできなかった。このボイド１０５の発生は、ポリシラザン溶液を塗布法により塗布する際の泡噛み（表面に泡がついたままポリシラザン溶液が塗布され、泡の跡が未塗布となる）、ポリシラザン溶液中に溶存する窒素（ポリシラザン溶液の加圧圧送に使用される窒素）の溶出、または３００℃以上の熱処理における脱ガスなどが原因と考えられる。
【００１６】
しかし、この状態で埋め込み酸化膜１０１に対してＣＭＰが行われるので、パッド絶縁膜の上部近傍から狭分離溝１０２の上部にかけてボイド１０５が形成されていると、素子分離部に段差が形成されるとともに、その後の工程で形成される素子のパターン崩れが誘発される。
【００１７】
さらに、本発明者らが検討したところ、上記ボイド１０５の有無に関係なく、狭分離溝１０２に埋まる埋め込み酸化膜１０１のフッ化水素等を含む溶液に対するエッチング速度が、広分離溝１０３に埋まる埋め込み酸化膜１０１のフッ化水素等を含む溶液に対するエッチング速度よりも速いことが明らかとなった。このエッチング速度の違いは、埋め込み酸化膜の１０１の密度の違いに起因すると考えられる。そのため、狭分離溝１０２の内部にボイド１０５が形成された状態で、埋め込み酸化膜１０１に対してＣＭＰを行い、さらにフッ化水素等を含む溶液によるエッチバックを行うと、ボイド１０５はさらに大きくなるので、狭分離溝１０２における素子分離部の段差等の問題は深刻となる。
【００１８】
本発明の目的は、塗布法を用いて形成した酸化膜を溝の内部に充填した溝型の素子分離部を有する半導体装置において、溝の内部におけるボイドの発生を抑制して、埋め込み不良を低減することのできる技術を提供することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００２１】
この実施の形態は、溝型の素子分離部を有する半導体装置の製造方法である。半導体基板の主面に所定の幅を有する複数の溝を形成した後、複数の溝の内部に埋め込む最初の絶縁膜として、半導体基板の主面上にポリシラザン膜を形成する。この際、０．２μｍ以下の溝幅を有する狭分離溝の内部に埋まるポリシラザン膜の上面がパッド絶縁膜の上面よりも高く、かつ１．０μｍ以上の溝幅を有する広分離溝の内部に埋まるポリシラザン膜の上面がパッド絶縁膜の上面よりも低くなるように、ポリシラザン膜を形成する。続いて、３００℃以上の熱処理を行うことにより、ポリシラザン膜を酸化シリコン（ＳｉＯ２）からなる第１埋め込み酸化膜へ転化すると同時に、狭分離溝の上部に局所的に生じたボイドを消滅させる。続いて、第１埋め込み酸化膜の上面に第２埋め込み酸化膜を形成する。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
塗布法を用いて形成される酸化膜を溝の内部に充填した溝型の素子分離部を有する半導体装置において、溝の内部におけるボイドの発生を抑制して、埋め込み不良を低減することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１による素子分離部の製造方法を説明する製造工程中の素子分離部の要部断面図である。
【図２】図１に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図５】図４に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図６】本発明の実施の形態１による塗布法により形成された埋め込み酸化膜に生じる欠陥（ボイド）の数の変化を説明するグラフ図である。
【図７】図５に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図８】図７に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図９】図８に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図１０】図９に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図１１】図１０に続く素子分離部の製造工程中の図１と同じ箇所の要部断面図である。
【図１２】本発明の実施の形態１による半導体装置の製造方法を説明する製造工程中の半導体装置の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の図１２と同じ箇所の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の図１２と同じ箇所の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の図１２と同じ箇所の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の図１２と同じ箇所の要部断面図である。
【図１７】本発明の実施の形態２による素子分離部の製造方法を説明する製造工程中の素子分離部の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２１】本発明に先駆けて本発明者らによって検討された溝型の素子分離部の要部断面図である。
【発明を実施するための形態】
【００２５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２８】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２９】
（実施の形態１）
次に、本実施の形態１による溝型の素子分離部を適用した半導体装置の製造方法を図１〜図１５を用いて工程順に説明する。図１〜図５および図７〜図１０は、素子分離部の製造工程を説明する要部断面図、図６は、塗布法により形成された埋め込み酸化膜に生じる欠陥（ボイド）の数の変化を説明するグラフ図、図１１〜図１５は、半導体素子（電界効果トランジスタ）の製造工程を説明する要部断面図である。
【００３０】
まず、図１に示すように、例えば単結晶シリコンに、例えばボロン（Ｂ）などのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、酸化シリコン膜２およびパッド絶縁膜３を順次形成する。パッド絶縁膜３は、例えば窒化シリコン膜からなる。酸化シリコン膜２の厚さは、例えば１０ｎｍ程度、パッド絶縁膜３の厚さは、例えば０．０５μｍ〜０．２μｍ程度である。
【００３１】
次に、リソグラフィ法およびドライエッチング法を用いて、パッド絶縁膜３、酸化シリコン膜２、および半導体基板１を順次加工することにより、半導体基板１の所望する領域に、互いに溝幅の異なる複数の溝を形成する。本実施の形態１では、これらのうち、互いに溝幅の異なる２つの溝のみを例示している。図中の符号４Ｓで示す溝は、例えば０．２μｍ以下の溝幅を有する溝（狭分離溝、第１溝）であり、符号４Ｌで示す溝は１．０μｍ以上の溝幅を有する溝（広分離溝、第２溝）である。溝４Ｓの最小溝幅は、例えば５０ｎｍである。また、溝４Ｌ，４Ｓの深さは、例えば半導体基板１の主面から０．１５μｍ〜０．４μｍ程度である。
【００３２】
ここでは、溝４Ｌ，４Ｓの側面とパッド絶縁膜３の側面とがほぼ同一面となるように加工しているが、溝４Ｌ，４Ｓの側面がパッド絶縁膜３の側面よりもはみ出した状態、すなわちオフセットが付いた状態となるように加工してもよい。
【００３３】
次に、図２に示すように、溝４Ｌ，４Ｓの内部を洗浄した後、溝４Ｌ，４Ｓの内壁（側面および底面）の半導体基板１を熱酸化法により酸化して、内壁酸化膜５を形成する。内壁酸化膜５の厚さは、例えば３ｎｍ〜２０ｎｍ程度である。熱酸化法として、ラジカル酸化法などの活性酸化種を用いる方法を使用すると、面方位が互いに異なる溝４Ｌ，４Ｓの側面と底面とを、ほぼ同じ酸化速度で均一に酸化することができる。オフセットが付いた状態で溝４Ｌ，４Ｓを形成した場合は、活性領域の半導体基板１の主面の端部がラウンド状に酸化されるので、例えば半導体基板１の主面に電界効果トランジスタを形成した場合には、動作させた際の電界集中による不具合を緩和することができる。
【００３４】
また、内壁酸化膜５を形成した後に、続いて窒化処理を行っても良い。これにより、酸化（例えばＳｉＯ２）膜が酸窒化（例えばＳｉＯＮ）膜となり、溝４Ｌ，４Ｓの内壁（側面および底面）の半導体基板１の酸化を抑制することができる。
【００３５】
次に、図３に示すように、例えば溝４Ｌ，４Ｓの内部を含む半導体基板１の主面上に、溝４Ｌ，４Ｓの最初の埋め込み絶縁膜として、塗布法（スピンコート法）によりジブチルエーテル等の有機溶剤にポリシラザン（−（ＳｉＨ２−ＮＨ）ｎ−）を溶解したポリシラザン溶液を塗布して、ポリシラザン膜６形成する。塗布法における回転数は、例えば１０００ｒｐｍである。
【００３６】
ここで、溝４Ｓの内部に埋まるポリシラザン膜６の上面がパッド絶縁膜３の上面よりも高く、かつ溝４Ｌの内部に埋まるポリシラザン膜６の上面がパッド絶縁膜３の上面よりも低くなるように、ポリシラザン膜６を形成する。さらに、好ましくは、溝４Ｓの内部（半導体基板１の主面よりも下）は全てポリシラザン膜６で埋まり、溝４Ｌの内部（半導体基板１の主面よりも下）は全てポリシラザン膜６で埋まらないように、ポリシラザン膜６を形成する。
【００３７】
または、最小溝幅を有する溝４Ｓの内部が埋まる厚さ、例えば最小溝幅の半分の厚さのポリシラザン膜６を形成する。本実施の形態１では、最小溝幅を５０ｎｍとしていることから、ポリシラザン膜６の厚さは、例えば２５ｎｍとする。ポリシラザン膜６の厚さを溝４Ｓの最小溝幅の半分よりも薄く形成すると、最小溝幅を有する溝４Ｓがポリシラザン膜６により埋まらない状態となり、それ自体が埋め込み不良の原因となってしまうからである。
【００３８】
ところで、半導体基板１の主面上にポリシラザン膜６を形成すると、狭分離溝である溝４Ｓの内部に、局所的に複数のボイド７が形成される場合がある。しかし、前述したように、ポリシラザン膜６の厚さを調整しているので、溝４Ｓの上部（半導体基板１の主面に近い場所）にあるボイド７は完全にポリシラザン膜６に埋まらずに、その上部が開口した状態にすることができる（なお、この時点で、一部のボイド７は浮上し、ポリシラザン膜６の上面まで到達して消滅する場合もある）。
【００３９】
なお、図３はボイド７が形成された溝４Ｓの断面を示しており、ボイド７が形成されていない溝４Ｓでは、点線で示すように、パッド絶縁膜３の上面よりも高くポリシラザン膜６は形成されている。
【００４０】
次に、大気中で１５０℃程度のベーク処理を行うことにより、有機溶剤を蒸発させる。その後、水蒸気雰囲気等で３００℃以上の熱処理、例えば３００℃〜８００℃の水蒸気雰囲気または１０００℃程度の不活性ガス雰囲気で熱処理を行う。これにより、図４に示すように、ポリシラザン膜６が焼き締められて化学量論的組成（ＳｉＯ２）に転化し、第１埋め込み酸化膜８が形成される。
【００４１】
その際、ポリシラザン膜６から第１埋め込み酸化膜８への構造の変化に伴い、ボイド７が浮上する、またはボイド７が表面張力により第１埋め込み酸化膜８の上面に近寄ることにより、溝４Ｓの上部にあったボイド７は徐々に消滅する。なお、完全にボイド７は消滅しなくても、第１埋め込み酸化膜８に残るボイド７は、ポリシラザン膜６に形成された状態での大きさよりも小さくなる。従って、溝４Ｓの内部に埋まる第１埋め込み酸化膜８の上面は凹形状となるが、パッド絶縁膜３の上面とほぼ同じ高さまたはそれよりも高くなる。
【００４２】
次に、図５に示すように、第１埋め込み酸化膜８の上面に第２埋め込み酸化膜９を形成する。第２埋め込み酸化膜９は、例えば塗布法、ＳＡ−ＣＶＤ（Sub-Atmospheric Chemical Vapor Deposition）法、またはＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法を用いて形成される。ここで、溝４Ｌの内部に埋まる第２埋め込み酸化膜９の上面が、パッド絶縁膜３の上面よりも高くなるように、第２埋め込み酸化膜９は形成される。
【００４３】
塗布法を用いて第２埋め込み酸化膜９を形成する場合には、前述した第１埋め込み酸化膜８と同様にして形成される。すなわち、まず、半導体基板１の主面上に、塗布法（スピンコート法）によりジブチルエーテル等の有機溶剤にポリシラザン（−（ＳｉＨ２−ＮＨ）ｎ−）を溶解したポリシラザン溶液を塗布して、ポリシラザン膜を形成する。塗布法における回転数は、例えば１０００ｒｐｍである。続いて、大気中で１５０℃程度のベーク処理を行うことにより、有機溶剤を蒸発させる。その後、水蒸気雰囲気等で３００℃以上の熱処理、例えば３００℃〜８００℃の水蒸気雰囲気または１０００℃程度の不活性ガス雰囲気で熱処理を行う。これにより、ポリシラザン膜が焼き締められて化学量論的組成（ＳｉＯ２）を有する第２埋め込み酸化膜９が形成される。
【００４４】
ところで、第２埋め込み酸化膜９を、塗布法により形成する場合には、第１埋め込み酸化膜８を形成した後の焼き締め（３００℃以上の熱処理）を行わず、第２埋め込み酸化膜９を形成した後の焼き締め（３００℃以上の熱処理）のみを行い、第１埋め込み酸化膜８を形成するためのポリシラザン膜６と第２埋め込み酸化膜９を形成するためのポリシラザン膜とを同時に焼き締めてもよい。
【００４５】
すなわち、第１の方法として、ポリシラザン溶液の第１塗布、第１ベーク処理、および第１焼き締めにより第１埋め込み酸化膜８を形成した後、ポリシラザン溶液の第２塗布、第２ベーク処理、および第２焼き締めにより第２埋め込み酸化膜９を形成する方法がある。また、第２の方法として、ポリシラザン溶液の第１塗布、第１ベーク処理、ポリシラザン溶液の第２塗布、第２ベーク処理、および第１焼き締めにより、第１埋め込み酸化膜８および第２埋め込み酸化膜９を形成する方法がある。
【００４６】
図６に、塗布法により形成された埋め込み酸化膜に生じる欠陥（ボイド）の数の変化を説明するグラフ図を示す。図６には、上記第１の方法で形成された第１埋め込み酸化膜と第２埋め込み酸化膜との積層膜、上記第２の方法で形成された第１埋め込み酸化膜と第２埋め込み酸化膜との積層膜、および第１埋め込み酸化膜よりも厚く形成された従来の１層の埋め込み酸化膜（例えば前述の図２１を用いて説明した埋め込み酸化膜）においてそれぞれに生じた欠陥の数を示している。
【００４７】
図６に示すように、従来の方法で形成された埋め込み酸化膜よりも、第２の方法で形成された第１埋め込み酸化膜と第２埋め込み酸化膜との積層膜の方が、欠陥数は減少する。さらに、第２の方法で形成された第１埋め込み酸化膜と第２埋め込み酸化膜との積層膜よりも、第１の方法で形成された第１埋め込み酸化膜と第２埋め込み酸化膜との積層膜の方が、欠陥数は減少する。従って、第２の方法では、焼き締め工程が一工程減るので製造時間の短縮化を図ることができるが、第１の方法の方が、第２の方法よりもボイドの消失効果は有効であると考えられる。
【００４８】
次に、図７に示すように、パッド絶縁膜３をストッパ膜として第２埋め込み酸化膜９の表面、さらに第１埋め込み酸化膜８の表面をＣＭＰ法により研磨する。これにより、溝４Ｌの内部に第１埋め込み酸化膜８と第２埋め込み酸化膜９とからなる素子分離膜１０Ｌが形成され、溝４Ｓの内部に第１埋め込み酸化膜８からなる素子分離膜１０Ｓが形成される。
【００４９】
前述したように、上記３００℃以上の熱処理によって、溝４Ｓの上部（半導体基板１の主面に近い場所）に局所的に存在したボイド７は消滅するので、溝４Ｓの内部に形成された素子分離膜１０Ｓ（第１埋め込み膜８）におけるボイド起因の埋め込み不良が改善する。また、上記３００℃以上の熱処理によって、溝４Ｓの上部（半導体基板１の主面に近い場所）に局所的に存在したボイド７が完全に消滅しなくても、溝４Ｓの内部に埋まる第１埋め込み酸化膜８の上面はパッド絶縁膜３の上面よりも高くなるので、残存しているボイド７はＣＭＰにより除去することが可能である。
【００５０】
また、溝４Ｓの溝幅（０．２μｍ以下）よりも広く、溝４Ｌの溝幅（１．０μｍ以上）よりも狭い範囲の溝幅を有する溝においては、第１埋め込み酸化膜８と第２埋め込み酸化膜９とが埋まり、素子分離膜を形成する。
【００５１】
次に、図８に示すように、フッ化水素等を含む溶液を用いて、素子分離膜１０Ｌ，１０Ｓをウエットエッチングする。ここで、素子分離膜１０Ｓのエッチングレートが高く、素子分離膜１０Ｌのエッチングレートが低いため、素子分離膜１０Ｓの上面の位置は素子分離膜１０Ｌの上面の位置よりも低くなる。本実施の形態１では、素子分離膜１０Ｌの上面が半導体基板１の主面よりも高く、素子分離溝１０Ｓの上面が半導体基板１の主面よりも低くなるように、素子分離膜１０Ｌ，１０Ｓのエッチング量を調整する。
【００５２】
次に、図９に示すように、半導体基板１の主面上に、ＣＶＤ法により酸化膜からなる保護膜１１を素子分離膜１０Ｓ，１０Ｌを覆うように形成する。この保護膜１１により、素子分離膜１０Ｓがエッチングされた溝４Ｓの内部を埋め込むことができる。
【００５３】
次に、図１０に示すように、保護膜１１の表面をＣＭＰ法により除去する。これにより、溝４Ｌの内部には素子分離膜１０Ｌが充填され、溝４Ｓの内部には素子分離膜１０Ｓおよび保護膜１１が充填される。続いて、熱リン酸を用いて、パッド絶縁膜３を除去する。以上の製造工程により、本実施の形態１による素子分離部１２Ｌ，１２Ｓが形成される。
【００５４】
次に、素子分離部に囲まれた活性領域に種々の半導体素子を形成する。ここでは、一例としてＣＭＩＳ（Complementary Metal Insulator Oxide Semiconductor）デバイスの製造工程を簡単に説明する。以下の説明においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳ、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。
【００５５】
まず、図１１に示すように、ｎＭＩＳが形成される領域（ｎＭＩＳ形成領域）の半導体基板１にｐ型の導電性を示す不純物をイオン注入してｐ型ウェル１３を形成し、同様に、ｐＭＩＳが形成される領域（ｐＭＩＳ形成領域）の半導体基板１にｎ型の導電性を示す不純物をイオン注入してｎ型ウェル１４を形成する。
【００５６】
次に、半導体基板１の主面を洗浄した後、半導体基板１の主面（ｐ型ウェル１３およびｎ型ウェル１４のそれぞれの表面）にゲート絶縁膜１５を形成する。上記洗浄の際に、半導体基板１の主面に形成された酸化シリコン膜２は除去される。続いて、ｎＭＩＳ形成領域のゲート絶縁膜１５上にｎＭＩＳのゲート電極を構成する導電体膜（例えばｎ型の導電性を示す不純物が導入された多結晶シリコン膜）１６ｎＡを形成し、同様に、ｐＭＩＳ形成領域のゲート絶縁膜１５上にｐＭＩＳのゲート電極を構成する導電体膜（例えばｐ型の導電性を示す不純物が導入された多結晶シリコン膜）１６ｐＡを形成する。
【００５７】
次に、図１２に示すように、リソグラフィ法およびドライエッチング法を用いて、上記導電体膜１６ｎＡを加工することにより、ｎＭＩＳ形成領域のゲート絶縁膜１５上にｎＭＩＳのゲート電極１６ｎを形成し、同様に、上記導電体膜１６ｐＡを加工することにより、ｐＭＩＳ形成領域のゲート絶縁膜１５上にｐＭＩＳのゲート電極１６ｐを形成する。
【００５８】
前述したように、溝４Ｓの上部にはボイド７が無く、第１埋め込み酸化膜８および保護膜１１が十分に埋め込まれており、また、溝４Ｌの上部には第１埋め込み酸化膜８の埋め込み不足による凹部が無く、第１埋め込み酸化膜８と第２埋め込み酸化膜９とが十分に埋め込まれている。さらに、素子分離部１２Ｌ，１２Ｓと活性領域との境（界面）には顕著な段差は生じていない。これらのことから、素子分離部１２Ｌ，１２Ｓには、ボイド７、凹部、または段差に起因したエッチング残り等が生じないので、ゲート電極１６ｎ，１６ｐの加工不良の問題等を回避することができる。
【００５９】
次に、図１３に示すように、ｎＭＩＳのゲート電極１６ｎおよびｐＭＩＳのゲート電極１６ｐのそれぞれの側壁にサイドウォール１７を形成する。続いて、ｎＭＩＳのゲート電極１６ｎの両側のｐ型ウェル１３にｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳのソース・ドレインとして機能するｎ型半導体領域１８をゲート電極１６ｎおよびサイドウォール１７に対して自己整合的に形成する。同様に、ｐＭＩＳのゲート電極１６ｐの両側のｎ型ウェル１４にｐ型の導電性を示す不純物をイオン注入し、ｐＭＩＳのソース・ドレインとして機能するｐ型半導体領域１９をゲート電極１６ｐおよびサイドウォール１７に対して自己整合的に形成する。
【００６０】
次に、図１４に示すように、半導体基板１の主面上に絶縁膜２０を形成する。続いて、リソグラフィ法およびドライエッチング法を用いて、絶縁膜２０を加工することにより、接続孔２１を形成する。この接続孔２１はｎ型半導体領域１８上またはｐ型半導体領域１９上などの必要部分に形成する。続いて、接続孔２１の内部に、例えばタングステン（Ｗ）膜を主導体とするプラグ２２を形成する。
【００６１】
次に、図１５に示すように、半導体基板１の主面上にストッパ絶縁膜２３および配線形成用の絶縁膜２４を順次形成する。ストッパ絶縁膜２３は絶縁膜２４への溝加工の際にエッチングストッパとなる膜であり、絶縁膜２４に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２３は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜２４は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。
【００６２】
次に、リソグラフィ法およびドライエッチング法を用いて、ストッパ絶縁膜２３および絶縁膜２４の所定の領域に凹形状の配線溝２５を形成する。
【００６３】
次に、図１６に示すように、半導体基板１の主面上にバリアメタル膜２６を形成する。バリアメタル膜２６は、例えば窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、または窒化タンタル（ＴａＮ）膜等である。続いて、ＣＶＤ法またはスパッタリング法によりバリアメタル膜２６上に銅（Ｃｕ）のシード層（図示は省略）を形成し、さらに電解めっき法によりシード層上に銅めっき膜２７を形成する。銅めっき膜２７により配線溝２５の内部を埋め込む。
【００６４】
次に、配線溝２５の内部以外の領域の銅めっき膜２７、シード層、およびバリアメタル膜２６をＣＭＰ法により除去して、銅膜を主導体とする第１層目の配線を形成する。なお、本実施の形態では、第１層目の配線を構成する主導体である銅膜を電解めっき法により形成したが、ＣＶＤ法、スパッタリング法、またはスパッタリフロー法などにより形成してもよい。
【００６５】
その後、図示は省略するが、さらに上層の配線を形成した後、最上層の配線上に外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜を形成する。次に、パッシベーション膜を加工して、最上層の配線の一部（ボンディングパッド部）を露出させた後、露出した最上層の配線に接続してバンプ下地電極を形成し、バンプ下地電極に接続してバンプ電極を形成することにより、本実施の形態である半導体装置が略完成する。なお、このバンプ電極は外部接続用電極となる。この後、ウエハから半導体チップに個々に切り分けられ、パッケージ基板等に実装されるが、それらの説明は省略する。
【００６６】
このように、本実施の形態１によれば、まず、０．２μｍ以下の溝幅を有する溝４Ｓの内部に埋まるポリシラザン膜６の上面が、パッド絶縁膜３の上面よりも高く、かつ１．０μｍ以上の溝幅を有する溝４Ｌの内部に埋まるポリシラザン膜６の上面が、パッド絶縁膜３の上面よりも低くなるように薄膜化したポリシラザン膜６を形成し、その後、３００℃以上の熱処理を行うことにより、ポリシラザン膜６を酸化シリコン（ＳｉＯ２）からなる第１埋め込み酸化膜８へ転化すると同時に、溝４Ｓの上部（半導体基板１の主面に近い場所）に局所的に生じたボイド７を消滅させることができる。さらに、その後、第２埋め込み酸化膜９を第１埋め込み酸化膜８の上面に形成することにより、溝４Ｌの埋め込み不足が解消できる。これらにより、埋め込み性の良好な狭分離溝からなる素子分離部１２Ｓおよび広分離溝からなる素子分離部１２Ｌを形成することができる。
【００６７】
（実施の形態２）
本実施の形態２による溝型の素子分離部を適用した半導体装置の製造方法を図１７〜図２０を用いて工程順に説明する。図１７〜図２０は、素子分離部の製造工程を説明する要部断面図である。
【００６８】
まず、前述した実施の形態１と同様にして、例えば０．２μｍ以下の溝幅を有する溝（狭分離溝）４Ｓ、および１．０μｍ以上の溝幅を有する溝（広分離溝）４Ｌを形成する。さらに、溝４Ｌ，４Ｓの内壁（側面および底面）に内壁酸化膜５を形成する。
【００６９】
次に、図１７に示すように、例えば溝４Ｌ，４Ｓの内部を含む半導体基板１の主面上に、塗布法（スピンコート法）によりジブチルエーテル等の有機溶剤にポリシラザン（−（ＳｉＨ２−ＮＨ）ｎ−）を溶解したポリシラザン溶液を塗布して、ポリシラザン膜６を形成する。塗布法における回転数は、例えば１０００ｒｐｍである。
【００７０】
半導体基板１の主面上にポリシラザン膜６を形成すると、狭分離溝である溝４Ｓの内部に、局所的に複数のボイド７が形成される場合がある。前述した実施の形態１では、溝４Ｓの上部（半導体基板１の主面に近い場所）にあるボイド７が完全にポリシラザン膜６に埋まらずに、その上部が開口した状態で存在するように、ポリシラザン膜６を形成した。しかし、本実施の形態２では、溝４Ｓの上部（半導体基板１の主面に近い場所）にあるボイド７が完全にポリシラザン膜６に埋まり、ボイド７の上部が開口しない状態で存在するように、ポリシラザン膜６を形成する。
【００７１】
続いて、大気中で１５０℃程度のベーク処理を行うことにより、有機溶剤を蒸発させる。その後、水蒸気雰囲気等で３００℃以上の熱処理、例えば３００℃〜８００℃の水蒸気雰囲気または１０００℃程度の不活性ガス雰囲気で熱処理を行う。これにより、ポリシラザン膜６が焼き締められて化学量論的組成（ＳｉＯ２）を有する第１埋め込み酸化膜８が形成される。
【００７２】
次に、図１８に示すように、フッ化水素等を含む溶液を用いて、パッド絶縁膜３の上面近くまで（またはパッド絶縁膜３の上面が露出するまで）第１埋め込み酸化膜８をエッチバックして、溝４Ｓの上部（半導体基板１の主面に近い場所）にあるボイド７の上部を開口し、さらにボイド７を拡大する。なお、ボイド７が形成されていない溝４Ｌにおいて、第１埋め込み酸化膜８の上面がパッド絶縁膜３の上面よりも低くなるまで、第１埋め込み酸化膜８をエッチバックすれば、ボイド７の上部が確実に開口するので、より好ましい。
【００７３】
次に、図１９に示すように、第１埋め込み酸化膜８の上面に第２埋め込み酸化膜９を形成して、開口したボイド７および広分離溝である溝４Ｌの埋め込み不足部分（凹部）を第２埋め込み酸化膜９により埋める。例えば溝４Ｌの内部に埋まる第２埋め込み酸化膜９の上面が、パッド絶縁膜３の上面よりも高くなるように、第２埋め込み酸化膜９は形成される。第２埋め込み酸化膜９は、例えば塗布法、ＳＡ−ＣＶＤ法、またはＨＤＰ−ＣＶＤ法により形成することができるが、ボイド７への埋め込み等を考慮すると、塗布法による成膜が望ましい。
【００７４】
塗布法により第２埋め込み酸化膜９を形成する場合には、前述した第１埋め込み酸化膜８と同様にして形成される。すなわち、まず、半導体基板１の主面上に、塗布法（スピンコート法）によりジブチルエーテル等の有機溶剤にポリシラザン（−（ＳｉＨ２−ＮＨ）ｎ−）を溶解したポリシラザン溶液を塗布して、ポリシラザン膜を形成する。その後、大気中で１５０℃程度のベーク処理を行い、さらに、水蒸気雰囲気等で３００℃以上の熱処理を行う。これにより、ポリシラザン膜が焼き締められて化学量論的組成（ＳｉＯ２）を有する第２埋め込み酸化膜９が形成される。
【００７５】
次に、前述した実施の形態１と同様に、パッド絶縁膜３をストッパ膜として第２埋め込み酸化膜９の表面、さらに第１埋め込み酸化膜８の表面をＣＭＰ法により研磨する。さらに、フッ化水素等を含む溶液を用いて、素子分離膜１０Ｌ，１０Ｓの上面の高さを調整する。さらに、必要であれば、前述した実施の形態１と同様に、保護膜１１を形成する。
【００７６】
次に、図２０に示すように、熱リン酸を用いて、パッド絶縁膜３を除去する。以上の製造工程により、本実施の形態２による素子分離部１２Ｌ，１２Ｓが形成される。
【００７７】
なお、前述した実施の形態１と同様に、０．２μｍ以下の溝幅を有する溝４Ｓの内部に埋まるポリシラザン膜６の上面が、パッド絶縁膜３の上面よりも高く、かつ１．０μｍ以上の溝幅を有する溝４Ｌの内部に埋まるポリシラザン膜６の上面が、パッド絶縁膜３の上面よりも低くなるように、ポリシラザン膜６を形成してもよい。この場合は、溝４Ｓの上部（半導体基板１の主面に近い場所）に局所的に生じたボイド７は開口しているが、エッチバックすることにより、ボイド７が拡大するので、その後のボイド７への埋め込みが容易になる。
【００７８】
このように、本実施の形態２によれば、塗布法により形成されたポリシラザン膜６をエッチバックして、０．２μｍ以下の溝幅を有する溝４Ｓの上部（半導体基板１の主面に近い場所）に局所的に生じたボイド７を開口させた後、３００℃以上の熱処理を行うことにより、ポリシラザン膜６を酸化シリコン（ＳｉＯ２）からなる第１埋め込み酸化膜８へ転化させると同時に、ボイド７を消滅させることができる。さらに、その後、第２埋め込み酸化膜９を第１埋め込み酸化膜８の上面に形成することにより、溝４Ｌの埋め込み不足が解消できる。これらにより、埋め込み性の良好な狭分離溝からなる素子分離部１２Ｓおよび広分離溝からなる素子分離部１２Ｌを形成することができる。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８０】
本発明は、半導体素子が形成される複数の活性領域を互いに電気的に分離する溝型の素子分離部に適用することができる。
【符号の説明】
【００８１】
１ 半導体基板
２ 酸化シリコン膜
３ パッド絶縁膜
４Ｌ 溝（広い分離幅の溝、広分離溝）
４Ｓ 溝（狭い分離幅の溝、狭分離溝）
５ 内壁酸化膜
６ ポリシラザン膜
７ ボイド
８ 第１埋め込み酸化膜
９ 第２埋め込み酸化膜
１０Ｌ，１０Ｓ 素子分離膜
１１ 保護膜
１２Ｌ，１２Ｓ 素子分離部
１３ ｐ型ウェル
１４ ｎ型ウェル
１５ ゲート絶縁膜
１６ｎ，１６ｐ ゲート電極
１６ｎＡ，１６ｐＡ 導電体膜
１７ サイドウォール
１８ ｎ型半導体領域
１９ ｐ型半導体領域
２０ 絶縁膜
２１ 接続孔
２２ プラグ
２３ ストッパ絶縁膜
２４ 絶縁膜
２５ 配線溝
２６ バリアメタル膜
２７ 銅めっき膜
１００ 基板
１０１ 埋め込み酸化膜
１０２ 溝（狭い分離幅の溝、狭分離溝）
１０３ 溝（広い分離幅の溝、広分離溝）
１０４ パッド絶縁膜
１０５ ボイド
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面上にパッド絶縁膜を形成する工程；
（ｂ）所定の領域の前記パッド絶縁膜および前記半導体基板を順次加工して、前記半導体基板の主面に、０．２μｍ以下の幅を有する第１溝および１．０μｍ以上の幅を有する第２溝を含む複数の溝を形成する工程；
（ｃ）前記複数の溝の側面および底面を熱酸化する工程；
（ｄ）前記複数の溝の内部を含む前記半導体基板の主面上に、塗布法によりポリシラザンを含有する溶液を塗布して、前記複数の溝の内部に埋め込む最初の絶縁膜としての第１ポリシラザン膜を形成する工程、
ここで、前記（ｄ）工程では、前記第１溝の内部は全て前記第１ポリシラザン膜で埋めて、前記第２溝の内部は全て前記第１ポリシラザン膜で埋めない。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｅ）水蒸気雰囲気で３００℃〜８００℃の熱処理を行い、前記第１ポリシラザン膜を酸化シリコン膜に転化して、第１埋め込み酸化膜を形成する工程；
（ｆ）前記第１埋め込み酸化膜の上面に、ＣＶＤ法により第２埋め込み酸化膜を形成する工程；
（ｇ）前記第１埋め込み酸化膜および前記第２埋め込み酸化膜の表面を研磨して、平坦化する工程；
（ｈ）前記（ｇ）工程の後、前記パッド絶縁膜を除去する工程。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｅ）水蒸気雰囲気で３００℃〜８００℃の熱処理を行い、前記第１ポリシラザン膜を酸化シリコン膜に転化して、第１埋め込み酸化膜を形成する工程；
（ｆ）前記第１埋め込み酸化膜の上面に、塗布法によりポリシラザンを含有する溶液を塗布して、第２ポリシラザン膜を形成する工程；
（ｇ）水蒸気雰囲気で３００℃〜８００℃の熱処理を行い、前記第２ポリシラザン膜を酸化シリコン膜に転化して、第２埋め込み酸化膜を形成する工程；
（ｈ）前記第１埋め込み酸化膜および前記第２埋め込み酸化膜の表面を研磨して、平坦化する工程；
（ｉ）前記（ｈ）工程の後、前記パッド絶縁膜を除去する工程。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｅ）前記第１ポリシラザン膜の上面に、塗布法によりポリシラザンを含有する溶液を塗布して、第２ポリシラザン膜を形成する工程；
（ｆ）水蒸気雰囲気で３００℃〜８００℃の熱処理を行い、前記第１ポリシラザンを酸化シリコン膜に転化して、第１埋め込み酸化膜を形成し、同時に、前記第２ポリシラザン膜を酸化シリコン膜に転化して、第２埋め込み酸化膜を形成する工程；
（ｇ）前記第１埋め込み酸化膜および前記第２埋め込み酸化膜の表面を研磨して、平坦化する工程；
（ｈ）前記（ｇ）工程の後、前記パッド絶縁膜を除去する工程。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程では、
前記第１溝の内部に埋まる前記第１ポリシラザン膜の上面は前記パッド絶縁膜の上面よりも高く、かつ前記第２溝の内部に埋まる前記第１ポリシラザン膜の上面は前記パッド絶縁膜の上面よりも低いことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、前記第２溝の内部に埋まる前記第１ポリシラザン膜の上面は、前記半導体基板の主面よりも低いことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程では、０．２μｍよりも広く、１．０μｍよりも狭い幅を有する第３溝の内部の全てに、前記第１ポリシラザン膜を埋めることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記パッド絶縁膜は窒化シリコン膜からなり、前記半導体基板の主面と前記パッド絶縁膜との間には酸化シリコン膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項９】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面上にパッド絶縁膜を形成する工程；
（ｂ）所定の領域の前記パッド絶縁膜および前記半導体基板を順次加工して、前記半導体基板の主面に、０．２μｍ以下の幅を有する第１溝および１．０μｍ以上の幅を有する第２溝を含む複数の溝を形成する工程；
（ｃ）前記複数の溝の側面および底面を熱酸化する工程；
（ｄ）前記複数の溝の内部を含む前記半導体基板の主面上に、塗布法によりポリシラザンを含有する溶液を塗布して、前記複数の溝の内部に埋め込む最初の絶縁膜としての第１ポリシラザン膜を形成する工程；
（ｅ）水蒸気雰囲気で３００℃〜８００℃の熱処理を行い、前記第１ポリシラザン膜を酸化シリコン膜に転化して、第１埋め込み酸化膜を形成する工程；
（ｆ）前記第１埋め込み酸化膜の上面をエッチバックする工程；
（ｇ）前記第１埋め込み酸化膜の上面に、塗布法によりポリシラザンを含有する溶液を塗布して、第２ポリシラザン膜を形成する工程；
（ｈ）水蒸気雰囲気で３００℃〜８００℃の熱処理を行い、前記第２ポリシラザン膜を酸化シリコン膜に転化して、第２埋め込み酸化膜を形成する工程。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記（ｄ）工程では、前記第１溝の内部は全て前記第１ポリシラザン膜で埋めて、前記第２溝の内部は全て前記第１ポリシラザン膜で埋めないことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記（ｄ）工程では、前記第１溝の内部に埋まる前記第１ポリシラザン膜の上面は前記パッド絶縁膜の上面よりも高く、かつ前記第２溝の内部に埋まる前記第１ポリシラザン膜の上面は前記パッド絶縁膜の上面よりも低いことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記（ｆ）工程では、前記第１溝の内部に埋まる前記第１埋め込み酸化膜の上面が、前記パッド絶縁膜の上面よりも低くなるまでエッチバックすることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、前記第２溝の内部に埋まる前記第１ポリシラザン膜の上面は、前記半導体基板の主面よりも低いことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、前記（ｄ）工程では、０．２μｍよりも広く、１．０μｍよりも狭い幅を有する第３溝の内部の全てに、前記第１ポリシラザン膜を埋めることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法において、前記パッド絶縁膜は窒化シリコン膜からなり、前記半導体基板の主面と前記パッド絶縁膜との間には酸化シリコン膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項９記載の半導体装置の製造方法において、前記（ｈ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｉ）前記第１埋め込み酸化膜および前記第２埋め込み酸化膜の表面を研磨して、平坦化する工程；
（ｊ）前記（ｉ）工程の後、前記パッド絶縁膜を除去する工程。
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面上にパッド絶縁膜を形成する工程；
（ｂ）所定の領域の前記パッド絶縁膜および前記半導体基板を順次加工して、前記半導体基板の主面に、０．２μｍ以下の幅を有する第１溝および１．０μｍ以上の幅を有する第２溝を含む複数の溝を形成する工程；
（ｃ）前記複数の溝の側面および底面を熱酸化する工程；
（ｄ）前記複数の溝の内部を含む前記半導体基板の主面上に、塗布法によりポリシラザンを含有する溶液を塗布して、前記複数の溝の内部に埋め込む最初の絶縁膜としての第１ポリシラザン膜を形成する工程、
ここで、前記（ｄ）工程では、前記第１溝の内部は全て前記第１ポリシラザン膜で埋めて、前記第２溝の内部は全て前記第１ポリシラザン膜で埋めない。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｅ）水蒸気雰囲気で３００℃〜８００℃の熱処理を行い、前記第１ポリシラザン膜を酸化シリコン膜に転化して、第１埋め込み酸化膜を形成する工程；
（ｆ）前記第１埋め込み酸化膜の上面に、ＣＶＤ法により第２埋め込み酸化膜を形成する工程；
（ｇ）前記第１埋め込み酸化膜および前記第２埋め込み酸化膜の表面を研磨して、平坦化する工程；
（ｈ）前記（ｇ）工程の後、前記パッド絶縁膜を除去する工程。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｅ）水蒸気雰囲気で３００℃〜８００℃の熱処理を行い、前記第１ポリシラザン膜を酸化シリコン膜に転化して、第１埋め込み酸化膜を形成する工程；
（ｆ）前記第１埋め込み酸化膜の上面に、塗布法によりポリシラザンを含有する溶液を塗布して、第２ポリシラザン膜を形成する工程；
（ｇ）水蒸気雰囲気で３００℃〜８００℃の熱処理を行い、前記第２ポリシラザン膜を酸化シリコン膜に転化して、第２埋め込み酸化膜を形成する工程；
（ｈ）前記第１埋め込み酸化膜および前記第２埋め込み酸化膜の表面を研磨して、平坦化する工程；
（ｉ）前記（ｈ）工程の後、前記パッド絶縁膜を除去する工程。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｅ）前記第１ポリシラザン膜の上面に、塗布法によりポリシラザンを含有する溶液を塗布して、第２ポリシラザン膜を形成する工程；
（ｆ）水蒸気雰囲気で３００℃〜８００℃の熱処理を行い、前記第１ポリシラザンを酸化シリコン膜に転化して、第１埋め込み酸化膜を形成し、同時に、前記第２ポリシラザン膜を酸化シリコン膜に転化して、第２埋め込み酸化膜を形成する工程；
（ｇ）前記第１埋め込み酸化膜および前記第２埋め込み酸化膜の表面を研磨して、平坦化する工程；
（ｈ）前記（ｇ）工程の後、前記パッド絶縁膜を除去する工程。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程では、
前記第１溝の内部に埋まる前記第１ポリシラザン膜の上面は前記パッド絶縁膜の上面よりも高く、かつ前記第２溝の内部に埋まる前記第１ポリシラザン膜の上面は前記パッド絶縁膜の上面よりも低いことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、前記第２溝の内部に埋まる前記第１ポリシラザン膜の上面は、前記半導体基板の主面よりも低いことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程では、０．２μｍよりも広く、１．０μｍよりも狭い幅を有する第３溝の内部の全てに、前記第１ポリシラザン膜を埋めることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、前記パッド絶縁膜は窒化シリコン膜からなり、前記半導体基板の主面と前記パッド絶縁膜との間には酸化シリコン膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項９】
以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面上にパッド絶縁膜を形成する工程；
（ｂ）所定の領域の前記パッド絶縁膜および前記半導体基板を順次加工して、前記半導体基板の主面に、０．２μｍ以下の幅を有する第１溝および１．０μｍ以上の幅を有する第２溝を含む複数の溝を形成する工程；
（ｃ）前記複数の溝の側面および底面を熱酸化する工程；
（ｄ）前記複数の溝の内部を含む前記半導体基板の主面上に、塗布法によりポリシラザンを含有する溶液を塗布して、前記複数の溝の内部に埋め込む最初の絶縁膜としての第１ポリシラザン膜を形成する工程；
（ｅ）水蒸気雰囲気で３００℃〜８００℃の熱処理を行い、前記第１ポリシラザン膜を酸化シリコン膜に転化して、第１埋め込み酸化膜を形成する工程；
（ｆ）前記第１埋め込み酸化膜の上面をエッチバックする工程；
（ｇ）前記第１埋め込み酸化膜の上面に、塗布法によりポリシラザンを含有する溶液を塗布して、第２ポリシラザン膜を形成する工程；
（ｈ）水蒸気雰囲気で３００℃〜８００℃の熱処理を行い、前記第２ポリシラザン膜を酸化シリコン膜に転化して、第２埋め込み酸化膜を形成する工程。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記（ｄ）工程では、前記第１溝の内部は全て前記第１ポリシラザン膜で埋めて、前記第２溝の内部は全て前記第１ポリシラザン膜で埋めないことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記（ｄ）工程では、前記第１溝の内部に埋まる前記第１ポリシラザン膜の上面は前記パッド絶縁膜の上面よりも高く、かつ前記第２溝の内部に埋まる前記第１ポリシラザン膜の上面は前記パッド絶縁膜の上面よりも低いことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記（ｆ）工程では、前記第１溝の内部に埋まる前記第１埋め込み酸化膜の上面が、前記パッド絶縁膜の上面よりも低くなるまでエッチバックすることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、前記第２溝の内部に埋まる前記第１ポリシラザン膜の上面は、前記半導体基板の主面よりも低いことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、前記（ｄ）工程では、０．２μｍよりも広く、１．０μｍよりも狭い幅を有する第３溝の内部の全てに、前記第１ポリシラザン膜を埋めることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法において、前記パッド絶縁膜は窒化シリコン膜からなり、前記半導体基板の主面と前記パッド絶縁膜との間には酸化シリコン膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項９記載の半導体装置の製造方法において、前記（ｈ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｉ）前記第１埋め込み酸化膜および前記第２埋め込み酸化膜の表面を研磨して、平坦化する工程；
（ｊ）前記（ｉ）工程の後、前記パッド絶縁膜を除去する工程。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−１６９３１４（Ｐ２０１２−１６９３１４Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１１−２６６５０（Ｐ２０１１−２６６５０）
【出願日】平成２３年２月１０日（２０１１．２．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２３年２月１０日（２０１１．２．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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