【課題】除電構造と素子分離構造とを有するＳＯＩウエハを、従来より少ない工程で製造することができるＳＯＩウエハの製造方法の提供。
【解決手段】ＳＯＩウエハの周縁部分に活性層用半導体層および絶縁酸化膜を貫通する除電用トレンチをエッチングで形成すると同時に、当該周縁部分より内側の内側部分に上記活性層用半導体層を貫通し上記絶縁酸化膜に到達する素子分離用トレンチをエッチングで形成するトレンチ形成ステップを備え、上記トレンチ形成ステップは、上記周縁部分におけるエッチングレートが、上記内側部分におけるエッチングレートよりも高いことを特徴とする。 （もっと読む）

【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。
【解決手段】ＳＯＩ基板ＳＢ上に形成されたマットＭＴ内に複数のＭＯＳＦＥＴを有する半導体装置において、ＢＯＸ膜を貫き支持基板に達するコンタクトプラグＣＴ２を形成することで、マットＭＴの周囲を、ＳＯＩ基板ＳＢの主面に沿う第１方向または第１方向に直交する第２方向に延在する複数のコンタクトプラグＣＴ２により囲む。これにより、コンタクトプラグＣＴ２をガードリングとして用い、マットＭＴの外部に流れる高周波信号に起因してマットＭＴ内にノイズが発生することを防ぐ。 （もっと読む）

【課題】半導体基板をエッチングする際、ハードマスクの肩落ちによるエッチング深さの基板面内での粗密差を低減する。
【解決手段】半導体基板１上に、絶縁層（１０，１１）とアッシング除去可能な材料層を形成する工程と、材料層をパターニングする工程と、パターニングされた材料層をマスクに、絶縁層を貫通し、少なくとも半導体基板の一部をエッチングする第１のエッチング工程と、材料層がなくなる前にエッチングを一旦停止し、残存する材料層（１２）をアッシング除去する工程と、絶縁層をマスクに半導体基板を所定の深さにエッチングする第２のエッチング工程とを含む。 （もっと読む）

【課題】膜厚を確保することが可能な成膜装置及び半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる成膜装置は溝を有する基板に液体材料を供給して前記溝内に前記液体材料を埋め込み、液層を形成する塗布部と、前記溶液層を乾燥させて固化する乾燥部と、前記乾燥中に前記液層の表面に蒸気を照射する蒸気供給部と、を備えることを特徴とする。 （もっと読む）

【課題】膜応力の小さい低誘電率の絶縁膜を形成できる基板処理装置を提供する。
【解決手段】処理室内へ無機シリコンガスと酸素含有ガスを供給している状態で、励起エネルギーを処理室内へ供給して、基板表面にシリコン酸化膜を形成するシリコン酸化膜形成工程と、処理室内へ有機シリコンガスを供給している状態で、励起エネルギーを処理室内へ供給して、基板表面にシリコン膜を形成するシリコン膜形成工程と、を行うことにより、処理室内の基板表面に絶縁膜を形成するよう、基板処理装置を構成する。 （もっと読む）

【課題】デバイス特性の向上を図る。
【解決手段】半導体装置の製造方法は、半導体基板１０に基板部１０ａと前記基板部上のフィン部１０ｂとを形成する工程と、前記フィン部の側面上に、第１シリコン酸化膜１２を形成する工程と、前記第１シリコン酸化膜の側面上に、前記シリコン酸化膜の上面より低い上面を有するポリシラザン膜１３を形成する工程と、前記ポリシラザン膜を窒化および酸化することでシリコン酸窒化膜１３ａに転換する工程と、全面に、前記フィン部を覆うように第２シリコン酸化膜１４を形成する工程と、前記第１シリコン酸化膜および前記第２シリコン酸化膜をエッチングすることにより、前記第１シリコン酸化膜の上面を前記シリコン酸窒化膜の上面以下の高さにする工程と、前記フィン部内に高濃度半導体層４０を形成する工程と、を具備する。 （もっと読む）

【課題】ランプアニールによるレイアウトに起因した温度バラつきを低減する。
【解決手段】この半導体装置１０は、基板１００と、基板１００に埋め込まれた素子分離領域２００と、基板１００のうち、素子分離領域２００の無い領域に形成された不純物層（エクステンション領域３２２、ソース領域３２４、エクステンション領域３４２、及びドレイン領域３４４）と、を備える。この素子分離領域２００は、たとえば、波長３００ｎｍ以上８９０ｎｍ以下においてＳｉＯ_２よりも光吸収係数が大きい材料から形成されている光吸収層２２０を含む。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）

【課題】製造プロセスが複雑になるといったことを防ぎつつ、ｎ型及びｐ型ＭＯＳトランジスタについて両方の性能を向上させた半導体装置を提供する。
【解決手段】半導体基板１の面内に、ｎ型ＭＯＳトランジスタと、ｐ型ＭＯＳトランジスタとを備える半導体装置であって、ｎ型ＭＯＳ型トランジスタが形成される第１の拡散層２ａの間を絶縁分離する第１の絶縁層３ａと、ｐ型ＭＯＳ型トランジスタが形成される第２の拡散層２ｃの間を絶縁分離する第２の絶縁層３ｂとを備え、第１の絶縁層３ａは、半導体基板１の表層に形成された第１の溝部４ａに、シリコン窒化膜５と、このシリコン窒化膜５の上にシリコン酸化膜６とを埋め込むことによって形成され、第２の絶縁層３ｂは、半導体基板１の表層に第１の溝部４ａよりも幅広となるように形成された第２の溝部４ｂに、シリコン酸化膜６を埋め込むことによって形成されている。 （もっと読む）

【課題】ウェル給電領域の面積を縮小して、半導体装置の微細化を行う。素子形成領域間のウェル電位のばらつきを抑制する。分離部の幅を細くする。
【解決手段】半導体装置は、半導体基板の表面に形成され、底部がウェル領域内に位置する溝状の分離部を有する。分離部は、ウェル領域と電気的に接続された導体配線と、底部に導体配線を埋め込む絶縁膜とを有する。分離部に囲まれるようにして区画されたウェル領域の一部は素子形成領域を形成し、素子形成領域には半導体素子が配置される。 （もっと読む）

【課題】半導体基板を貫通する貫通電極の周囲に形成される環状の絶縁分離部において、絶縁分離部を構成する酸化膜の応力により絶縁分離部周囲の半導体基板が変形する。
【解決手段】絶縁分離部の基板側に深さ方向に圧縮応力を与える第１の膜４を形成し、第１の膜４上に深さ方向に引張応力を与える第２の膜６膜を形成し、その際、第１及び第２の膜の膜厚を圧縮応力と引張応力とがほぼ釣り合うように調整する。 （もっと読む）

【課題】 素子特性の劣化を抑制する。
【解決手段】 実施形態による半導体装置は、トランジスタ領域を有する半導体装置であって、トランジスタ領域は、基板上に形成された半導体領域と、半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、半導体領域上及び半導体領域と素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。 （もっと読む）

【課題】クラックや結晶欠陥の発生なしに高電圧トランジスタの素子領域間の耐圧を向上できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセル領域の第１素子分離絶縁層が当該メモリセル領域の第１素子分離溝内に第１の酸化膜を埋め込んで構成され、第１の酸化膜の上面が半導体基板の上面と第１ゲート電極の上面との間に存在するように構成されている。
周辺領域の第２素子分離絶縁層は、周辺領域の第２素子分離溝内の全体に埋込まれると共にその上面が半導体基板の上面の上方に突出した第１の酸化膜と、当該第１の酸化膜上に積層され、その上面が第１導電膜の上面より上方に突出している第２の酸化膜とで構成されている。 （もっと読む）

【課題】隣接セル間干渉を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１メモリストリングと、ソースコンタクトと、第２メモリストリングと、シールド導電層と、を備えた不揮発性半導体記憶装置を提供する。第１メモリストリングは、第１軸に沿って並ぶ第１メモリセル及び第２メモリセルを含む。ソースコンタクトは、第１メモリストリングのソース側の端に設けられる。第２メモリストリングは、第１軸に対して直交する第２軸に沿って第１メモリセルと並ぶ第３メモリセルを含み、第１軸に沿って延在する。シールド導電層は、第１メモリストリングと第２メモリストリングとの間において第１軸に沿って延在し、ソースコンタクトと電気的に接続される。 （もっと読む）

【課題】素子分離用ゲート電極のみのしきい値電圧を高くすることができ、素子分離用ゲート電極の底部にチャネルが形成されない半導体装置を提供する。
【解決手段】半導体基板１に形成された複数の活性領域と、これら活性領域同士を区画する素子分離領域と、活性領域内を複数の素子領域に区画する第１素子分離用トレンチ３２Ａと、隣接する第１素子分離用トレンチ３２Ａ間に設けられ、第１素子分離用トレンチ３２Ａの深さよりも浅く形成されたゲートトレンチ３１Ａと、絶縁膜２５を介して第１素子分離用トレンチ３２Ａ内に形成された素子分離用電極３２と、ゲート絶縁膜２６Ａを介してゲートトレンチ３１Ａ内に形成されたゲート電極３１と、を具備してなり、素子分離用電極３２底部に成膜されている絶縁膜２５の膜厚が、ゲート電極３１の底部に成膜されているゲート絶縁膜２６Aの膜厚よりも厚いことを特徴とする。 （もっと読む）

【課題】均一で高い充填密度を有し、かつ欠陥が少ない絶縁膜を形成することができる方法の提供。
【解決手段】基板表面に、二酸化ケイ素微粒子と、ポリマーと、界面活性剤と、分散媒とを含む二酸化ケイ素分散液を塗布し、次いでポリシラザン組成物を塗布した後、加熱して絶縁膜を形成させる、絶縁膜の形成方法。 （もっと読む）

【課題】塗布法を用いて形成される酸化膜を溝の内部に充填した溝型の素子分離部を有する半導体装置において、溝の内部におけるボイドの発生を抑制して、埋め込み不良を低減することのできる技術を提供する。
【解決手段】０．２μｍ以下の溝幅を有する溝４Ｓの内部に埋まるポリシラザン膜の上面がパッド絶縁膜３の上面よりも高く、かつ１．０μｍ以上の溝幅を有する溝４Ｌの内部に埋まるポリシラザン膜の上面がパッド絶縁膜３の上面よりも低くなるように、半導体基板１の主面上にポリシラザン膜を形成し、続いて、３００℃以上の熱処理を行うことにより、ポリシラザン膜を酸化シリコン（ＳｉＯ_２）からなる第１埋め込み膜８へ転化すると同時に、溝４Ｓの上部に局所的に生じたボイドを消滅させる。 （もっと読む）

【課題】バンド間トンネリングが横方向に起こる構造を有し、バンド間トンネリングが起こる領域が大きいトンネルトランジスタを備える半導体装置を提供する。
【解決手段】第１上面Ｓ１と、第１上面Ｓ１よりも高さの低い第２上面Ｓ２と、第１上面と第２上面との間に存在する段差側面Ｓ３と、を有する段差が形成された基板。さらに、基板の段差側面Ｓ３と第２上面Ｓ２とに連続して形成されたゲート絶縁膜と、基板の段差側面Ｓ３に形成されたゲート絶縁膜に接するよう、第２上面Ｓ２上にゲート絶縁膜１３１を介して形成されたゲート電極１３２とを備える。さらに、基板内において、第１上面の下方に形成された第１導電型のソース領域１２１と、第２上面の下方に形成された第２導電型のドレイン領域１２２と、段差側面Ｓ３とソース領域１２２との間に形成された第２導電型の側方拡散領域１２３とを備える。 （もっと読む）

【課題】メモリセルアレイおよび周辺回路領域の素子分離領域の深さを調節しつつ、周辺回路部の素子分離領域に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板上に設けられデータを記憶する複数のメモリセルを含むメモリセルアレイと、半導体基板上に設けられメモリセルアレイを制御する周辺回路部とを備えている。素子分離部は、複数のメモリセルおよび周辺回路部が形成されるアクティブエリア間に設けられている。側壁膜は、周辺回路部におけるアクティブエリアの側面に設けられている。 （もっと読む）