半導体装置及びその製造方法
【課題】半導体基板を貫通する貫通電極の周囲に形成される環状の絶縁分離部において、絶縁分離部を構成する酸化膜の応力により絶縁分離部周囲の半導体基板が変形する。
【解決手段】絶縁分離部の基板側に深さ方向に圧縮応力を与える第１の膜４を形成し、第１の膜４上に深さ方向に引張応力を与える第２の膜６膜を形成し、その際、第１及び第２の膜の膜厚を圧縮応力と引張応力とがほぼ釣り合うように調整する。
【解決手段】絶縁分離部の基板側に深さ方向に圧縮応力を与える第１の膜４を形成し、第１の膜４上に深さ方向に引張応力を与える第２の膜６膜を形成し、その際、第１及び第２の膜の膜厚を圧縮応力と引張応力とがほぼ釣り合うように調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、半導体基板を貫通する貫通電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高機能化、多様化に伴い、複数の半導体チップを縦方向に積層して集積化した半導体装置が提案されている。このような半導体装置では、各半導体チップの半導体基板を貫通する貫通電極（Through Silicon （又はSubstrate） Via：ＴＳＶと称す）によって各半導体チップ間の電気的導通を図るように構成されている。
【０００３】
一方、ＴＳＶは半導体基板を貫通して形成されるために、半導体基板とＴＳＶ間の絶縁を図る必要がある。そこで、ＴＳＶの周りに環状の絶縁分離部（絶縁リングという）で素子形成領域の半導体層と分離することが提案されている。
【０００４】
半導体基板とＴＳＶ間の絶縁を図る方法の一つとして、半導体基板主面から貫通電極形成用の孔を形成し、この孔の内壁に絶縁層を形成した後、絶縁層の内側の孔内に導電材料を埋め込んで貫通電極を形成する方法がある。この場合、絶縁リングは貫通電極と接して設けられる。
【０００５】
また他の方法として、貫通電極と隔離された絶縁リングを形成する方法がある。この場合は、まず、半導体基板の主面に環状の溝を形成し、この環状の溝を絶縁材料で埋設して絶縁リングを形成する。次に、半導体基板の主面上に半導体素子を形成した後、裏面研削等を用いて半導体基板の厚みを薄くすることで絶縁リングの底部を半導体基板の裏面に露出させ、絶縁リングで囲まれた半導体基板裏面から貫通電極形成用の孔を形成して導電材料を埋設することで貫通電極を形成する。
【０００６】
環状の溝は、例えば、深さ４０〜５０μｍ、幅２〜３μｍ（アスペクト比１３〜２５）で形成し、この溝内をカバレジ良く絶縁膜で埋設する必要がある。
【０００７】
この溝への絶縁膜の埋設方法としては、ＣＶＤ（Chemical Vapor Deposition）法やＳＯＤ（Spin On Dielectric）法などがある（例えば、特許文献１）。
【０００８】
カバレジの良いＣＶＤ法としては、ＴＥＯＳ（テトラエトキシシラン）を用いた低圧ＣＶＤ（Low Pressure CVD:LPCVD）法により酸化シリコン膜（ＴＥＯＳ-ＮＳＧ（Non-doped Silicate Glass）膜）を形成し、さらに焼き締めを行う方法が挙げられる。
【０００９】
また、環状の溝のアスペクト比の増加を抑えるために、幅広に形成した環状の溝にポリシリコン膜を溝を埋設しない膜厚で形成し、内側を熱酸化する方法が提案されている（特許文献２）。特許文献２の形成方法によれば、シリコン基板にリング状の分離溝（溝幅約５μｍ）を形成した後、ＣＶＤ法により約２μｍの多結晶シリコン膜をコンフォーマルに形成する。そして、この多結晶シリコン膜を熱酸化して厚さ約０．８μｍ程度の熱酸化シリコン膜を形成する。その後、ＣＶＤ法により酸化シリコン膜を形成して、隙間を埋設する（以上、〔００２１〕〜〔００２５〕段落参照）。ここで、多結晶シリコン膜を約０．８μｍ程度の熱酸化シリコン膜を形成する工程では、溝内の両側壁で合わせて約１．６μｍ程度の熱酸化シリコン膜で埋設されたことになる。一般的な熱酸化では、約半分が元のシリコン側に形成され、残り半分は元のシリコンを膨張させる方向に形成される。従って、分離溝内に残る隙間は約２００ｎｍ幅であり、これをＣＶＤ酸化シリコン膜で埋設することになる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−１１１０６１号公報
【特許文献２】特開２００８−２５１９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
通常、ＣＶＤ酸化シリコン膜は成膜後焼き締められるが、焼き締められたＣＶＤ酸化シリコン膜は、体積収縮に伴い周囲のシリコン基板に対して深さ方向に引張応力を作用させる傾向がある。そして、このようなＣＶＤ酸化シリコン膜で溝内全てを埋設すると、図１（ａ）に示すように、引張応力によって絶縁リング周囲の基板が陥没し得ることが分かった。
【００１２】
一方、熱酸化法のようにシリコンを酸化することにより溝内に埋設した酸化シリコン膜は、体積膨張により周囲のシリコン基板に対して深さ方向に圧縮応力を作用させる傾向がある。そして、このような酸化シリコン膜で絶縁リングの大部分を形成すると、図１（ｂ）に示すように圧縮応力によって絶縁リング周囲の基板が隆起し得ることが分かった。これらの現象は、ＴＳＶと隔離された絶縁リングの場合に限定されず、ＴＳＶに接して形成される絶縁リングの場合にも起こり得る。
【００１３】
上記のように、従来の絶縁リングの形成方法によると絶縁リング周囲のシリコン基板が変形する場合がある。絶縁リングはＴＳＶと素子領域とを電気的に絶縁するために設けられるものであるから、絶縁リングの外側には素子領域が形成され、内側にはＴＳＶが形成される。絶縁リング周囲のシリコン基板が変形すると、外側の素子領域および／または内側のＴＳＶを正常に形成できなくなる場合がある。したがって、このようなシリコン基板の変形は、製造歩留まりの低下をもたらす。
【課題を解決するための手段】
【００１４】
本発明では、絶縁リング周囲のシリコン基板の変形を抑制する方法が提供される。
【００１５】
すなわち、本発明の一実施形態によれば、
半導体基板の主面に溝を形成する工程と、
前記溝内にシリコンを熱酸化して第１の酸化シリコン膜を形成する工程と、
前記半導体基板主面上に、前記第１の酸化シリコン膜と同じかそれよりも大きい膜厚の第２の酸化シリコン膜を成膜する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記溝の底部を露出させる工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【００１６】
また、本発明の別の実施形態によれば、
半導体基板の主面に溝を形成する工程と、
前記溝内にシリコンを熱酸化して第１の酸化シリコン膜を形成する工程と、
前記半導体基板主面上に、第２の酸化シリコン膜を成膜する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記溝の底部を露出させる工程と、
を備え、
前記第１の酸化シリコン膜は深さ方向に圧縮応力を与え、前記第２の酸化シリコン膜は深さ方向に引張応力を与え、前記第１及び第２の酸化シリコン膜は前記圧縮応力と前記引張応力とがほぼ釣り合うようにそれぞれの膜厚を調整して形成されることを特徴とする半導体装置の製造方法、が提供される。
【００１７】
また、本発明のさらに別の実施形態によれば、
半導体基板と、
前記半導体基板を貫通する溝と、
前記溝の側壁上に２層以上積層した側壁膜と、
を備え、
前記側壁膜は、少なくとも
深さ方向に圧縮応力を与える第１の膜と、
深さ方向に引張応力を与える第２の膜と、
を含み、
第２の膜の膜厚は第１の膜の膜厚と同等かそれ以上の膜厚を有する半導体装置、が提供される。
【発明の効果】
【００１８】
本発明の一実施形態によれば、半導体基板の主面に形成された溝の側壁上にシリコンよりなる層を熱酸化して得られる第１の酸化シリコン膜と、ＣＶＤ法等により成膜した第２の酸化シリコン膜とを積層することで、第１の酸化シリコン膜による圧縮応力と第２の酸化シリコン膜による引張応力とを相殺することができる。
【図面の簡単な説明】
【００１９】
【図１】従来技術の課題を説明する概念図である。
【図２】本発明の一実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ｂ）は（ａ）の部分拡大図である。
【図４】本発明の一実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図７】本発明の一実施形態に係る半導体装置を示す模式縦断面図（ａ）及び模式横断面図（ｂ）である。
【図８】本発明を適用して形成した絶縁リング周囲の基板表面の凹凸状態を示すグラフである。
【図９】比較例になる絶縁リング周囲の基板表面の凹凸状態を示すグラフである。
【図１０】本発明の一実施形態の変形例に係る半導体装置の製造工程を示す工程断面図であり、(b)は(a)の部分拡大図である。
【図１１】本発明の他の実施形態に係る半導体装置の断面図であり、（ｂ）は（ａ）の部分拡大図である。
【図１２】本発明の他の実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図１３】本発明の他の実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ｂ）は（ａ）の部分拡大図である。
【図１４】本発明の他の実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ｂ）は（ａ）の部分拡大図である。
【図１５】本発明の他の実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図１６】本発明の他の実施形態に係る半導体装置の製造工程を示す工程断面図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施の形態について説明するが、本発明はこれらの実施の形態にのみ限定されるものではない。
【００２１】
（実施形態例１）
まず、図２に示すように、ドライエッチングにより、半導体基板（シリコン基板）１の主面側に深さ５０μｍ、幅２μｍの環状（円形リング状）の溝３を形成する。シリコン基板上に、マスクとなる窒化シリコン膜２を形成し、フォトリソグラフィー技術を用いて上記リング形状の開口部を形成する。続いて、マスク窒化シリコン膜２をマスクに、シリコン基板をエッチングする。シリコン基板１をエッチング後、マスク窒化シリコン膜２は除去せずに、シリコン基板１表面の酸化防止膜として残す。なお、図示していないが、マスク窒化シリコン膜２を形成する前にシリコン基板表面にパッド酸化シリコン膜を形成しておくことが好ましい。
【００２２】
次に、図３に示すように、形成した溝内を熱酸化して第１の酸化シリコン膜４を形成する。本実施例では後工程で形成する第２の酸化シリコン膜（ＴＥＯＳ−ＮＳＧ膜）５の膜厚と膜収縮量から算出した引張応力とほぼ釣り合う圧縮応力となる膜厚として５００ｎｍを選択する。Ｓｉの酸化による熱酸化シリコン膜はＳｉの約２．２７倍の体積となるため、リング状溝３の側壁に深さ方向の圧縮応力を作用させることができる。第１の酸化膜４の膜厚は、後工程で形成する第２の酸化膜５の種類、量（膜厚）、リング状溝３の深さや幅などにより、第２の酸化膜５によって与えられる引張応力と第１の酸化膜４の圧縮応力とがほぼ相殺される（釣り合う）ように調整される。溝幅２μｍでは、３００ｎｍ以上の膜厚に形成することが好ましい。熱酸化は、基板を酸化性雰囲気に保持し、８００℃〜１１００℃の温度で所望の膜厚の熱酸化シリコン膜が形成されるまで実施する。酸化性雰囲気としては、酸素（Ｏ２）、オゾン（Ｏ３）、一酸化炭素（ＣＯ）、一酸化窒素（ＮＯ）、水蒸気（Ｈ２Ｏ）などの酸化剤を含む雰囲気であればよい。水蒸気による酸化が比較的短時間で厚い膜厚の熱酸化シリコン膜を形成できることから好ましい。
【００２３】
次に、貫通電極として銅を用いることを考慮して、銅バリア膜として窒化シリコン膜５（図３（ｂ）参照。図３（ａ）、図４〜図７では記載を省略）をリング状溝３内に形成する。本実施形態例では銅バリア膜としての窒化シリコン膜５（以下、バリア窒化シリコン膜という）の膜厚として５０ｎｍを選択した。以上の工程を経たリング状溝内の幅は約１．５μｍとなる。
【００２４】
次に、ＴＥＯＳを原料ガスとして用い、低圧ＣＶＤ法によって形成したＮＳＧ（Non-doped Silicate Grass）膜を第２の酸化シリコン膜６としてリング状溝内を完全に埋設する膜厚で形成する。本実施形態例ではＴＥＯＳ−ＮＳＧ膜を１．７６μｍ厚に形成した。このような堆積法によって形成する第２の酸化シリコン膜６の成膜膜厚（マスク窒化シリコン膜２上の膜厚）は、リング状溝３を完全に埋設するという観点からリング状溝の溝幅（残存溝幅）の１／２以上の膜厚であり、好ましくは、残存溝幅以上の膜厚である。また、後工程で基板上の不要となる第２の酸化シリコン膜６の除去が容易となるという観点からは溝幅（初期幅）以下の膜厚とすることが好ましい。
【００２５】
第２の酸化シリコン膜６としては、上記のＴＥＯＳ−ＮＳＧ膜に限定されず、後工程での焼き締めによって引張応力を与えるものであればいずれも使用できる。特に、深いリング状溝３への埋設性を考慮して、カバレジ性の良いＣＶＤ法やＳＯＤ（Spin On Dielectric）法で形成される酸化シリコン膜などを挙げることができる。上記の低圧ＣＶＤ法によるＴＥＯＳ−ＮＳＧ膜は原料や製造装置コストが安価であるという利点を有する。通常、第２の酸化シリコン膜６の膜厚（リング状溝内での基板面に平行な方向での膜厚）は、第１の酸化シリコン膜４の膜厚（基板面に平行な方向で対向する第１の酸化シリコン膜４の合計膜厚）と同等かそれ以上の膜厚であり、好ましくは、第１の酸化シリコン膜４の膜厚の１〜５倍の範囲、より好ましくは、２〜４倍の膜厚である。
【００２６】
続いて、図４に示すように、シリコン基板１上の余剰の第２の酸化シリコン膜６、バリア窒化シリコン膜５及びマスク窒化シリコン膜２をウエットエッチングやＣＭＰ法等により除去する。たとえば、第２の酸化膜６、バリア窒化シリコン膜５をマスク窒化シリコン膜２をストッパとしてＣＭＰ法で除去した後、マスク窒化シリコン膜２を熱リン酸によるウエットエッチングで除去する方法が挙げられる。
【００２７】
その後、リング状溝内に埋め込んだ第２の酸化シリコン膜６の焼き締めを行うため、非酸化性雰囲気（窒素などの不活性ガス雰囲気）中、１０００℃、６０分間の熱処理を行って絶縁リングを形成した。焼き締めは９００〜１１００℃の範囲で行うことができる。処理時間は、処理温度、リング状溝の深さ、幅などにより異なるが、概ね３０分以上であれば、十分な焼き締めを行うことができる。処理時間の上限については特に限定はなく、必要以上に焼き締めを行っても絶縁リングの機能上は問題は無いが、エネルギーコストが増大することとなるため、通常は、９０分以下であることが好ましい。また、焼き締めは、シリコン基板１上のマスク窒化シリコン膜２を除去する前に実施しても良く、その場合は、シリコン基板が酸化される恐れがないために酸化性雰囲気中、例えば大気中で行うこともできる。なお、ＳＯＤ法で形成される第２の酸化シリコン膜６の場合には、塗布した膜（例えば、ポリシラザン膜）を酸化シリコン膜へ変換するための酸化性雰囲気での熱処理が必要となる場合がある。
【００２８】
このように、図４までの工程を終了した後、通常の半導体装置の素子形成工程を行う。すなわち、図５に示すように、素子分離領域となるＳＴＩ（Shallow Trench Isolation）７の形成、ゲート電極８の形成、拡散層（図示せず）の形成等を行う。
【００２９】
さらに、第１層間絶縁膜９を形成し、第１層間絶縁膜９に、後に形成する貫通電極と接続するための接続電極１０及び各トランジスタの拡散層に接続するコンタクトプラグ１１を形成する。次に、接続電極１０と接続する配線１２及びコンタクトプラグと接続する配線１３を含む配線層を形成する。
【００３０】
続いて、第２層間絶縁膜１４を形成することにより、シリコン基板表面側の製造プロセスが終了する。
【００３１】
その後、以下に説明するように、シリコン基板の裏面側の処理に移る。
【００３２】
まず、シリコン基板１の裏面から研削等により基板厚みを減じる処理を行う。この裏面研削等の処理は、絶縁リング（溝）の底部が露出するまで行う。これにより、図６に示すように、シリコン基板１の裏面１Ｂまで貫通した絶縁リングが完成する。こうして、絶縁リングで囲まれた貫通電極形成領域が形成される。
【００３３】
次に、図７に示すように、シリコン基板（貫通電極形成領域を含む）の裏面１Ｂを覆う裏面絶縁膜１５を形成する。続いて、貫通電極形成領域に、シリコン基板の裏面から裏面絶縁膜１５及びシリコン基板１を貫通し、接続電極１０の下面を露出する開孔を形成する。次に、開孔を埋め込むように貫通電極１６を形成する。
【００３４】
貫通電極１６は、スパッタ法によりシード膜を形成した後、めっき法により銅を埋め込んで形成される。
【００３５】
例えば、まず、最初に絶縁層１５の表面、すなわちシリコン基板の裏面１Ｂ側に、めっき用シード膜として、スパッタ法またはＭＯＣＶＤ法によりチタン、および銅を順次形成する。次に、フォトレジスト層を形成する（図示せず）。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、開口内部に電気めっき法により銅を埋設する。
【００３６】
その後、例えば、アセトン等の有機溶剤等を用いてフォトレジスト層を剥離除去し、その後、余剰のめっき用シード膜の銅およびチタンを、硫酸やフッ酸を用いたウェットエッチング工程により除去する。上記工程を経て、図７に示す様に、内部貫通電極１６ａおよび電極パッド１６ｂを含む貫通電極１６を形成することができる。
【００３７】
貫通電極１６は、銅、アルミニウム、チタン、タングステン等の金属又はその合金、チタンシリサイド、タングステンシリサイド等の金属シリサイド、窒化チタン等の導電無機物、リン等のｎ型不純物やホウ素等のｐ型不純物を含有するポリシリコン等の一種もしくは二種以上からなるものである。貫通電極は、チタン、銅等の金属からなるものであることが好ましい。
【００３８】
本実施例では、図７（ｂ）に示すように、絶縁リング及び貫通電極１６は円状に形成しているが、これに限定されず、それぞれ独立に矩形状等の他の形状であっても良い。
【００３９】
さらに、絶縁リングは、１重のみ形成しているが、２重以上の多重リングとしても良い。例えば、貫通電極側に形成される第１の絶縁リング（絶縁分離部）と第１の絶縁リングの外周に半導体基板のシリコン領域を介して離間された第２の絶縁リング（絶縁分離部）などの構成でも良い。このように、絶縁リングを多重構造とすることで、各絶縁リングの幅を狭くしても絶縁性の確保が可能となり、各絶縁リングの幅を狭くすることで、絶縁リング内に作用する圧縮応力と引張応力はそれぞれ小さくなり、これら応力が完全に相殺させずわずかに差違が生じたとしても絶縁リング周辺への影響を低減することができる。また、溝幅が狭くなることで、形成する第１の酸化膜及び第２の酸化膜の膜厚はそれぞれ小さくなり、製造歩留まりが向上するという効果もある。
【００４０】
ここで、本発明の主たる効果を説明するため、２重の絶縁リングを形成して絶縁リング周辺の基板表面状態がどのように変化するかを観察した。ここでは、絶縁リングとして、上記実施例と同様の深さ、幅として、２重の絶縁リングの３組を所定方向に配置して同様に形成し、焼き締め後の絶縁リング周辺の半導体基板表面の凹凸を接触式(探針)段差測定により測定した。結果を図８に示す。
【００４１】
比較例として、第１の酸化膜（熱酸化シリコン膜）４の膜厚を９〜１０ｎｍとした以外は同様の方法で絶縁リングを形成し、絶縁リング周辺の半導体基板表面の凹凸を測定した結果を図９に示す。なお、図８，図９では、横軸は基板面に平行な方向の長さ（距離）、縦軸は基板面に垂直な方向の深さ（凹凸高さ）を示す。太矢印で示した凹凸高さの差が陥没量となる。
【００４２】
半導体基板を貫通する絶縁リングの場合、それまで絶縁リング底部を支えていた裏面側の半導体基板が研削されてなくなってしまうため、比較例に示したような絶縁リングを引張応力のみを与えるＴＥＯＳ−ＮＳＧ膜で大部分を形成すると、その引張応力に対抗する応力がほとんどなくなってしまうため、絶縁リング構造自体がＴＥＯＳ−ＮＳＧ膜の応力に負けて破壊される場合がある。これに対して、本実施形態例による方法では、ＴＥＯＳ−ＮＳＧ膜の引張応力は比較例よりも厚く形成した熱酸化シリコン膜の圧縮応力により相殺され、約１／６以下の陥没量に改善されており、これは、実用上問題のないレベルである。
【００４３】
次に上述の実施形態例１の変形例について図面を用いて説明する。
図１０（ａ）は本変形例に係る半導体装置の製造工程を示す工程断面図であり、図１０（ｂ）は図１０（ａ）の部分拡大図である。
【００４４】
上述の実施形態例１と同様、図２に示すように、マスク窒化シリコン膜２をマスクとしてシリコン基板１表面を選択的にエッチングすることでリング状溝３を形成する。
【００４５】
次に、図１０に示すように、シリコン基板１を熱酸化することで例えば９〜１０ｎｍと薄い酸化シリコン膜１７を成膜後、ＬＰＣＶＤ法により、バリア窒化シリコン膜１８を成膜する。バリア窒化シリコン膜１８上に多結晶シリコン層を成膜し（図示せず）、この多結晶シリコン層を熱酸化することで熱酸化シリコン膜１９を形成する。この時、バリア窒化シリコン膜１８はシリコン基板１の酸化を防止する。次に熱酸化シリコン膜１９の内側の孔を、例えば、ＬＰ ＴＥＯＳ−ＮＳＧ膜２０で埋設する。シリコン基板１表面のマスク窒化シリコン膜２やバリア窒化シリコン膜１８、熱酸化シリコン膜１９およびＬＰ ＴＥＯＳ−ＮＳＧ膜２０をＣＭＰ法またはドライエッチング法により除去した後、実施形態例１と同様の工程を施すことで半導体装置を完成させることができる。
【００４６】
多結晶シリコン層を熱酸化することで得られる熱酸化シリコン膜１９とＬＰ ＴＥＯＳ−ＮＳＧ膜２０とを積層することで、熱酸化シリコン膜１９による圧縮応力とＬＰ ＴＥＯＳ−ＮＳＧ膜２０による引張応力とを相殺することができ、シリコン基板の変形を抑えることができる。さらに、比較的厚い熱酸化シリコン膜１９とシリコン基板１との間に熱酸化シリコン膜１９と比較して極薄い酸化シリコン膜１７をシリコン基板１と接するように挿入することで、シリコン基板１に発生する応力を緩和することができ、シリコン基板の亀裂の発生を抑えることができる。
【００４７】
（実施形態例２）
次に、他の実施形態について図面を用いて説明する。
図１１（ａ）は本発明の実施形態例２に係る半導体装置の断面図であり、図１１（ｂ）は図１１（ａ）の部分拡大図である。図１２、１３（ａ）、１４（ａ）、図１５〜図１６は本実施形態例に係る半導体装置の製造工程を示す工程断面図であり、図１３（ｂ）及び図１４（ｂ）はそれぞれ図１３（ａ）及び図１４（ａ）の部分拡大図である。
【００４８】
図１１に示すように、シリコン基板１の主面にはシリコン基板１とは反対導電型の不純物拡散層よりなるソース・ドレイン２４とゲート電極２３よりなるＭＯＳトランジスタが形成されている。ソース・ドレイン２４の一方は層間絶縁膜２１に形成された導電プラグ３３を介して配線３４に接続されている。配線３４上は絶縁膜３５で覆われている。シリコン基板１の裏面には裏面絶縁層３６が設けられている。裏面絶縁層３６としては窒化シリコンやポリマー絶縁膜を使用することができる。シリコン基板１および層間絶縁膜２１を貫通し、配線３４に接続する貫通電極形成用孔が設けられている。貫通電極形成用孔の内壁には薄い熱酸化シリコン膜２６、窒化シリコン膜２７、ＣＶＤ酸化シリコン膜の積層膜２８よりなる絶縁層が設けられており、さらに、その内側には、金またはパラジウムよりなる酸化防止膜２９、拡散防止膜３０、シード層３１、銅よりなる貫通電極プラグ３２よりなる貫通電極が設けられており、貫通電極は配線３４に電気的に接続されている。また、貫通電極の底部はシリコン基板１裏面に設けられた裏面絶縁層３６をも貫通して露出しており、ソルダーバンプ３７が形成されている。
【００４９】
貫通電極形成用孔の側壁に、シリコン基板１を熱酸化することで得られる熱酸化シリコン膜２６を第１の膜、ＣＶＤ酸化シリコン膜の積層膜２８を第２の膜として少なくとも２層を積層することで、熱酸化シリコン膜２６による圧縮応力とＣＶＤ酸化シリコン膜の積層膜２８による引張応力とを相殺することができる。ＣＶＤ酸化シリコン膜は実施形態例１のように一度に厚膜を形成するのではなく、極薄い膜に分割してそれらの積層膜で構成していることから、この積層膜による引張応力の大きさは格段に小さく抑える事が可能であるため、これと釣り合う圧縮応力も小さくでき、それを発生させる熱酸化シリコン膜２６も薄くすることが可能である。また、薄い膜の積層構造とすることは、応力の増大を抑えながらトータルの厚さの厚い膜を利用できる。このような絶縁構造の厚膜化は、ＴＳＶによる寄生容量の低減を可能とし、信号伝達性能の向上に寄与する。成膜ごとに熱処理を加えて積層膜を形成すると、さらに大きな応力低減効果が得られる。つまり、第２の膜は、個々に焼き締められた少なくとも２層の酸化シリコン膜の積層膜とすることが好ましい。図１１に示す例では４層の積層膜の場合を示している（図１１（ｂ）参照）。
【００５０】
次に、本実施形態例２に係る半導体装置の製造工程について図面を用いて説明する。
図１２に示すように、シリコン基板１の主表面に半導体装置を構成する素子を形成し、素子上に層間絶縁膜２１を成膜する。ここでは、半導体装置を構成する素子としてソース・ドレイン２４、ゲート電極２３よりなるＭＯＳトランジスタを模式的に表している。マスク窒化シリコン膜２２を用いて層間絶縁膜２１、シリコン基板１を選択的にエッチングすることで、貫通電極形成用孔２５を形成する。
【００５１】
図１３に示すように、貫通電極形成用孔２５の内壁に露出したシリコン基板１を熱酸化して熱酸化シリコン膜２６を形成する。次にＬＰ ＣＶＤ法で窒化シリコン膜２７を成膜する。さらに窒化シリコン膜２７上にＬＰ ＣＶＤ酸化シリコン膜の積層膜２８を形成する。この時、ＣＶＤ法による成膜とそれに続く熱処理工程のサイクルを少なくとも２回繰り返す。
【００５２】
図１４に示すように、ＬＰ ＣＶＤ酸化シリコン膜の積層膜２８上に酸化防止膜２９、拡散防止膜３０、シード層３１を順次、成膜する。次に電解メッキ法にて貫通電極プラグ３２用の銅めっき膜３２’を成膜する。
【００５３】
図１５に示すように、層間絶縁膜２１上のマスク窒化シリコン膜２２、窒化シリコン膜２７、ＬＰ ＣＶＤ酸化シリコン膜の積層膜２８、酸化防止膜２９、拡散防止膜３０、シード層３１、銅メッキ膜３２’をＣＭＰ法、またはドライエッチングを用いて除去する。以上により、貫通電極プラグ３２を含む貫通電極部が、貫通電極形成用孔２５内に形成される。
【００５４】
図１６に示すように、層間絶縁膜２１中にコンタクトプラグ３３、層間絶縁膜２１上に配線３４を形成する。配線３４の一部は貫通電極部と電気的に接続される。続いて、絶縁膜３５を成膜する。その後は、シリコン基板１の裏面を研削およびエッチングすることで貫通電極部底部が露出するようにシリコン基板１の厚みを減じる。シリコン基板１裏面に裏面絶縁層３６として窒化シリコン膜を成膜した後、再度貫通電極部底部を露出させ、ソルダーバンプ３７を形成して、図１１に示す半導体装置が完成する。
【符号の説明】
【００５５】
１ 半導体基板（シリコン基板）
２ マスク窒化シリコン膜
３ リング状溝
４ 第１の酸化膜（熱酸化膜）
５ バリア窒化シリコン膜
６ 第２の酸化膜（ＴＥＯＳ−ＮＳＧ膜）
７ ＳＴＩ
８ ゲート電極
９ 第１層間絶縁膜
１０ 接続電極
１１ コンタクトプラグ
１２，１３ 配線
１４ 第２層間絶縁膜
１５ 裏面絶縁層
１６ 貫通電極
１６ａ 内部貫通電極
１６ｂ 電極パッド
１７ 酸化シリコン膜
１８ バリア窒化シリコン膜
１９ 熱酸化シリコン膜
２０ ＬＰ ＴＥＯＳ−ＮＳＧ膜
２１ 層間絶縁膜
２２ マスク窒化シリコン膜
２３ ゲート電極
２４ ソース・ドレイン
２５ 貫通電極形成用孔
２６ 熱酸化シリコン膜
２７ 窒化シリコン膜
２８ ＣＶＤ酸化シリコン膜の積層膜
２９ 酸化防止膜
３０ 拡散防止膜
３１ シード層
３２ 貫通電極プラグ
３２’ 銅メッキ膜
３３ コンタクトプラグ
３４ 配線
３５ 絶縁膜
３６ 裏面絶縁層
３７ ソルダーバンプ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは、半導体基板を貫通する貫通電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高機能化、多様化に伴い、複数の半導体チップを縦方向に積層して集積化した半導体装置が提案されている。このような半導体装置では、各半導体チップの半導体基板を貫通する貫通電極（Through Silicon （又はSubstrate） Via：ＴＳＶと称す）によって各半導体チップ間の電気的導通を図るように構成されている。
【０００３】
一方、ＴＳＶは半導体基板を貫通して形成されるために、半導体基板とＴＳＶ間の絶縁を図る必要がある。そこで、ＴＳＶの周りに環状の絶縁分離部（絶縁リングという）で素子形成領域の半導体層と分離することが提案されている。
【０００４】
半導体基板とＴＳＶ間の絶縁を図る方法の一つとして、半導体基板主面から貫通電極形成用の孔を形成し、この孔の内壁に絶縁層を形成した後、絶縁層の内側の孔内に導電材料を埋め込んで貫通電極を形成する方法がある。この場合、絶縁リングは貫通電極と接して設けられる。
【０００５】
また他の方法として、貫通電極と隔離された絶縁リングを形成する方法がある。この場合は、まず、半導体基板の主面に環状の溝を形成し、この環状の溝を絶縁材料で埋設して絶縁リングを形成する。次に、半導体基板の主面上に半導体素子を形成した後、裏面研削等を用いて半導体基板の厚みを薄くすることで絶縁リングの底部を半導体基板の裏面に露出させ、絶縁リングで囲まれた半導体基板裏面から貫通電極形成用の孔を形成して導電材料を埋設することで貫通電極を形成する。
【０００６】
環状の溝は、例えば、深さ４０〜５０μｍ、幅２〜３μｍ（アスペクト比１３〜２５）で形成し、この溝内をカバレジ良く絶縁膜で埋設する必要がある。
【０００７】
この溝への絶縁膜の埋設方法としては、ＣＶＤ（Chemical Vapor Deposition）法やＳＯＤ（Spin On Dielectric）法などがある（例えば、特許文献１）。
【０００８】
カバレジの良いＣＶＤ法としては、ＴＥＯＳ（テトラエトキシシラン）を用いた低圧ＣＶＤ（Low Pressure CVD:LPCVD）法により酸化シリコン膜（ＴＥＯＳ-ＮＳＧ（Non-doped Silicate Glass）膜）を形成し、さらに焼き締めを行う方法が挙げられる。
【０００９】
また、環状の溝のアスペクト比の増加を抑えるために、幅広に形成した環状の溝にポリシリコン膜を溝を埋設しない膜厚で形成し、内側を熱酸化する方法が提案されている（特許文献２）。特許文献２の形成方法によれば、シリコン基板にリング状の分離溝（溝幅約５μｍ）を形成した後、ＣＶＤ法により約２μｍの多結晶シリコン膜をコンフォーマルに形成する。そして、この多結晶シリコン膜を熱酸化して厚さ約０．８μｍ程度の熱酸化シリコン膜を形成する。その後、ＣＶＤ法により酸化シリコン膜を形成して、隙間を埋設する（以上、〔００２１〕〜〔００２５〕段落参照）。ここで、多結晶シリコン膜を約０．８μｍ程度の熱酸化シリコン膜を形成する工程では、溝内の両側壁で合わせて約１．６μｍ程度の熱酸化シリコン膜で埋設されたことになる。一般的な熱酸化では、約半分が元のシリコン側に形成され、残り半分は元のシリコンを膨張させる方向に形成される。従って、分離溝内に残る隙間は約２００ｎｍ幅であり、これをＣＶＤ酸化シリコン膜で埋設することになる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００９−１１１０６１号公報
【特許文献２】特開２００８−２５１９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
通常、ＣＶＤ酸化シリコン膜は成膜後焼き締められるが、焼き締められたＣＶＤ酸化シリコン膜は、体積収縮に伴い周囲のシリコン基板に対して深さ方向に引張応力を作用させる傾向がある。そして、このようなＣＶＤ酸化シリコン膜で溝内全てを埋設すると、図１（ａ）に示すように、引張応力によって絶縁リング周囲の基板が陥没し得ることが分かった。
【００１２】
一方、熱酸化法のようにシリコンを酸化することにより溝内に埋設した酸化シリコン膜は、体積膨張により周囲のシリコン基板に対して深さ方向に圧縮応力を作用させる傾向がある。そして、このような酸化シリコン膜で絶縁リングの大部分を形成すると、図１（ｂ）に示すように圧縮応力によって絶縁リング周囲の基板が隆起し得ることが分かった。これらの現象は、ＴＳＶと隔離された絶縁リングの場合に限定されず、ＴＳＶに接して形成される絶縁リングの場合にも起こり得る。
【００１３】
上記のように、従来の絶縁リングの形成方法によると絶縁リング周囲のシリコン基板が変形する場合がある。絶縁リングはＴＳＶと素子領域とを電気的に絶縁するために設けられるものであるから、絶縁リングの外側には素子領域が形成され、内側にはＴＳＶが形成される。絶縁リング周囲のシリコン基板が変形すると、外側の素子領域および／または内側のＴＳＶを正常に形成できなくなる場合がある。したがって、このようなシリコン基板の変形は、製造歩留まりの低下をもたらす。
【課題を解決するための手段】
【００１４】
本発明では、絶縁リング周囲のシリコン基板の変形を抑制する方法が提供される。
【００１５】
すなわち、本発明の一実施形態によれば、
半導体基板の主面に溝を形成する工程と、
前記溝内にシリコンを熱酸化して第１の酸化シリコン膜を形成する工程と、
前記半導体基板主面上に、前記第１の酸化シリコン膜と同じかそれよりも大きい膜厚の第２の酸化シリコン膜を成膜する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記溝の底部を露出させる工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【００１６】
また、本発明の別の実施形態によれば、
半導体基板の主面に溝を形成する工程と、
前記溝内にシリコンを熱酸化して第１の酸化シリコン膜を形成する工程と、
前記半導体基板主面上に、第２の酸化シリコン膜を成膜する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記溝の底部を露出させる工程と、
を備え、
前記第１の酸化シリコン膜は深さ方向に圧縮応力を与え、前記第２の酸化シリコン膜は深さ方向に引張応力を与え、前記第１及び第２の酸化シリコン膜は前記圧縮応力と前記引張応力とがほぼ釣り合うようにそれぞれの膜厚を調整して形成されることを特徴とする半導体装置の製造方法、が提供される。
【００１７】
また、本発明のさらに別の実施形態によれば、
半導体基板と、
前記半導体基板を貫通する溝と、
前記溝の側壁上に２層以上積層した側壁膜と、
を備え、
前記側壁膜は、少なくとも
深さ方向に圧縮応力を与える第１の膜と、
深さ方向に引張応力を与える第２の膜と、
を含み、
第２の膜の膜厚は第１の膜の膜厚と同等かそれ以上の膜厚を有する半導体装置、が提供される。
【発明の効果】
【００１８】
本発明の一実施形態によれば、半導体基板の主面に形成された溝の側壁上にシリコンよりなる層を熱酸化して得られる第１の酸化シリコン膜と、ＣＶＤ法等により成膜した第２の酸化シリコン膜とを積層することで、第１の酸化シリコン膜による圧縮応力と第２の酸化シリコン膜による引張応力とを相殺することができる。
【図面の簡単な説明】
【００１９】
【図１】従来技術の課題を説明する概念図である。
【図２】本発明の一実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ｂ）は（ａ）の部分拡大図である。
【図４】本発明の一実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図７】本発明の一実施形態に係る半導体装置を示す模式縦断面図（ａ）及び模式横断面図（ｂ）である。
【図８】本発明を適用して形成した絶縁リング周囲の基板表面の凹凸状態を示すグラフである。
【図９】比較例になる絶縁リング周囲の基板表面の凹凸状態を示すグラフである。
【図１０】本発明の一実施形態の変形例に係る半導体装置の製造工程を示す工程断面図であり、(b)は(a)の部分拡大図である。
【図１１】本発明の他の実施形態に係る半導体装置の断面図であり、（ｂ）は（ａ）の部分拡大図である。
【図１２】本発明の他の実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図１３】本発明の他の実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ｂ）は（ａ）の部分拡大図である。
【図１４】本発明の他の実施形態に係る半導体装置の製造工程を示す工程断面図であり、（ｂ）は（ａ）の部分拡大図である。
【図１５】本発明の他の実施形態に係る半導体装置の製造工程を示す工程断面図である。
【図１６】本発明の他の実施形態に係る半導体装置の製造工程を示す工程断面図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施の形態について説明するが、本発明はこれらの実施の形態にのみ限定されるものではない。
【００２１】
（実施形態例１）
まず、図２に示すように、ドライエッチングにより、半導体基板（シリコン基板）１の主面側に深さ５０μｍ、幅２μｍの環状（円形リング状）の溝３を形成する。シリコン基板上に、マスクとなる窒化シリコン膜２を形成し、フォトリソグラフィー技術を用いて上記リング形状の開口部を形成する。続いて、マスク窒化シリコン膜２をマスクに、シリコン基板をエッチングする。シリコン基板１をエッチング後、マスク窒化シリコン膜２は除去せずに、シリコン基板１表面の酸化防止膜として残す。なお、図示していないが、マスク窒化シリコン膜２を形成する前にシリコン基板表面にパッド酸化シリコン膜を形成しておくことが好ましい。
【００２２】
次に、図３に示すように、形成した溝内を熱酸化して第１の酸化シリコン膜４を形成する。本実施例では後工程で形成する第２の酸化シリコン膜（ＴＥＯＳ−ＮＳＧ膜）５の膜厚と膜収縮量から算出した引張応力とほぼ釣り合う圧縮応力となる膜厚として５００ｎｍを選択する。Ｓｉの酸化による熱酸化シリコン膜はＳｉの約２．２７倍の体積となるため、リング状溝３の側壁に深さ方向の圧縮応力を作用させることができる。第１の酸化膜４の膜厚は、後工程で形成する第２の酸化膜５の種類、量（膜厚）、リング状溝３の深さや幅などにより、第２の酸化膜５によって与えられる引張応力と第１の酸化膜４の圧縮応力とがほぼ相殺される（釣り合う）ように調整される。溝幅２μｍでは、３００ｎｍ以上の膜厚に形成することが好ましい。熱酸化は、基板を酸化性雰囲気に保持し、８００℃〜１１００℃の温度で所望の膜厚の熱酸化シリコン膜が形成されるまで実施する。酸化性雰囲気としては、酸素（Ｏ２）、オゾン（Ｏ３）、一酸化炭素（ＣＯ）、一酸化窒素（ＮＯ）、水蒸気（Ｈ２Ｏ）などの酸化剤を含む雰囲気であればよい。水蒸気による酸化が比較的短時間で厚い膜厚の熱酸化シリコン膜を形成できることから好ましい。
【００２３】
次に、貫通電極として銅を用いることを考慮して、銅バリア膜として窒化シリコン膜５（図３（ｂ）参照。図３（ａ）、図４〜図７では記載を省略）をリング状溝３内に形成する。本実施形態例では銅バリア膜としての窒化シリコン膜５（以下、バリア窒化シリコン膜という）の膜厚として５０ｎｍを選択した。以上の工程を経たリング状溝内の幅は約１．５μｍとなる。
【００２４】
次に、ＴＥＯＳを原料ガスとして用い、低圧ＣＶＤ法によって形成したＮＳＧ（Non-doped Silicate Grass）膜を第２の酸化シリコン膜６としてリング状溝内を完全に埋設する膜厚で形成する。本実施形態例ではＴＥＯＳ−ＮＳＧ膜を１．７６μｍ厚に形成した。このような堆積法によって形成する第２の酸化シリコン膜６の成膜膜厚（マスク窒化シリコン膜２上の膜厚）は、リング状溝３を完全に埋設するという観点からリング状溝の溝幅（残存溝幅）の１／２以上の膜厚であり、好ましくは、残存溝幅以上の膜厚である。また、後工程で基板上の不要となる第２の酸化シリコン膜６の除去が容易となるという観点からは溝幅（初期幅）以下の膜厚とすることが好ましい。
【００２５】
第２の酸化シリコン膜６としては、上記のＴＥＯＳ−ＮＳＧ膜に限定されず、後工程での焼き締めによって引張応力を与えるものであればいずれも使用できる。特に、深いリング状溝３への埋設性を考慮して、カバレジ性の良いＣＶＤ法やＳＯＤ（Spin On Dielectric）法で形成される酸化シリコン膜などを挙げることができる。上記の低圧ＣＶＤ法によるＴＥＯＳ−ＮＳＧ膜は原料や製造装置コストが安価であるという利点を有する。通常、第２の酸化シリコン膜６の膜厚（リング状溝内での基板面に平行な方向での膜厚）は、第１の酸化シリコン膜４の膜厚（基板面に平行な方向で対向する第１の酸化シリコン膜４の合計膜厚）と同等かそれ以上の膜厚であり、好ましくは、第１の酸化シリコン膜４の膜厚の１〜５倍の範囲、より好ましくは、２〜４倍の膜厚である。
【００２６】
続いて、図４に示すように、シリコン基板１上の余剰の第２の酸化シリコン膜６、バリア窒化シリコン膜５及びマスク窒化シリコン膜２をウエットエッチングやＣＭＰ法等により除去する。たとえば、第２の酸化膜６、バリア窒化シリコン膜５をマスク窒化シリコン膜２をストッパとしてＣＭＰ法で除去した後、マスク窒化シリコン膜２を熱リン酸によるウエットエッチングで除去する方法が挙げられる。
【００２７】
その後、リング状溝内に埋め込んだ第２の酸化シリコン膜６の焼き締めを行うため、非酸化性雰囲気（窒素などの不活性ガス雰囲気）中、１０００℃、６０分間の熱処理を行って絶縁リングを形成した。焼き締めは９００〜１１００℃の範囲で行うことができる。処理時間は、処理温度、リング状溝の深さ、幅などにより異なるが、概ね３０分以上であれば、十分な焼き締めを行うことができる。処理時間の上限については特に限定はなく、必要以上に焼き締めを行っても絶縁リングの機能上は問題は無いが、エネルギーコストが増大することとなるため、通常は、９０分以下であることが好ましい。また、焼き締めは、シリコン基板１上のマスク窒化シリコン膜２を除去する前に実施しても良く、その場合は、シリコン基板が酸化される恐れがないために酸化性雰囲気中、例えば大気中で行うこともできる。なお、ＳＯＤ法で形成される第２の酸化シリコン膜６の場合には、塗布した膜（例えば、ポリシラザン膜）を酸化シリコン膜へ変換するための酸化性雰囲気での熱処理が必要となる場合がある。
【００２８】
このように、図４までの工程を終了した後、通常の半導体装置の素子形成工程を行う。すなわち、図５に示すように、素子分離領域となるＳＴＩ（Shallow Trench Isolation）７の形成、ゲート電極８の形成、拡散層（図示せず）の形成等を行う。
【００２９】
さらに、第１層間絶縁膜９を形成し、第１層間絶縁膜９に、後に形成する貫通電極と接続するための接続電極１０及び各トランジスタの拡散層に接続するコンタクトプラグ１１を形成する。次に、接続電極１０と接続する配線１２及びコンタクトプラグと接続する配線１３を含む配線層を形成する。
【００３０】
続いて、第２層間絶縁膜１４を形成することにより、シリコン基板表面側の製造プロセスが終了する。
【００３１】
その後、以下に説明するように、シリコン基板の裏面側の処理に移る。
【００３２】
まず、シリコン基板１の裏面から研削等により基板厚みを減じる処理を行う。この裏面研削等の処理は、絶縁リング（溝）の底部が露出するまで行う。これにより、図６に示すように、シリコン基板１の裏面１Ｂまで貫通した絶縁リングが完成する。こうして、絶縁リングで囲まれた貫通電極形成領域が形成される。
【００３３】
次に、図７に示すように、シリコン基板（貫通電極形成領域を含む）の裏面１Ｂを覆う裏面絶縁膜１５を形成する。続いて、貫通電極形成領域に、シリコン基板の裏面から裏面絶縁膜１５及びシリコン基板１を貫通し、接続電極１０の下面を露出する開孔を形成する。次に、開孔を埋め込むように貫通電極１６を形成する。
【００３４】
貫通電極１６は、スパッタ法によりシード膜を形成した後、めっき法により銅を埋め込んで形成される。
【００３５】
例えば、まず、最初に絶縁層１５の表面、すなわちシリコン基板の裏面１Ｂ側に、めっき用シード膜として、スパッタ法またはＭＯＣＶＤ法によりチタン、および銅を順次形成する。次に、フォトレジスト層を形成する（図示せず）。このフォトレジスト層に対して公知のリソグラフィー法により開口パターンを形成し、この開口パターンをマスクとして、開口内部に電気めっき法により銅を埋設する。
【００３６】
その後、例えば、アセトン等の有機溶剤等を用いてフォトレジスト層を剥離除去し、その後、余剰のめっき用シード膜の銅およびチタンを、硫酸やフッ酸を用いたウェットエッチング工程により除去する。上記工程を経て、図７に示す様に、内部貫通電極１６ａおよび電極パッド１６ｂを含む貫通電極１６を形成することができる。
【００３７】
貫通電極１６は、銅、アルミニウム、チタン、タングステン等の金属又はその合金、チタンシリサイド、タングステンシリサイド等の金属シリサイド、窒化チタン等の導電無機物、リン等のｎ型不純物やホウ素等のｐ型不純物を含有するポリシリコン等の一種もしくは二種以上からなるものである。貫通電極は、チタン、銅等の金属からなるものであることが好ましい。
【００３８】
本実施例では、図７（ｂ）に示すように、絶縁リング及び貫通電極１６は円状に形成しているが、これに限定されず、それぞれ独立に矩形状等の他の形状であっても良い。
【００３９】
さらに、絶縁リングは、１重のみ形成しているが、２重以上の多重リングとしても良い。例えば、貫通電極側に形成される第１の絶縁リング（絶縁分離部）と第１の絶縁リングの外周に半導体基板のシリコン領域を介して離間された第２の絶縁リング（絶縁分離部）などの構成でも良い。このように、絶縁リングを多重構造とすることで、各絶縁リングの幅を狭くしても絶縁性の確保が可能となり、各絶縁リングの幅を狭くすることで、絶縁リング内に作用する圧縮応力と引張応力はそれぞれ小さくなり、これら応力が完全に相殺させずわずかに差違が生じたとしても絶縁リング周辺への影響を低減することができる。また、溝幅が狭くなることで、形成する第１の酸化膜及び第２の酸化膜の膜厚はそれぞれ小さくなり、製造歩留まりが向上するという効果もある。
【００４０】
ここで、本発明の主たる効果を説明するため、２重の絶縁リングを形成して絶縁リング周辺の基板表面状態がどのように変化するかを観察した。ここでは、絶縁リングとして、上記実施例と同様の深さ、幅として、２重の絶縁リングの３組を所定方向に配置して同様に形成し、焼き締め後の絶縁リング周辺の半導体基板表面の凹凸を接触式(探針)段差測定により測定した。結果を図８に示す。
【００４１】
比較例として、第１の酸化膜（熱酸化シリコン膜）４の膜厚を９〜１０ｎｍとした以外は同様の方法で絶縁リングを形成し、絶縁リング周辺の半導体基板表面の凹凸を測定した結果を図９に示す。なお、図８，図９では、横軸は基板面に平行な方向の長さ（距離）、縦軸は基板面に垂直な方向の深さ（凹凸高さ）を示す。太矢印で示した凹凸高さの差が陥没量となる。
【００４２】
半導体基板を貫通する絶縁リングの場合、それまで絶縁リング底部を支えていた裏面側の半導体基板が研削されてなくなってしまうため、比較例に示したような絶縁リングを引張応力のみを与えるＴＥＯＳ−ＮＳＧ膜で大部分を形成すると、その引張応力に対抗する応力がほとんどなくなってしまうため、絶縁リング構造自体がＴＥＯＳ−ＮＳＧ膜の応力に負けて破壊される場合がある。これに対して、本実施形態例による方法では、ＴＥＯＳ−ＮＳＧ膜の引張応力は比較例よりも厚く形成した熱酸化シリコン膜の圧縮応力により相殺され、約１／６以下の陥没量に改善されており、これは、実用上問題のないレベルである。
【００４３】
次に上述の実施形態例１の変形例について図面を用いて説明する。
図１０（ａ）は本変形例に係る半導体装置の製造工程を示す工程断面図であり、図１０（ｂ）は図１０（ａ）の部分拡大図である。
【００４４】
上述の実施形態例１と同様、図２に示すように、マスク窒化シリコン膜２をマスクとしてシリコン基板１表面を選択的にエッチングすることでリング状溝３を形成する。
【００４５】
次に、図１０に示すように、シリコン基板１を熱酸化することで例えば９〜１０ｎｍと薄い酸化シリコン膜１７を成膜後、ＬＰＣＶＤ法により、バリア窒化シリコン膜１８を成膜する。バリア窒化シリコン膜１８上に多結晶シリコン層を成膜し（図示せず）、この多結晶シリコン層を熱酸化することで熱酸化シリコン膜１９を形成する。この時、バリア窒化シリコン膜１８はシリコン基板１の酸化を防止する。次に熱酸化シリコン膜１９の内側の孔を、例えば、ＬＰ ＴＥＯＳ−ＮＳＧ膜２０で埋設する。シリコン基板１表面のマスク窒化シリコン膜２やバリア窒化シリコン膜１８、熱酸化シリコン膜１９およびＬＰ ＴＥＯＳ−ＮＳＧ膜２０をＣＭＰ法またはドライエッチング法により除去した後、実施形態例１と同様の工程を施すことで半導体装置を完成させることができる。
【００４６】
多結晶シリコン層を熱酸化することで得られる熱酸化シリコン膜１９とＬＰ ＴＥＯＳ−ＮＳＧ膜２０とを積層することで、熱酸化シリコン膜１９による圧縮応力とＬＰ ＴＥＯＳ−ＮＳＧ膜２０による引張応力とを相殺することができ、シリコン基板の変形を抑えることができる。さらに、比較的厚い熱酸化シリコン膜１９とシリコン基板１との間に熱酸化シリコン膜１９と比較して極薄い酸化シリコン膜１７をシリコン基板１と接するように挿入することで、シリコン基板１に発生する応力を緩和することができ、シリコン基板の亀裂の発生を抑えることができる。
【００４７】
（実施形態例２）
次に、他の実施形態について図面を用いて説明する。
図１１（ａ）は本発明の実施形態例２に係る半導体装置の断面図であり、図１１（ｂ）は図１１（ａ）の部分拡大図である。図１２、１３（ａ）、１４（ａ）、図１５〜図１６は本実施形態例に係る半導体装置の製造工程を示す工程断面図であり、図１３（ｂ）及び図１４（ｂ）はそれぞれ図１３（ａ）及び図１４（ａ）の部分拡大図である。
【００４８】
図１１に示すように、シリコン基板１の主面にはシリコン基板１とは反対導電型の不純物拡散層よりなるソース・ドレイン２４とゲート電極２３よりなるＭＯＳトランジスタが形成されている。ソース・ドレイン２４の一方は層間絶縁膜２１に形成された導電プラグ３３を介して配線３４に接続されている。配線３４上は絶縁膜３５で覆われている。シリコン基板１の裏面には裏面絶縁層３６が設けられている。裏面絶縁層３６としては窒化シリコンやポリマー絶縁膜を使用することができる。シリコン基板１および層間絶縁膜２１を貫通し、配線３４に接続する貫通電極形成用孔が設けられている。貫通電極形成用孔の内壁には薄い熱酸化シリコン膜２６、窒化シリコン膜２７、ＣＶＤ酸化シリコン膜の積層膜２８よりなる絶縁層が設けられており、さらに、その内側には、金またはパラジウムよりなる酸化防止膜２９、拡散防止膜３０、シード層３１、銅よりなる貫通電極プラグ３２よりなる貫通電極が設けられており、貫通電極は配線３４に電気的に接続されている。また、貫通電極の底部はシリコン基板１裏面に設けられた裏面絶縁層３６をも貫通して露出しており、ソルダーバンプ３７が形成されている。
【００４９】
貫通電極形成用孔の側壁に、シリコン基板１を熱酸化することで得られる熱酸化シリコン膜２６を第１の膜、ＣＶＤ酸化シリコン膜の積層膜２８を第２の膜として少なくとも２層を積層することで、熱酸化シリコン膜２６による圧縮応力とＣＶＤ酸化シリコン膜の積層膜２８による引張応力とを相殺することができる。ＣＶＤ酸化シリコン膜は実施形態例１のように一度に厚膜を形成するのではなく、極薄い膜に分割してそれらの積層膜で構成していることから、この積層膜による引張応力の大きさは格段に小さく抑える事が可能であるため、これと釣り合う圧縮応力も小さくでき、それを発生させる熱酸化シリコン膜２６も薄くすることが可能である。また、薄い膜の積層構造とすることは、応力の増大を抑えながらトータルの厚さの厚い膜を利用できる。このような絶縁構造の厚膜化は、ＴＳＶによる寄生容量の低減を可能とし、信号伝達性能の向上に寄与する。成膜ごとに熱処理を加えて積層膜を形成すると、さらに大きな応力低減効果が得られる。つまり、第２の膜は、個々に焼き締められた少なくとも２層の酸化シリコン膜の積層膜とすることが好ましい。図１１に示す例では４層の積層膜の場合を示している（図１１（ｂ）参照）。
【００５０】
次に、本実施形態例２に係る半導体装置の製造工程について図面を用いて説明する。
図１２に示すように、シリコン基板１の主表面に半導体装置を構成する素子を形成し、素子上に層間絶縁膜２１を成膜する。ここでは、半導体装置を構成する素子としてソース・ドレイン２４、ゲート電極２３よりなるＭＯＳトランジスタを模式的に表している。マスク窒化シリコン膜２２を用いて層間絶縁膜２１、シリコン基板１を選択的にエッチングすることで、貫通電極形成用孔２５を形成する。
【００５１】
図１３に示すように、貫通電極形成用孔２５の内壁に露出したシリコン基板１を熱酸化して熱酸化シリコン膜２６を形成する。次にＬＰ ＣＶＤ法で窒化シリコン膜２７を成膜する。さらに窒化シリコン膜２７上にＬＰ ＣＶＤ酸化シリコン膜の積層膜２８を形成する。この時、ＣＶＤ法による成膜とそれに続く熱処理工程のサイクルを少なくとも２回繰り返す。
【００５２】
図１４に示すように、ＬＰ ＣＶＤ酸化シリコン膜の積層膜２８上に酸化防止膜２９、拡散防止膜３０、シード層３１を順次、成膜する。次に電解メッキ法にて貫通電極プラグ３２用の銅めっき膜３２’を成膜する。
【００５３】
図１５に示すように、層間絶縁膜２１上のマスク窒化シリコン膜２２、窒化シリコン膜２７、ＬＰ ＣＶＤ酸化シリコン膜の積層膜２８、酸化防止膜２９、拡散防止膜３０、シード層３１、銅メッキ膜３２’をＣＭＰ法、またはドライエッチングを用いて除去する。以上により、貫通電極プラグ３２を含む貫通電極部が、貫通電極形成用孔２５内に形成される。
【００５４】
図１６に示すように、層間絶縁膜２１中にコンタクトプラグ３３、層間絶縁膜２１上に配線３４を形成する。配線３４の一部は貫通電極部と電気的に接続される。続いて、絶縁膜３５を成膜する。その後は、シリコン基板１の裏面を研削およびエッチングすることで貫通電極部底部が露出するようにシリコン基板１の厚みを減じる。シリコン基板１裏面に裏面絶縁層３６として窒化シリコン膜を成膜した後、再度貫通電極部底部を露出させ、ソルダーバンプ３７を形成して、図１１に示す半導体装置が完成する。
【符号の説明】
【００５５】
１ 半導体基板（シリコン基板）
２ マスク窒化シリコン膜
３ リング状溝
４ 第１の酸化膜（熱酸化膜）
５ バリア窒化シリコン膜
６ 第２の酸化膜（ＴＥＯＳ−ＮＳＧ膜）
７ ＳＴＩ
８ ゲート電極
９ 第１層間絶縁膜
１０ 接続電極
１１ コンタクトプラグ
１２，１３ 配線
１４ 第２層間絶縁膜
１５ 裏面絶縁層
１６ 貫通電極
１６ａ 内部貫通電極
１６ｂ 電極パッド
１７ 酸化シリコン膜
１８ バリア窒化シリコン膜
１９ 熱酸化シリコン膜
２０ ＬＰ ＴＥＯＳ−ＮＳＧ膜
２１ 層間絶縁膜
２２ マスク窒化シリコン膜
２３ ゲート電極
２４ ソース・ドレイン
２５ 貫通電極形成用孔
２６ 熱酸化シリコン膜
２７ 窒化シリコン膜
２８ ＣＶＤ酸化シリコン膜の積層膜
２９ 酸化防止膜
３０ 拡散防止膜
３１ シード層
３２ 貫通電極プラグ
３２’ 銅メッキ膜
３３ コンタクトプラグ
３４ 配線
３５ 絶縁膜
３６ 裏面絶縁層
３７ ソルダーバンプ
【特許請求の範囲】
【請求項１】
半導体基板の主面に溝を形成する工程と、
前記溝内にシリコンを熱酸化して第１の酸化シリコン膜を形成する工程と、
前記半導体基板主面上に、前記第１の酸化シリコン膜と同じかそれよりも大きい膜厚の第２の酸化シリコン膜を成膜する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記溝の底部を露出させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記溝は前記半導体基板主面上において環状形状を有し、前記半導体基板の前記環状の溝に囲まれた領域と前記環状の溝の外側の領域とを電気的に絶縁する絶縁分離部を形成し、前記半導体基板の前記環状の溝に囲まれた領域の半導体基板を貫通する貫通電極を形成する工程を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記溝は、孔形状に形成され、該溝内に形成された前記第１、第２の酸化シリコン膜の内側の凹部に貫通電極部を形成する工程を有する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の酸化シリコン膜の成膜工程は、酸化シリコン膜の成膜工程とそれに続く熱処理工程のサイクルを少なくとも２回繰り返す請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２の酸化シリコン膜の基板面に平行な方向の膜厚は、前記第１の酸化シリコン膜の同方向の膜厚の１〜５倍である請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２の酸化シリコン膜の基板面に平行な方向の膜厚は、前記第１の酸化シリコン膜の同方向の膜厚の２〜４倍である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の酸化シリコン膜は、ＣＶＤ法によって形成する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の酸化シリコン膜は、ＴＥＯＳを原料とする低圧ＣＶＤ法によって形成するＮＳＧ膜である請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の酸化シリコン膜は、ＳＯＤ法によって形成する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第２の酸化シリコン膜を成膜した後に熱処理を施す請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記熱処理は、非酸化雰囲気中、９００〜１１００℃の範囲で実施する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記環状の絶縁分離部を形成した後、
前記半導体基板主面に半導体装置を構成する構造物を形成する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記環状の絶縁分離部底部を露出させる工程と、
前記環状の絶縁分離部に囲まれた前記半導体基板に、前記裏面より前記主面側に到達する貫通孔を形成する工程と、
をさらに備え、前記貫通電極は前記貫通孔内に形成される請求項２に記載の半導体装置の製造方法。
【請求項１３】
半導体基板の主面に溝を形成する工程と、
前記溝内にシリコンを熱酸化して第１の酸化シリコン膜を形成する工程と、
前記半導体基板主面上に、第２の酸化シリコン膜を成膜する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記溝の底部を露出させる工程と、
を備え、
前記第１の酸化シリコン膜は深さ方向に圧縮応力を与え、前記第２の酸化シリコン膜は深さ方向に引張応力を与え、前記第１及び第２の酸化シリコン膜は前記圧縮応力と前記引張応力とがほぼ釣り合うようにそれぞれの膜厚を調整して形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板と、
前記半導体基板を貫通する溝と、
前記溝の側壁上に２層以上積層した側壁膜と、
を備え、
前記側壁膜は、少なくとも
深さ方向に圧縮応力を与える第１の膜と、
深さ方向に引張応力を与える第２の膜と、
を含み、
第２の膜の膜厚は第１の膜の膜厚と同等かそれ以上の膜厚を有する半導体装置。
【請求項１５】
前記溝は前記半導体基板主面上において環状形状を有し、前記半導体基板の前記環状の溝に囲まれた領域と前記環状の溝の外側の領域とを電気的に絶縁する絶縁分離部を形成し、前記半導体基板の前記環状の溝に囲まれた領域の半導体基板を貫通する貫通電極が形成されている請求項１４に記載の半導体装置。
【請求項１６】
前記第１の膜はシリコンを熱酸化して得られる酸化シリコン膜である請求項１４又は１５に記載の半導体装置。
【請求項１７】
前記第２の膜は、少なくとも２層の酸化シリコン膜の積層膜よりなる請求項１４乃至１６のいずれか１項に記載の半導体装置。
【請求項１８】
半導体基板と、
前記半導体基板を貫通する溝と、
前記溝の側壁上に２層以上積層した側壁膜と、
前記側壁膜の内側の孔に設けられた貫通電極部と、
を備え、
前記側壁膜は、少なくとも
深さ方向に圧縮応力を与える第１の膜と、
深さ方向に引張応力を与える第２の膜と、
を含み、
第２の膜の膜厚は第１の膜の膜厚と同等かそれ以上の膜厚を有する半導体装置。
【請求項１９】
前記第１の膜はシリコンを熱酸化して得られる酸化シリコン膜である請求項１８に記載の半導体装置。
【請求項２０】
前記第２の膜は、少なくとも２層の酸化シリコン膜の積層膜よりなる請求項１８又は１９に記載の半導体装置。
【請求項１】
半導体基板の主面に溝を形成する工程と、
前記溝内にシリコンを熱酸化して第１の酸化シリコン膜を形成する工程と、
前記半導体基板主面上に、前記第１の酸化シリコン膜と同じかそれよりも大きい膜厚の第２の酸化シリコン膜を成膜する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記溝の底部を露出させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記溝は前記半導体基板主面上において環状形状を有し、前記半導体基板の前記環状の溝に囲まれた領域と前記環状の溝の外側の領域とを電気的に絶縁する絶縁分離部を形成し、前記半導体基板の前記環状の溝に囲まれた領域の半導体基板を貫通する貫通電極を形成する工程を有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記溝は、孔形状に形成され、該溝内に形成された前記第１、第２の酸化シリコン膜の内側の凹部に貫通電極部を形成する工程を有する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の酸化シリコン膜の成膜工程は、酸化シリコン膜の成膜工程とそれに続く熱処理工程のサイクルを少なくとも２回繰り返す請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２の酸化シリコン膜の基板面に平行な方向の膜厚は、前記第１の酸化シリコン膜の同方向の膜厚の１〜５倍である請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２の酸化シリコン膜の基板面に平行な方向の膜厚は、前記第１の酸化シリコン膜の同方向の膜厚の２〜４倍である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の酸化シリコン膜は、ＣＶＤ法によって形成する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の酸化シリコン膜は、ＴＥＯＳを原料とする低圧ＣＶＤ法によって形成するＮＳＧ膜である請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２の酸化シリコン膜は、ＳＯＤ法によって形成する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第２の酸化シリコン膜を成膜した後に熱処理を施す請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記熱処理は、非酸化雰囲気中、９００〜１１００℃の範囲で実施する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記環状の絶縁分離部を形成した後、
前記半導体基板主面に半導体装置を構成する構造物を形成する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記環状の絶縁分離部底部を露出させる工程と、
前記環状の絶縁分離部に囲まれた前記半導体基板に、前記裏面より前記主面側に到達する貫通孔を形成する工程と、
をさらに備え、前記貫通電極は前記貫通孔内に形成される請求項２に記載の半導体装置の製造方法。
【請求項１３】
半導体基板の主面に溝を形成する工程と、
前記溝内にシリコンを熱酸化して第１の酸化シリコン膜を形成する工程と、
前記半導体基板主面上に、第２の酸化シリコン膜を成膜する工程と、
前記半導体基板の厚さ方向に見て前記主面の反対側に位置する裏面から前記半導体基板の厚みを減じることで前記溝の底部を露出させる工程と、
を備え、
前記第１の酸化シリコン膜は深さ方向に圧縮応力を与え、前記第２の酸化シリコン膜は深さ方向に引張応力を与え、前記第１及び第２の酸化シリコン膜は前記圧縮応力と前記引張応力とがほぼ釣り合うようにそれぞれの膜厚を調整して形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板と、
前記半導体基板を貫通する溝と、
前記溝の側壁上に２層以上積層した側壁膜と、
を備え、
前記側壁膜は、少なくとも
深さ方向に圧縮応力を与える第１の膜と、
深さ方向に引張応力を与える第２の膜と、
を含み、
第２の膜の膜厚は第１の膜の膜厚と同等かそれ以上の膜厚を有する半導体装置。
【請求項１５】
前記溝は前記半導体基板主面上において環状形状を有し、前記半導体基板の前記環状の溝に囲まれた領域と前記環状の溝の外側の領域とを電気的に絶縁する絶縁分離部を形成し、前記半導体基板の前記環状の溝に囲まれた領域の半導体基板を貫通する貫通電極が形成されている請求項１４に記載の半導体装置。
【請求項１６】
前記第１の膜はシリコンを熱酸化して得られる酸化シリコン膜である請求項１４又は１５に記載の半導体装置。
【請求項１７】
前記第２の膜は、少なくとも２層の酸化シリコン膜の積層膜よりなる請求項１４乃至１６のいずれか１項に記載の半導体装置。
【請求項１８】
半導体基板と、
前記半導体基板を貫通する溝と、
前記溝の側壁上に２層以上積層した側壁膜と、
前記側壁膜の内側の孔に設けられた貫通電極部と、
を備え、
前記側壁膜は、少なくとも
深さ方向に圧縮応力を与える第１の膜と、
深さ方向に引張応力を与える第２の膜と、
を含み、
第２の膜の膜厚は第１の膜の膜厚と同等かそれ以上の膜厚を有する半導体装置。
【請求項１９】
前記第１の膜はシリコンを熱酸化して得られる酸化シリコン膜である請求項１８に記載の半導体装置。
【請求項２０】
前記第２の膜は、少なくとも２層の酸化シリコン膜の積層膜よりなる請求項１８又は１９に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−２１６８１２（Ｐ２０１２−２１６８１２Ａ）
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願番号】特願２０１２−７１５１３（Ｐ２０１２−７１５１３）
【出願日】平成２４年３月２７日（２０１２．３．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願日】平成２４年３月２７日（２０１２．３．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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