【課題】 溝パターン内への絶縁層や配線層等の埋め込みを簡易に行うことができ、工程短縮やコスト低減をはかる。
【解決手段】 基板１０の表面に形成された溝内に溶媒を埋め込むための基板処理方法であって、基板１０の表面上に溶媒４２を供給しながら、基板１０の表面に弾性材料で形成された溶媒保持材２２を接触させた状態で、基板１０の表面と溶媒保持材２２とが摺動するように、基板１０及び前記溶媒保持材２２をそれぞれ回転させる。 （もっと読む）

【課題】コンタクトホールの一部が素子分離領域上に配置された構造の半導体装置において、短絡及び接合漏れ電流の増大を抑制する。
【解決手段】半導体装置５０は、半導体基板１０における活性領域１０ａを取り囲むように形成された溝１５ｂに素子分離絶縁膜１５ａが埋め込まれた素子分離領域１５と、活性領域１０ａに形成された不純物領域２６と、半導体基板１０上を覆う層間絶縁膜２８と、層間絶縁膜２８を貫通し、活性領域１０ａ上及び素子分離領域１５上に跨って形成されたコンタクトプラグ３４と、少なくともコンタクトプラグ３４下方において、不純物領域２６上に形成された金属シリサイド膜３３とを備える。素子分離領域１５は、コンタクトプラグ３４の下方において、素子分離絶縁膜１５と活性領域１０ａとの間に設けられた保護絶縁膜３５を更に有する。 （もっと読む）

【課題】素子分離溝を塗布系の材料で埋め込む素子分離構造において、熱処理時に素子分離溝に大きな応力が作用することを防止する。
【解決手段】メモリセル領域に形成され第１の開口幅を有する第１の素子分離溝と、周辺回路領域に形成され第１の開口幅より大きい第２の開口幅を有する第２の素子分離溝と、第１の素子分離溝の内面に形成された第１の酸化膜と、第１の酸化膜上に形成されて前記第１の素子分離溝内に埋め込まれた第１の塗布型酸化膜と、第２の素子分離溝の内面のうちの側部に形成された第２の酸化膜と、第２の素子分離溝内の内面のうちの底部上に形成された第３の酸化膜と、第３の酸化膜上に形成されて第２の素子分離溝内に埋め込まれた第２の塗布型酸化膜とを備えた。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】電極間絶縁膜７下において、埋め込み絶縁膜９が上下に分離されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、空隙ＡＧ１にて分離された上側の埋め込み絶縁膜９は電極間絶縁膜７下に積層し、下側の埋め込み絶縁膜９はトレンチ２内に配置する。 （もっと読む）

【課題】閾値電圧調整用金属を含む高誘電率絶縁膜を有するゲート絶縁膜を備えたｎ型ＭＩＳトランジスタを有する半導体装置において、ゲート幅が狭くなっても、ｎ型ＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】ｎ型ＭＩＳトランジスタｎＴｒは、半導体基板１における素子分離領域３２に囲まれた活性領域１ａと、活性領域１ａ上及び素子分離領域３２上に形成され且つ高誘電率絶縁膜１２ａを有するゲート絶縁膜１３ａと、ゲート絶縁膜１３ａ上に形成されたゲート電極１６ａとを備えている。活性領域１ａにおける素子分離領域３２に接する部分のうち少なくともゲート絶縁膜１３ａの下側に位置する部分に、ｎ型不純物領域２８が形成されている。 （もっと読む）

【課題】ストレッサ膜を有する半導体装置及びその製造方法に関し、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。 （もっと読む）

【課題】応力の発生が緩和され、かつ、良質な埋め込み構造を有する半導体装置、およびその製造方法を提供する。
【解決手段】第１の領域ＡＲ１、第２の領域ＡＲ２を有し、さらｗに、第１の領域ＡＲ１が第１の溝ＴＲ１を、第２の領域ＡＲ２が第２の溝ＴＲ２、を有する基板の溝に絶縁膜を埋設する。このとき、第１の溝ＴＲ１、第２の溝ＴＲ２のそれぞれを、その溝の幅の相違に応じて、径の異なる第１のナノ粒子ＣＳ１、第２のナノ粒子ＣＳ２で、埋め込んで絶縁膜を形成する。 （もっと読む）

【課題】ゲート電極の不純物分布のバラツキを抑え、ＳＴＩエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】Ｐ型のシリコン基板１０の一主面１１に、トレンチ２２と絶縁物２４とを有する素子分離領域２５と、素子分離領域２５に囲まれた素子領域１２であって、シリコン基板１０の側面上部１７が、トレンチ２５に露出した素子領域１２を形成し、ゲート絶縁膜４０をシリコン基板１０の上面１４から側面上部１７に延在して形成し、Ｎ^＋型ポリシリコン３２とＮ^＋型ポリシリコン３２の両側のＰ^＋型ポリシリコン３４と、Ｐ^＋型ポリシリコン３４の下側の側面上部１７に沿って設けられたＮ^＋型ポリシリコン３６とを有するゲート電極３０を形成する。 （もっと読む）

【課題】ＣＭＰによる平坦化処理の工程数を減らし、平坦化処理の際に用いられるストッパー膜の膜厚バラツキを低減できるようにした半導体装置の製造方法を提供する。
【解決手段】第１の溝ｈ１及び第２の溝ｈ２をポリシリコン膜１２で充填するとともに、素子形成領域４をポリシリコン膜１２で覆う工程と、シリコン酸化膜９をマスクにポリシリコン膜１２をエッチングすることで、素子形成領域４からポリシリコン膜１２を除去する工程と、素子形成領域４からポリシリコン膜１２を除去した後で、第１の溝ｈ１及び第２の溝ｈ２をシリコン酸化膜１３で充填するとともに、素子形成領域４をシリコン酸化膜１３で覆う工程と、シリコン酸化膜１３の上面をＣＭＰにより平坦化する工程とを含む。 （もっと読む）

【課題】形成する素子に要求される素子間耐圧や素子内部耐圧に応じたディープトレンチ膜を有する半導体装置を提供する。
【解決手段】Ｐ型のシリコン基板１１上に、Ｎ＋型埋め込み層１２と、Ｎ型半導体層１３と、が積層された基板１０と、基板１０にＮ＋型埋め込み層１２の形成位置よりも深く形成され、基板１０内の素子形成領域内を区画するディープトレンチ２０と、ディープトレンチ２０の内壁に沿って形成される側壁酸化膜２３，２４と、ディープトレンチ２０内を埋めるＴＥＯＳ膜を含むディープトレンチ膜２６と、ディープトレンチ膜２６で区画される素子形成領域に形成されるＬＤＭＯＳと、を備え、ディープトレンチ２０は、Ｎ＋型埋め込み層１２の上面よりも浅い位置の境界深さまでの第１のディープトレンチ２１と、境界深さから底部までの第１のディープトレンチ２１よりも小さい開口径を有する第２のディープトレンチ２２によって構成される。 （もっと読む）

【課題】シリカ系ＳＯＤ膜を用いて微細で緻密なＳＴＩを形成する。
【解決手段】半導体基板１に形成した溝内にシリコン酸化膜を含む素子分離絶縁膜で素子分離された半導体装置であって、該素子分離絶縁膜は、溝の側面に設けた耐酸化性のサイドウォール膜５と、該サイドウォール膜５で囲まれた溝の下部に配された、熱酸化法で形成した酸化シリコン膜８と、前記サイドウォール膜で囲まれた溝の上部に充填したシリカ系ＳＯＤ膜７とを備える。 （もっと読む）

【課題】シリコン含有膜を有する多層マスクを、シリコン化合物を含む残渣を残存させることなく、容易に確実に除去できる多層マスクの除去方法および半導体素子の製造方法を提供する。
【解決手段】シリコンを含有しない第１膜１３と、シリコン含有膜からなる第２膜１４と、レジスト層からなる第３膜１５とを順に形成してなる多層膜の第３膜１５をパターニングし、パターニングされた第３膜１５を有する多層膜に不具合がない場合には、第３膜１５をマスクとして、ドライエッチングにより第２膜１４をパターニングし、多層膜に不具合がある場合には、多層膜に不具合のない場合におけるドライエッチングよりも、第１膜１３のエッチング速度と第２膜１４のエッチング速度との差が大きいドライエッチングにより第２膜１４を除去する多層マスクの除去方法とする。 （もっと読む）

【課題】溝部形成にマスクとして用いたＳｉＯ_２膜を除去する際に用いられた薬液が、溝部が疎水性であるとはじかれてしまい、はじかれた薬液が溝部で囲まれた領域において空気を抱え込み気泡が発生するという現象があり、これをなくす溝部形成方法を提供する。
【解決手段】マスクを用いて、シリコン基板１０１にドライエッチングにより溝部１０６を形成し、その疎水性の溝部１０６の内部に親水化処理を行った後に、溝部形成にマスクとして用いたＳｉＯ_２膜１０４をウェット処理により除去する。 （もっと読む）

トランジスタデバイス（６００）の製造方法であって、この製造方法が、基板（１０２）中に溝（１０６）を形成するステップと、この溝（１０６）を電気絶縁材料（２０２）により部分的にのみ充填するステップと、部分的にのみ充填された溝（１０６）を介して前記トランジスタデバイス（６００）のバイポーラトランジスタ（６０８）のコレクタ領域（３０４）にインプラント処理するステップとを有するトランジスタデバイスの製造方法を提供する。
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【課題】ゲート加工後の酸化工程等において、酸化剤がフローティングゲート電極を構成するポリシリコン膜の下部を酸化することを極力防止する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜５、ポリシリコン膜６及びシリコン窒化膜１０を積層形成する工程と、ドライエッチングにより素子分離用溝４を形成する工程と、ＨＤＰ−ＣＶＤにより素子分離用溝４内に高密度の第１の酸化膜９を堆積して埋め込む工程であって、メモリセル部の素子分離用溝４に埋め込む第１の酸化膜９を、上面の高さが半導体基板１の活性領域２よりも上の位置まで堆積し、且つ、トレンチ４の上方を塞がないよう堆積する工程と、素子分離用溝４内に第１の酸化膜の密度より密度が低い第２の酸化膜１２を埋め込む工程と、シリコン窒化膜１０をストッパとして第１および第２の酸化膜を平坦化する工程と、メモリセル部の素子分離用溝４に埋め込まれた第２の酸化膜１２を除去する工程とを備えたものである。 （もっと読む）

【課題】結晶欠陥の発生が抑制されたＳＴＩ型素子分離領域を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０にトレンチ３３を形成する工程と、トレンチ３３の内面に沿って、トレンチ３３の側面上よりも底面上の膜厚が厚い第１の絶縁膜１２ａを形成する工程と、第１の絶縁膜１２ａを通して不純物をイオン注入することにより半導体基板１０におけるトレンチ３３の周辺部に不純物注入層１３Ａを形成する工程と、第１の絶縁膜１２ａの上にトレンチ３３を埋める第２の絶縁膜１２ｂを形成することにより、第１の絶縁膜１２ａと第２の絶縁膜１２ｂとを有する素子分離領域１２を形成する工程とを備えている。結晶欠陥が修復された状態でイオン注入を行うことができるので、半導体基板１０の結晶欠陥を低減することができる。 （もっと読む）

【課題】多数キャリアの移動度を向上させたＳＢＳＩデバイスを実現可能とした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｓｉ基板１上にＳｉＧｅ層を形成する工程と、ＳｉＧｅ層上にＳｉ層５を形成する工程と、Ｓｉ層５及びＳｉＧｅ層をエッチングして、Ｓｉ層５及びＳｉＧｅ層を貫く支持体穴を形成する工程と、支持体穴に支持体１１、１２を形成する工程と、Ｓｉ層５をエッチングして、ＳｉＧｅ層を露出させる溝Ｈ１、Ｈ２を形成する工程と、溝Ｈ１、Ｈ２を介してＳｉＧｅ層をエッチングすることにより、Ｓｉ層５とＳｉ基板１との間に空洞部を形成する工程と、空洞部にＳｉＯ₂膜２３を形成する工程と、引っ張り応力を有する埋め込み膜３１を溝Ｈ１、Ｈ２に形成する工程と、を含む。支持体１１には引っ張り応力を有する絶縁膜を用い、支持体１２には圧縮応力を有する絶縁膜を用いる。 （もっと読む）

【課題】並置された複数種類の素子を有し、低工程数で、且つ低不良率により製造することができる半導体装置とその製造方法を提供する。
【解決手段】本発明の半導体装置は、半導体基板の上面に設けられたＭＯＳＦＥＴと、半導体基板の上面において、前記ＭＯＳＦＥＴと並置されたＰｉＰ容量素子と、前記ＰｉＰ容量素子の下方の前記半導体基板の溝部に形成された素子分離用酸化膜と、を含む。本発明の半導体装置の製造方法は、半導体基板に溝部を形成し、第1の開口部の底面と溝部の底面に酸化膜を成長させて第１の分離膜及び第２の分離膜を形成し、第２の分離膜上にＰｉＰ容量素子を形成する工程を含む。 （もっと読む）

【課題】ハイブリッド埋め込みプロセスを用いて、分離性能の高い素子分離構造を得る。
【解決手段】トランジスタ間を分離する素子分離構造１３を有する半導体装置１の製造方法であって、素子分離構造１３を形成する工程は、基板Ｗに形成された溝部１５の底部に第１の絶縁部３２を埋め込む工程と、第１の絶縁部３２の上に第２の絶縁部３４を埋め込む工程を有し、溝部１５の底部に第１の絶縁部３２を埋め込む工程は、第１の絶縁部３２の材料３１を基板Ｗの表面に成膜する工程と、溝部１５の上部から第１の絶縁部３２の材料３１を除去する工程と、溝部１５の上部において、溝部１５の内壁に付着していた第１の絶縁部３２の材料３１の残留層３２ａを除去する工程を有する。 （もっと読む）

【課題】 工程の増加なく高電源電圧回路部に十分な素子分離特性とラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を提供する。
【解決手段】 トレンチ分離構造を有ずる半導体装置において、配線の電位によって半導体基板の表面に寄生的に形成される反転層の発生を防止するためにウエル領域の端部近傍のトレンチ分離領域内にポリシリコン層が埋設されており、その導電型は下面の半導体基板もしくはウエル領域とそれぞれ同一の導電型であるようにした。またトレンチ分離領域の側面とポリシリコン層との距離がトレンチ分離領域の底面とポリシリコン層との距離よりも広くしてトレンチ領域下面の反転層発生を防止しつつＭＯＳ型トランジスタとの絶縁性を保つようにした。これらによって効果的に反転層の形成を防止しラッチアップの発生も未然に防止することができる。 （もっと読む）