【課題】ウェル給電領域の面積を縮小して、半導体装置の微細化を行う。素子形成領域間のウェル電位のばらつきを抑制する。分離部の幅を細くする。
【解決手段】半導体装置は、半導体基板の表面に形成され、底部がウェル領域内に位置する溝状の分離部を有する。分離部は、ウェル領域と電気的に接続された導体配線と、底部に導体配線を埋め込む絶縁膜とを有する。分離部に囲まれるようにして区画されたウェル領域の一部は素子形成領域を形成し、素子形成領域には半導体素子が配置される。 （もっと読む）

【課題】クラックや結晶欠陥の発生なしに高電圧トランジスタの素子領域間の耐圧を向上できるようにした不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセル領域の第１素子分離絶縁層が当該メモリセル領域の第１素子分離溝内に第１の酸化膜を埋め込んで構成され、第１の酸化膜の上面が半導体基板の上面と第１ゲート電極の上面との間に存在するように構成されている。
周辺領域の第２素子分離絶縁層は、周辺領域の第２素子分離溝内の全体に埋込まれると共にその上面が半導体基板の上面の上方に突出した第１の酸化膜と、当該第１の酸化膜上に積層され、その上面が第１導電膜の上面より上方に突出している第２の酸化膜とで構成されている。 （もっと読む）

【課題】半導体素子及びその形成方法に関し、工程マージンを向上させる。
【解決手段】半導体素子は、半導体基板１０に備えられるメインゲート２０及び素子分離構造、前記素子分離構造の上部に備えられる分離パターン４０及び前記分離パターンの両端に備えられるコンタクトプラグ５４を含む。格納電極コンタクトと活性領域との間のフルオーバーラップを提供し、食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させる。 （もっと読む）

【課題】溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタにおいて、所望する動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部ＳＩＯを、溝型素子分離膜６Ｌ，６Ｓと、溝型素子分離膜６Ｌ，６Ｓの上面に形成されたシリコン膜またはシリコン酸化膜からなる厚さ１０〜２０ｎｍの拡散防止膜２０と、拡散防止膜２０の上面に形成された厚さ０．５〜２ｎｍのシリコン酸化膜２１Ｌ，２１Ｓとから構成し、拡散防止膜２０の組成をＳｉＯｘ（０≦ｘ＜２）とし、溝型素子分離膜６Ｌ，６Ｓおよびシリコン酸化膜２１Ｌ，２１Ｓの組成をＳｉＯ_２とする。 （もっと読む）

【課題】素子分離トレンチ内の絶縁膜のエッチングとアライメントトレンチ内の絶縁膜のエッチングとを、１つのマスクを用いて同時に行える構造の半導体メモリを提供する。
【解決手段】シリコン基板２には、メモリセル領域７０およびアライメントマーク領域８０が設定されている。メモリセル領域７０には、シリコン基板２の表層部に、アクティブ領域３０を分離する素子分離トレンチ２１が形成されている。アライメントマーク領域８０には、シリコン基板２の表層部に、マスク合わせのためのアライメントトレンチ８２が形成されている。素子分離トレンチ２１内には、素子分離トレンチ２１間のアクティブ領域３０が突出するように、絶縁物（酸化膜）２３が素子分離トレンチ２１の深さ方向途中まで埋め込まれている。一方、アライメントトレンチ８２内には、絶縁物２３がアライメントトレンチ８２の深さ方向途中まで埋め込まれている。 （もっと読む）

【課題】ストレッサ膜を有する半導体装置及びその製造方法に関し、ストレッサ膜からの応力を効率よくチャネル領域に印加してＭＩＳＦＥＴの電流駆動能力を向上しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に、素子領域を画定する素子分離絶縁膜を形成し、素子領域上に、ゲート絶縁膜を介してゲート電極を形成し、ゲート電極の両側の半導体基板内にソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域が形成された半導体基板上に第１の絶縁膜を形成し、素子分離絶縁膜の端部に生じた窪み内に第１の絶縁膜が残存するように第１の絶縁膜をエッチバックし、半導体基板上に、半導体基板の表面に平行な方向に応力を印加する第２の絶縁膜を形成する。 （もっと読む）

【課題】例えばフィン型の半導体装置とその製造方法を提供すること。
【解決手段】半導体基板１０２上に第１の層１０８と、この第１の層上に形成された第の２層１１０と、この第２の層上に形成された第３の層１１２とを含む多層構造１０４を形成し、前記半導体基板と前記多層構造との上部を除去することにより、前記半導体基板上に複数のフィン２０２とこのフィン上に前記多層構造２０４の一部を形成し、前記フィンの間２０６に、上面が多層構造の上面と一致する分離材料３００を形成し、前記第２の層を露出するよう前記第３の層と前記分離材料の上部とをエッチングし、前記第１の層が露出するように前記第２の層と残存する前記分離材料の上部の一部とをエッチングする。 （もっと読む）

【課題】素子分離溝の形成工程で溝の内部に生じる針状突起に起因するゲート電極の絶縁破壊を防止する。
【解決手段】素子分離溝形成用のエッチングマスクとなる窒化シリコン膜３上に酸化シリコン膜４を形成した後、下層に反射防止膜５を設けたフォトレジスト膜６をマスクにして窒化シリコン膜３をパターニングする工程に先立ち、基板１の表面をフッ酸系のエッチング液で洗浄することにより、酸化シリコン膜４の表面に付着していた異物７をリフトオフさせる。 （もっと読む）

【課題】素子分離層の幅を狭くしつつ、素子分離層の底部を介した電流のリークを抑制する。
【解決手段】基板１１１と、ゲート絶縁膜１２１と、第１のゲート電極層１２２と、トランジスタ間の第１のゲート電極層１２２及びゲート絶縁膜１２１を貫通し、基板１１１とゲート絶縁膜１２１との界面Ｓ₁よりも深い位置に底面を有する素子分離溝Ｔと、素子分離溝Ｔに埋め込まれた素子分離層１３１と、ゲート間絶縁膜１２３と、選択トランジスタ１０２を構成するゲート間絶縁膜１２３を貫通する第１の穴Ｈ₁と、周辺トランジスタ１０３を構成するゲート間絶縁膜１２３を貫通する第２の穴Ｈ₂と、素子分離層１３１上のゲート間絶縁膜１２３を貫通し、素子分離層１３１とゲート間絶縁膜１２３との界面Ｓ₂よりも深い位置に底面を有する第３の穴Ｈ₃と、第１から第３の穴Ｈ₃に埋め込まれた部分を有する第２のゲート電極層１２４とを備える。 （もっと読む）

【課題】トレンチ絶縁で、底接触接続された活性遮蔽部備える半導体素子で、遮蔽効果を改善するとともに、集積密度を改善できる半導体素子を提供する。
【解決手段】トレンチ絶縁（ＳＴＩ，ＴＴＩ）は、深いトレンチを備えている。この深いトレンチは、被覆絶縁層１０，１１と、側壁絶縁層６と、導電性充填層７とを有している。この導電性充填層７は、トレンチの底領域において半導体基板の所定のドーピング領域１と導電接続されている。トレンチ接触部（ＤＴＣ）は、深いトレンチを備えている。この深いトレンチは、側壁絶縁層６と、導電性充填層７とを有している。この導電性充填層７は、接触トレンチの底領域において半導体基板の所定のドーピング領域１と導電接続されている。このトレンチ接触部（ＤＴＣ）を使用することにより、所要面積を低減するとともに電気的遮蔽特性を改善できる。 （もっと読む）

【課題】隣接したメモリセル間の干渉を抑制できるようにする。
【解決手段】素子分離絶縁膜４の空洞部の形成領域Ｒが、浮遊ゲート電極ＦＧａと、浮遊ゲート電極ＦＧｃ、ＦＧｄの直下方に位置する活性領域Ｓａとの間に対向した領域内に設けられるため、当該浮遊ゲート電極ＦＧａと素子分離領域Ｓｂを挟んで対向する活性領域Ｓａとの間の結合容量を低減できる。 （もっと読む）

【課題】ＳＴＩにおける酸化シリコン部材によるトレンチ埋め込み工程においては、一般に、ＨＤＰ−ＣＶＤにより、成膜とスパッタ・エッチを同時的に進行させることで、酸化シリコン系の埋め込み絶縁膜の平坦化を計っている。しかしながら、６５ｎｍプロセス・ノード等の微細製品では、近接したトレンチを均一の埋め込むことが、ますます困難となっている。従って、近接したトレンチ配列部分をより均一に埋め込むことができる技術が待望されている。
【解決手段】本願発明は、近接したトレンチ配列部分をＨＤＰ−ＣＶＤによる酸化シリコン系の埋め込み絶縁膜によって埋め込む際に、成膜ステップとエッチング・ガスを含むガス雰囲気中でのエッチングを交互に繰り返すことによって、平坦な埋め込み特性を得ることができる。 （もっと読む）

【課題】新たなレイアウトパターンを作成せずにＮＭＯＳの駆動力を向上することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、半導体基板１００と、第１の導電型の第１の半導体素子が設けられる半導体基板１００に形成される第１の半導体素子領域と、第２の導電型の第２の半導体素子が設けられる半導体基板１００に形成される第２の半導体素子領域と、第１の半導体素子領域と第２の半導体素子領域とを分離する素子分離領域１２０とを備え、第１の半導体素子領域は、第１の半導体素子領域に隣接する素子分離領域１２０より高い位置に形成され、素子分離領域１２０の表面からの第１の半導体素子領域の表面までの距離が、第１の半導体素子領域の上面視における幅以下である。 （もっと読む）

【課題】隣接セル間のキャパシタ容量を小さくし、隣接セル間干渉を抑制する。
【解決手段】本発明の半導体装置は、半導体基板２と、半導体基板２の上に形成されたゲート絶縁膜８と、ゲート絶縁膜８上に形成された浮遊ゲート電極９と、半導体基板２の表面に形成された素子分離溝３と、素子分離溝３内に埋め込まれた下部と、半導体基板２の表面から上方に突出した上部とからなる素子分離絶縁膜５とを有し、素子分離絶縁膜５内には上部から下部にわたり空洞部が形成されたものである。 （もっと読む）

【課題】製造工程時間の増加を招くことなく、複数の凹部に埋め込まれた部材表面の平坦性を向上することのできる技術を提供する。
【解決手段】相対的に面積の大きい第１ダミーパターンＤＰ_１と相対的に面積の小さい第２ダミーパターンＤＰ_２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。これにより、分離溝内に埋め込まれた酸化シリコン膜の表面の平坦性をダミー領域ＦＡの全域において向上することができる。さらに、ダミー領域ＦＡのうち相対的に広い領域を上記第１ダミーパターンＤＰ_１で占めることで、マスクのデータ量の増加を抑えることができる。 （もっと読む）

【課題】結晶欠陥の発生が抑制されたＳＴＩ型素子分離領域を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０にトレンチ３３を形成する工程と、トレンチ３３の内面に沿って、トレンチ３３の側面上よりも底面上の膜厚が厚い第１の絶縁膜１２ａを形成する工程と、第１の絶縁膜１２ａを通して不純物をイオン注入することにより半導体基板１０におけるトレンチ３３の周辺部に不純物注入層１３Ａを形成する工程と、第１の絶縁膜１２ａの上にトレンチ３３を埋める第２の絶縁膜１２ｂを形成することにより、第１の絶縁膜１２ａと第２の絶縁膜１２ｂとを有する素子分離領域１２を形成する工程とを備えている。結晶欠陥が修復された状態でイオン注入を行うことができるので、半導体基板１０の結晶欠陥を低減することができる。 （もっと読む）

【課題】素子分離用の溝の埋め込みにおいて、溝内のシリコン基板や溝形成用のＳｉＮマスクへのエッチングダメージを抑制しつつ、高アスペクト比の溝を良好に埋め込む。
【解決手段】半導体装置の製造方法は、半導体基板に溝を形成する工程と、前記半導体基板を第１の温度とし、前記溝内に第１シリコン酸化膜を形成する工程と、前記半導体基板を、前記第１の温度よりも低い第２の温度とし、前記第１シリコン酸化膜の一部をドライエッチングする第１ドライエッチング工程と、前記ドライエッチングされた前記第１シリコン酸化膜上に、第２シリコン酸化膜を形成する工程と、を含む。 （もっと読む）

【課題】活性領域の端部周辺における素子分離領域の形状不良の発生を確実に抑制しうる半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、シリコン酸化膜１２と、シリコン酸化膜１２の幅よりも狭い幅を有するシリコン窒化膜１４とを有するハードマスク２０を形成する工程と、ハードマスク２０をマスクとしてシリコン基板１０をエッチングすることにより、シリコン基板１０に、活性領域２４を画定するトレンチ２６を形成する工程と、トレンチ２６が形成されたシリコン基板１０上に、シリコン酸化膜２８を形成する工程とを有している。 （もっと読む）

【課題】ハイブリッド埋め込みプロセスを用いて、分離性能の高い素子分離構造を得る。
【解決手段】トランジスタ間を分離する素子分離構造１３を有する半導体装置１の製造方法であって、素子分離構造１３を形成する工程は、基板Ｗに形成された溝部１５の底部に第１の絶縁部３２を埋め込む工程と、第１の絶縁部３２の上に第２の絶縁部３４を埋め込む工程を有し、溝部１５の底部に第１の絶縁部３２を埋め込む工程は、第１の絶縁部３２の材料３１を基板Ｗの表面に成膜する工程と、溝部１５の上部から第１の絶縁部３２の材料３１を除去する工程と、溝部１５の上部において、溝部１５の内壁に付着していた第１の絶縁部３２の材料３１の残留層３２ａを除去する工程を有する。 （もっと読む）

【課題】高誘電率ゲート絶縁膜を用いた半導体装置において、特性ばらつきや、短チャネル特性劣化という不具合を引き起こす原因を抑制すること。
【解決手段】本発明は、半導体基板であるＳｉ基板１０１上に設けられる高誘電率ゲート絶縁膜１１０と、高誘電率ゲート絶縁膜１１０上に形成されるゲート電極１２０と、高誘電率ゲート絶縁膜１１０およびゲート電極１２０との側面に設けられる保護膜１３０と、保護膜１３０の外側に設けられる側壁膜１４０とを備えており、この保護膜１３０が、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、ＴａおよびＷから成る群から選択される一または二以上の金属を組成に有する高誘電率材料から成るものである。 （もっと読む）