半導体装置およびその製造方法
【課題】溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタにおいて、所望する動作特性を得ることのできる技術を提供する。
【解決手段】素子分離部ＳＩＯを、溝型素子分離膜６Ｌ，６Ｓと、溝型素子分離膜６Ｌ，６Ｓの上面に形成されたシリコン膜またはシリコン酸化膜からなる厚さ１０〜２０ｎｍの拡散防止膜２０と、拡散防止膜２０の上面に形成された厚さ０．５〜２ｎｍのシリコン酸化膜２１Ｌ，２１Ｓとから構成し、拡散防止膜２０の組成をＳｉＯｘ（０≦ｘ＜２）とし、溝型素子分離膜６Ｌ，６Ｓおよびシリコン酸化膜２１Ｌ，２１Ｓの組成をＳｉＯ２とする。
【解決手段】素子分離部ＳＩＯを、溝型素子分離膜６Ｌ，６Ｓと、溝型素子分離膜６Ｌ，６Ｓの上面に形成されたシリコン膜またはシリコン酸化膜からなる厚さ１０〜２０ｎｍの拡散防止膜２０と、拡散防止膜２０の上面に形成された厚さ０．５〜２ｎｍのシリコン酸化膜２１Ｌ，２１Ｓとから構成し、拡散防止膜２０の組成をＳｉＯｘ（０≦ｘ＜２）とし、溝型素子分離膜６Ｌ，６Ｓおよびシリコン酸化膜２１Ｌ，２１Ｓの組成をＳｉＯ２とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、半導体基板の主面に形成された溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）に用いられる半導体素子の微細化に応じて、各半導体素子を互いに電気的に分離する素子間分離部の微細化も進んでいる。近年は、ＬＯＣＯＳ（Local Oxidation of Silicon）法に比べて高集積化および分離能力の向上が期待できる溝素子分離（Trench Isolation）法がＬＳＩに広く利用されている。
【０００３】
例えば米国特許出願公開２００７／０１１１４７０号明細書（特許文献１）には、溝の内壁にシリコン窒化膜（liner layer）を形成した後、溝の底部のみに酸化膜（oxide layer）を形成し、その後、溝の内部をシリコン酸化膜（silicon oxide layer）で埋め込むことにより溝型の素子間分離部を形成する方法が開示されている。
【０００４】
また、米国特許第７６４５６７９号明細書（特許文献２）には、溝の内壁に熱酸化膜（thermal oxidation layer）を形成し、さらにその上にシリコン−リッチ酸化膜（silicon rich oxide）を形成した後、溝の内部を酸化膜（oxidation isolation layer）で埋め込むことにより溝型の素子間分離部を形成する方法が開示されている。
【０００５】
また、米国特許第６３３１４７２号明細書（特許文献３）には、溝の内壁に酸化膜（oxide layer）およびシリコン−リッチ酸化膜（silicon-rich oxide）を積層した後、溝の内部をシリコン酸化膜（silicon oxide）で埋め込み、その表面を研磨することで、溝の内部に埋め込まれたシリコン酸化膜の上面が平坦である溝型の素子間分離部を形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開２００７／０１１１４７０号明細書
【特許文献２】米国特許第７６４５６７９号明細書
【特許文献３】米国特許第６３３１４７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、溝型の素子間分離法については、以下に説明する種々の技術的課題が存在する。
【０００８】
例えば、互いに厚さの異なるゲート絶縁膜を有する複数の電界効果トランジスタを製造する場合、互いに厚さの異なるゲート絶縁膜を形成する工程において、ウエットエッチング法を繰り返し用いるが、そのウエットエッチング法を繰り返し用いた影響で溝の内部に埋め込まれた溝型素子分離膜の上面の端部に窪みが発生することがある。その窪みにゲート絶縁膜およびゲート電極が入り込むと、溝型素子分離膜により囲まれた活性領域の半導体基板の主面の端部がゲート絶縁膜およびゲート電極によって囲まれてしまう。そのため、電界効果トランジスタが動作すると、活性領域の半導体基板の主面の端部にゲート電極からの電界が強く働いて反転層が形成されやすくなり、電界効果トランジスタのしきい値電圧が下がるという問題が生じる。
【０００９】
また、互いに厚さの異なるゲート絶縁膜を有する複数の電界効果トランジスタを製造する場合、互いに厚さの異なるゲート絶縁膜を形成する工程において、熱酸化法を繰り返し用いるが、その熱酸化時に用いる酸化分子または水分子などの酸化種が溝型素子分離膜の中を拡散して、溝型素子分離膜と半導体基板との間において酸化反応が進むことがある。このとき、溝型素子分離膜は上記酸化反応により生じた酸化膜の分だけ体積膨張し、その結果、溝型素子分離膜で囲まれた活性領域に応力をもたらす。この応力は半導体基板の電子の速度（すなわち移動度（Mobility））を変化させるため、電界効果トランジスタの動作速度が変化し、所望する速度で集積回路が動かなくなるなどの不具合をもたらす原因となる。
【００１０】
また、近年、駆動能力を向上させるために、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極を金属材料で構成する電界効果トランジスタの採用が検討されている。しかし、この電界効果トランジスタにおいては、溝型素子分離膜から放出された酸化種がゲート絶縁膜を構成するＨｉｇｈ−ｋ材料およびゲート電極を構成する金属材料の中に拡散して、しきい値電圧が変動するという問題がある。
【００１１】
本発明の目的は、溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタにおいて、所望する動作特性を得ることのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１４】
この実施の形態は、半導体基板の主面の所定の領域に形成された溝と、溝の内部に埋め込まれた溝型素子分離膜と、溝型素子分離膜の上面に形成された厚さ１０〜２０ｎｍの拡散防止膜と、拡散防止膜の上面に形成された厚さ０．５〜２ｎｍの上層シリコン酸化膜とから構成される素子間分離部を有し、素子間分離部に囲まれた半導体基板の活性領域に、半導体基板の主面上に形成された酸化膜とＨｉｇｈ−ｋ膜との積層膜からなるゲート絶縁膜と、ゲート絶縁膜の上面に形成された金属膜からなるゲート電極と、ゲート電極の両側の半導体基板に形成された半導体領域とから構成される電界効果トランジスタを有する半導体装置であって、溝型素子分離膜）および上層シリコン酸化膜の組成をＳｉＯ２、拡散防止膜の組成をＳｉＯｘ（０≦ｘ＜２）とするものである。
【００１５】
また、この実施の形態は、電界効果トランジスタを形成する半導体装置の製造方法であって、電界効果トランジスタを互いに電気的に分離する素子間分離部の製造工程が、半導体基板の主面上にパッド絶縁膜およびマスク絶縁膜を下から順次形成した後、所定の領域のマスク絶縁膜、パッド絶縁膜、および半導体基板を除去して、半導体基板の主面に所定の幅および深さを有する溝を形成する工程と、溝の内壁に内壁酸化膜を形成する工程と、溝の内部を含む半導体基板の主面上に、下層シリコン酸化膜を形成した後、マスク絶縁膜をストッパー膜として下層シリコン酸化膜の表面を研磨して、溝が形成されていない領域の下層シリコン酸化膜を除去する工程と、溝が形成された領域の下層シリコン酸化膜の上面の位置が、溝が形成されていない半導体基板の主面の位置と同じとなるように、下層シリコン酸化膜を加工して溝型素子分離膜を形成する工程と、半導体基板の主面上に拡散防止膜を形成し、さらに、その上に上層シリコン酸化膜を形成する工程と、マスク絶縁膜をストッパー膜として上層シリコン酸化膜の表面を研磨して、溝が形成されていない領域の上層シリコン酸化膜を除去した後、マスク絶縁膜の上面の拡散防止膜を除去する工程と、溝が形成された領域の上層シリコン酸化膜を加工して所定の厚さとする工程と、マスク絶縁膜、パッド絶縁膜、および上層シリコン酸化膜の側面の拡散防止膜を除去する工程とを含むものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタにおいて、所望する動作特性を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態による電界効果トランジスタの構造を説明する電界効果トランジスタのゲート長方向およびゲート幅方向に沿った要部断面図である。
【図２】本発明の一実施の形態による電界効果トランジスタの製造工程を説明する電界効果トランジスタのゲート長方向およびゲート幅方向に沿った要部断面図である。
【図３】図２に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図４】図３に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図５】図４に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図６】図５に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図７】図６に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図８】図７に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図９】図８に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１０】図９に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１１】図１０に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１２】図１１に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１３】図１２に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１４】図１３に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１５】図１４に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１６】図１５に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１７】図１６に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１８】図１７に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１９】本発明に先立って本発明者によって検討された電界効果トランジスタの製造工程を説明する電界効果トランジスタのゲート長方向およびゲート幅方向に沿った要部断面図である。
【図２０】図１９に続く電界効果トランジスタの製造工程中の図１９と同じ箇所の要部断面図である。
【図２１】図２０に続く電界効果トランジスタの製造工程中の図１９と同じ箇所の要部断面図である。
【図２２】図２１に続く電界効果トランジスタの製造工程中の図１９と同じ箇所の要部断面図である。
【図２３】図２２に続く電界効果トランジスタの製造工程中の図１９と同じ箇所の要部断面図である。
【図２４】図２３に続く電界効果トランジスタの製造工程中の図１９と同じ箇所の要部断面図である。
【図２５】図２４に続く電界効果トランジスタの製造工程中の図１９と同じ箇所の要部断面図である。
【図２６】（ａ）、（ｂ）、および（ｃ）はそれぞれ図２５に続く電界効果トランジスタの製造工程中の要部平面図、図２６（ａ）のＡ−Ａ′線に沿った要部断面図、および図２６（ａ）のＢ−Ｂ′線に沿った要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳ、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２２】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
まず、本発明の一実施の形態による溝型の素子分離部の構造がより明確となると思われるため、本発明に先駆けて本発明者が検討した、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成した電界効果トランジスタの製造方法について図１９〜図２６を用いて工程順に説明する。図１９〜図２５はｎＭＩＳおよびｐＭＩＳの要部断面図であり、それぞれのゲート長方向に沿った断面図とゲート幅方向に沿った断面図とを示している。図２６（ａ）、（ｂ）、および（ｃ）はそれぞれｎＭＩＳとｐＭＩＳの要部平面図、同図（ａ）のＡ−Ａ′線に沿った要部断面図、および同図（ｂ）のＢ−Ｂ′線に沿った要部断面図である。
【００２４】
まず、図１９に示すように、例えば単結晶シリコンに、例えばボロン（Ｂ）などのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、シリコン酸化膜２およびシリコン窒化膜３を順次形成する。シリコン酸化膜２の厚さは、例えば５〜２０ｎｍ程度、シリコン窒化膜３の厚さは、例えば３０〜１００ｎｍ程度である。
【００２５】
次に、リソグラフィ法およびドライエッチング法を用いて、半導体基板１の所望する領域に、種々の溝幅を有する複数の溝４Ｌ，４Ｓを形成する。ここで、図中の符号４Ｓは最小の溝幅を有する溝を示し、符号４Ｌはそれよりも溝幅の広い溝を示す。溝４Ｌ，４Ｓの深さは、例えば半導体基板１の主面から１５０〜４００ｎｍ程度であり、最小の溝幅を有する溝４Ｓの溝幅は２０〜５０ｎｍ程度である。
【００２６】
次に、図２０に示すように、溝４Ｌ，４Ｓの内部を洗浄した後、溝４Ｌ，４Ｓの内壁（側面および底面）の半導体基板１を熱酸化法により酸化して、内壁酸化膜５を形成する。内壁酸化膜５の厚さは、例えば３〜１０ｎｍ程度である。
【００２７】
次に、図２１に示すように、例えばＳＡ−ＣＶＤ（Sub-Atmospheric Chemical Vapor Deposition）法を用いて、溝４Ｌ，４Ｓの内部を含む半導体基板１の主面上にシリコン酸化膜６を堆積する。シリコン酸化膜６の形成は、ＳＡ−ＣＶＤ法に限定されるものではなく、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法などの他のＣＶＤ法または塗布法を用いてもよい。さらに、埋め込み性または膜質などを鑑みて溝４Ｌ，４Ｓの内部の下と上とで互いに異なる製法で形成された膜を積層してもよい。
【００２８】
次に、図２２に示すように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、シリコン窒化膜３をストッパー膜としてシリコン酸化膜６の表面を研磨する。これにより、溝４Ｌ，４Ｓの内部にシリコン酸化膜６が埋め込まれて溝型素子分離膜６Ｌ，６Ｓとなる。ここで、溝４Ｌの内部に埋め込まれたシリコン酸化膜６が溝型素子分離膜６Ｌであり、溝４Ｓの内部に埋め込まれたシリコン酸化膜６が溝型素子分離膜６Ｓである。
【００２９】
次に、図２３に示すように、熱リン酸を用いて、シリコン窒化膜３を除去する。次に、ｎＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｐ型不純物（例えばボロン（Ｂ））を選択的に導入することにより、ｐ型ウェル７を形成する。この際、シリコン酸化膜２をスクリーン膜として用いる。同様に、ｐＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を選択的に導入することにより、ｎ型ウェル８を形成する。この際、シリコン酸化膜２をスクリーン膜として用いる。なお、ｐ型ウェル７およびｎ型ウェル８を形成する前に、一旦シリコン酸化膜２を除去し、半導体基板１の主面に熱酸化法などの方法により新たにシリコン酸化膜を形成して、これをスクリーン膜としてもよい。続いて、ｎＭＩＳおよびｐＭＩＳのそれぞれのしきい値電圧を調整するための不純物を半導体基板１にイオン注入法を用いて導入する。
【００３０】
次に、フッ化水素酸を含む溶液を用いたウエットエッチング法によりシリコン酸化膜２を除去した後、熱酸化法により半導体基板１の主面に、例えば２〜６ｎｍ程度の厚さの第１酸化膜（図示は省略）を形成する。この第１酸化膜は、入出力回路または電源回路等に用いられ、例えば２．５Ｖ程度の高い耐圧が要求される電界効果トランジスタのゲート絶縁膜に用いられる。その後、リソグラフィ法およびフッ化水素酸を含む溶液を用いたウエットエッチング法を用いて、所望する領域のみに第１酸化膜を残し、他の領域の第１酸化膜を除去する。なお、ここで説明するｎＭＩＳおよびｐＭＩＳは第１酸化膜が除去された領域に形成される。
【００３１】
次に、図２４に示すように、第１酸化膜が除去された領域の半導体基板１の主面に、熱酸化法などを用いて第２酸化膜９を形成する。第２酸化膜９は、例えばシリコン酸化膜またはシリコン酸窒化膜であり、その厚さは、例えば０．５〜１．５ｎｍ程度である。この第２酸化膜９は、メモリ回路またはプロセッサ回路等に用いられ、例えば１．０Ｖ程度の低い耐圧が要求される電界効果トランジスタのゲート絶縁膜に用いられる。ここで、熱酸化法などを用いて形成した第２酸化膜９に代えて、自然酸化または化学処理で成膜される、例えば厚さが０．１〜１．５ｎｍ程度の酸化膜を用いることもできる。
【００３２】
ここでは、半導体基板１の主面には、互いに厚さの異なる２種類の酸化膜（第１酸化膜（厚さ２〜６ｎｍ程度）と第２酸化膜９（厚さ０．５〜１．５ｎｍ程度））を形成したが、ＬＳＩの機能を高めるために、互いに厚さの異なる３種類以上の酸化膜を形成してもよい。前述した要領で、リソグラフィ法およびウエットエッチング法を繰り返すことにより、互いに厚さの異なる３種類以上の酸化膜を形成することができる。
【００３３】
次に、第２酸化膜９上に、ＣＶＤ法を用いてハフニウム酸化膜（ＨｆＯ２）などのＨｉｇｈ−ｋ膜１０を形成する。Ｈｉｇｈ−ｋ膜１０の厚さは、例えば０．５〜２ｎｍ程度である。
【００３４】
次に、図２５に示すように、Ｈｉｇｈ−ｋ膜１０上にキャップ膜（図示は省略）を介してゲート電極材料として金属膜１１ａと多結晶シリコン膜１１ｂとを積層した多層膜を形成する。この多層膜の厚さは、例えば５０〜１００ｎｍ程度である。
【００３５】
次に、図２６（ａ）、（ｂ）、および（ｃ）に示すように、リソグラフィ法およびドライエッチング法を用いて、多結晶シリコン膜１１ｂおよび金属膜１１ａを所定の形状に加工してゲート電極１２を形成し、さらに、Ｈｉｇｈ−ｋ膜１０を所定の形状に加工する。その後、半導体基板１の主面上にシリコン窒化膜などの絶縁膜を堆積した後、ドライエッチング法を用いてこの絶縁膜をエッチバックすることにより、ゲート電極１２およびＨｉｇｈ−ｋ膜１０の側面にサイドウォール１３を形成する。
【００３６】
続いて、ｎＭＩＳ形成領域に、イオン注入法を用いて、ゲート電極１２およびサイドウォール１３に対して自己整合的にｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を導入して、ソース・ドレインを構成するｎ型半導体領域１４を形成する。同様に、ｐＭＩＳ形成領域に、イオン注入法を用いて、ゲート電極１２およびサイドウォール１３に対して自己整合的にｐ型不純物（例えばボロン（Ｂ）またはフッ化ボロン（ＢＦ２））を導入して、ソース・ドレインを構成するｐ型半導体領域１５を形成する。その後、ゲート電極１２およびソース・ドレイン（ｎＭＩＳのｎ型半導体領域１４およびｐＭＩＳのｐ型半導体領域１５）の上面に抵抗を下げるためのシリサイド膜１６（例えばニッケルシリサイド等）を形成する。
【００３７】
その後、ｎＭＩＳおよびｐＭＩＳは、それぞれ金属配線等によりその他の半導体素子と電気的に接続されて集積回路が形成される。
【００３８】
しかしながら、互いに厚さの異なる２種類の酸化膜（第１酸化膜と第２酸化膜９）を形成した場合、前述の図２４に示すように、ウエットエッチング法を用いた影響で、溝幅の広い溝４Ｌに形成された溝型素子分離膜６Ｌの上面の端部（溝素子分離膜６Ｌの上面の溝４Ｌの側面に沿った部分）に窪み（Divot）が発生する。溝幅の狭い溝４Ｓに形成された溝型素子分離膜６Ｓでも窪みは発生して、溝型素子分離膜６Ｓは、全体に厚さが目減りした形状となる。前述の図２３に点線で示すように、ウエットエッチング法は半導体基板１にダメージを与えることはないが、その等方性により溝型素子分離膜６Ｌ，６Ｓの端部では、露出した溝型素子分離膜６Ｌ，６Ｓの側面からもウエットエッチングが進むため、窪みが生じてしまう。
【００３９】
窪みにＨｉｇｈ−ｋ膜１０が入り込むと、活性領域の半導体基板１の主面の端部は、Ｈｉｇｈ−ｋ膜１０およびゲート電極１２によって囲まれてしまう。そのため、電界効果トランジスタが動作する場合、活性領域の半導体基板１の主面の端部にゲート電極１２からの電界が強く働いて反転層が形成されやすくなり、電界効果トランジスタのしきい値電圧が下がるという問題が生じる。微細化が進んだＬＳＩでは、電界効果トランジスタが形成される活性領域に占める窪みの割合が大きくなるため、電界効果トランジスタの動作特性に及ぼす窪みの影響が大きくなる。また、互いに厚さの異なる３種類以上の酸化膜を形成した場合は、ウエットエッチング法を繰り返し用いるため、窪みがより深く形成される可能性があり、電界効果トランジスタの動作特性に及ぼす窪みの影響は深刻である。
【００４０】
また、互いに厚さの異なる２種類の酸化膜（第１酸化膜と第２酸化膜９）を形成した場合、熱酸化法を繰り返し用いるため、その熱酸化時に用いる酸化分子または水分子などの酸化種が溝型素子分離膜６Ｌ，６Ｓの中を拡散して、溝型素子分離膜６Ｌ，６Ｓと半導体基板１との間において酸化反応が進むことがある。このとき、溝型素子分離膜６Ｌ，６Ｓは上記酸化反応により生じた酸化膜の分だけ体積膨張し、その結果、溝型素子分離膜６Ｌ，６Ｓで囲まれた活性領域に応力をもたらす。この応力は半導体基板１の電子の速度（すなわち移動度）を変化させるため、電界効果トランジスタの動作速度が変化し、所望する速度で集積回路が動かなくなるなどの不具合をもたらす原因となる。
【００４１】
また、溝型素子分離膜６Ｌ，６Ｓから放出された酸化種がＨｉｇｈ−ｋ膜１０およびゲート電極１２を構成する金属膜１１ａの中に拡散することがある。この場合も、電界効果トランジスタのしきい値電圧が変動する可能性がある。
【００４２】
（実施の形態）
本発明の一実施の形態によるゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極を金属材料で構成する電界効果トランジスタ（ｎＭＩＳおよびｐＭＩＳ）の構造を図１を用いて説明する。図１は、ｎＭＩＳおよびｐＭＩＳの要部断面図であり、それぞれのゲート長方向に沿った断面図とゲート幅方向に沿った断面図とを示している。
【００４３】
半導体基板１の主面には、半導体基板１に形成される素子間の干渉を防止する機能を有する素子間分離部ＳＩＯが形成されている。素子間分離部ＳＩＯに囲まれた半導体基板１は活性領域と呼ばれ、この活性領域に種々の半導体素子が形成される。本実施の形態では、これら半導体素子のうち、ｎＭＩＳおよびｐＭＩＳを例示している。
【００４４】
素子間分離部ＳＩＯは、半導体基板１に形成された溝４Ｌ，４Ｓと、溝４Ｌ，４Ｓの内壁（側面および底面）に形成された内壁酸化膜５と、内壁酸化膜５を介して溝４Ｌ，４Ｓの内部を埋め込むように形成された溝型素子分離膜（下層シリコン酸化膜）６Ｌ，６Ｓとから構成される。溝４Ｓは最小の溝幅を有する溝であり、溝４Ｌは溝４Ｓよりも溝幅の広い溝である。溝４Ｌ，４Ｓの深さは、例えば半導体基板１の主面から１５０〜４００ｎｍ程度であり、内壁酸化膜５の厚さは、例えば３〜１０ｎｍ程度である。溝型素子分離膜６Ｌ，６Ｓは、ほぼ化学量論的組成（ＳｉＯ２）を有するシリコン酸化膜からなる。また、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面は平坦であり、溝型素子分離膜６Ｌ，６Ｓの上面の端部には窪みは形成されていない。
【００４５】
さらに、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面は拡散防止膜（シリコン膜またはシリコンリッチ酸化膜）２０により覆われている。拡散防止膜２０は、シリコン膜またはシリコンリッチ酸化膜からなる。シリコンリッチ酸化膜は、化学量論的組成（ＳｉＯ２）よりもシリコンの比率が大きい（酸素の比率が小さい）シリコン酸化膜であり、その組成を化学式で表せばＳｉＯｘ（０＜ｘ＜２）となる。拡散防止膜２０の厚さは、例えば３〜２０ｎｍ程度であり、好適な厚さとしては、例えば１０〜２０ｎｍ程度である。
【００４６】
さらに、拡散防止膜２０の上面はシリコン酸化膜（上層シリコン酸化膜）２１Ｌ，２１Ｓにより覆われている。シリコン酸化膜２１Ｌ，２１Ｓは、ほぼ化学量論的組成（ＳｉＯ２）を有するシリコン酸化膜からなる。シリコン酸化膜２１Ｌ，２１Ｓの厚さは、例えば０．５〜２ｎｍ程度である。従って、ＳｉＯ２の組成を有する溝型素子分離膜６Ｌ，６ＳとＳｉＯ２の組成を有するシリコン酸化膜２１Ｌ，２１Ｓとの間には、シリコン膜またはこれらの膜よりも酸素に対するシリコンの比率が大きいシリコンリッチ酸化膜からなる拡散防止膜２０が形成されている。
【００４７】
また、溝型素子分離膜６Ｌ，６Ｓの上面の位置は、溝４Ｌ，４Ｓが形成されていない半導体基板１の主面の位置とほぼ同じであるか、または溝４Ｌ，４Ｓが形成されていない半導体基板１の主面の位置よりも、例えば１０ｎｍ程度低くなっている。このため、素子間分離部ＳＩＯと活性領域との境には、溝型素子分離膜６Ｌ，６Ｓの上面に形成された拡散防止膜２０とシリコン酸化膜２１Ｌ，２１Ｓとの合計の厚さ分の段差が生じるが、その段差は最大でも２０ｎｍ程度である。
【００４８】
ｎＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｐ型ウェル７が形成されており、ｐＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｎ型ウェル８が形成されている。
【００４９】
続いて、ｎＭＩＳの構成について説明する。
【００５０】
ｎＭＩＳ形成領域（ｐ型ウェル７）の半導体基板１の主面には、ゲート絶縁膜１０ｎが形成されている。このゲート絶縁膜１０ｎは、ＳｉＯ２の組成を有する第２酸化膜（ゲート酸化膜）９とＳｉＯ２よりも比誘電率の高いＨｉｇｈ−ｋ膜２３ｎとから構成されている。Ｈｉｇｈ−ｋ膜２３ｎとしては、例えばハフニウム酸化（ＨｆＯｘ）膜、ハフニウム酸窒化（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯｘ）膜、またはハフニウムシリケート窒化（ＨｆＳｉＯＮ）膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するｎＭＩＳのしきい値電圧を得るための金属元素、例えばランタン（Ｌａ）が含まれている。従って、代表的なＨｉｇｈ−ｋ膜２３ｎの構成材料として、例えばハフニウムランタン酸窒化（ＨｆＬａＯＮ）を例示することができる。Ｈｉｇｈ−ｋ膜２３ｎの厚さは、例えば１ｎｍ程度である。
【００５１】
また、半導体基板１とＨｉｇｈ−ｋ膜２３ｎとが直接接した場合、ｎＭＩＳの移動度が低下する恐れがあるが、半導体基板１とＨｉｇｈ−ｋ膜２３ｎとの間に第２酸化膜９を介在させることにより、上記移動度の低下を防ぐことができる。第２酸化膜９の厚さは、例えば０．５〜１．５ｎｍ程度である。
【００５２】
ゲート絶縁膜１０ｎの上面には、キャップ膜２４ｎが形成されている。このキャップ膜２４ｎは、例えばランタン酸化（ＬａＯ）膜であり、Ｈｉｇｈ−ｋ膜２３ｎを構成するハフニウム系絶縁膜に、ｎＭＩＳのしきい値電圧を得るための金属元素、すなわちランタン（Ｌａ）を添加するために形成されている。なお、Ｈｉｇｈ−ｋ膜２３ｎを構成するハフニウム系絶縁膜に添加される金属元素として、ランタン（Ｌａ）を例示したが、他の金属元素であってもよい。なお、キャップ膜２４ｎを構成する金属元素が全てＨｉｇｈ−ｋ膜２３ｎに添加される場合もある。
【００５３】
キャップ膜２４ｎの上面には、チタンナイトライド（ＴｉＮ）膜２５と多結晶シリコン膜２６とを積層した構造のゲート電極１２が形成されている。チタンナイトライド（ＴｉＮ）膜に代えて、他の金属膜を用いてもよい。チタンナイトライド（ＴｉＮ）膜２５の厚さは、例えば５〜２０ｎｍ程度である。また、多結晶シリコン膜２６の厚さは、例えば３０〜８０ｎｍ程度である。さらに、ゲート電極１２の上面には、シリサイド膜１６が形成されている。このシリサイド膜１６は、例えばニッケルシリサイド（ＮｉＳｉ）膜または白金シリサイド（ＰｔＳｉ）膜である。
【００５４】
ゲート電極１２、キャップ膜２４ｎ、およびＨｉｇｈ−ｋ膜２３ｎからなる積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール２７およびサイドウォール３０が形成されている。また、ゲート電極１２の両側の半導体基板１（ｐ型ウェル７）には、ｎ型半導体領域２８が形成されており、ｎ型半導体領域２８の外側にはｎ型半導体領域３１が形成されている。ｎ型半導体領域３１の上面には、ゲート電極１２の上面に形成されたシリサイド膜１６と同じ工程で形成されるシリサイド膜１６が形成されている。
【００５５】
続いて、ｐＭＩＳの構成について説明する。
【００５６】
ｐＭＩＳ形成領域（ｎ型ウェル８）の半導体基板１の主面には、ゲート絶縁膜１０ｐが形成されている。このゲート絶縁膜１０ｐは、ＳｉＯ２の組成を有する第２酸化膜（ゲート酸化膜）９とＳｉＯ２よりも比誘電率の高いＨｉｇｈ−ｋ膜２３ｐとから構成されている。Ｈｉｇｈ−ｋ膜２３ｐとしては、例えばハフニウム酸化（ＨｆＯｘ）膜、ハフニウム酸窒化（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯｘ）膜、またはハフニウムシリケート窒化（ＨｆＳｉＯＮ）膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するｐＭＩＳのしきい値電圧を得るための金属元素、例えばアルミニウム（Ａｌ）が含まれている。従って、代表的なＨｉｇｈ−ｋ膜２３ｐの構成材料として、例えばハフニウムアルミニウム酸窒化物（ＨｆＡｌＯＮ）を例示することができる。Ｈｉｇｈ−ｋ膜２３ｐの厚さは、例えば１ｎｍ程度である。
【００５７】
また、半導体基板１とＨｉｇｈ−ｋ膜２３ｐとが直接接した場合、ｐＭＩＳの移動度が低下する恐れがあるが、半導体基板１とＨｉｇｈ−ｋ膜２３ｐとの間に第２酸化膜９を介在させることにより、上記移動度の低下を防ぐことができる。第２酸化膜９の厚さは、例えば０．５〜１．５ｎｍ程度である。
【００５８】
ゲート絶縁膜１０ｐの上面には、キャップ膜２４ｐが形成されている。このキャップ膜２４ｐは、例えばアルミニウム酸化（ＡｌＯ）膜であり、Ｈｉｇｈ−ｋ膜２３ｐを構成するハフニウム系絶縁膜に、ｐＭＩＳのしきい値電圧を得るための金属元素、すなわちアルミニウム（Ａｌ）を添加するために形成されている。なお、Ｈｉｇｈ−ｋ膜２３ｐを構成するハフニウム系絶縁膜に添加される金属元素として、アルミニウム（Ａｌ）を例示したが、他の金属元素であってもよい。なお、キャップ膜２４ｐを構成する金属元素が全てＨｉｇｈ−ｋ膜２３ｐに添加される場合もある。
【００５９】
キャップ膜２４ｐの上面には、ゲート電極１２が形成され、ゲート電極１２の上面にはシリサイド膜１６が形成されている。これらゲート電極１２およびシリサイド膜１６は、それぞれ前述したｎＭＩＳのゲート電極１２およびシリサイド膜１６と同じ構成である。
【００６０】
ゲート電極１２、キャップ膜２４ｐ、およびＨｉｇｈ−ｋ膜２３ｐからなる積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール２７およびサイドウォール３０が形成されている。また、ゲート電極１２の両側の半導体基板１（ｎ型ウェル８）には、ｐ型半導体領域２９が形成されており、ｐ型半導体領域２９の外側にはｐ型半導体領域３２が形成されている。ｐ型半導体領域３２の上面には、ゲート電極１２の上面に形成されたシリサイド膜１６と同じ工程で形成されるシリサイド膜１６が形成されている。
【００６１】
なお、本実施の形態では、ゲート電極１２を金属膜と多結晶シリコン膜との積層膜により構成したが、金属膜のみで構成してもよい。この場合、シリサイド膜１６はｎ型半導体領域３１およびｐ型半導体領域３２の上面のみに形成され、ゲート電極１２の上面には形成されない。
【００６２】
次に、本発明の一実施の形態による前述の図１に示した電界効果トランジスタの製造方法を図２〜図１８を用いて工程順に説明する。図２〜図１８は、ｎＭＩＳおよびｐＭＩＳの要部断面図であり、それぞれのゲート長方向に沿った断面図とゲート幅に沿った断面図とを示している。
【００６３】
まず、図２に示すように、例えば単結晶シリコンに、例えばボロン（Ｂ）などのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、シリコン酸化膜（パッド絶縁膜）２およびシリコン窒化膜（マスク絶縁膜）３を順次形成する。シリコン酸化膜２の厚さは、例えば５〜２０ｎｍ程度、シリコン窒化膜３の厚さは、例えば３０〜１００ｎｍ程度である。
【００６４】
次に、リソグラフィ法およびドライエッチング法を用いて、半導体基板１の所望する領域に、種々の溝幅を有する複数の溝４Ｌ，４Ｓを形成する。ここで、図中の符号４Ｓは最小の溝幅を有する溝を示し、符号４Ｌはそれよりも溝幅の広い溝を示す。溝４Ｌ，４Ｓの深さは、例えば半導体基板１の主面から１５０〜４００ｎｍ程度であり、最小の溝幅を有する溝４Ｓの溝幅は２０〜５０ｎｍ程度である。また、ここでは、溝４Ｌ，４Ｓの側面とシリコン窒化膜３の側面とがほぼ同一面となるように加工されているが、溝４Ｌ，４Ｓの側面がシリコン窒化膜３の側面よりもはみ出した状態、すなわちオフセットが付いた状態となるように加工してもよい。
【００６５】
次に、図３に示すように、溝４Ｌ，４Ｓの内部を洗浄した後、溝４Ｌ，４Ｓの内壁（側面および底面）の半導体基板１を熱酸化法により酸化して、内壁酸化膜５を形成する。内壁酸化膜５の厚さは、例えば３〜１０ｎｍ程度である。熱酸化法として、ラジカル酸化法などの活性酸化種を用いる方法を使用すると、面方位が互いに異なる溝４Ｌ，４Ｓの側面と底面とを、ほぼ同じ酸化速度で均一に酸化することができる。オフセットが付いた状態で溝４Ｌ，４Ｓを形成した場合は、活性領域の半導体基板１の主面の端部がラウンド状に酸化されるので、電界効果トランジスタを動作させた際の電界集中による不具合を緩和することができる。
【００６６】
次に、図４に示すように、例えば溝４Ｌ，４Ｓの内部を含む半導体基板１の主面上に塗布法を用いてポリシラザン（Polysilazane；−（ＳｉＨ２−ＮＨ）ｎ−）を堆積した後、水蒸気雰囲気で熱処理することにより、シリコン酸化膜（下層シリコン酸化膜）６を形成する。シリコン窒化膜３の上面に堆積されたポリシラザンの厚さは、例えば３００〜７００ｎｍ程度である。また、熱処理の温度は、例えば６００〜８００℃程度である。シリコン酸化膜６の形成は、上記ポリシラザンを用いた塗布法に限定されるものではなく、例えばＳＡ−ＣＶＤ法またはＨＤＰ−ＣＶＤ法などの他のＣＶＤ法を用いてもよい。あるいは、シラノール（Silanol）系の材料を用いた成膜方法を用いてもよい。シリコン酸化膜６はほぼ化学量論的組成（ＳｉＯ２）を有している。
【００６７】
次に、図５に示すように、ＣＭＰ法を用いて、シリコン窒化膜３をストッパー膜としてシリコン酸化膜６の表面を研磨する。これにより、溝４Ｌ，４Ｓの内部にシリコン酸化膜６が埋め込まれて溝型素子分離膜（下層シリコン酸化膜）６Ｌ，６Ｓとなる。ここで、溝４Ｌの内部に埋め込まれたシリコン酸化膜６が溝型素子分離膜６Ｌであり、溝４Ｓの内部に埋め込まれたシリコン酸化膜６が溝型素子分離膜６Ｓである。
【００６８】
次に、図６に示すように、フッ化水素酸を含む溶液を用いて、溝型素子分離膜６Ｌ，６Ｓの上面の半導体基板１の主面からの高さを調整する。ここでは、溝型素子分離膜６Ｌ，６Ｓの上面の位置と、半導体基板１の主面の位置とを同じとした場合を例示するが、溝型素子分離膜６Ｌ，６Ｓの上面の位置は、半導体基板１の主面の位置よりも、例えば１０ｎｍ程度低くしてもよい。
【００６９】
次に、図７に示すように、半導体基板１の主面上にシリコン膜またはシリコンリッチ酸化膜からなる拡散防止膜（シリコン膜またはシリコンリッチ酸化膜）２０を堆積する。拡散防止膜２０の厚さが、例えば５０ｎｍ以上あると、拡散防止膜２０の段差により、後のゲート電極の形成工程において、段差側面に沿ったエッチング残り等の加工不良が生じてしまう。一方、拡散防止膜２０の厚さが薄すぎると、拡散防止膜２０の効果（酸化種の拡散を防止する効果）が得られなくなる。そこで、拡散防止膜２０の厚さを、例えば３〜２０ｎｍ程度とし、好適な厚さとしては、例えば１０〜２０ｎｍ程度とした。
【００７０】
拡散防止膜２０の上面の位置は、溝型素子分離膜６Ｌ，６Ｓの上面の位置と半導体基板１の主面の位置とが同じであることから、半導体基板１の主面よりもその厚さ分高くなる。しかし、溝型素子分離膜６Ｌ，６Ｓの上面の位置を半導体基板１の主面の位置よりも低くすることにより、拡散防止膜２０の上面の位置と半導体基板１の主面の位置とをほぼ同じとすることは可能である。
【００７１】
また、シリコンリッチ酸化膜は、化学量論的組成（ＳｉＯ２）よりもシリコンの比率が大きい（酸素の比率が小さい）シリコン酸化膜であり、その組成を化学式で表せばＳｉＯｘ（０＜ｘ＜２）となる。従って、シリコン膜またはシリコンリッチ酸化膜からなる拡散防止膜２０の組成は、ＳｉＯｘ（０≦ｘ＜２）となり、拡散防止膜２０における酸素に対するシリコンの比率は前述したシリコン酸化膜６における酸素に対するシリコンの比率よりも大きい。シリコン膜またはシリコンリッチ酸化膜は、例えばＨＤＰ−ＣＶＤ法により形成され、シラン（ＳｉＨ４）ガスと酸素（Ｏ２）ガスとの分圧または流量比などを調整することにより、その組成を調整することができる。
【００７２】
次に、図８に示すように、ＨＤＰ−ＣＶＤ法を用いて、半導体基板１の主面上（拡散防止膜２０上）にシリコン酸化膜（上層シリコン酸化膜）２１を堆積する。シリコン窒化膜３の上面に拡散防止膜２０を介して堆積されたシリコン酸化膜２１の厚さは、例えば１５０〜５００ｎｍ程度である。シリコン酸化膜２１を成膜した後、例えば１１００℃の温度で６０秒程度の熱処理を行い、シリコン酸化膜２１の膜質を安定させてもよい。また、ここでは、ＨＤＰ−ＣＶＤ法を用いてシリコン酸化膜２１を形成したが、他の成膜方法、例えば前述したシリコン酸化膜６と同じ成膜方法により形成することができる。すなわち、塗布法、ＳＡ−ＣＶＤ法、またはシラノール系の材料を用いた成膜方法を用いてもよい。
【００７３】
次に、図９に示すように、ＣＭＰ法を用いて、シリコン窒化膜３をストッパー膜としてシリコン酸化膜２１の表面を研磨する。これにより、溝型素子分離膜６Ｌ，６Ｓの上面のシリコン窒化膜３に囲まれた領域のみに拡散防止膜２０を介してシリコン酸化膜２１Ｌ，２１Ｓを埋め込む。この際、シリコン窒化膜３の上面に形成されていた拡散防止膜２０は除去されるが、シリコン窒化膜３に囲まれた領域に埋め込まれたシリコン酸化膜２１Ｌ，２１Ｓとシリコン窒化膜３との間には拡散防止膜２０は残存する。従って、溝型素子分離膜６Ｌ，６Ｓの上面のシリコン窒化膜３に囲まれた領域に埋め込まれたシリコン酸化膜２１Ｌ，２１Ｓの側面および底面は拡散防止膜２０と接している。ここで、溝型素子分離膜６Ｌの上面に拡散防止膜２０を介して形成されたシリコン酸化膜２１がシリコン酸化膜２１Ｌであり、溝型素子分離膜６Ｓの上面に拡散防止膜２０を介して形成されたシリコン酸化膜２１がシリコン酸化膜２１Ｓである。
【００７４】
次に、図１０に示すように、フッ化水素酸を含む溶液を用いて、溝型素子分離膜６Ｌ，６Ｓの上面のシリコン窒化膜３に囲まれた領域に埋め込まれたシリコン酸化膜２１Ｌ，２１Ｓの厚さを調整する。シリコン酸化膜２１Ｌ，２１Ｓの厚さ（第１の厚さ）を、例えば３１．５〜３３ｎｍ程度とした。
【００７５】
ここで、シリコン酸化膜２１Ｌ，２１Ｓの厚さが厚すぎると、シリコン酸化膜２１Ｌ，２１Ｓが酸化種の供給源となり、電界効果トランジスタのしきい値電圧が変動する可能性がある。また、シリコン酸化膜２１Ｌ，２１Ｓの厚さが、後のゲート電極１２を形成する工程において５ｎｍ以上あると、シリコン酸化膜２１Ｌ，２１Ｓの段差により、段差側面に沿ったエッチンング残り等の加工不良が生じてしまう。一方、シリコン酸化膜２１Ｌ，２１Ｓを全て除去すると、その下の拡散防止膜２０が後の工程において酸化されて、拡散防止膜２０の効果（酸化種の拡散を防止する効果）が得られなくなる。そこで、後のゲート絶縁膜１０ｎ，１０ｐを形成する工程において、シリコン酸化膜２１Ｌ，２１Ｓの厚さ（第４の厚さ）が０．５〜２ｎｍ程度となるように、シリコン酸化膜２１Ｌ，２１Ｓの厚さ（第１の厚さ）が調整される。
【００７６】
次に、図１１に示すように、熱リン酸を用いて、シリコン窒化膜３を除去する。続いて、フッ化水素酸を含む溶液を用いて、シリコン酸化膜２およびシリコン酸化膜２１Ｌ，２１Ｓの側面の拡散防止膜２０を除去して、溝４Ｌ，４Ｓが形成されていない半導体基板１の主面を露出させる。ここで、シリコン酸化膜２１Ｌ，２１Ｓもフッ化水素酸を含む溶液により、２０ｎｍ程度ウエットエッチンングされて、シリコン酸化膜２１Ｌ，２１Ｓの厚さ（第２の厚さ）は、例えば１１．５〜１３ｎｍ程度となる。
【００７７】
続いて、熱酸化法を用いて、溝４Ｌ，４Ｓが形成されていない半導体基板１の主面にシリコン酸化膜２２を形成する。シリコン酸化膜２２の厚さは、例えば５ｎｍ程度である。
【００７８】
これにより、溝４Ｌ，４Ｓに埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面のみに拡散防止膜２０が形成され、さらに拡散防止膜２０の上面にシリコン酸化膜２１Ｌ，２１Ｓが形成される。
【００７９】
次に、ｎＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｐ型不純物（例えばボロン（Ｂ））を選択的に導入することにより、ｐ型ウェル７を形成する。この際、シリコン酸化膜２２をスクリーン膜として用いる。同様に、ｐＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を選択的に導入することにより、ｎ型ウェル８を形成する。この際、シリコン酸化膜２２をスクリーン膜として用いる。続いて、ｎＭＩＳおよびｐＭＩＳのそれぞれのしきい値電圧を調整するための不純物を半導体基板１にイオン注入法を用いて導入する。
【００８０】
次に、フッ化水素酸を含む溶液を用いたウエットエッチング法によりシリコン酸化膜２２を除去する。ここで、シリコン酸化膜２１Ｌ，２１Ｓもフッ化水素酸を含む溶液により、５ｎｍ程度ウエットエッチンングされて、シリコン酸化膜２１Ｌ，２１Ｓの厚さ（第３の厚さ）は、例えば６．５〜８ｎｍ程度となる。
【００８１】
次に、半導体基板１の主面に、例えば熱酸化法を用いて第１酸化膜（図示は省略）を形成する。第１酸化膜の厚さは、例えば２〜６ｎｍ程度である。第１酸化膜は、例えば入出力回路または電源回路等に形成されて、例えば２．５Ｖ程度の高い耐圧が要求されるｎＭＩＳおよびｐＭＩＳのゲート絶縁膜に用いられる。その後、リソグラフィ法およびフッ化水素酸を含む溶液を用いたウエットエッチング法を用いて、所望する領域のみに第１酸化膜を残し、他の領域の第１酸化膜を除去する。ここで、第１酸化膜が除去された領域では、シリコン酸化膜２１Ｌ，２１Ｓもフッ化水素酸を含む溶液により、６ｎｍ程度ウエットエッチンングされて、シリコン酸化膜２１Ｌ，２１Ｓの厚さ（第４の厚さ）は、例えば０．５〜２ｎｍ程度となる。なお、本実施の形態で説明するｎＭＩＳおよびｐＭＩＳは第１酸化膜が除去された領域に形成される。
【００８２】
次に、図１２に示すように、第１酸化膜が除去された領域の半導体基板１の主面上に、例えば熱酸化法を用いて第２酸化膜（ゲート酸化膜）９を形成する。第２酸化膜９の厚さは、例えば０．５〜１．５ｎｍ程度である。これにより、例えば入出力回路または電源回路等に形成されて、２．５Ｖ程度の高い耐圧が要求されるｎＭＩＳおよびｐＭＩＳ形成領域には、厚さが２〜６ｎｍ程度である第１酸化膜が形成され、例えばメモリ回路またはプロセッサ回路等に形成されて、１．０Ｖ程度の低い耐圧が要求されるｎＭＩＳおよびｐＭＩＳ形成領域には、厚さが０．５〜１．５ｎｍ程度の第２酸化膜９が形成される。
【００８３】
前述したように、熱リン酸を用いてシリコン窒化膜３を除去した後、第２酸化膜９が形成されるまでの間に、３回の熱酸化および２回のウエットエッチング（熱酸化法によるシリコン酸化膜２２の成膜およびその膜のウエットエッチングによる除去、熱酸化法による第１酸化膜の成膜およびその膜のウエットエッチングによる除去、熱酸化法による第２酸化膜９の成膜）が行われている。
【００８４】
しかし、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面はシリコン膜またはシリコンリッチ膜からなる拡散防止膜２０により覆われているので、溝型素子分離膜６Ｌ，６Ｓの上面はウエットエッチングされ難く、溝型素子分離膜６Ｌ，６Ｓの上面の端部（溝素子分離膜６Ｌ，６Ｓの上面の溝４Ｌ，４Ｓの内壁に沿った部分）における窪みの発生を防止することができる。
【００８５】
さらに、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面はシリコン膜またはシリコンリッチ膜からなる拡散防止膜２０により覆われているので、熱酸化法を繰り返し行っても、酸化分子または水分子などの酸化種が拡散防止膜２０に捕獲されて、溝型素子分離膜６Ｌ，６Ｓの中へ侵入し難くなる。また、溝型素子分離膜６Ｌ，６Ｓに含まれる酸化種も放出され難くなる。
【００８６】
ここでは、半導体基板１の主面には、２〜６ｎｍ程度の厚さの第１酸化膜と０．５〜１．５ｎｍ程度の厚さの第２酸化膜９を形成することにより、互いに厚さの異なる２種類の酸化膜を形成するが、ＬＳＩの機能を高めるために、互いに厚さの異なる３種類以上の酸化膜を形成してもよい。前述した要領で、リソグラフィ法およびウエットエッチング法を繰り返すことにより、互いに厚さの異なる３種類以上の酸化膜を形成し、これにより互いに厚さの異なる３種類以上の酸化膜を形成することができる。互いに厚さの異なる３種類以上の酸化膜を形成しても、拡散防止膜２０が形成されていることにより、溝型素子分離膜６Ｌ，６Ｓの上面の端部（溝素子分離膜６Ｌ，６Ｓの上面の溝４Ｌ，４Ｓの内壁に沿った部分）における窪みの発生を防止することができ、さらに、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓへの酸化種の拡散または溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓからの酸化種の放出を防止することができる。
【００８７】
次に、図１３に示すように、半導体基板１の主面上に、Ｈｉｇｈ−ｋ膜（ＳｉＯ２よりも比誘電率の高い高誘電体膜）２３ｎ，２３ｐおよびキャップ膜２４ｎ，２４ｐを順次形成する。ｎＭＩＳ形成領域では、Ｈｉｇｈ−ｋ膜２３ｎには、例えばハフニウム酸化（ＨｆＯｘ）膜、ハフニウム酸窒化（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯｘ）膜、またはハフニウムシリケート窒化（ＨｆＳｉＯＮ）膜のようなハフニウム系絶縁膜を用い、キャップ膜２４ｎには、例えばランタン酸化（ＬａＯ）膜を用いる。ｐＭＩＳ形成領域では、Ｈｉｇｈ−ｋ膜２３ｐには、例えばハフニウム酸化（ＨｆＯｘ）膜、ハフニウム酸窒化（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯｘ）膜、またはハフニウムシリケート窒化（ＨｆＳｉＯＮ）膜のようなハフニウム系絶縁膜を用い、キャップ膜２４ｐには、例えばアルミニウム酸化（ＡｌＯ）膜を用いる。Ｈｉｇｈ−ｋ膜２３ｎ，２３ｐは、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、その厚さは、例えば１ｎｍ程度である。また、キャップ膜２４ｎ、２４ｐは、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。
【００８８】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒程度実施される。この熱処理により、キャップ膜２４ｎから、例えばランタン（Ｌａ）がＨｉｇｈ−ｋ膜２３ｎに拡散し、キャップ膜２４ｐから、例えばアルミニウム（Ａｌ）がＨｉｇｈ−ｋ膜２３ｐに拡散する。これにより、ｎＭＩＳ形成領域では、第２酸化膜９およびＨｉｇｈ−ｋ膜２３ｎからなるゲート絶縁膜１０ｎが形成され、ｐＭＩＳ形成領域では、第２酸化膜９およびＨｉｇｈ−ｋ膜２３ｐからなるゲート絶縁膜１０ｐが形成される。
【００８９】
次に、半導体基板１の主面上に、例えばチタンナイトライド（ＴｉＮ）膜２５および多結晶シリコン膜２６を順次形成する。チタンナイトライド（ＴｉＮ）膜２５は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜２０ｎｍ程度である。多結晶シリコン膜２６は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０〜８０ｎｍ程度である。
【００９０】
次に、図１４に示すように、リソグラフィ法およびドライエッチング法を用いて、多結晶シリコン膜２６、チタンナイトライド（ＴｉＮ）膜２５、キャップ膜２４ｎ，２４ｐ、およびＨｉｇｈ−ｋ膜２３ｎ，２３ｐを加工する。
【００９１】
これにより、ｎＭＩＳ形成領域には、第２酸化膜９とＨｉｇｈ−ｋ膜２３ｎとの積層膜からなるゲート絶縁膜１０ｎ、キャップ膜２４ｎ、およびチタンナイトライド（ＴｉＮ）膜２５と多結晶シリコン膜２６との積層膜からなるゲート電極１２により構成されるｎＭＩＳ用スタックゲート構造のゲートが形成される。また、同様に、ｐＭＩＳ形成領域には、第２酸化膜９とＨｉｇｈ−ｋ膜２３ｐとの積層膜からなるゲート絶縁膜１０ｐ、キャップ膜２４ｐ、およびチタンナイトライド（ＴｉＮ）膜２５と多結晶シリコン膜２６との積層膜からなるゲート電極１２により構成されるｐＭＩＳ用スタックゲート構造のゲートが形成される。
【００９２】
ここで、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面には、拡散防止膜２０（厚さ１０〜２０ｎｍ程度）およびシリコン酸化膜２１Ｌ，２１Ｓ（厚さ０．５〜２ｎｍ程度）が形成されていることから、溝型素子分離膜６Ｌ，６Ｓと半導体基板１との境部分において、これらの厚さ分程度の段差が生じる。しかし、その段差は最大でも２０ｎｍ程度であるので、ｎＭＩＳ用スタックゲート構造およびｐＭＩＳ用スタックゲート構造のゲートを形成する際のドライエッチングにおいて、段差側面に沿ったエッチング残り等の加工不良は生じにくい。
【００９３】
また、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面の端部（溝素子分離膜６Ｌ，６Ｓの上面の溝４Ｌ，４Ｓの内壁に沿った部分）には、窪みが形成されていないことから、活性領域の半導体基板１の主面の端部が、ゲート絶縁膜１０ｎ，１０ｐおよびゲート電極１２により囲まれることがない。これにより、電界効果トランジスタが動作する場合、活性領域の半導体基板１の主面の端部にゲート電極１２からの電界が強く働いて反転層が形成されやすくなり、電界効果トランジスタのしきい値電圧が下がるという問題を回避することができる。
【００９４】
なお、前述した２．５Ｖ程度の高い耐圧が要求されるｎＭＩＳ形成領域にも、第１酸化膜とＨｉｇｈ−ｋ膜２３ｎとの積層膜からなるゲート絶縁膜１０ｎ、キャップ膜２４ｎ、およびチタンナイトライド（ＴｉＮ）膜２５と多結晶シリコン膜２６との積層膜からなるゲート電極１２により構成されるｎＭＩＳ用スタックゲート構造のゲートが形成される。また、同様に、前述した２．５Ｖ程度の高い耐圧が要求されるｐＭＩＳ形成領域にも、第１酸化膜とＨｉｇｈ−ｋ膜２３ｐとの積層膜からなるゲート絶縁膜１０ｐ、キャップ膜２４ｐ、およびチタンナイトライド（ＴｉＮ）膜２５と多結晶シリコン膜２６との積層膜からなるゲート電極１２により構成されるｐＭＩＳ用スタックゲート構造のゲートが形成される。
【００９５】
次に、図１５に示すように、ｎＭＩＳ用スタックゲート構造のゲートおよびｐＭＩＳ用スタックゲート構造のゲートの側壁にそれぞれ、例えばシリコン窒化膜からなるオフセットサイドウォール２７を形成する。オフセットサイドウォール２７の厚さは、例えば５ｎｍ程度である。
【００９６】
次に、ｎＭＩＳ形成領域に、イオン注入法を用いてｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を導入して、ｎＭＩＳ用スタックゲート構造のゲートに対して自己整合的にｎ型半導体領域２８を形成する。同様に、ｐＭＩＳ形成領域に、イオン注入法を用いてｐ型不純物（例えばボロン（Ｂ）またはフッ化ボロン（ＢＦ２））を導入して、ｐＭＩＳ用スタックゲート構造のゲートに対して自己整合的にｐ型半導体領域２９を形成する。
【００９７】
次に、図１６に示すように、ｎＭＩＳ用スタックゲート構造のゲートおよびｐＭＩＳ用スタックゲート構造のゲートの側壁にオフセットサイドウォール２７を介してそれぞれ、例えばシリコン窒化膜およびシリコン酸化膜の積層膜からなるサイドウォール３０を形成する。
【００９８】
次に、ｎＭＩＳ形成領域に、イオン注入法を用いてｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を導入して、ｎＭＩＳ用スタックゲート構造のゲートおよびサイドウォール３０に対して自己整合的にｎ型半導体領域３１を形成する。同様に、ｐＭＩＳ形成領域に、イオン注入法を用いてｐ型不純物（例えばボロン（Ｂ）またはフッ化ボロン（ＢＦ２））を導入して、ｐＭＩＳ用スタックゲート構造のゲートおよびサイドウォール３０に対して自己整合的にｐ型半導体領域３２を形成する。
【００９９】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ｍ秒実施される。この熱処理によって、ｎＭＩＳ形成領域のｎ型半導体領域２８，３１に導入されたｎ型不純物を活性化し、ｐＭＩＳ形成領域のｐ型半導体領域２９，３２に導入されたｐ型不純物を活性化させて、ソース・ドレインを形成する。
【０１００】
次に、図１７に示すように、半導体基板１の主面上に、ニッケル（Ｎｉ）膜を形成した後、熱処理を行う。この熱処理は、例えば４５０℃で実施される。この熱処理によって、半導体基板１を構成する単結晶シリコン（Ｓｉ）とニッケル（Ｎｉ）、および多結晶シリコン膜２６を構成するシリコン（Ｓｉ）とニッケル（Ｎｉ）とを固相反応させてニッケルシリサイド（ＮｉＳｉ）を形成し、続いて未反応のニッケル（Ｎｉ）を除去することにより、ｎ型半導体領域３１およびｐ型半導体領域３２の上面ならびにゲート電極１２を構成する多結晶シリコン膜２６の上面にシリサイド膜１６を形成する。ニッケルシリサイド（ＮｉＳｉ）に代えて、例えば白金シリサイド（ＰｔＳｉ）などを使用することもできる。
【０１０１】
次に、図１８に示すように、半導体基板１の主面上に、シリコン窒化膜３３を堆積する。シリコン窒化膜３３は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０ｎｍ程度である。
【０１０２】
次に、半導体基板１の主面上に、層間絶縁膜３４を形成する。層間絶縁膜３４は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）膜である。続いて、層間絶縁膜３４の表面を、例えばＣＭＰ法を用いて平坦化した後、リソグラフィ法およびドライエッチング法を用いて、シリコン窒化膜３３および層間絶縁膜３４に接続孔３５を形成する。
【０１０３】
次に、接続孔３５の内壁（側面および底面）を含む層間絶縁膜３４上に、例えばスパッタリング法を用いてチタンナイトライド（ＴｉＮ）膜３６ａを形成する。チタンナイトライド（ＴｉＮ）膜３６ａは、例えば後の工程で接続孔３５の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板１の主面上に、接続孔３５の内部を埋め込むようにタングステン（Ｗ）膜３６ｂを形成する。このタングステン（Ｗ）膜３６ｂは、例えばＣＶＤ法を用いて形成される。続いて、タングステン（Ｗ）膜３６ｂおよびチタンナイトライド（ＴｉＮ）膜３６ａを、例えばＣＭＰ法を用いて研削することにより、接続孔３５の内部にプラグ３６を形成する。
【０１０４】
次に、半導体基板１の主面上に、例えばアルミニウム（Ａｌ）膜またはタングステン（Ｗ）膜などの金属膜を堆積し、これをリソグラフィ法およびドライエッチング法を用いて加工することにより、配線３７を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。以上の製造工程により、本発明の一実施の形態による電界効果トランジスタ（ｎＭＩＳおよびｐＭＩＳ）が略完成する。
【０１０５】
このように、本実施の形態によれば、ウエットエッチングを繰り返し行うことにより、互いに厚さの異なる２種類の酸化膜（第１酸化膜と第２酸化膜９）を形成しても、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面の端部（溝素子分離膜６Ｌ，６Ｓの上面の溝４Ｌ，４Ｓの内壁に沿った部分）には窪みが形成されないことから、活性領域の半導体基板１の主面の端部が、ゲート絶縁膜１０ｎ，１０ｐおよびゲート電極１２により囲まれることがない。これにより、電界効果トランジスタが動作する場合、活性領域の半導体基板１の主面の端部においてゲート電極１２からの電界が強く働かないので、所望する電界効果トランジスタのしきい値電圧を得ることができる。
【０１０６】
また、熱処理法を繰り返し行うことにより、互いに厚さの異なる２種類の酸化膜（第１酸化膜と第２酸化膜９）を形成しても、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面はシリコン膜またはシリコンリッチ酸化膜からなる拡散防止膜２０により覆われているので、酸化分子または水分子などの酸化種が拡散防止膜２０に捕獲されて溝型素子分離膜６Ｌ，６Ｓの中へ侵入し難くなる。これにより、溝型素子分離膜６Ｌ，６Ｓと半導体基板１との間における酸化反応を防ぐことができるので、その酸化反応により酸化膜が形成されることによる応力の発生を防ぐことができる。従って、応力に起因した半導体基板１の電子の速度の変化が抑えられるので、電界効果トランジスタの動作速度の変化を抑制することができる。また、溝型素子分離膜６Ｌ，６Ｓに含まれる酸化種も放出され難くなるので、溝型素子分離膜６Ｌ，６Ｓに含まれる酸化種がＨｉｇｈ−ｋ膜２３ｎ，２３ｐおよびゲート電極１２を構成するチタンナイトライド（ＴｉＮ）膜２５の中に拡散することによる電界効果トランジスタのしきい値電圧の変動を抑制することができる。
【０１０７】
なお、本実施の形態では、溝４Ｌ，４Ｓの内部に埋め込まれるように形成された溝型素子分離膜６Ｌ，６Ｓの組成を化学量論的組成（ＳｉＯ２）、溝型素子分離膜６Ｌ，６Ｓの上面を覆う拡散防止膜２０の組成をＳｉＯｘ（０≦ｘ＜２）、拡散防止膜２０の上面に形成されたシリコン酸化膜２１Ｌ，２１Ｓの組成を化学量論的組成（ＳｉＯ２）としたが、これに限定されるものではない。例えば溝型素子分離膜６Ｌ，６Ｓまたはシリコン酸化膜２１Ｌ，２１Ｓの組成が化学量論的組成（ＳｉＯ２）からずれた場合は、拡散防止膜２０の組成は、溝型素子分離膜６Ｌ，６Ｓまたはシリコン酸化膜２１Ｌ，２１Ｓの組成よりもシリコンの比率の大きい組成（酸素の比率の小さい組成）とすればよい。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０９】
本発明は、半導体基板の主面に形成された溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタを有する半導体装置に適用することができる。
【符号の説明】
【０１１０】
１ 半導体基板
２ シリコン酸化膜（パッド絶縁膜）
３ シリコン窒化膜（マスク絶縁膜）
４Ｌ，４Ｓ 溝
５ 内壁酸化膜
６ シリコン酸化膜（下層シリコン酸化膜）
６Ｌ，６Ｓ 溝型素子分離膜（下層シリコン酸化膜）
７ ｐ型ウェル
８ ｎ型ウェル
９ 第２酸化膜（ゲート酸化膜）
１０ Ｈｉｇｈ−ｋ膜
１０ｎ，１０ｐ ゲート絶縁膜
１１ａ 金属膜
１１ｂ 多結晶シリコン膜
１２ ゲート電極
１３ サイドウォール
１４ ｎ型半導体領域
１５ ｐ型半導体領域
１６ シリサイド膜
２０ 拡散防止膜（シリコン膜またはシリコンリッチ酸化膜）
２１，２１Ｌ，２１Ｓ シリコン酸化膜（上層シリコン酸化膜）
２２ シリコン酸化膜
２３ｎ，２３ｐ Ｈｉｇｈ−ｋ膜
２４ｎ，２４ｐ キャップ膜
２５ チタンナイトライド（ＴｉＮ）膜
２６ 多結晶シリコン膜
２７ オフセットサイドウォール
２８ ｎ型半導体領域
２９ ｐ型半導体領域
３０ サイドウォール
３１ ｎ型半導体領域
３２ ｐ型半導体領域
３３ シリコン窒化膜
３４ 層間絶縁膜
３５ 接続孔
３６ プラグ
３６ａ チタンナイトライド（ＴｉＮ）膜
３６ｂ タングステン（Ｗ）膜
３７ 配線
ＳＩＯ 素子分離部
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、半導体基板の主面に形成された溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタを有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）に用いられる半導体素子の微細化に応じて、各半導体素子を互いに電気的に分離する素子間分離部の微細化も進んでいる。近年は、ＬＯＣＯＳ（Local Oxidation of Silicon）法に比べて高集積化および分離能力の向上が期待できる溝素子分離（Trench Isolation）法がＬＳＩに広く利用されている。
【０００３】
例えば米国特許出願公開２００７／０１１１４７０号明細書（特許文献１）には、溝の内壁にシリコン窒化膜（liner layer）を形成した後、溝の底部のみに酸化膜（oxide layer）を形成し、その後、溝の内部をシリコン酸化膜（silicon oxide layer）で埋め込むことにより溝型の素子間分離部を形成する方法が開示されている。
【０００４】
また、米国特許第７６４５６７９号明細書（特許文献２）には、溝の内壁に熱酸化膜（thermal oxidation layer）を形成し、さらにその上にシリコン−リッチ酸化膜（silicon rich oxide）を形成した後、溝の内部を酸化膜（oxidation isolation layer）で埋め込むことにより溝型の素子間分離部を形成する方法が開示されている。
【０００５】
また、米国特許第６３３１４７２号明細書（特許文献３）には、溝の内壁に酸化膜（oxide layer）およびシリコン−リッチ酸化膜（silicon-rich oxide）を積層した後、溝の内部をシリコン酸化膜（silicon oxide）で埋め込み、その表面を研磨することで、溝の内部に埋め込まれたシリコン酸化膜の上面が平坦である溝型の素子間分離部を形成する方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願公開２００７／０１１１４７０号明細書
【特許文献２】米国特許第７６４５６７９号明細書
【特許文献３】米国特許第６３３１４７２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、溝型の素子間分離法については、以下に説明する種々の技術的課題が存在する。
【０００８】
例えば、互いに厚さの異なるゲート絶縁膜を有する複数の電界効果トランジスタを製造する場合、互いに厚さの異なるゲート絶縁膜を形成する工程において、ウエットエッチング法を繰り返し用いるが、そのウエットエッチング法を繰り返し用いた影響で溝の内部に埋め込まれた溝型素子分離膜の上面の端部に窪みが発生することがある。その窪みにゲート絶縁膜およびゲート電極が入り込むと、溝型素子分離膜により囲まれた活性領域の半導体基板の主面の端部がゲート絶縁膜およびゲート電極によって囲まれてしまう。そのため、電界効果トランジスタが動作すると、活性領域の半導体基板の主面の端部にゲート電極からの電界が強く働いて反転層が形成されやすくなり、電界効果トランジスタのしきい値電圧が下がるという問題が生じる。
【０００９】
また、互いに厚さの異なるゲート絶縁膜を有する複数の電界効果トランジスタを製造する場合、互いに厚さの異なるゲート絶縁膜を形成する工程において、熱酸化法を繰り返し用いるが、その熱酸化時に用いる酸化分子または水分子などの酸化種が溝型素子分離膜の中を拡散して、溝型素子分離膜と半導体基板との間において酸化反応が進むことがある。このとき、溝型素子分離膜は上記酸化反応により生じた酸化膜の分だけ体積膨張し、その結果、溝型素子分離膜で囲まれた活性領域に応力をもたらす。この応力は半導体基板の電子の速度（すなわち移動度（Mobility））を変化させるため、電界効果トランジスタの動作速度が変化し、所望する速度で集積回路が動かなくなるなどの不具合をもたらす原因となる。
【００１０】
また、近年、駆動能力を向上させるために、ゲート絶縁膜をＨｉｇｈ−ｋ材料で構成し、ゲート電極を金属材料で構成する電界効果トランジスタの採用が検討されている。しかし、この電界効果トランジスタにおいては、溝型素子分離膜から放出された酸化種がゲート絶縁膜を構成するＨｉｇｈ−ｋ材料およびゲート電極を構成する金属材料の中に拡散して、しきい値電圧が変動するという問題がある。
【００１１】
本発明の目的は、溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタにおいて、所望する動作特性を得ることのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１４】
この実施の形態は、半導体基板の主面の所定の領域に形成された溝と、溝の内部に埋め込まれた溝型素子分離膜と、溝型素子分離膜の上面に形成された厚さ１０〜２０ｎｍの拡散防止膜と、拡散防止膜の上面に形成された厚さ０．５〜２ｎｍの上層シリコン酸化膜とから構成される素子間分離部を有し、素子間分離部に囲まれた半導体基板の活性領域に、半導体基板の主面上に形成された酸化膜とＨｉｇｈ−ｋ膜との積層膜からなるゲート絶縁膜と、ゲート絶縁膜の上面に形成された金属膜からなるゲート電極と、ゲート電極の両側の半導体基板に形成された半導体領域とから構成される電界効果トランジスタを有する半導体装置であって、溝型素子分離膜）および上層シリコン酸化膜の組成をＳｉＯ２、拡散防止膜の組成をＳｉＯｘ（０≦ｘ＜２）とするものである。
【００１５】
また、この実施の形態は、電界効果トランジスタを形成する半導体装置の製造方法であって、電界効果トランジスタを互いに電気的に分離する素子間分離部の製造工程が、半導体基板の主面上にパッド絶縁膜およびマスク絶縁膜を下から順次形成した後、所定の領域のマスク絶縁膜、パッド絶縁膜、および半導体基板を除去して、半導体基板の主面に所定の幅および深さを有する溝を形成する工程と、溝の内壁に内壁酸化膜を形成する工程と、溝の内部を含む半導体基板の主面上に、下層シリコン酸化膜を形成した後、マスク絶縁膜をストッパー膜として下層シリコン酸化膜の表面を研磨して、溝が形成されていない領域の下層シリコン酸化膜を除去する工程と、溝が形成された領域の下層シリコン酸化膜の上面の位置が、溝が形成されていない半導体基板の主面の位置と同じとなるように、下層シリコン酸化膜を加工して溝型素子分離膜を形成する工程と、半導体基板の主面上に拡散防止膜を形成し、さらに、その上に上層シリコン酸化膜を形成する工程と、マスク絶縁膜をストッパー膜として上層シリコン酸化膜の表面を研磨して、溝が形成されていない領域の上層シリコン酸化膜を除去した後、マスク絶縁膜の上面の拡散防止膜を除去する工程と、溝が形成された領域の上層シリコン酸化膜を加工して所定の厚さとする工程と、マスク絶縁膜、パッド絶縁膜、および上層シリコン酸化膜の側面の拡散防止膜を除去する工程とを含むものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタにおいて、所望する動作特性を得ることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態による電界効果トランジスタの構造を説明する電界効果トランジスタのゲート長方向およびゲート幅方向に沿った要部断面図である。
【図２】本発明の一実施の形態による電界効果トランジスタの製造工程を説明する電界効果トランジスタのゲート長方向およびゲート幅方向に沿った要部断面図である。
【図３】図２に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図４】図３に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図５】図４に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図６】図５に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図７】図６に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図８】図７に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図９】図８に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１０】図９に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１１】図１０に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１２】図１１に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１３】図１２に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１４】図１３に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１５】図１４に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１６】図１５に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１７】図１６に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１８】図１７に続く電界効果トランジスタの製造工程中の図２と同じ箇所の要部断面図である。
【図１９】本発明に先立って本発明者によって検討された電界効果トランジスタの製造工程を説明する電界効果トランジスタのゲート長方向およびゲート幅方向に沿った要部断面図である。
【図２０】図１９に続く電界効果トランジスタの製造工程中の図１９と同じ箇所の要部断面図である。
【図２１】図２０に続く電界効果トランジスタの製造工程中の図１９と同じ箇所の要部断面図である。
【図２２】図２１に続く電界効果トランジスタの製造工程中の図１９と同じ箇所の要部断面図である。
【図２３】図２２に続く電界効果トランジスタの製造工程中の図１９と同じ箇所の要部断面図である。
【図２４】図２３に続く電界効果トランジスタの製造工程中の図１９と同じ箇所の要部断面図である。
【図２５】図２４に続く電界効果トランジスタの製造工程中の図１９と同じ箇所の要部断面図である。
【図２６】（ａ）、（ｂ）、および（ｃ）はそれぞれ図２５に続く電界効果トランジスタの製造工程中の要部平面図、図２６（ａ）のＡ−Ａ′線に沿った要部断面図、および図２６（ａ）のＢ−Ｂ′線に沿った要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳ、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２２】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２３】
まず、本発明の一実施の形態による溝型の素子分離部の構造がより明確となると思われるため、本発明に先駆けて本発明者が検討した、ゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成した電界効果トランジスタの製造方法について図１９〜図２６を用いて工程順に説明する。図１９〜図２５はｎＭＩＳおよびｐＭＩＳの要部断面図であり、それぞれのゲート長方向に沿った断面図とゲート幅方向に沿った断面図とを示している。図２６（ａ）、（ｂ）、および（ｃ）はそれぞれｎＭＩＳとｐＭＩＳの要部平面図、同図（ａ）のＡ−Ａ′線に沿った要部断面図、および同図（ｂ）のＢ−Ｂ′線に沿った要部断面図である。
【００２４】
まず、図１９に示すように、例えば単結晶シリコンに、例えばボロン（Ｂ）などのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、シリコン酸化膜２およびシリコン窒化膜３を順次形成する。シリコン酸化膜２の厚さは、例えば５〜２０ｎｍ程度、シリコン窒化膜３の厚さは、例えば３０〜１００ｎｍ程度である。
【００２５】
次に、リソグラフィ法およびドライエッチング法を用いて、半導体基板１の所望する領域に、種々の溝幅を有する複数の溝４Ｌ，４Ｓを形成する。ここで、図中の符号４Ｓは最小の溝幅を有する溝を示し、符号４Ｌはそれよりも溝幅の広い溝を示す。溝４Ｌ，４Ｓの深さは、例えば半導体基板１の主面から１５０〜４００ｎｍ程度であり、最小の溝幅を有する溝４Ｓの溝幅は２０〜５０ｎｍ程度である。
【００２６】
次に、図２０に示すように、溝４Ｌ，４Ｓの内部を洗浄した後、溝４Ｌ，４Ｓの内壁（側面および底面）の半導体基板１を熱酸化法により酸化して、内壁酸化膜５を形成する。内壁酸化膜５の厚さは、例えば３〜１０ｎｍ程度である。
【００２７】
次に、図２１に示すように、例えばＳＡ−ＣＶＤ（Sub-Atmospheric Chemical Vapor Deposition）法を用いて、溝４Ｌ，４Ｓの内部を含む半導体基板１の主面上にシリコン酸化膜６を堆積する。シリコン酸化膜６の形成は、ＳＡ−ＣＶＤ法に限定されるものではなく、ＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法などの他のＣＶＤ法または塗布法を用いてもよい。さらに、埋め込み性または膜質などを鑑みて溝４Ｌ，４Ｓの内部の下と上とで互いに異なる製法で形成された膜を積層してもよい。
【００２８】
次に、図２２に示すように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、シリコン窒化膜３をストッパー膜としてシリコン酸化膜６の表面を研磨する。これにより、溝４Ｌ，４Ｓの内部にシリコン酸化膜６が埋め込まれて溝型素子分離膜６Ｌ，６Ｓとなる。ここで、溝４Ｌの内部に埋め込まれたシリコン酸化膜６が溝型素子分離膜６Ｌであり、溝４Ｓの内部に埋め込まれたシリコン酸化膜６が溝型素子分離膜６Ｓである。
【００２９】
次に、図２３に示すように、熱リン酸を用いて、シリコン窒化膜３を除去する。次に、ｎＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｐ型不純物（例えばボロン（Ｂ））を選択的に導入することにより、ｐ型ウェル７を形成する。この際、シリコン酸化膜２をスクリーン膜として用いる。同様に、ｐＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を選択的に導入することにより、ｎ型ウェル８を形成する。この際、シリコン酸化膜２をスクリーン膜として用いる。なお、ｐ型ウェル７およびｎ型ウェル８を形成する前に、一旦シリコン酸化膜２を除去し、半導体基板１の主面に熱酸化法などの方法により新たにシリコン酸化膜を形成して、これをスクリーン膜としてもよい。続いて、ｎＭＩＳおよびｐＭＩＳのそれぞれのしきい値電圧を調整するための不純物を半導体基板１にイオン注入法を用いて導入する。
【００３０】
次に、フッ化水素酸を含む溶液を用いたウエットエッチング法によりシリコン酸化膜２を除去した後、熱酸化法により半導体基板１の主面に、例えば２〜６ｎｍ程度の厚さの第１酸化膜（図示は省略）を形成する。この第１酸化膜は、入出力回路または電源回路等に用いられ、例えば２．５Ｖ程度の高い耐圧が要求される電界効果トランジスタのゲート絶縁膜に用いられる。その後、リソグラフィ法およびフッ化水素酸を含む溶液を用いたウエットエッチング法を用いて、所望する領域のみに第１酸化膜を残し、他の領域の第１酸化膜を除去する。なお、ここで説明するｎＭＩＳおよびｐＭＩＳは第１酸化膜が除去された領域に形成される。
【００３１】
次に、図２４に示すように、第１酸化膜が除去された領域の半導体基板１の主面に、熱酸化法などを用いて第２酸化膜９を形成する。第２酸化膜９は、例えばシリコン酸化膜またはシリコン酸窒化膜であり、その厚さは、例えば０．５〜１．５ｎｍ程度である。この第２酸化膜９は、メモリ回路またはプロセッサ回路等に用いられ、例えば１．０Ｖ程度の低い耐圧が要求される電界効果トランジスタのゲート絶縁膜に用いられる。ここで、熱酸化法などを用いて形成した第２酸化膜９に代えて、自然酸化または化学処理で成膜される、例えば厚さが０．１〜１．５ｎｍ程度の酸化膜を用いることもできる。
【００３２】
ここでは、半導体基板１の主面には、互いに厚さの異なる２種類の酸化膜（第１酸化膜（厚さ２〜６ｎｍ程度）と第２酸化膜９（厚さ０．５〜１．５ｎｍ程度））を形成したが、ＬＳＩの機能を高めるために、互いに厚さの異なる３種類以上の酸化膜を形成してもよい。前述した要領で、リソグラフィ法およびウエットエッチング法を繰り返すことにより、互いに厚さの異なる３種類以上の酸化膜を形成することができる。
【００３３】
次に、第２酸化膜９上に、ＣＶＤ法を用いてハフニウム酸化膜（ＨｆＯ２）などのＨｉｇｈ−ｋ膜１０を形成する。Ｈｉｇｈ−ｋ膜１０の厚さは、例えば０．５〜２ｎｍ程度である。
【００３４】
次に、図２５に示すように、Ｈｉｇｈ−ｋ膜１０上にキャップ膜（図示は省略）を介してゲート電極材料として金属膜１１ａと多結晶シリコン膜１１ｂとを積層した多層膜を形成する。この多層膜の厚さは、例えば５０〜１００ｎｍ程度である。
【００３５】
次に、図２６（ａ）、（ｂ）、および（ｃ）に示すように、リソグラフィ法およびドライエッチング法を用いて、多結晶シリコン膜１１ｂおよび金属膜１１ａを所定の形状に加工してゲート電極１２を形成し、さらに、Ｈｉｇｈ−ｋ膜１０を所定の形状に加工する。その後、半導体基板１の主面上にシリコン窒化膜などの絶縁膜を堆積した後、ドライエッチング法を用いてこの絶縁膜をエッチバックすることにより、ゲート電極１２およびＨｉｇｈ−ｋ膜１０の側面にサイドウォール１３を形成する。
【００３６】
続いて、ｎＭＩＳ形成領域に、イオン注入法を用いて、ゲート電極１２およびサイドウォール１３に対して自己整合的にｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を導入して、ソース・ドレインを構成するｎ型半導体領域１４を形成する。同様に、ｐＭＩＳ形成領域に、イオン注入法を用いて、ゲート電極１２およびサイドウォール１３に対して自己整合的にｐ型不純物（例えばボロン（Ｂ）またはフッ化ボロン（ＢＦ２））を導入して、ソース・ドレインを構成するｐ型半導体領域１５を形成する。その後、ゲート電極１２およびソース・ドレイン（ｎＭＩＳのｎ型半導体領域１４およびｐＭＩＳのｐ型半導体領域１５）の上面に抵抗を下げるためのシリサイド膜１６（例えばニッケルシリサイド等）を形成する。
【００３７】
その後、ｎＭＩＳおよびｐＭＩＳは、それぞれ金属配線等によりその他の半導体素子と電気的に接続されて集積回路が形成される。
【００３８】
しかしながら、互いに厚さの異なる２種類の酸化膜（第１酸化膜と第２酸化膜９）を形成した場合、前述の図２４に示すように、ウエットエッチング法を用いた影響で、溝幅の広い溝４Ｌに形成された溝型素子分離膜６Ｌの上面の端部（溝素子分離膜６Ｌの上面の溝４Ｌの側面に沿った部分）に窪み（Divot）が発生する。溝幅の狭い溝４Ｓに形成された溝型素子分離膜６Ｓでも窪みは発生して、溝型素子分離膜６Ｓは、全体に厚さが目減りした形状となる。前述の図２３に点線で示すように、ウエットエッチング法は半導体基板１にダメージを与えることはないが、その等方性により溝型素子分離膜６Ｌ，６Ｓの端部では、露出した溝型素子分離膜６Ｌ，６Ｓの側面からもウエットエッチングが進むため、窪みが生じてしまう。
【００３９】
窪みにＨｉｇｈ−ｋ膜１０が入り込むと、活性領域の半導体基板１の主面の端部は、Ｈｉｇｈ−ｋ膜１０およびゲート電極１２によって囲まれてしまう。そのため、電界効果トランジスタが動作する場合、活性領域の半導体基板１の主面の端部にゲート電極１２からの電界が強く働いて反転層が形成されやすくなり、電界効果トランジスタのしきい値電圧が下がるという問題が生じる。微細化が進んだＬＳＩでは、電界効果トランジスタが形成される活性領域に占める窪みの割合が大きくなるため、電界効果トランジスタの動作特性に及ぼす窪みの影響が大きくなる。また、互いに厚さの異なる３種類以上の酸化膜を形成した場合は、ウエットエッチング法を繰り返し用いるため、窪みがより深く形成される可能性があり、電界効果トランジスタの動作特性に及ぼす窪みの影響は深刻である。
【００４０】
また、互いに厚さの異なる２種類の酸化膜（第１酸化膜と第２酸化膜９）を形成した場合、熱酸化法を繰り返し用いるため、その熱酸化時に用いる酸化分子または水分子などの酸化種が溝型素子分離膜６Ｌ，６Ｓの中を拡散して、溝型素子分離膜６Ｌ，６Ｓと半導体基板１との間において酸化反応が進むことがある。このとき、溝型素子分離膜６Ｌ，６Ｓは上記酸化反応により生じた酸化膜の分だけ体積膨張し、その結果、溝型素子分離膜６Ｌ，６Ｓで囲まれた活性領域に応力をもたらす。この応力は半導体基板１の電子の速度（すなわち移動度）を変化させるため、電界効果トランジスタの動作速度が変化し、所望する速度で集積回路が動かなくなるなどの不具合をもたらす原因となる。
【００４１】
また、溝型素子分離膜６Ｌ，６Ｓから放出された酸化種がＨｉｇｈ−ｋ膜１０およびゲート電極１２を構成する金属膜１１ａの中に拡散することがある。この場合も、電界効果トランジスタのしきい値電圧が変動する可能性がある。
【００４２】
（実施の形態）
本発明の一実施の形態によるゲート絶縁膜を比誘電率の高いＨｉｇｈ−ｋ材料で構成し、ゲート電極を金属材料で構成する電界効果トランジスタ（ｎＭＩＳおよびｐＭＩＳ）の構造を図１を用いて説明する。図１は、ｎＭＩＳおよびｐＭＩＳの要部断面図であり、それぞれのゲート長方向に沿った断面図とゲート幅方向に沿った断面図とを示している。
【００４３】
半導体基板１の主面には、半導体基板１に形成される素子間の干渉を防止する機能を有する素子間分離部ＳＩＯが形成されている。素子間分離部ＳＩＯに囲まれた半導体基板１は活性領域と呼ばれ、この活性領域に種々の半導体素子が形成される。本実施の形態では、これら半導体素子のうち、ｎＭＩＳおよびｐＭＩＳを例示している。
【００４４】
素子間分離部ＳＩＯは、半導体基板１に形成された溝４Ｌ，４Ｓと、溝４Ｌ，４Ｓの内壁（側面および底面）に形成された内壁酸化膜５と、内壁酸化膜５を介して溝４Ｌ，４Ｓの内部を埋め込むように形成された溝型素子分離膜（下層シリコン酸化膜）６Ｌ，６Ｓとから構成される。溝４Ｓは最小の溝幅を有する溝であり、溝４Ｌは溝４Ｓよりも溝幅の広い溝である。溝４Ｌ，４Ｓの深さは、例えば半導体基板１の主面から１５０〜４００ｎｍ程度であり、内壁酸化膜５の厚さは、例えば３〜１０ｎｍ程度である。溝型素子分離膜６Ｌ，６Ｓは、ほぼ化学量論的組成（ＳｉＯ２）を有するシリコン酸化膜からなる。また、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面は平坦であり、溝型素子分離膜６Ｌ，６Ｓの上面の端部には窪みは形成されていない。
【００４５】
さらに、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面は拡散防止膜（シリコン膜またはシリコンリッチ酸化膜）２０により覆われている。拡散防止膜２０は、シリコン膜またはシリコンリッチ酸化膜からなる。シリコンリッチ酸化膜は、化学量論的組成（ＳｉＯ２）よりもシリコンの比率が大きい（酸素の比率が小さい）シリコン酸化膜であり、その組成を化学式で表せばＳｉＯｘ（０＜ｘ＜２）となる。拡散防止膜２０の厚さは、例えば３〜２０ｎｍ程度であり、好適な厚さとしては、例えば１０〜２０ｎｍ程度である。
【００４６】
さらに、拡散防止膜２０の上面はシリコン酸化膜（上層シリコン酸化膜）２１Ｌ，２１Ｓにより覆われている。シリコン酸化膜２１Ｌ，２１Ｓは、ほぼ化学量論的組成（ＳｉＯ２）を有するシリコン酸化膜からなる。シリコン酸化膜２１Ｌ，２１Ｓの厚さは、例えば０．５〜２ｎｍ程度である。従って、ＳｉＯ２の組成を有する溝型素子分離膜６Ｌ，６ＳとＳｉＯ２の組成を有するシリコン酸化膜２１Ｌ，２１Ｓとの間には、シリコン膜またはこれらの膜よりも酸素に対するシリコンの比率が大きいシリコンリッチ酸化膜からなる拡散防止膜２０が形成されている。
【００４７】
また、溝型素子分離膜６Ｌ，６Ｓの上面の位置は、溝４Ｌ，４Ｓが形成されていない半導体基板１の主面の位置とほぼ同じであるか、または溝４Ｌ，４Ｓが形成されていない半導体基板１の主面の位置よりも、例えば１０ｎｍ程度低くなっている。このため、素子間分離部ＳＩＯと活性領域との境には、溝型素子分離膜６Ｌ，６Ｓの上面に形成された拡散防止膜２０とシリコン酸化膜２１Ｌ，２１Ｓとの合計の厚さ分の段差が生じるが、その段差は最大でも２０ｎｍ程度である。
【００４８】
ｎＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｐ型ウェル７が形成されており、ｐＭＩＳ形成領域の半導体基板１の主面には半導体領域であるｎ型ウェル８が形成されている。
【００４９】
続いて、ｎＭＩＳの構成について説明する。
【００５０】
ｎＭＩＳ形成領域（ｐ型ウェル７）の半導体基板１の主面には、ゲート絶縁膜１０ｎが形成されている。このゲート絶縁膜１０ｎは、ＳｉＯ２の組成を有する第２酸化膜（ゲート酸化膜）９とＳｉＯ２よりも比誘電率の高いＨｉｇｈ−ｋ膜２３ｎとから構成されている。Ｈｉｇｈ−ｋ膜２３ｎとしては、例えばハフニウム酸化（ＨｆＯｘ）膜、ハフニウム酸窒化（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯｘ）膜、またはハフニウムシリケート窒化（ＨｆＳｉＯＮ）膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するｎＭＩＳのしきい値電圧を得るための金属元素、例えばランタン（Ｌａ）が含まれている。従って、代表的なＨｉｇｈ−ｋ膜２３ｎの構成材料として、例えばハフニウムランタン酸窒化（ＨｆＬａＯＮ）を例示することができる。Ｈｉｇｈ−ｋ膜２３ｎの厚さは、例えば１ｎｍ程度である。
【００５１】
また、半導体基板１とＨｉｇｈ−ｋ膜２３ｎとが直接接した場合、ｎＭＩＳの移動度が低下する恐れがあるが、半導体基板１とＨｉｇｈ−ｋ膜２３ｎとの間に第２酸化膜９を介在させることにより、上記移動度の低下を防ぐことができる。第２酸化膜９の厚さは、例えば０．５〜１．５ｎｍ程度である。
【００５２】
ゲート絶縁膜１０ｎの上面には、キャップ膜２４ｎが形成されている。このキャップ膜２４ｎは、例えばランタン酸化（ＬａＯ）膜であり、Ｈｉｇｈ−ｋ膜２３ｎを構成するハフニウム系絶縁膜に、ｎＭＩＳのしきい値電圧を得るための金属元素、すなわちランタン（Ｌａ）を添加するために形成されている。なお、Ｈｉｇｈ−ｋ膜２３ｎを構成するハフニウム系絶縁膜に添加される金属元素として、ランタン（Ｌａ）を例示したが、他の金属元素であってもよい。なお、キャップ膜２４ｎを構成する金属元素が全てＨｉｇｈ−ｋ膜２３ｎに添加される場合もある。
【００５３】
キャップ膜２４ｎの上面には、チタンナイトライド（ＴｉＮ）膜２５と多結晶シリコン膜２６とを積層した構造のゲート電極１２が形成されている。チタンナイトライド（ＴｉＮ）膜に代えて、他の金属膜を用いてもよい。チタンナイトライド（ＴｉＮ）膜２５の厚さは、例えば５〜２０ｎｍ程度である。また、多結晶シリコン膜２６の厚さは、例えば３０〜８０ｎｍ程度である。さらに、ゲート電極１２の上面には、シリサイド膜１６が形成されている。このシリサイド膜１６は、例えばニッケルシリサイド（ＮｉＳｉ）膜または白金シリサイド（ＰｔＳｉ）膜である。
【００５４】
ゲート電極１２、キャップ膜２４ｎ、およびＨｉｇｈ−ｋ膜２３ｎからなる積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール２７およびサイドウォール３０が形成されている。また、ゲート電極１２の両側の半導体基板１（ｐ型ウェル７）には、ｎ型半導体領域２８が形成されており、ｎ型半導体領域２８の外側にはｎ型半導体領域３１が形成されている。ｎ型半導体領域３１の上面には、ゲート電極１２の上面に形成されたシリサイド膜１６と同じ工程で形成されるシリサイド膜１６が形成されている。
【００５５】
続いて、ｐＭＩＳの構成について説明する。
【００５６】
ｐＭＩＳ形成領域（ｎ型ウェル８）の半導体基板１の主面には、ゲート絶縁膜１０ｐが形成されている。このゲート絶縁膜１０ｐは、ＳｉＯ２の組成を有する第２酸化膜（ゲート酸化膜）９とＳｉＯ２よりも比誘電率の高いＨｉｇｈ−ｋ膜２３ｐとから構成されている。Ｈｉｇｈ−ｋ膜２３ｐとしては、例えばハフニウム酸化（ＨｆＯｘ）膜、ハフニウム酸窒化（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯｘ）膜、またはハフニウムシリケート窒化（ＨｆＳｉＯＮ）膜のようなハフニウム系絶縁膜を使用する。このハフニウム系絶縁膜には、仕事関数を調整して所望するｐＭＩＳのしきい値電圧を得るための金属元素、例えばアルミニウム（Ａｌ）が含まれている。従って、代表的なＨｉｇｈ−ｋ膜２３ｐの構成材料として、例えばハフニウムアルミニウム酸窒化物（ＨｆＡｌＯＮ）を例示することができる。Ｈｉｇｈ−ｋ膜２３ｐの厚さは、例えば１ｎｍ程度である。
【００５７】
また、半導体基板１とＨｉｇｈ−ｋ膜２３ｐとが直接接した場合、ｐＭＩＳの移動度が低下する恐れがあるが、半導体基板１とＨｉｇｈ−ｋ膜２３ｐとの間に第２酸化膜９を介在させることにより、上記移動度の低下を防ぐことができる。第２酸化膜９の厚さは、例えば０．５〜１．５ｎｍ程度である。
【００５８】
ゲート絶縁膜１０ｐの上面には、キャップ膜２４ｐが形成されている。このキャップ膜２４ｐは、例えばアルミニウム酸化（ＡｌＯ）膜であり、Ｈｉｇｈ−ｋ膜２３ｐを構成するハフニウム系絶縁膜に、ｐＭＩＳのしきい値電圧を得るための金属元素、すなわちアルミニウム（Ａｌ）を添加するために形成されている。なお、Ｈｉｇｈ−ｋ膜２３ｐを構成するハフニウム系絶縁膜に添加される金属元素として、アルミニウム（Ａｌ）を例示したが、他の金属元素であってもよい。なお、キャップ膜２４ｐを構成する金属元素が全てＨｉｇｈ−ｋ膜２３ｐに添加される場合もある。
【００５９】
キャップ膜２４ｐの上面には、ゲート電極１２が形成され、ゲート電極１２の上面にはシリサイド膜１６が形成されている。これらゲート電極１２およびシリサイド膜１６は、それぞれ前述したｎＭＩＳのゲート電極１２およびシリサイド膜１６と同じ構成である。
【００６０】
ゲート電極１２、キャップ膜２４ｐ、およびＨｉｇｈ−ｋ膜２３ｐからなる積層膜の両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール２７およびサイドウォール３０が形成されている。また、ゲート電極１２の両側の半導体基板１（ｎ型ウェル８）には、ｐ型半導体領域２９が形成されており、ｐ型半導体領域２９の外側にはｐ型半導体領域３２が形成されている。ｐ型半導体領域３２の上面には、ゲート電極１２の上面に形成されたシリサイド膜１６と同じ工程で形成されるシリサイド膜１６が形成されている。
【００６１】
なお、本実施の形態では、ゲート電極１２を金属膜と多結晶シリコン膜との積層膜により構成したが、金属膜のみで構成してもよい。この場合、シリサイド膜１６はｎ型半導体領域３１およびｐ型半導体領域３２の上面のみに形成され、ゲート電極１２の上面には形成されない。
【００６２】
次に、本発明の一実施の形態による前述の図１に示した電界効果トランジスタの製造方法を図２〜図１８を用いて工程順に説明する。図２〜図１８は、ｎＭＩＳおよびｐＭＩＳの要部断面図であり、それぞれのゲート長方向に沿った断面図とゲート幅に沿った断面図とを示している。
【００６３】
まず、図２に示すように、例えば単結晶シリコンに、例えばボロン（Ｂ）などのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、シリコン酸化膜（パッド絶縁膜）２およびシリコン窒化膜（マスク絶縁膜）３を順次形成する。シリコン酸化膜２の厚さは、例えば５〜２０ｎｍ程度、シリコン窒化膜３の厚さは、例えば３０〜１００ｎｍ程度である。
【００６４】
次に、リソグラフィ法およびドライエッチング法を用いて、半導体基板１の所望する領域に、種々の溝幅を有する複数の溝４Ｌ，４Ｓを形成する。ここで、図中の符号４Ｓは最小の溝幅を有する溝を示し、符号４Ｌはそれよりも溝幅の広い溝を示す。溝４Ｌ，４Ｓの深さは、例えば半導体基板１の主面から１５０〜４００ｎｍ程度であり、最小の溝幅を有する溝４Ｓの溝幅は２０〜５０ｎｍ程度である。また、ここでは、溝４Ｌ，４Ｓの側面とシリコン窒化膜３の側面とがほぼ同一面となるように加工されているが、溝４Ｌ，４Ｓの側面がシリコン窒化膜３の側面よりもはみ出した状態、すなわちオフセットが付いた状態となるように加工してもよい。
【００６５】
次に、図３に示すように、溝４Ｌ，４Ｓの内部を洗浄した後、溝４Ｌ，４Ｓの内壁（側面および底面）の半導体基板１を熱酸化法により酸化して、内壁酸化膜５を形成する。内壁酸化膜５の厚さは、例えば３〜１０ｎｍ程度である。熱酸化法として、ラジカル酸化法などの活性酸化種を用いる方法を使用すると、面方位が互いに異なる溝４Ｌ，４Ｓの側面と底面とを、ほぼ同じ酸化速度で均一に酸化することができる。オフセットが付いた状態で溝４Ｌ，４Ｓを形成した場合は、活性領域の半導体基板１の主面の端部がラウンド状に酸化されるので、電界効果トランジスタを動作させた際の電界集中による不具合を緩和することができる。
【００６６】
次に、図４に示すように、例えば溝４Ｌ，４Ｓの内部を含む半導体基板１の主面上に塗布法を用いてポリシラザン（Polysilazane；−（ＳｉＨ２−ＮＨ）ｎ−）を堆積した後、水蒸気雰囲気で熱処理することにより、シリコン酸化膜（下層シリコン酸化膜）６を形成する。シリコン窒化膜３の上面に堆積されたポリシラザンの厚さは、例えば３００〜７００ｎｍ程度である。また、熱処理の温度は、例えば６００〜８００℃程度である。シリコン酸化膜６の形成は、上記ポリシラザンを用いた塗布法に限定されるものではなく、例えばＳＡ−ＣＶＤ法またはＨＤＰ−ＣＶＤ法などの他のＣＶＤ法を用いてもよい。あるいは、シラノール（Silanol）系の材料を用いた成膜方法を用いてもよい。シリコン酸化膜６はほぼ化学量論的組成（ＳｉＯ２）を有している。
【００６７】
次に、図５に示すように、ＣＭＰ法を用いて、シリコン窒化膜３をストッパー膜としてシリコン酸化膜６の表面を研磨する。これにより、溝４Ｌ，４Ｓの内部にシリコン酸化膜６が埋め込まれて溝型素子分離膜（下層シリコン酸化膜）６Ｌ，６Ｓとなる。ここで、溝４Ｌの内部に埋め込まれたシリコン酸化膜６が溝型素子分離膜６Ｌであり、溝４Ｓの内部に埋め込まれたシリコン酸化膜６が溝型素子分離膜６Ｓである。
【００６８】
次に、図６に示すように、フッ化水素酸を含む溶液を用いて、溝型素子分離膜６Ｌ，６Ｓの上面の半導体基板１の主面からの高さを調整する。ここでは、溝型素子分離膜６Ｌ，６Ｓの上面の位置と、半導体基板１の主面の位置とを同じとした場合を例示するが、溝型素子分離膜６Ｌ，６Ｓの上面の位置は、半導体基板１の主面の位置よりも、例えば１０ｎｍ程度低くしてもよい。
【００６９】
次に、図７に示すように、半導体基板１の主面上にシリコン膜またはシリコンリッチ酸化膜からなる拡散防止膜（シリコン膜またはシリコンリッチ酸化膜）２０を堆積する。拡散防止膜２０の厚さが、例えば５０ｎｍ以上あると、拡散防止膜２０の段差により、後のゲート電極の形成工程において、段差側面に沿ったエッチング残り等の加工不良が生じてしまう。一方、拡散防止膜２０の厚さが薄すぎると、拡散防止膜２０の効果（酸化種の拡散を防止する効果）が得られなくなる。そこで、拡散防止膜２０の厚さを、例えば３〜２０ｎｍ程度とし、好適な厚さとしては、例えば１０〜２０ｎｍ程度とした。
【００７０】
拡散防止膜２０の上面の位置は、溝型素子分離膜６Ｌ，６Ｓの上面の位置と半導体基板１の主面の位置とが同じであることから、半導体基板１の主面よりもその厚さ分高くなる。しかし、溝型素子分離膜６Ｌ，６Ｓの上面の位置を半導体基板１の主面の位置よりも低くすることにより、拡散防止膜２０の上面の位置と半導体基板１の主面の位置とをほぼ同じとすることは可能である。
【００７１】
また、シリコンリッチ酸化膜は、化学量論的組成（ＳｉＯ２）よりもシリコンの比率が大きい（酸素の比率が小さい）シリコン酸化膜であり、その組成を化学式で表せばＳｉＯｘ（０＜ｘ＜２）となる。従って、シリコン膜またはシリコンリッチ酸化膜からなる拡散防止膜２０の組成は、ＳｉＯｘ（０≦ｘ＜２）となり、拡散防止膜２０における酸素に対するシリコンの比率は前述したシリコン酸化膜６における酸素に対するシリコンの比率よりも大きい。シリコン膜またはシリコンリッチ酸化膜は、例えばＨＤＰ−ＣＶＤ法により形成され、シラン（ＳｉＨ４）ガスと酸素（Ｏ２）ガスとの分圧または流量比などを調整することにより、その組成を調整することができる。
【００７２】
次に、図８に示すように、ＨＤＰ−ＣＶＤ法を用いて、半導体基板１の主面上（拡散防止膜２０上）にシリコン酸化膜（上層シリコン酸化膜）２１を堆積する。シリコン窒化膜３の上面に拡散防止膜２０を介して堆積されたシリコン酸化膜２１の厚さは、例えば１５０〜５００ｎｍ程度である。シリコン酸化膜２１を成膜した後、例えば１１００℃の温度で６０秒程度の熱処理を行い、シリコン酸化膜２１の膜質を安定させてもよい。また、ここでは、ＨＤＰ−ＣＶＤ法を用いてシリコン酸化膜２１を形成したが、他の成膜方法、例えば前述したシリコン酸化膜６と同じ成膜方法により形成することができる。すなわち、塗布法、ＳＡ−ＣＶＤ法、またはシラノール系の材料を用いた成膜方法を用いてもよい。
【００７３】
次に、図９に示すように、ＣＭＰ法を用いて、シリコン窒化膜３をストッパー膜としてシリコン酸化膜２１の表面を研磨する。これにより、溝型素子分離膜６Ｌ，６Ｓの上面のシリコン窒化膜３に囲まれた領域のみに拡散防止膜２０を介してシリコン酸化膜２１Ｌ，２１Ｓを埋め込む。この際、シリコン窒化膜３の上面に形成されていた拡散防止膜２０は除去されるが、シリコン窒化膜３に囲まれた領域に埋め込まれたシリコン酸化膜２１Ｌ，２１Ｓとシリコン窒化膜３との間には拡散防止膜２０は残存する。従って、溝型素子分離膜６Ｌ，６Ｓの上面のシリコン窒化膜３に囲まれた領域に埋め込まれたシリコン酸化膜２１Ｌ，２１Ｓの側面および底面は拡散防止膜２０と接している。ここで、溝型素子分離膜６Ｌの上面に拡散防止膜２０を介して形成されたシリコン酸化膜２１がシリコン酸化膜２１Ｌであり、溝型素子分離膜６Ｓの上面に拡散防止膜２０を介して形成されたシリコン酸化膜２１がシリコン酸化膜２１Ｓである。
【００７４】
次に、図１０に示すように、フッ化水素酸を含む溶液を用いて、溝型素子分離膜６Ｌ，６Ｓの上面のシリコン窒化膜３に囲まれた領域に埋め込まれたシリコン酸化膜２１Ｌ，２１Ｓの厚さを調整する。シリコン酸化膜２１Ｌ，２１Ｓの厚さ（第１の厚さ）を、例えば３１．５〜３３ｎｍ程度とした。
【００７５】
ここで、シリコン酸化膜２１Ｌ，２１Ｓの厚さが厚すぎると、シリコン酸化膜２１Ｌ，２１Ｓが酸化種の供給源となり、電界効果トランジスタのしきい値電圧が変動する可能性がある。また、シリコン酸化膜２１Ｌ，２１Ｓの厚さが、後のゲート電極１２を形成する工程において５ｎｍ以上あると、シリコン酸化膜２１Ｌ，２１Ｓの段差により、段差側面に沿ったエッチンング残り等の加工不良が生じてしまう。一方、シリコン酸化膜２１Ｌ，２１Ｓを全て除去すると、その下の拡散防止膜２０が後の工程において酸化されて、拡散防止膜２０の効果（酸化種の拡散を防止する効果）が得られなくなる。そこで、後のゲート絶縁膜１０ｎ，１０ｐを形成する工程において、シリコン酸化膜２１Ｌ，２１Ｓの厚さ（第４の厚さ）が０．５〜２ｎｍ程度となるように、シリコン酸化膜２１Ｌ，２１Ｓの厚さ（第１の厚さ）が調整される。
【００７６】
次に、図１１に示すように、熱リン酸を用いて、シリコン窒化膜３を除去する。続いて、フッ化水素酸を含む溶液を用いて、シリコン酸化膜２およびシリコン酸化膜２１Ｌ，２１Ｓの側面の拡散防止膜２０を除去して、溝４Ｌ，４Ｓが形成されていない半導体基板１の主面を露出させる。ここで、シリコン酸化膜２１Ｌ，２１Ｓもフッ化水素酸を含む溶液により、２０ｎｍ程度ウエットエッチンングされて、シリコン酸化膜２１Ｌ，２１Ｓの厚さ（第２の厚さ）は、例えば１１．５〜１３ｎｍ程度となる。
【００７７】
続いて、熱酸化法を用いて、溝４Ｌ，４Ｓが形成されていない半導体基板１の主面にシリコン酸化膜２２を形成する。シリコン酸化膜２２の厚さは、例えば５ｎｍ程度である。
【００７８】
これにより、溝４Ｌ，４Ｓに埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面のみに拡散防止膜２０が形成され、さらに拡散防止膜２０の上面にシリコン酸化膜２１Ｌ，２１Ｓが形成される。
【００７９】
次に、ｎＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｐ型不純物（例えばボロン（Ｂ））を選択的に導入することにより、ｐ型ウェル７を形成する。この際、シリコン酸化膜２２をスクリーン膜として用いる。同様に、ｐＭＩＳ形成領域の半導体基板１に、イオン注入法を用いてｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を選択的に導入することにより、ｎ型ウェル８を形成する。この際、シリコン酸化膜２２をスクリーン膜として用いる。続いて、ｎＭＩＳおよびｐＭＩＳのそれぞれのしきい値電圧を調整するための不純物を半導体基板１にイオン注入法を用いて導入する。
【００８０】
次に、フッ化水素酸を含む溶液を用いたウエットエッチング法によりシリコン酸化膜２２を除去する。ここで、シリコン酸化膜２１Ｌ，２１Ｓもフッ化水素酸を含む溶液により、５ｎｍ程度ウエットエッチンングされて、シリコン酸化膜２１Ｌ，２１Ｓの厚さ（第３の厚さ）は、例えば６．５〜８ｎｍ程度となる。
【００８１】
次に、半導体基板１の主面に、例えば熱酸化法を用いて第１酸化膜（図示は省略）を形成する。第１酸化膜の厚さは、例えば２〜６ｎｍ程度である。第１酸化膜は、例えば入出力回路または電源回路等に形成されて、例えば２．５Ｖ程度の高い耐圧が要求されるｎＭＩＳおよびｐＭＩＳのゲート絶縁膜に用いられる。その後、リソグラフィ法およびフッ化水素酸を含む溶液を用いたウエットエッチング法を用いて、所望する領域のみに第１酸化膜を残し、他の領域の第１酸化膜を除去する。ここで、第１酸化膜が除去された領域では、シリコン酸化膜２１Ｌ，２１Ｓもフッ化水素酸を含む溶液により、６ｎｍ程度ウエットエッチンングされて、シリコン酸化膜２１Ｌ，２１Ｓの厚さ（第４の厚さ）は、例えば０．５〜２ｎｍ程度となる。なお、本実施の形態で説明するｎＭＩＳおよびｐＭＩＳは第１酸化膜が除去された領域に形成される。
【００８２】
次に、図１２に示すように、第１酸化膜が除去された領域の半導体基板１の主面上に、例えば熱酸化法を用いて第２酸化膜（ゲート酸化膜）９を形成する。第２酸化膜９の厚さは、例えば０．５〜１．５ｎｍ程度である。これにより、例えば入出力回路または電源回路等に形成されて、２．５Ｖ程度の高い耐圧が要求されるｎＭＩＳおよびｐＭＩＳ形成領域には、厚さが２〜６ｎｍ程度である第１酸化膜が形成され、例えばメモリ回路またはプロセッサ回路等に形成されて、１．０Ｖ程度の低い耐圧が要求されるｎＭＩＳおよびｐＭＩＳ形成領域には、厚さが０．５〜１．５ｎｍ程度の第２酸化膜９が形成される。
【００８３】
前述したように、熱リン酸を用いてシリコン窒化膜３を除去した後、第２酸化膜９が形成されるまでの間に、３回の熱酸化および２回のウエットエッチング（熱酸化法によるシリコン酸化膜２２の成膜およびその膜のウエットエッチングによる除去、熱酸化法による第１酸化膜の成膜およびその膜のウエットエッチングによる除去、熱酸化法による第２酸化膜９の成膜）が行われている。
【００８４】
しかし、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面はシリコン膜またはシリコンリッチ膜からなる拡散防止膜２０により覆われているので、溝型素子分離膜６Ｌ，６Ｓの上面はウエットエッチングされ難く、溝型素子分離膜６Ｌ，６Ｓの上面の端部（溝素子分離膜６Ｌ，６Ｓの上面の溝４Ｌ，４Ｓの内壁に沿った部分）における窪みの発生を防止することができる。
【００８５】
さらに、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面はシリコン膜またはシリコンリッチ膜からなる拡散防止膜２０により覆われているので、熱酸化法を繰り返し行っても、酸化分子または水分子などの酸化種が拡散防止膜２０に捕獲されて、溝型素子分離膜６Ｌ，６Ｓの中へ侵入し難くなる。また、溝型素子分離膜６Ｌ，６Ｓに含まれる酸化種も放出され難くなる。
【００８６】
ここでは、半導体基板１の主面には、２〜６ｎｍ程度の厚さの第１酸化膜と０．５〜１．５ｎｍ程度の厚さの第２酸化膜９を形成することにより、互いに厚さの異なる２種類の酸化膜を形成するが、ＬＳＩの機能を高めるために、互いに厚さの異なる３種類以上の酸化膜を形成してもよい。前述した要領で、リソグラフィ法およびウエットエッチング法を繰り返すことにより、互いに厚さの異なる３種類以上の酸化膜を形成し、これにより互いに厚さの異なる３種類以上の酸化膜を形成することができる。互いに厚さの異なる３種類以上の酸化膜を形成しても、拡散防止膜２０が形成されていることにより、溝型素子分離膜６Ｌ，６Ｓの上面の端部（溝素子分離膜６Ｌ，６Ｓの上面の溝４Ｌ，４Ｓの内壁に沿った部分）における窪みの発生を防止することができ、さらに、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓへの酸化種の拡散または溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓからの酸化種の放出を防止することができる。
【００８７】
次に、図１３に示すように、半導体基板１の主面上に、Ｈｉｇｈ−ｋ膜（ＳｉＯ２よりも比誘電率の高い高誘電体膜）２３ｎ，２３ｐおよびキャップ膜２４ｎ，２４ｐを順次形成する。ｎＭＩＳ形成領域では、Ｈｉｇｈ−ｋ膜２３ｎには、例えばハフニウム酸化（ＨｆＯｘ）膜、ハフニウム酸窒化（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯｘ）膜、またはハフニウムシリケート窒化（ＨｆＳｉＯＮ）膜のようなハフニウム系絶縁膜を用い、キャップ膜２４ｎには、例えばランタン酸化（ＬａＯ）膜を用いる。ｐＭＩＳ形成領域では、Ｈｉｇｈ−ｋ膜２３ｐには、例えばハフニウム酸化（ＨｆＯｘ）膜、ハフニウム酸窒化（ＨｆＯＮ）膜、ハフニウムシリケート（ＨｆＳｉＯｘ）膜、またはハフニウムシリケート窒化（ＨｆＳｉＯＮ）膜のようなハフニウム系絶縁膜を用い、キャップ膜２４ｐには、例えばアルミニウム酸化（ＡｌＯ）膜を用いる。Ｈｉｇｈ−ｋ膜２３ｎ，２３ｐは、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成され、その厚さは、例えば１ｎｍ程度である。また、キャップ膜２４ｎ、２４ｐは、例えばスパッタリング法を用いて形成され、その厚さは、例えば０．１〜１．５ｎｍ程度である。
【００８８】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒程度実施される。この熱処理により、キャップ膜２４ｎから、例えばランタン（Ｌａ）がＨｉｇｈ−ｋ膜２３ｎに拡散し、キャップ膜２４ｐから、例えばアルミニウム（Ａｌ）がＨｉｇｈ−ｋ膜２３ｐに拡散する。これにより、ｎＭＩＳ形成領域では、第２酸化膜９およびＨｉｇｈ−ｋ膜２３ｎからなるゲート絶縁膜１０ｎが形成され、ｐＭＩＳ形成領域では、第２酸化膜９およびＨｉｇｈ−ｋ膜２３ｐからなるゲート絶縁膜１０ｐが形成される。
【００８９】
次に、半導体基板１の主面上に、例えばチタンナイトライド（ＴｉＮ）膜２５および多結晶シリコン膜２６を順次形成する。チタンナイトライド（ＴｉＮ）膜２５は、例えばスパッタリング法を用いて形成され、その厚さは、例えば５〜２０ｎｍ程度である。多結晶シリコン膜２６は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０〜８０ｎｍ程度である。
【００９０】
次に、図１４に示すように、リソグラフィ法およびドライエッチング法を用いて、多結晶シリコン膜２６、チタンナイトライド（ＴｉＮ）膜２５、キャップ膜２４ｎ，２４ｐ、およびＨｉｇｈ−ｋ膜２３ｎ，２３ｐを加工する。
【００９１】
これにより、ｎＭＩＳ形成領域には、第２酸化膜９とＨｉｇｈ−ｋ膜２３ｎとの積層膜からなるゲート絶縁膜１０ｎ、キャップ膜２４ｎ、およびチタンナイトライド（ＴｉＮ）膜２５と多結晶シリコン膜２６との積層膜からなるゲート電極１２により構成されるｎＭＩＳ用スタックゲート構造のゲートが形成される。また、同様に、ｐＭＩＳ形成領域には、第２酸化膜９とＨｉｇｈ−ｋ膜２３ｐとの積層膜からなるゲート絶縁膜１０ｐ、キャップ膜２４ｐ、およびチタンナイトライド（ＴｉＮ）膜２５と多結晶シリコン膜２６との積層膜からなるゲート電極１２により構成されるｐＭＩＳ用スタックゲート構造のゲートが形成される。
【００９２】
ここで、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面には、拡散防止膜２０（厚さ１０〜２０ｎｍ程度）およびシリコン酸化膜２１Ｌ，２１Ｓ（厚さ０．５〜２ｎｍ程度）が形成されていることから、溝型素子分離膜６Ｌ，６Ｓと半導体基板１との境部分において、これらの厚さ分程度の段差が生じる。しかし、その段差は最大でも２０ｎｍ程度であるので、ｎＭＩＳ用スタックゲート構造およびｐＭＩＳ用スタックゲート構造のゲートを形成する際のドライエッチングにおいて、段差側面に沿ったエッチング残り等の加工不良は生じにくい。
【００９３】
また、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面の端部（溝素子分離膜６Ｌ，６Ｓの上面の溝４Ｌ，４Ｓの内壁に沿った部分）には、窪みが形成されていないことから、活性領域の半導体基板１の主面の端部が、ゲート絶縁膜１０ｎ，１０ｐおよびゲート電極１２により囲まれることがない。これにより、電界効果トランジスタが動作する場合、活性領域の半導体基板１の主面の端部にゲート電極１２からの電界が強く働いて反転層が形成されやすくなり、電界効果トランジスタのしきい値電圧が下がるという問題を回避することができる。
【００９４】
なお、前述した２．５Ｖ程度の高い耐圧が要求されるｎＭＩＳ形成領域にも、第１酸化膜とＨｉｇｈ−ｋ膜２３ｎとの積層膜からなるゲート絶縁膜１０ｎ、キャップ膜２４ｎ、およびチタンナイトライド（ＴｉＮ）膜２５と多結晶シリコン膜２６との積層膜からなるゲート電極１２により構成されるｎＭＩＳ用スタックゲート構造のゲートが形成される。また、同様に、前述した２．５Ｖ程度の高い耐圧が要求されるｐＭＩＳ形成領域にも、第１酸化膜とＨｉｇｈ−ｋ膜２３ｐとの積層膜からなるゲート絶縁膜１０ｐ、キャップ膜２４ｐ、およびチタンナイトライド（ＴｉＮ）膜２５と多結晶シリコン膜２６との積層膜からなるゲート電極１２により構成されるｐＭＩＳ用スタックゲート構造のゲートが形成される。
【００９５】
次に、図１５に示すように、ｎＭＩＳ用スタックゲート構造のゲートおよびｐＭＩＳ用スタックゲート構造のゲートの側壁にそれぞれ、例えばシリコン窒化膜からなるオフセットサイドウォール２７を形成する。オフセットサイドウォール２７の厚さは、例えば５ｎｍ程度である。
【００９６】
次に、ｎＭＩＳ形成領域に、イオン注入法を用いてｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を導入して、ｎＭＩＳ用スタックゲート構造のゲートに対して自己整合的にｎ型半導体領域２８を形成する。同様に、ｐＭＩＳ形成領域に、イオン注入法を用いてｐ型不純物（例えばボロン（Ｂ）またはフッ化ボロン（ＢＦ２））を導入して、ｐＭＩＳ用スタックゲート構造のゲートに対して自己整合的にｐ型半導体領域２９を形成する。
【００９７】
次に、図１６に示すように、ｎＭＩＳ用スタックゲート構造のゲートおよびｐＭＩＳ用スタックゲート構造のゲートの側壁にオフセットサイドウォール２７を介してそれぞれ、例えばシリコン窒化膜およびシリコン酸化膜の積層膜からなるサイドウォール３０を形成する。
【００９８】
次に、ｎＭＩＳ形成領域に、イオン注入法を用いてｎ型不純物（例えばリン（Ｐ）またはヒ素（Ａｓ））を導入して、ｎＭＩＳ用スタックゲート構造のゲートおよびサイドウォール３０に対して自己整合的にｎ型半導体領域３１を形成する。同様に、ｐＭＩＳ形成領域に、イオン注入法を用いてｐ型不純物（例えばボロン（Ｂ）またはフッ化ボロン（ＢＦ２））を導入して、ｐＭＩＳ用スタックゲート構造のゲートおよびサイドウォール３０に対して自己整合的にｐ型半導体領域３２を形成する。
【００９９】
続いて、熱処理を行う。この熱処理は、例えば１０００℃で１０秒間および１２３０℃で数ｍ秒実施される。この熱処理によって、ｎＭＩＳ形成領域のｎ型半導体領域２８，３１に導入されたｎ型不純物を活性化し、ｐＭＩＳ形成領域のｐ型半導体領域２９，３２に導入されたｐ型不純物を活性化させて、ソース・ドレインを形成する。
【０１００】
次に、図１７に示すように、半導体基板１の主面上に、ニッケル（Ｎｉ）膜を形成した後、熱処理を行う。この熱処理は、例えば４５０℃で実施される。この熱処理によって、半導体基板１を構成する単結晶シリコン（Ｓｉ）とニッケル（Ｎｉ）、および多結晶シリコン膜２６を構成するシリコン（Ｓｉ）とニッケル（Ｎｉ）とを固相反応させてニッケルシリサイド（ＮｉＳｉ）を形成し、続いて未反応のニッケル（Ｎｉ）を除去することにより、ｎ型半導体領域３１およびｐ型半導体領域３２の上面ならびにゲート電極１２を構成する多結晶シリコン膜２６の上面にシリサイド膜１６を形成する。ニッケルシリサイド（ＮｉＳｉ）に代えて、例えば白金シリサイド（ＰｔＳｉ）などを使用することもできる。
【０１０１】
次に、図１８に示すように、半導体基板１の主面上に、シリコン窒化膜３３を堆積する。シリコン窒化膜３３は、例えばＣＶＤ法を用いて形成され、その厚さは、例えば３０ｎｍ程度である。
【０１０２】
次に、半導体基板１の主面上に、層間絶縁膜３４を形成する。層間絶縁膜３４は、例えばプラズマＣＶＤ法を用いて形成されるＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）膜である。続いて、層間絶縁膜３４の表面を、例えばＣＭＰ法を用いて平坦化した後、リソグラフィ法およびドライエッチング法を用いて、シリコン窒化膜３３および層間絶縁膜３４に接続孔３５を形成する。
【０１０３】
次に、接続孔３５の内壁（側面および底面）を含む層間絶縁膜３４上に、例えばスパッタリング法を用いてチタンナイトライド（ＴｉＮ）膜３６ａを形成する。チタンナイトライド（ＴｉＮ）膜３６ａは、例えば後の工程で接続孔３５の内部に埋め込まれる材料が拡散するのを防止する、いわゆるバリア機能を有している。続いて、半導体基板１の主面上に、接続孔３５の内部を埋め込むようにタングステン（Ｗ）膜３６ｂを形成する。このタングステン（Ｗ）膜３６ｂは、例えばＣＶＤ法を用いて形成される。続いて、タングステン（Ｗ）膜３６ｂおよびチタンナイトライド（ＴｉＮ）膜３６ａを、例えばＣＭＰ法を用いて研削することにより、接続孔３５の内部にプラグ３６を形成する。
【０１０４】
次に、半導体基板１の主面上に、例えばアルミニウム（Ａｌ）膜またはタングステン（Ｗ）膜などの金属膜を堆積し、これをリソグラフィ法およびドライエッチング法を用いて加工することにより、配線３７を形成する。この後、さらに上層の配線を形成するが、ここでの説明は省略する。以上の製造工程により、本発明の一実施の形態による電界効果トランジスタ（ｎＭＩＳおよびｐＭＩＳ）が略完成する。
【０１０５】
このように、本実施の形態によれば、ウエットエッチングを繰り返し行うことにより、互いに厚さの異なる２種類の酸化膜（第１酸化膜と第２酸化膜９）を形成しても、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面の端部（溝素子分離膜６Ｌ，６Ｓの上面の溝４Ｌ，４Ｓの内壁に沿った部分）には窪みが形成されないことから、活性領域の半導体基板１の主面の端部が、ゲート絶縁膜１０ｎ，１０ｐおよびゲート電極１２により囲まれることがない。これにより、電界効果トランジスタが動作する場合、活性領域の半導体基板１の主面の端部においてゲート電極１２からの電界が強く働かないので、所望する電界効果トランジスタのしきい値電圧を得ることができる。
【０１０６】
また、熱処理法を繰り返し行うことにより、互いに厚さの異なる２種類の酸化膜（第１酸化膜と第２酸化膜９）を形成しても、溝４Ｌ，４Ｓの内部に埋め込まれた溝型素子分離膜６Ｌ，６Ｓの上面はシリコン膜またはシリコンリッチ酸化膜からなる拡散防止膜２０により覆われているので、酸化分子または水分子などの酸化種が拡散防止膜２０に捕獲されて溝型素子分離膜６Ｌ，６Ｓの中へ侵入し難くなる。これにより、溝型素子分離膜６Ｌ，６Ｓと半導体基板１との間における酸化反応を防ぐことができるので、その酸化反応により酸化膜が形成されることによる応力の発生を防ぐことができる。従って、応力に起因した半導体基板１の電子の速度の変化が抑えられるので、電界効果トランジスタの動作速度の変化を抑制することができる。また、溝型素子分離膜６Ｌ，６Ｓに含まれる酸化種も放出され難くなるので、溝型素子分離膜６Ｌ，６Ｓに含まれる酸化種がＨｉｇｈ−ｋ膜２３ｎ，２３ｐおよびゲート電極１２を構成するチタンナイトライド（ＴｉＮ）膜２５の中に拡散することによる電界効果トランジスタのしきい値電圧の変動を抑制することができる。
【０１０７】
なお、本実施の形態では、溝４Ｌ，４Ｓの内部に埋め込まれるように形成された溝型素子分離膜６Ｌ，６Ｓの組成を化学量論的組成（ＳｉＯ２）、溝型素子分離膜６Ｌ，６Ｓの上面を覆う拡散防止膜２０の組成をＳｉＯｘ（０≦ｘ＜２）、拡散防止膜２０の上面に形成されたシリコン酸化膜２１Ｌ，２１Ｓの組成を化学量論的組成（ＳｉＯ２）としたが、これに限定されるものではない。例えば溝型素子分離膜６Ｌ，６Ｓまたはシリコン酸化膜２１Ｌ，２１Ｓの組成が化学量論的組成（ＳｉＯ２）からずれた場合は、拡散防止膜２０の組成は、溝型素子分離膜６Ｌ，６Ｓまたはシリコン酸化膜２１Ｌ，２１Ｓの組成よりもシリコンの比率の大きい組成（酸素の比率の小さい組成）とすればよい。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０９】
本発明は、半導体基板の主面に形成された溝型の素子間分離部により囲まれた活性領域に形成される電界効果トランジスタを有する半導体装置に適用することができる。
【符号の説明】
【０１１０】
１ 半導体基板
２ シリコン酸化膜（パッド絶縁膜）
３ シリコン窒化膜（マスク絶縁膜）
４Ｌ，４Ｓ 溝
５ 内壁酸化膜
６ シリコン酸化膜（下層シリコン酸化膜）
６Ｌ，６Ｓ 溝型素子分離膜（下層シリコン酸化膜）
７ ｐ型ウェル
８ ｎ型ウェル
９ 第２酸化膜（ゲート酸化膜）
１０ Ｈｉｇｈ−ｋ膜
１０ｎ，１０ｐ ゲート絶縁膜
１１ａ 金属膜
１１ｂ 多結晶シリコン膜
１２ ゲート電極
１３ サイドウォール
１４ ｎ型半導体領域
１５ ｐ型半導体領域
１６ シリサイド膜
２０ 拡散防止膜（シリコン膜またはシリコンリッチ酸化膜）
２１，２１Ｌ，２１Ｓ シリコン酸化膜（上層シリコン酸化膜）
２２ シリコン酸化膜
２３ｎ，２３ｐ Ｈｉｇｈ−ｋ膜
２４ｎ，２４ｐ キャップ膜
２５ チタンナイトライド（ＴｉＮ）膜
２６ 多結晶シリコン膜
２７ オフセットサイドウォール
２８ ｎ型半導体領域
２９ ｐ型半導体領域
３０ サイドウォール
３１ ｎ型半導体領域
３２ ｐ型半導体領域
３３ シリコン窒化膜
３４ 層間絶縁膜
３５ 接続孔
３６ プラグ
３６ａ チタンナイトライド（ＴｉＮ）膜
３６ｂ タングステン（Ｗ）膜
３７ 配線
ＳＩＯ 素子分離部
【特許請求の範囲】
【請求項１】
半導体基板の主面の所定の領域に、
所定の幅を有する溝と、
前記溝の内部に埋め込まれた下層シリコン酸化膜と、
前記下層シリコン酸化膜の上面に形成されたシリコン膜またはシリコンリッチ酸化膜と、
前記シリコン膜または前記シリコンリッチ酸化膜の上面に形成された上層シリコン酸化膜と、
から構成される素子間分離部を有し、
前記素子間分離部に囲まれた前記半導体基板の活性領域に、
前記半導体基板の主面上にゲート酸化膜およびＨｉｇｈ−ｋ膜を下から順に形成した積層膜からなるゲート絶縁膜と、
前記ゲート絶縁膜の上面に金属膜からなるゲート電極と、
前記Ｈｉｇｈ−ｋ膜および前記ゲート電極の側面に形成されたサイドウォールと、
前記ゲート電極の両側の前記半導体基板に形成された半導体領域と、
から構成される電界効果トランジスタを有し、
前記上層シリコン酸化膜の厚さは前記シリコン膜または前記シリコンリッチ酸化膜の厚さよりも薄く、
前記シリコン膜または前記シリコンリッチ酸化膜の厚さは前記下層シリコン酸化膜の厚さよりも薄く、
前記シリコン膜または前記シリコンリッチ酸化膜における酸素に対するシリコンの比率が、前記下層シリコン酸化膜および前記上層シリコン酸化膜における酸素に対するシリコンの比率よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記下層シリコン酸化膜および前記上層シリコン酸化膜の組成はＳｉＯ２であり、前記シリコンリッチ酸化膜の組成はＳｉＯｘ（０＜ｘ＜２）であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記シリコン膜または前記シリコンリッチ酸化膜の厚さは３〜２０ｎｍであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記シリコン膜または前記シリコンリッチ酸化膜の厚さは１０〜２０ｎｍであることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記上層シリコン酸化膜の厚さは０．５〜２ｎｍであることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記下層シリコン酸化膜の上面の位置は、前記溝が形成されていない前記半導体基板の主面の位置と同じであることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記下層シリコン酸化膜の上面の位置は、前記溝が形成されていない前記半導体基板の主面の位置よりも低いことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記下層シリコン酸化膜と前記溝の内壁との間に、厚さが５〜２０ｎｍの内壁酸化膜が形成されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記Ｈｉｇｈ−ｋ膜と前記金属膜との間に、ランタンまたはアルミニウムを含むキャップ膜が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記電界効果トランジスタは、さらに、
前記金属膜の上面に形成された多結晶シリコン膜と、
前記多結晶シリコン膜および前記半導体領域の上面に形成されたシリサイド膜を有することを特徴とする半導体装置。
【請求項１１】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面上にパッド絶縁膜およびマスク絶縁膜を下から順次形成する工程；
（ｂ）所定の領域の前記マスク絶縁膜、前記パッド絶縁膜、および前記半導体基板を除去して、前記半導体基板の主面に所定の幅および深さを有する溝を形成する工程；
（ｃ）前記溝の内壁に内壁酸化膜を形成する工程；
（ｄ）前記溝の内部を含む前記半導体基板の主面上に、下層シリコン酸化膜を形成する工程；
（ｅ）前記マスク絶縁膜をストッパー膜として前記下層シリコン酸化膜の表面を研磨して、前記溝が形成されていない領域の前記下層シリコン酸化膜を除去する工程；
（ｆ）前記溝が形成された領域の前記下層シリコン酸化膜の上面の位置が、前記溝が形成されていない前記半導体基板の主面の位置と同じ、または前記溝が形成されていない前記半導体基板の主面の位置よりも低くなるように、前記下層シリコン酸化膜を加工する工程；
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上にシリコン膜またはシリコンリッチ酸化膜を形成する工程；
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面上に上層シリコン酸化膜を形成する工程；
（ｉ）前記マスク絶縁膜をストッパー膜として前記上層シリコン酸化膜の表面を研磨して、前記溝が形成されていない領域の前記上層シリコン酸化膜を除去する工程；
（ｊ）前記マスク絶縁膜の上面の前記シリコン膜または前記シリコンリッチ酸化膜を除去する工程；
（ｋ）前記溝が形成された領域の前記上層シリコン酸化膜を加工して、所定の厚さとする工程；
（ｌ）前記マスク絶縁膜、前記パッド絶縁膜、および前記上層シリコン酸化膜の側面の前記シリコン膜または前記シリコンリッチ膜を除去する工程；
（ｍ）前記溝が形成されていない前記半導体基板の主面にゲート酸化膜を形成する工程；
（ｎ）前記（ｍ）工程の後、前記半導体基板の主面上にＨｉｇｈ−ｋ膜を形成する工程、
ここで、前記（ｎ）工程において、
前記上層シリコン酸化膜の厚さは前記シリコン膜または前記シリコンリッチ酸化膜の厚さよりも薄く、
前記シリコン膜または前記シリコンリッチ酸化膜の厚さは前記下層シリコン酸化膜の厚さよりも薄く、
前記シリコン膜または前記シリコンリッチ酸化膜における酸素に対するシリコンの比率は、前記下層シリコン酸化膜または前記上層シリコン酸化膜における酸素に対するシリコンの比率よりも大きい。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記下層シリコン酸化膜または前記上層シリコン酸化膜は、塗布法を用いてポリシラザンを形成した後、水蒸気雰囲気で熱処理することにより形成されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、前記下層シリコン酸化膜または前記上層シリコン酸化膜は、シラノール系の材料を用いて形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、前記下層シリコン酸化膜または前記上層シリコン酸化膜は、ＳＡ−ＣＶＤ法またはＨＤＰ−ＣＶＤ法を用いて形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、前記シリコン膜または前記シリコンリッチ酸化膜は、ＨＤＰ−ＣＶＤ法により形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、前記下層シリコン酸化膜および前記上層シリコン酸化膜の組成はＳｉＯ２であり、前記シリコンリッチ酸化膜の組成はＳｉＯｘ（０＜ｘ＜２）であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１１記載の半導体装置の製造方法において、前記シリコン膜または前記シリコンリッチ酸化膜の厚さは３〜２０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１１記載の半導体装置の製造方法において、前記シリコン膜または前記シリコンリッチ酸化膜の厚さは１０〜２０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１記載の半導体装置の製造方法において、前記（ｎ）工程における前記上層シリコン酸化膜の厚さは０．５〜２ｎｍであることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１１記載の半導体装置の製造方法において、前記（ｎ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｏ）前記半導体基板の主面上に、キャップ膜、金属膜、および多結晶シリコン膜を下から順次形成する工程；
（ｐ）前記多結晶シリコン膜、前記金属膜、前記キャップ膜、および前記Ｈｉｇｈ−ｋ膜を加工して、前記多結晶シリコン膜および前記金属膜からなるゲート電極を形成し、前記Ｈｉｇｈ−ｋ膜および前記ゲート酸化膜からなるゲート絶縁膜を形成する工程；
（ｑ）前記ゲート電極の両側の前記半導体基板に半導体領域を形成する工程；
（ｒ）前記多結晶シリコン膜および前記半導体領域の上面にシリサイド層を形成する工程。
【請求項１】
半導体基板の主面の所定の領域に、
所定の幅を有する溝と、
前記溝の内部に埋め込まれた下層シリコン酸化膜と、
前記下層シリコン酸化膜の上面に形成されたシリコン膜またはシリコンリッチ酸化膜と、
前記シリコン膜または前記シリコンリッチ酸化膜の上面に形成された上層シリコン酸化膜と、
から構成される素子間分離部を有し、
前記素子間分離部に囲まれた前記半導体基板の活性領域に、
前記半導体基板の主面上にゲート酸化膜およびＨｉｇｈ−ｋ膜を下から順に形成した積層膜からなるゲート絶縁膜と、
前記ゲート絶縁膜の上面に金属膜からなるゲート電極と、
前記Ｈｉｇｈ−ｋ膜および前記ゲート電極の側面に形成されたサイドウォールと、
前記ゲート電極の両側の前記半導体基板に形成された半導体領域と、
から構成される電界効果トランジスタを有し、
前記上層シリコン酸化膜の厚さは前記シリコン膜または前記シリコンリッチ酸化膜の厚さよりも薄く、
前記シリコン膜または前記シリコンリッチ酸化膜の厚さは前記下層シリコン酸化膜の厚さよりも薄く、
前記シリコン膜または前記シリコンリッチ酸化膜における酸素に対するシリコンの比率が、前記下層シリコン酸化膜および前記上層シリコン酸化膜における酸素に対するシリコンの比率よりも大きいことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記下層シリコン酸化膜および前記上層シリコン酸化膜の組成はＳｉＯ２であり、前記シリコンリッチ酸化膜の組成はＳｉＯｘ（０＜ｘ＜２）であることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記シリコン膜または前記シリコンリッチ酸化膜の厚さは３〜２０ｎｍであることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記シリコン膜または前記シリコンリッチ酸化膜の厚さは１０〜２０ｎｍであることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記上層シリコン酸化膜の厚さは０．５〜２ｎｍであることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、前記下層シリコン酸化膜の上面の位置は、前記溝が形成されていない前記半導体基板の主面の位置と同じであることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記下層シリコン酸化膜の上面の位置は、前記溝が形成されていない前記半導体基板の主面の位置よりも低いことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記下層シリコン酸化膜と前記溝の内壁との間に、厚さが５〜２０ｎｍの内壁酸化膜が形成されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記Ｈｉｇｈ−ｋ膜と前記金属膜との間に、ランタンまたはアルミニウムを含むキャップ膜が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、前記電界効果トランジスタは、さらに、
前記金属膜の上面に形成された多結晶シリコン膜と、
前記多結晶シリコン膜および前記半導体領域の上面に形成されたシリサイド膜を有することを特徴とする半導体装置。
【請求項１１】
以下の工程を有することを特徴とする半導体装置の製造方法：
（ａ）半導体基板の主面上にパッド絶縁膜およびマスク絶縁膜を下から順次形成する工程；
（ｂ）所定の領域の前記マスク絶縁膜、前記パッド絶縁膜、および前記半導体基板を除去して、前記半導体基板の主面に所定の幅および深さを有する溝を形成する工程；
（ｃ）前記溝の内壁に内壁酸化膜を形成する工程；
（ｄ）前記溝の内部を含む前記半導体基板の主面上に、下層シリコン酸化膜を形成する工程；
（ｅ）前記マスク絶縁膜をストッパー膜として前記下層シリコン酸化膜の表面を研磨して、前記溝が形成されていない領域の前記下層シリコン酸化膜を除去する工程；
（ｆ）前記溝が形成された領域の前記下層シリコン酸化膜の上面の位置が、前記溝が形成されていない前記半導体基板の主面の位置と同じ、または前記溝が形成されていない前記半導体基板の主面の位置よりも低くなるように、前記下層シリコン酸化膜を加工する工程；
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上にシリコン膜またはシリコンリッチ酸化膜を形成する工程；
（ｈ）前記（ｇ）工程の後、前記半導体基板の主面上に上層シリコン酸化膜を形成する工程；
（ｉ）前記マスク絶縁膜をストッパー膜として前記上層シリコン酸化膜の表面を研磨して、前記溝が形成されていない領域の前記上層シリコン酸化膜を除去する工程；
（ｊ）前記マスク絶縁膜の上面の前記シリコン膜または前記シリコンリッチ酸化膜を除去する工程；
（ｋ）前記溝が形成された領域の前記上層シリコン酸化膜を加工して、所定の厚さとする工程；
（ｌ）前記マスク絶縁膜、前記パッド絶縁膜、および前記上層シリコン酸化膜の側面の前記シリコン膜または前記シリコンリッチ膜を除去する工程；
（ｍ）前記溝が形成されていない前記半導体基板の主面にゲート酸化膜を形成する工程；
（ｎ）前記（ｍ）工程の後、前記半導体基板の主面上にＨｉｇｈ−ｋ膜を形成する工程、
ここで、前記（ｎ）工程において、
前記上層シリコン酸化膜の厚さは前記シリコン膜または前記シリコンリッチ酸化膜の厚さよりも薄く、
前記シリコン膜または前記シリコンリッチ酸化膜の厚さは前記下層シリコン酸化膜の厚さよりも薄く、
前記シリコン膜または前記シリコンリッチ酸化膜における酸素に対するシリコンの比率は、前記下層シリコン酸化膜または前記上層シリコン酸化膜における酸素に対するシリコンの比率よりも大きい。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記下層シリコン酸化膜または前記上層シリコン酸化膜は、塗布法を用いてポリシラザンを形成した後、水蒸気雰囲気で熱処理することにより形成されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、前記下層シリコン酸化膜または前記上層シリコン酸化膜は、シラノール系の材料を用いて形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、前記下層シリコン酸化膜または前記上層シリコン酸化膜は、ＳＡ−ＣＶＤ法またはＨＤＰ−ＣＶＤ法を用いて形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、前記シリコン膜または前記シリコンリッチ酸化膜は、ＨＤＰ−ＣＶＤ法により形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１記載の半導体装置の製造方法において、前記下層シリコン酸化膜および前記上層シリコン酸化膜の組成はＳｉＯ２であり、前記シリコンリッチ酸化膜の組成はＳｉＯｘ（０＜ｘ＜２）であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１１記載の半導体装置の製造方法において、前記シリコン膜または前記シリコンリッチ酸化膜の厚さは３〜２０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１１記載の半導体装置の製造方法において、前記シリコン膜または前記シリコンリッチ酸化膜の厚さは１０〜２０ｎｍであることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１記載の半導体装置の製造方法において、前記（ｎ）工程における前記上層シリコン酸化膜の厚さは０．５〜２ｎｍであることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１１記載の半導体装置の製造方法において、前記（ｎ）工程の後、さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
（ｏ）前記半導体基板の主面上に、キャップ膜、金属膜、および多結晶シリコン膜を下から順次形成する工程；
（ｐ）前記多結晶シリコン膜、前記金属膜、前記キャップ膜、および前記Ｈｉｇｈ−ｋ膜を加工して、前記多結晶シリコン膜および前記金属膜からなるゲート電極を形成し、前記Ｈｉｇｈ−ｋ膜および前記ゲート酸化膜からなるゲート絶縁膜を形成する工程；
（ｑ）前記ゲート電極の両側の前記半導体基板に半導体領域を形成する工程；
（ｒ）前記多結晶シリコン膜および前記半導体領域の上面にシリサイド層を形成する工程。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１２−１０９３７８（Ｐ２０１２−１０９３７８Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５６６９３（Ｐ２０１０−２５６６９３）
【出願日】平成２２年１１月１７日（２０１０．１１．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１７日（２０１０．１１．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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