【課題】選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、複数の第１の素子領域と、素子分離領域と、第２の素子領域を形成する。第１の素子領域上に、メモリセルゲート電極、２本の選択ゲート電極を形成し、第２の素子領域に周辺ゲート電極を形成する。第１の絶縁膜を形成し、周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成し、第１のエッチング処理を行い、側壁絶縁膜を形成する。第２のレジストパターンを形成し、第２のエッチング処理を行い、選択ゲート電極側壁部の第１の絶縁膜を除去する。第２の絶縁膜を堆積し、第３の絶縁膜を堆積する。２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、第３のエッチングおよび第４のエッチング処理を行い、コンタクトホールを形成する。 （もっと読む）

【課題】 本発明は、リセットトランジスタまたは増幅トランジスタと光電変換部とを分離するための素子分離領域で発生する暗電流によるノイズを低減するとともに、画素の微細化に有利な固体撮像装置を提供することを目的とする。
【解決手段】 第１画素領域には光電変換部、ＦＤ、及び転送トランジスタが画素を単位として行列状に配される。第２画素領域には増幅トランジスタ、及びリセットトランジスタが配される。第１画素領域には第１素子分離部が配され、第２画素領域には第２素子分離部が配される。第１素子分離部において絶縁膜が半導体基板内部に突出する量が、第２素子分離部において絶縁膜が半導体基板内部に突出する量に比べて小さい。配線が配された第１主面側とは反対の第２主面側から、光電変換部に光が入射する。 （もっと読む）

【課題】素子を分離するための素子分離部による不具合の発生確率を低減する。
【解決手段】フォトダイオード３１０が内部に形成された半導体基板５００と、素子分離部４２０とを備える。素子分離部４２０は、該素子分離部４２０の少なくとも一部が、半導体基板５００に形成された溝４１０の内部に充填されるように形成される。素子分離部４２０は、溝４１０の内部の下方に形成されたシリコン酸化膜４２１と、溝４１０の内部の上方に形成されたシリコン酸化膜４２２とから構成される。シリコン酸化膜４２１の密度は、シリコン酸化膜４２２の密度より小さい。 （もっと読む）

【課題】半導体基板中の複数の素子層間を有効に絶縁分離する。
【解決手段】裏面照射型の固体撮像装置において、受光部側と回路側との素子分離層を所定のマスクパターンを介した酸素イオン注入と、その後の熱処理によって半導体基板中に酸化膜を形成することにより実現する。例えばＳＯＩ基板のような支持基板部（絶縁体層）の上にシリコン層を設けた半導体基板に対し、シリコン基板（表面）側から光電変換素子層、素子分離層としての酸素イオン注入層、画素トランジスタ等の回路層を順次形成し、その後、シリコン層上に配線層を形成する。そして、裏面側の絶縁体層を除去することにより、シリコン層の受光部を露出させ、薄型のシリコン基板よりなる固体撮像装置を形成できる。 （もっと読む）

【課題】フラッシュメモリの製造工程において、エッチングによるＳＴＩ膜の膜減りを抑制することができる製造方法と、それを可能にするスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリ構造を提供する。
【解決手段】ワードゲートとコントロールゲートを含むスプリットゲートタイプのＭＯＮＯＳ型フラシュメモリの製造方法であって、ＳＴＩによって分離された半導体基板の不純物拡散層上に、酸化膜を挟んだワードゲートを形成する工程と、該ＳＴＩとワードゲートが形成された半導体基板の表面全体に酸化膜、窒化膜、酸化膜の順に成膜されるＯＮＯ層を形成する工程と、該ＯＮＯ層の上にコントロールゲート用導電膜（１０）を形成する工程と、該コントロールゲート用導電膜の表面全体にマスク用絶縁膜（２６）を形成する工程と、を含む。 （もっと読む）

【課題】半導体支持基板界面の品質を向上する。
【解決手段】半導体支持基板１２、絶縁層１４及びシリコン層１６の三層構造を有するＳＯＩ基板１０と、シリコン層１６及び絶縁層１４を貫通する穴部２０と、穴部２０の底部に形成された熱酸化膜２２と、半導体支持基板１２の熱酸化膜２２下で、熱酸化膜２２と接触する拡散層２８と、を備える （もっと読む）

【課題】不純物の拡散によるナローチャネル効果の発生を抑制することを可能にする半導体装置を提供する。
【解決手段】半導体基体１と、半導体基体１に少なくとも一部が埋め込まれた、素子分離のための絶縁層２と、半導体基体１内に形成された不純物領域を含んで成る能動素子と、絶縁層２と半導体基体１との間に形成された、負の固定電荷を有する膜１１とを含んで半導体装置を構成する。 （もっと読む）

【課題】耐放射線性を有する絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】一部がチャネル領域をなすｐ型の半導体層１１と、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、チャネル領域にキャリア注入口を介してキャリアを注入するｎ型の第１主電極領域１２と、チャネル領域から、キャリアを排出するキャリア排出口を有するｎ型の第２主電極領域１３と、活性領域２１Ｂの上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上に設けられ、第１主電極領域１２と第２主電極領域１３との間を流れるキャリアの流路に直交する主制御部、主制御部に交わる２本のガード部２４１，２４２を有してπ字型をなすゲート電極２４と、第２主電極領域１３のゲート幅方向の両端側に設けられたｐ型のリーク阻止領域６１，６２とを備える。 （もっと読む）

【課題】本発明は、受光センサー部内のＰ型領域のホウ素がＮ型領域中へ拡散することを抑制して飽和電荷量の低下を抑えることを可能にする。
【解決手段】半導体基板１１に形成されたＮ型領域１３と、前記Ｎ型領域１３上に形成された第１炭化シリコン層２１と、前記炭化シリコン層２１上に形成されたシリコン層２２からなるＰ型領域１４とで構成されたフォトダイオード１５を有する。 （もっと読む）

【課題】本発明は、感度ムラや、シェーディングが抑制された固体撮像装置を提供する。また、その固体撮像装置を用いた電子機器を提供する。
【解決手段】基板１９と、基板１９に形成された画素２と、隣接する画素間を分離する多段素子分離層３１とを有して構成されている。画素２は、入射光に応じた信号電荷を生成、蓄積する受光部１２と、基板１９上に形成された画素電極１４とを有して構成されている。多段素子分離層３１は、複数段の不純物拡散層を有して構成されている。そして、受光部１２を挟んで画素電極１４に対向する領域の基板表面から深さ方向に形成された多段素子分離領域３１は、基板１９の光入射面から０．５μｍ〜１μｍよりも深い領域において、受光部１２から所定の距離Ｗ１だけ離して形成された下段素子分離層２４，２５を有している。 （もっと読む）

【課題】ＳＯＩ基板を用いずに半導体基板の薄膜化を可能にし、コスト低減を図った、固体撮像素子とその製造方法、並びに半導体装置とその製造方法を提供する。
【解決手段】半導体基板２１に、光電変換素子と複数のＭＯＳトランジスタとからなる画素が配列された撮像領域と、周辺回路と、半導体基板２１の表面から厚み方向に半導体基板２１より硬度が大きく且つ厚み方向の底面に、より硬度の大きい材料膜６６を形成した柱状の終端検出部６３とを有し、半導体基板が裏面からの化学機械研磨により前記終端検出部６３が露出する位置まで薄膜化され、半導体基板２１の表面にＭＯＳトランジスタＴｒ１が形成され、半導体基板２１の裏面から入射光を取り込むようにして成る。 （もっと読む）

【課題】ＳＯＩ基板を用いずに半導体基板の薄膜化を可能にし、コスト低減を図った、固体撮像素子とその製造方法、並びに半導体装置とその製造方法を提供する。
【解決手段】半導体基板２１に、光電変換素子ＰＤと複数のＭＯＳトランジスタＴｒ１とからなる画素が配列された撮像領域と、周辺回路と、撮像領域を挟む両外側に形成され、半導体基板の表面から厚み方向に半導体基板より硬度が大きい柱状の終端検出部６３とを有し、半導体基板が裏面からの化学機械研磨により終端検出部６３が露出する位置まで薄膜化され、半導体基板の表面にＭＯＳトランジスタが形成され、半導体基板の裏面から入射光を取り込むようにして成る。 （もっと読む）

【課題】画素の寸法を微細化した場合でも、画素において、光電変換部の受光面積を確保しながら、寄生ＭＯＳトランジスタが動作することを防止する。
【解決手段】光電変換装置は、光電変換部と前記光電変換部により蓄積された信号を読み出すためのトランジスタとをそれぞれ含む複数の画素が配される撮像領域を有した半導体基板を備え、前記撮像領域には、隣接する前記画素の間で複数の前記光電変換部を電気的に分離する第１の素子分離部と、隣接する前記画素の間で複数の前記トランジスタを電気的に分離する第２の素子分離部とが配され、前記第１の素子分離部は、前記第２の素子分離部より平面方向の幅が狭くかつ深さが浅い部分を有する。 （もっと読む）

【課題】素子分離領域での段差の形成を抑制して高い信頼性を短い工程で得ることができる半導体装置を提供する。
【解決手段】素子分離絶縁膜３１３の中央部から第１の素子活性領域側に段差が形成されている。素子分離絶縁膜３１３の前記第１の素子活性領域側の端部にくびれ部が形成されている。前記段差の前記中央部側の端部と前記くびれ部との平面視での距離をｘ、素子分離絶縁膜３１３の頂部の半導体基板３１２表面からの高さをｙ、前記くびれ部と前記段差の前記中央部側の端部とを結ぶ線分の半導体基板３１２表面からの傾きをαとしたとき、ｘの値が数式「ｙ／ｓｉｎα」の値よりも大きい。 （もっと読む）

【課題】信頼性が高く、かつ微細化可能な大電力用の半導体装置およびその製造方法を提供する。
【解決手段】基板１０と、基板１０上に配置された窒化物系化合物半導体層１２、窒化物系化合物半導体層１２に配置され、アルミニウム窒化ガリウム層（Ａｌ_xＧａ_1-xＮ）（０．１≦ｘ≦１）１４からなる活性領域と、活性領域を互いに素子分離する素子分離領域２４と、素子分離領域２４によって囲まれた活性領域上に配置されたゲート電極２０、ソース電極１８およびドレイン電極２６と、ゲート電極２０下の一部をエッチングした溝部２８ａ，２８ｂとを備える半導体装置およびその製造方法。 （もっと読む）

【課題】転位による結晶欠陥不良を防止できるようにする。
【解決手段】半導体基板２に素子分離溝３を形成し、当該素子分離溝３の内面に沿って上部が部分的に開口するＯ_３−ＴＥＯＳ膜４ａを形成し、当該Ｏ_３−ＴＥＯＳ膜４ａ上にポリシラザン膜４ｂを形成する。 （もっと読む）

【課題】固定電荷等の影響がなく電気的特性の優れた良質なＳＯＤ単層膜を備えた、微細ＬＳＩプロセス用の素子分離領域を備えた半導体装置を提供する。
【解決手段】半導体基板内のトレンチの内壁上に酸化膜およびライナー膜を形成する膜形成工程と、トレンチ内にＳＯＤ膜を埋設して熱処理を行う工程と、ＳＯＤ膜と接するライナー膜の一部を除去してＳＯＤ膜の一部を露出させる除去工程と、ＳＯＤ膜に対して熱処理を行う熱処理工程と、トレンチ内に絶縁膜を埋設させることにより素子分離領域を形成する埋設工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】化学機械研磨におけるストッパー膜の削れが小さく、半導体装置の製造における歩留まりを向上させる。
【解決手段】本発明の半導体装置の製造方法は、シリコン基板１１を覆うようにアモルファスシリコン膜１４を形成する工程と、アモルファスシリコン膜１４およびシリコン基板１１の一部を除去して、シリコン基板１１の表面に素子分離溝１５を形成する工程と、素子分離溝１５を埋め込むようにアモルファスシリコン膜１４上に絶縁膜１６を形成する工程と、アモルファスシリコン膜１４をストッパとして絶縁膜１６を化学機械研磨し、絶縁膜１６の上面を平坦化する工程とを有する。 （もっと読む）

【課題】周辺回路部のＬＶ系トランジスタでの結晶欠陥の発生を抑制しつつ、ＨＶ系トランジスタでの反転リークなどの増加を抑制できるようにするＮＡＮＤ型フラッシュメモリの半導体装置と製造方法を提供する。
【解決手段】ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面を、ＥＢ加工により、セル領域１０４のＳＴＩ４０４の上面と同時にエッチングする。こうして、ＨＶ系トランジスタ領域１０２のＳＴＩ２０４の上面の高さはそのままに、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４の上面のみを、第１の電極膜１２の上面の高さよりも下げる。上面の高さを下げた分だけ、ＬＶ系トランジスタ領域１０３のＳＴＩ３０４での素子分離用絶縁膜の膜厚を削減して、塗布膜の収縮応力を緩和させる。 （もっと読む）

【課題】パッケージ工程における応力を緩和し、パッケージ工程前後での特性変化を抑制する半導体装置を提供する。
【解決手段】半導体装置１００を構成する素子のうち特に精度が要求されパッケージからの応力を受けたくない素子領域３を応力緩和のための緩衝領域８で囲むことにより、パッケージ工程で発生する引っ張り応力あるいは圧縮応力の影響を抑制し、パッケージ工程前後での特性の変化を低減する。 （もっと読む）