絶縁ゲート型半導体素子及び絶縁ゲート型半導体集積回路
【課題】耐放射線性を有する絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】一部がチャネル領域をなすp型の半導体層11と、半導体層11の上部に活性領域21Bを定義する素子分離絶縁膜21と、チャネル領域にキャリア注入口を介してキャリアを注入するn型の第1主電極領域12と、チャネル領域から、キャリアを排出するキャリア排出口を有するn型の第2主電極領域13と、活性領域21Bの上に設けられたゲート絶縁膜22と、ゲート絶縁膜22の上に設けられ、第1主電極領域12と第2主電極領域13との間を流れるキャリアの流路に直交する主制御部、主制御部に交わる2本のガード部241,242を有してπ字型をなすゲート電極24と、第2主電極領域13のゲート幅方向の両端側に設けられたp型のリーク阻止領域61,62とを備える。
【解決手段】一部がチャネル領域をなすp型の半導体層11と、半導体層11の上部に活性領域21Bを定義する素子分離絶縁膜21と、チャネル領域にキャリア注入口を介してキャリアを注入するn型の第1主電極領域12と、チャネル領域から、キャリアを排出するキャリア排出口を有するn型の第2主電極領域13と、活性領域21Bの上に設けられたゲート絶縁膜22と、ゲート絶縁膜22の上に設けられ、第1主電極領域12と第2主電極領域13との間を流れるキャリアの流路に直交する主制御部、主制御部に交わる2本のガード部241,242を有してπ字型をなすゲート電極24と、第2主電極領域13のゲート幅方向の両端側に設けられたp型のリーク阻止領域61,62とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、耐放射線性を有する絶縁ゲート型半導体素子の構造、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路の構造に関する。
【背景技術】
【0002】
固体撮像装置はCCD型とCMOS型とに大別される。これらの固体撮像装置を衛星搭載カメラなど放射線の多い環境で使用する場合において、多段の電荷転送動作を行うCCD型は、放射線の影響による転送劣化が生じ易いため、多段電荷転送動作を伴わないCMOS型の方が有利である。しかしながらCMOS型も放射線照射により様々な影響を受ける。具体的には、受光部の暗電流増大や白傷増大、トランジスタのリーク電流増大、ラッチアップなどである。この内、トランジスタのリーク電流は、画素内のトランジスタや読み出し回路系で用いるアナログ回路内のトランジスタ等で発生し、その対策を行うことはCMOS型固体撮像装置の耐放射線設計をする上で重要なポイントの1つとなる。
【0003】
図10を参照し、一般的なMOS型トランジスタが放射線照射を受けることによりリーク電流の増大を引き起こすことを説明する。図10に示すMOS型トランジスタは、p型基板である半導体層11の上に、シリコン酸化膜からなるゲート絶縁膜22を介してゲート電極24Pが形成され、厚い素子分離絶縁膜21で周辺を囲まれた領域を活性領域21Bとし、活性領域21Bにn型のドレイン領域12、ソース領域13が形成されて、ゲート電極24Pの下のチャネルをドレイン領域12からソース領域13に向かい電流が流れる。図11は図10に示すMOS型トランジスタの深さ方向の電位分布を示したものである。MOSトランジスタは、X線やガンマ線などの高エネルギ光や高エネルギの荷電粒子等のイオン化放射線(Ionizing Radiation)が照射されると、絶縁膜中に電子正孔対が発生した後、移動度の低い正孔が取り残されて半導体との界面近傍に多いトラップに蓄積する。これによりゲート電圧Vgが変わらなくてもチャネルのキャリア(電子)に対するポテンシャルはVs0からVs1まで深くなり、ゲート電圧Vgが通常ではオフ(遮断)となる値であってもチャネルをオフできなくなる。換言すればゲートがオン(導通)するしきい値電圧がマイナス方向にシフトする。この効果は酸化膜の厚さの2乗に比例するため厚い酸化膜で顕著となり、図10(a)に示すように、オフ時にチャネルの長さ方向に沿う両端部でリークパスが形成され、リーク電流Iaが流れる。
【0004】
これを防ぐ方法の1つとして、図12に示すようにゲート電極81をリング状にし、ゲート電極81に囲まれた領域82をソースないしドレイン、ゲート電極81の周囲の領域83をドレインないしソースとすることが知られている(非特許文献1参照)。これによりソースとドレイン間に厚い酸化膜の側壁が無くなり、リーク電流は防止される。しかしながら、この方法はトランジスタサイズの増大を招く。
【0005】
他の方法として、図13に示すようにゲート電極88の下でチャネル86の幅を広げ、厚い酸化膜による側壁部のエッジ長さをyから2x+yへ増大することが提案されている(特許文献1参照)。これにより側壁部近傍のチャネル長が増大しリーク電流が流れ難くなるが、この方法もゲートサイズの増大を招く。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特表2009−516361号公報
【非特許文献】
【0007】
【非特許文献1】G.アネリ(Anelli)他、「LHC実験のための標準的なディープサブミクロンCMOS技術を用いた放射線耐性を有するVLSIの実用的設計(Radiation Tolerant VLSI Circuits in Standard Deep Submicron CMOS Technologies for the LHC Experiments: Practical Design Aspects)」、米国電気電子学会(IEEE)、原子核科学会報(Transactions on Nuclear Science)、第46巻、pp.1690-1696、1999年12月
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、サイズを増大することなく、放射線によるソースドレイン間のオフ時のリーク電流を低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するために、本発明の第1の態様は、(a)少なくとも一部がチャネル領域をなす第1導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型の第1主電極領域と、(d)活性領域の他方に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第2導電型の第2主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜の上に設けられ、キャリアの流れを静電的に制御し、平面パターン上、キャリアの流路に直交する主制御部、この主制御部にπ字型をなすように交わる2本のガード部を有し、第2の主電極領域の3方を囲むゲート電極と、(g)活性領域に、平面パターン上、第2主電極領域のゲート幅方向の両端側に、それぞれ2本のガード部を隔てて、ガード部、素子分離絶縁膜に接するようにそれぞれ形成され、第1導電型で、半導体層よりも高不純物密度のリーク阻止領域とを備える絶縁ゲート型半導体素子であることを要旨とする。
【0010】
本発明の第2の態様は、(a)少なくとも一部がチャネル領域をなす第1導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型の第1主電極領域と、(d)活性領域の他方の端部側に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第2導電型の第2主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜の上に設けられ、キャリアの流路に直交する第1主制御部、この第1主制御部にπ字型をなすように交わる2本の第1ガード部を有し、第1主電極領域の3方を囲む第1のゲート電極と、(g)活性領域の第1ガード部と素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、半導体層よりも高不純物密度の第1リーク阻止領域と、(h)ゲート絶縁膜の上に第1のゲート電極と対向して設けられ、キャリアの流路に直交する第2主制御部、この第2主制御部にπ字型をなすように交わる2本の第2ガード部を有し、第2主電極領域の3方を囲む第2のゲート電極と、(i)活性領域の第2ガード部と素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、半導体層よりも高不純物密度の第2リーク阻止領域と、(j)活性領域の第1及び第2のゲート電極の間に位置し、第2導電型で、第1主電極領域に対して第2主電極領域と機能し、第2主電極領域に対して第1主電極領域と機能する共通主電極領域とを備える絶縁ゲート型半導体集積回路であることを要旨とする。
【0011】
本発明の第3の態様は、(a)少なくとも一部がチャネル領域をなす第1導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型の第1主電極領域と、(d)活性領域の他方の端部側に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第2導電型の第2主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜の上に設けられ、キャリアの流路に直交する第1主制御部、この第1主制御部にπ字型をなすように交わる2本の第1ガード部を有し、第1主電極領域の3方を囲む第1のゲート電極と、(g)活性領域の第1ガード部と素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、半導体層よりも高不純物密度の第1リーク阻止領域と、(h)ゲート絶縁膜の上に第1のゲート電極と対向して設けられ、キャリアの流路に直交する第2主制御部、この第2主制御部にπ字型をなすように交わる2本の第2ガード部を有し、第2主電極領域の3方を囲む第2のゲート電極と、(i)活性領域の第2ガード部と素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、半導体層よりも高不純物密度の第2リーク阻止領域と、(j)第1のゲート電極と第2のゲート電極の間にそれぞれ離間して配置された複数の中間ゲート電極と、(k)第1のゲート電極と複数の中間ゲート電極のいずれかとの間、複数の中間ゲート電極のそれぞれの間、複数の中間ゲート電極のいずれかと第2のゲート電極の間にそれぞれ位置し、活性領域に素子分離絶縁膜から離間して設けられた第2導電型の複数の共通主電極領域とを備える絶縁ゲート型半導体集積回路であることを要旨とする。
【発明の効果】
【0012】
本発明によれば、サイズを増大することなく、放射線によるソースドレイン間のオフ時のリーク電流を低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することができる。
【図面の簡単な説明】
【0013】
【図1】図1(a)は、本発明の第1の実施形態に係る絶縁ゲート型半導体素子を示す平面図であり、図1(b)は図1(a)のIA−IA方向から見た、第1の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図、図1(c)は図1(a)のIB−IB方向から見た第1の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図、図1(d)は図1(a)のIC−IC方向から見た第1の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図である。
【図2】図2(a)は、本発明の第2の実施形態に係る絶縁ゲート型半導体素子を示す平面図であり、図2(b)は図2(a)のIIA−IIA方向から見た、第2の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図である。
【図3】図3(a)は、本発明の第3の実施形態に係る絶縁ゲート型半導体素子を示す平面図であり、図3(b)は図3(a)のIIIB−IIIB方向から見た、第3の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図である。
【図4】本発明の第4の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図5】本発明の第5の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図6】本発明の第6の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図7】本発明の第7の実施形態に係る絶縁ゲート型半導体素子、及び第8の実施形態に係る絶縁ゲート型半導体集積回路が適用される増幅型イメージセンサの各画素の回路構成の例を示す回路図である。
【図8】図7に示す回路図の一部に用いられる本発明の第7の実施形態に係る絶縁ゲート型半導体素子の平面図の一例である。
【図9】図7に示す回路図の一部に用いられる本発明の第8の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図10】図10(a)は、従来の絶縁ゲート型半導体素子の主電流の経路を説明する平面図であり、図10(b)は図10(a)の絶縁ゲート型半導体素子のチャネル部のオン(導通)時とオフ(遮断)時のポテンシャルプロファイルを示す模式的な断面図である。
【図11】従来の絶縁ゲート型半導体素子のチャネルのポテンシャルの変化を、放射線の照射前及び照射後の絶縁ゲート型半導体素子のチャネルのポテンシャル分布と比較して示す図である。
【図12】従来の耐放射線性を有する絶縁ゲート型半導体素子を説明する平面図である。
【図13】従来の耐放射線性を有する絶縁ゲート型半導体素子を説明する平面図である。
【発明を実施するための形態】
【0014】
次に、図面を参照して、本発明の第1〜第8の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0015】
又、以下に示す第1〜第8の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【0016】
(第1の実施形態)
図1に示すように、本発明の第1の実施形態に係る絶縁ゲート型半導体素子は、第1導電型(p型)のシリコン(Si)からなり、少なくとも一部がチャネル領域をなす第1導電型の半導体層11と、チャネル領域を少なくとも囲み、半導体層11の上部に活性領域21Bを定義する素子分離絶縁膜21と、活性領域21Bの一方に設けられ、チャネル領域にキャリア注入口を介してキャリア(電子)を注入する第2導電型(n型)で、素子分離絶縁膜21に3辺を接した矩形の第1主電極領域12と、活性領域21Bの他方に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第2導電型(n型)で、素子分離絶縁膜21の他方の端部に1辺のみを接した矩形の第2主電極領域13と、活性領域21Bの表面に設けられたゲート絶縁膜22と、ゲート絶縁膜22の上に設けられ、キャリアの流れを静電的に制御し、平面パターン上、第1主電極領域12と第2主電極領域13との間のチャネル領域を流れるキャリアの流路に直交する主制御部、この主制御部に、この主制御部と共に第2主電極領域13の3方を囲むように交わる2本のガード部241,242を有してπ字型をなすゲート電極24と、活性領域21Bに、平面パターン上、第2主電極領域13のゲート幅方向の両端側に、それぞれ2本のガード部241,242を隔てて、このガード部241,242、素子分離絶縁膜21に接するようにそれぞれ形成され、第1導電型(p+型)で、半導体層11よりも高不純物密度のリーク阻止領域61,62とを備える。
【0017】
第1主電極領域12は、ゲート電極24に近接する辺をキャリア注入口として有し、第2主電極領域13は、第1主電極領域12に近接する辺をキャリア排出口として有する。第1主電極領域12のキャリア注入口と第2主電極領域13のキャリア排出口とを結ぶキャリアの流路は、放射線によって生成されるリークパスから離間して設けられる。リークパスは、電子に対するポテンシャルが周囲より低く、活性領域21Bに素子分離絶縁膜21に沿って形成される。ゲート電極24の上には層間絶縁膜25が設けられ、層間絶縁膜25に開口されたコンタクトホールを介して、第1主電極領域12には第1主電極配線23が、第2主電極領域13には第2主電極配線27が接続されている。
【0018】
図1(b)〜図1(d)では「半導体層11」として、第1導電型(p型)の半導体基板(Si基板)を用いる場合を例示しているが、半導体基板の代わりに、第1導電型の半導体基板上に、半導体基板よりも低不純物密度の第1導電型のエピタキシャル成長層を形成して、エピタキシャル成長層を半導体層11として採用してもよく、第2導電型(n型)の半導体基板上に、第1導電型(p型)のエピタキシャル成長層を形成して、エピタキシャル成長層を半導体層11として採用してもよく、SOI構造の第1導電型の半導体層(SOI層)を半導体層11として採用してもよい。素子分離絶縁膜21は素子分離機能を有するものであれば種々の構造や種々の材料の絶縁膜が採用可能である。例えば微細化された集積回路等に有利な浅いトレンチ分離(STI:Shallow Trench Isolation)等のトレンチ分離構造に用いられる厚い酸化膜などが素子分離絶縁膜21として好適である。素子分離絶縁膜21は半導体層11の少なくとも上部を囲む構造であれば、種々の構造が採用可能で、SOI構造のように島状に半導体層11の底部及び側面を囲む構造であっても構わない。
【0019】
本明細書及び本特許請求の範囲の記載において、「第1主電極領域」とは、電界効果トランジスタ(FET)や静電誘導トランジスタ(SIT)等のソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。「第2主電極領域」とは、FET,SIT等の上記第1主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。即ち、第1主電極領域がソース領域であれば、第2主電極領域はドレイン領域であり、第1主電極領域がドレイン領域であれば、第2主電極領域はソース領域である。以下の説明では、便宜上、第1主電極領域がドレイン領域で第2主電極領域がソース領域の場合について説明するが、どちらをドレイン領域と呼び、どちらをソース領域と呼ぶかは、絶縁ゲート型半導体素子のバイアス関係で決まる単なる選択の問題であり、ドレイン領域とソース領域を入れ替えても構わない場合があることは勿論である。
【0020】
又、本明細書及び本特許請求の範囲の記載において、「矩形」とは完全な矩形(長方形)のみを意味するものではない。即ち、「矩形の第1主電極領域12」や「矩形の第2主電極領域13」の表現は、完全な矩形(長方形)の第1主電極領域12や第2主電極領域13のみを意味する意図ではなく、フォトリソグラフィーやその他のプロセス上の理由から、第1主電極領域12や第2主電極領域13の平面形状のコーナ部分が丸みを帯びた矩形になる場合等が発生するので、そのような不完全な矩形のトポロジーをも許容するものであることに留意すべきである。特に、微細化が進んだ構造においては、第1主電極領域12や第2主電極領域13の平面形状は円に近い平面形状になりうるが、本明細書及び本特許請求の範囲の記載においては、それらの平面形状をも含めて「矩形の第1主電極領域12」や「矩形の第2主電極領域13」と呼ぶ。
【0021】
図1(a)では、第1主電極領域12が、平面パターン上、ゲート電極24の上にのみ設けられ、第2主電極領域13が、平面パターン上、ゲート電極24の下にのみ設けられた構造を例示した。しかし、第1主電極領域12は平面パターン上、第1主電極領域12側からゲート電極24の直下に、少なくともデバイ長以上の長さで、若干張り出していてもよく、第2主電極領域13は平面パターン上、第2主電極領域13側からゲート電極24の直下に若干張り出していてもよい。実際に、プロセス上の熱処理工程を考慮すれば、第1主電極領域12が、平面パターン上、第1主電極領域12側からゲート電極24の直下において、横方向(図1(a)において下方向)に拡散し、第2主電極領域13が第2主電極領域13側からゲート電極24の直下において、横方向(図1(a)において上方向)に拡散する構造は容易に実現できる。よって、現実の構造としては、図1(a)に示す構造は、第1主電極領域12が、平面パターン上、第1主電極領域12側からゲート電極24の直下において、下方向に若干張り出し、第2主電極領域13が第2主電極領域13側からゲート電極24の直下において、上方向に若干張り出している。
【0022】
ゲート電極24は、燐(P)、砒素(As)等の第2導電型(n型)の不純物をドープした多結晶シリコン(以下において「ドープドポリシリコン」という。)膜等で形成すれば、ゲート電極24と第1主電極領域12との境界、及びゲート電極24と第2主電極領域13との境界は自己整合的に定めることが可能である。或いは、ゲート電極24を、ドープドポリシリコン膜とタングステンシリサイド(WSi2)膜等の多層構造から構成すればゲート電極24の抵抗値を低減させ、高速動作を可能にすることができる。シリサイド膜としては、タングステンシリサイド(WSi2)膜の他、コバルトシリサイド(CoSi2)膜、チタンシリサイド(TiSi2)膜、モリブデンシリサイド(MoSi2)膜等の金属シリサイド膜が使用可能である。シリサイド膜の代わりに、タングステン(W)、コバルト(Co)、チタン(Ti)、モリブデン(Mo)等の高融点金属でもよく、更には、これらのシリサイド膜を用いたポリサイド膜でゲート電極24を構成してもよい。シリサイド膜の代わりに、アルミニウム(Al)或いは銅(Cu)等の高導電率の金属膜をドープドポリシリコン膜の上に配置してもよく、タングステン窒化物(WN)膜、チタン窒化物(TiN,Ti2N)膜のいずれか1つ或いは複数の積層膜を、シリサイド膜の代わりにドープドポリシリコン膜の上に配置してゲート電極24を構成してもよい。
【0023】
第1の実施形態に係る絶縁ゲート型半導体素子は、ゲート絶縁膜22としてシリコン酸化膜を用いた単なるMOS型のトランジスタだけに限定されるものではない。即ち、第1の実施形態に係る絶縁ゲート型半導体素子のゲート絶縁膜22としては、シリコン酸化膜の他、ストロンチウム酸化物(SrO)膜、シリコン窒化物(Si3N4)膜、アルミニウム酸化物(Al2O3)膜、マグネシウム酸化物(MgO)膜、イットリウム酸化物(Y2O3)膜、ハフニウム酸化物(HfO2)膜、ジルコニウム酸化物(ZrO2)膜、タンタル酸化物(Ta2O5)膜、ビスマス酸化物(Bi2O3)膜のいずれか1つの単層膜或いはこれらの複数を積層した複合膜等を使用して、MIS型のトランジスタを構成してもよい。但し、これらゲート絶縁膜材料としては、放射線に対して耐性があることが前提となる。
【0024】
第1の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、ゲート電極24下方の素子分離絶縁膜21近傍の領域PA及びPBでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PA及びPBの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61,62であるため、リーク阻止領域61,62を介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【0025】
(第2の実施形態)
第1の実施形態に係る絶縁ゲート型半導体素子では、第1主電極領域12として3辺を素子分離絶縁膜21に接した構造を説明したが、素子分離絶縁膜21に接する3辺の内対向する2辺を、素子分離絶縁膜21から離間する構造としてもよい。
【0026】
即ち、第2の実施形態に係る絶縁ゲート型半導体素子は、図2に示すように、第1主電極領域12aが、第1主電極領域12aのキャリアの流路に平行な2辺と素子分離絶縁膜21との間に、それぞれキャリアの流路に直交する方向(ゲート幅方向)に距離qを隔てて設けられている点で第1の実施形態と異なる。その他の構造は、第1の実施形態に係る絶縁ゲート型半導体素子と同一であるので重複した説明を省略する。
【0027】
第2の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、ゲート電極24の下方の素子分離絶縁膜21近傍の領域PA及びPBでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PA及びPBの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61,62であるため、これらの部分を介する電流経路はブロックされる。更に、第2の実施形態に係る絶縁ゲート型半導体素子は、第1主電極領域12aが、素子分離絶縁膜21近傍に形成されるリークパスを避けるように、第1主電極領域12aのキャリアの流路に平行な2辺と素子分離絶縁膜21とが離間するように設けられているので、イオン化放射線が照射されても、より確実にリーク電流が流れることを防止できる。
【0028】
(第3の実施形態)
図3に示すように、本発明の第3の実施形態に係る絶縁ゲート型半導体素子は、π字型のゲート電極24の下方の活性領域21Bに、チャネル幅と同方向に第2主電極領域13と同程度の幅を有するn−型の埋込領域15が形成されている点で第1の実施形態と異なる。第3の実施形態に係る絶縁ゲート型半導体素子は、ゲート電圧0Vでチャネルにキャリアが注入されるノーマリオン(ディプリーション)型の絶縁ゲート型トランジスタであり、導通時には埋込領域15の部分のキャリア(電子)に対するポテンシャルが深く形成されている。埋込領域15の不純物密度は、第1主電極領域12と第2主電極領域13より低不純物密度であるが、p型の半導体層11と同程度若しくはp型の半導体層11よりも大きな値である。
【0029】
第3の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、ゲート電極24の下方の素子分離絶縁膜21近傍の領域PA及びPBでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PA及びPBの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61,62であるため、リーク阻止領域61,62を介する電流経路はブロックされる。更に、第3の実施形態に係る絶縁ゲート型半導体素子は、ゲート電極24の下方の活性領域21Bに、チャネル幅と同方向に第2主電極領域13と同程度の幅を有するn−型の埋込領域15が形成されているので、キャリアの流路が埋込領域15に制約され、イオン化放射線が照射されても、より一層リーク電流を防止できる。
【0030】
(第4の実施形態)
図4に示すように、第4の実施形態に係る絶縁ゲート型半導体集積回路は、図1に示した第1の実施形態に係る絶縁ゲート型半導体素子を、第1主電極領域12を共通した電極領域として、2つの絶縁ゲート型半導体素子を対向するように直列接続した構成である。
【0031】
即ち、第4の実施形態に係る絶縁ゲート型半導体集積回路は、第1導電型(p型)のSiからなり、少なくとも一部がチャネル領域をなす半導体層11と、チャネル領域を少なくとも囲み、半導体層11の上部に活性領域21Bを定義する素子分離絶縁膜21と、活性領域21Bの一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型(n型)で矩形の第1主電極領域12と、活性領域21Bの他方の端部側に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第2導電型(n型)で矩形の第2主電極領域13と、活性領域21Bの表面に設けられたゲート絶縁膜(図示省略)と、ゲート絶縁膜の上に設けられ、キャリアの流路に直交する第1主制御部、この第1主制御部にπ字型をなすように交わる2本の第1ガード部241a,242aを有し、第1主電極領域12の3方を囲む第1のゲート電極24aと、活性領域21Bの第1ガード部241a,242aと素子分離絶縁膜21の間にそれぞれ挿入された一対の第1導電型(p+型)で、半導体層11よりも高不純物密度の第1リーク阻止領域61a,62aと、ゲート絶縁膜の上に第1のゲート電極24aと対向して設けられ、キャリアの流路に直交する第2主制御部、この第2主制御部にπ字型をなすように交わる2本の第2ガード部241b,242bを有し、第2主電極領域13の3方を囲む第2のゲート電極24bと、活性領域21Bの第2ガード部241b,242bと素子分離絶縁膜21の間にそれぞれ挿入された一対の第1導電型(p+型)で、半導体層11よりも高不純物密度の第2リーク阻止領域61b,62bと、活性領域21Bの第1のゲート電極24aと第2のゲート電極24bの間に位置し、第2導電型(n型)で、第1主電極領域12に対して第2主電極領域13と機能し、第2主電極領域13に対して第1主電極領域12と機能する共通主電極領域14とを備える。
【0032】
第4の実施形態に係る絶縁ゲート型半導体集積回路にイオン化放射線が照射されると、第1のゲート電極24a及び第2のゲート電極24bのそれぞれ下方の素子分離絶縁膜21近傍の領域PAa,PBa;PAb,PBbでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PAa,PBa;PAb,PBbの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61a,62a;61b,62bであるため、リーク阻止領域61a,62a;61b,62bを介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【0033】
(第5の実施形態)
図4に示す第4の実施形態に係る絶縁ゲート型半導体集積回路は、平面パターン上、π字型の第1のゲート電極24aとπ字型の第2のゲート電極24bとの間に共通主電極領域14を配置し、2つのトランジスタを直列に接続した構成としたが、複数の共通主電極領域、更に複数のゲート電極を用いて、更に複数のトランジスタを直列接続する構成としてもよい。
【0034】
図5に示すように、本発明の第5の実施形態に係る絶縁ゲート型半導体集積回路は、第1導電型(p型)のSiからなり、少なくとも一部がチャネル領域をなす半導体層11と、チャネル領域を少なくとも囲み、半導体層11の上部に活性領域21Bを定義する素子分離絶縁膜21と、活性領域21Bの一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型(n型)の第1主電極領域12と、活性領域21Bの他方の端部側に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第2導電型(n型)の第2主電極領域13と、活性領域21Bの表面に設けられたゲート絶縁膜(図示省略)と、ゲート絶縁膜の上に設けられ、キャリアの流路に直交する第1主制御部、この第1主制御部にπ字型をなすように交わる2本の第1ガード部241a,242aを有し、第1主電極領域12の3方を囲む第1のゲート電極24aと、活性領域21Bの第1ガード部241a,242aと素子分離絶縁膜21の間にそれぞれ挿入された一対の第1導電型(p+型)で、半導体層11よりも高不純物密度の第1リーク阻止領域61a,62aと、ゲート絶縁膜の上に第1のゲート電極24aと対向して設けられ、キャリアの流路に直交する第2主制御部、この第2主制御部にπ字型をなすように交わる2本の第2ガード部241b,242bを有し、第2主電極領域13の3方を囲む第2のゲート電極24bと、活性領域21Bの第2ガード部241b,242bと素子分離絶縁膜21の間にそれぞれ挿入された一対の第1導電型(p+型)で、半導体層11よりも高不純物密度の第2リーク阻止領域61b,62bと、第1のゲート電極24aと第2のゲート電極24bの間にそれぞれ離間して配置された複数の中間ゲート電極26-1〜26-m(mは正の整数)と、第1のゲート電極24aと中間ゲート電極26-1との間、複数の中間ゲート電極26-1〜26-mのそれぞれの間、中間ゲート電極26-mと第2のゲート電極24bの間にそれぞれ位置し、活性領域21Bに素子分離絶縁膜21から離間して設けられた第2導電型(n型)の複数の共通主電極領域141とを備えて、複数の絶縁ゲート型半導体素子の直列回路を構成している。
【0035】
第5の実施形態に係る絶縁ゲート型半導体集積回路にイオン化放射線が照射されると、第1のゲート電極24a及び第2のゲート電極24bのそれぞれ下方の素子分離絶縁膜21近傍の領域PAa,PBa;PAb,PBbでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PAa,PBa;PAb,PBbの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61a,62a;61b,62bであるため、リーク阻止領域61a,62a;61b,62bを介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【0036】
更に、第5の実施形態に係る絶縁ゲート型半導体集積回路は、複数の共通主電極領域141が、それぞれ素子分離絶縁膜21と離間して設けられているので、キャリアが、素子分離絶縁膜21近傍にリークパスが形成される領域PAcを避けて、より確実にリーク電流が流れることを防止できる。
【0037】
(第6の実施形態)
図5に示す第5の実施形態に係る絶縁ゲート型半導体集積回路では、複数の共通主電極領域141を素子分離絶縁膜21からそれぞれ離間した構成とすることによって、キャリアが素子分離絶縁膜21近傍に形成されるリークパスを流れることを防止したが、複数の中間ゲート電極26-1〜26-mのそれぞれ下方の素子分離絶縁膜21に近接する領域に、半導体層11より高濃度の第1導電型の領域を設けることによっても2つのπ字型のゲート電極の間のリーク電流を防止できる。
【0038】
図6に示すように、本発明の第6の実施形態に係る絶縁ゲート型半導体集積回路は、第1導電型(p型)のSiからなり、少なくとも一部が複数のトランジスタのチャネル領域をなす半導体層11と、半導体層11の上部のそれぞれのトランジスタのチャネル領域となる領域を少なくとも囲み、半導体層11の上部に複数のトランジスタに共通の活性領域21Bを定義する素子分離絶縁膜21と、活性領域21Bの一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入し、第2導電型(n型)で、素子分離絶縁膜の一方の端部に一辺のみを接した矩形の第1主電極領域12と、活性領域21Bの他方の端部側に設けられ、チャネル領域からキャリアを排出するキャリア排出口を有し、第2導電型(n型)で、素子分離絶縁膜に他方の端部に一辺のみを接した矩形の第2主電極領域13と、活性領域21Bの表面に設けられたゲート絶縁膜(図示省略)と、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第1主電極領域12と第2主電極領域13との間を第1主電極領域12の1辺と接して、第1主電極領域12と第2主電極領域13との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延し、第1主電極領域12の3辺を囲むように更に伸延する2本の第1ガード部241a,242aを有するπ字型の第1のゲート電極24aと、活性領域21Bに、平面パターン上、第1主電極領域12のゲート幅方向の両端側に、それぞれ第1のゲート電極24aの第1ガード部241a,242aを隔てて、第1ガード部241a,242a及び素子分離絶縁膜21に接した第1導電型(p+型)の第1リーク阻止領域61a,62aと、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第1主電極領域12と第2主電極領域13との間を第2主電極領域13の1辺と接して、第1のゲート電極24aに対向し、第2主電極領域13の3辺を囲むように更に伸延する2本の第2ガード部241b,242bを有し、第1のゲート電極24aに対して、第1のゲート電極24a、第2のゲート電極24b間のチャネル幅方向に沿う中心線に関して互いに鏡像対称に配置されるπ字型の第2のゲート電極24bと、活性領域21Bに、平面パターン上、第2主電極領域13のゲート幅方向の両端側に、それぞれ第2のゲート電極24bの第2ガード部241b,242bを隔てて、第2ガード部241b,242b及び素子分離絶縁膜21に接した第1導電型(p+型)の第2リーク阻止領域61b,62bと、ゲート絶縁膜の上方において、キャリアの流れをそれぞれ静電的に制御し、平面パターン上、第1のゲート電極24a、第2のゲート電極24bの間にそれぞれ離間して配置され、第1のゲート電極24a、第2のゲート電極24bの間を互いに平行に伸延する複数の中間ゲート電極26-1〜26-m(mは正の整数)と、活性領域21Bの、複数の中間ゲート電極26-1〜26-mのそれぞれ下方の素子分離絶縁膜21に近接する領域にそれぞれ形成され、素子分離絶縁膜21近傍にリークパスが形成されることを阻止するリーク阻止領域18,19と、平面パターン上、第1のゲート電極24a、複数の中間ゲート電極26-1〜26-m、第2のゲート電極24bのそれぞれの間に位置し、活性領域21Bに設けられた第2導電型(n型)の複数の共通主電極領域14とを備えて、複数の絶縁ゲート型半導体素子の直列回路を構成している。
【0039】
リーク阻止領域18,19は、半導体層11より高不純物密度の第1導電型(p+型)であり、複数の中間ゲート電極26-1〜26-mのそれぞれ下方の領域において、主電流の経路(電流パス)をなす中央部の電位より周辺部の電位を低くする。
【0040】
第6の実施形態に係る絶縁ゲート型半導体集積回路にイオン化放射線が照射されると、第1のゲート電極24a及び第2のゲート電極24bのそれぞれ下方の素子分離絶縁膜21近傍の領域PAa,PBa;PAb,PBbでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PAa,PBa;PAb,PBbの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61a,62a;61b,62bであるため、これらの部分を介した電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【0041】
更に、第6の実施形態に係る絶縁ゲート型半導体集積回路は、複数の中間ゲート電極26-1〜26-mのそれぞれ下方の領域において、主電流の経路(電流パス)をなす中央部の電位より周辺部の電位が低くなっているので、キャリアが、素子分離絶縁膜21近傍にリークパスが形成される領域PAcを避けて、より確実にリーク電流が流れることを防止できる。
【0042】
(第7の実施形態)
図7は、増幅型イメージセンサ(APS:Active Pixel Sensor)の各画素5内に4つのMOS型トランジスタを備える4トランジスタ型の画素構成の一例を示す図である。増幅型イメージセンサの各画素5の受光部である埋込フォトダイオードPDijのカソード領域は、転送トランジスタTTijのソース領域と共通している。転送トランジスタTTijのフローティングドレイン(FD)領域は、図7のF部に示す増幅回路を構成する信号読み出しトランジスタ(増幅トランジスタ)TAijのゲート電極と、リセットトランジスタTRijのソース電極が接続されている。リセットトランジスタTRijのドレイン電極及び信号読み出しトランジスタ(増幅トランジスタ)TAijのドレイン電極は、それぞれ電源VDDに接続され、信号読み出しトランジスタ(増幅トランジスタ)TAijのソース電極は画素選択用のスイッチングトランジスタTSijのドレイン電極に接続されている。画素選択用のスイッチングトランジスタTSijのソース電極は、j列の垂直信号線Bjに接続され、ゲート電極にはi行の水平ラインの垂直選択信号Siがタイミング発生回路(図示省略)に駆動されて垂直シフトレジスタ(垂直走査回路)(図示省略)から与えられる。
【0043】
第7の実施形態に係る絶縁ゲート型半導体素子は、図7のE部に示す転送トランジスタTTij及び埋込フォトダイオードPDijを集積化した半導体素子である。図8(a)及び図8(b)に、それぞれ図7のE部に対応する平面図及び断面図を示す。
【0044】
図8に示すように、本発明の第7の実施形態に係る絶縁ゲート型半導体素子は、第1導電型(p型)のSiからなり、少なくとも一部がチャネル領域をなす半導体層51と、半導体層51の上部のチャネル領域となる領域を少なくとも囲み、半導体層51の上部に活性領域21Bを定義する素子分離絶縁膜21と、活性領域21Bの一方の端部側に設けられ、半導体層51とフォトダイオードPDijを構成し、チャネル領域にキャリア注入口を介してフォトダイオードPDijが生成したキャリア(電子)を注入し、第2導電型(n型)で、素子分離絶縁膜21から離間した矩形の表面埋込領域(第1主電極領域)52と、活性領域21Bの他方の端部側に設けられ、チャネル領域からキャリア(電子)を排出し、第2導電型(n型)で、素子分離絶縁膜21の他方の端部に1辺のみを接した矩形の電荷検出部(第2主電極領域)53と、活性領域21Bの表面に設けられたゲート絶縁膜22と、ゲート絶縁膜22の上において、キャリアの流れを静電的に制御し、平面パターン上、表面埋込領域52と電荷検出領域53との間を、表面埋込領域52と電荷検出領域53との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延し、電荷検出領域(第2主電極領域)53の3辺を囲むように更に伸延する2本のガード部241,242を有するπ字型のゲート電極(転送ゲート電極)24とを備える。
【0045】
埋込フォトダイオードPDijは、半導体層51をアノード領域、表面埋込領域52をカソード領域とし、それぞれの表面埋込領域52の上には第1導電型(p+型)のピニング層54が形成されている。
【0046】
転送トランジスタTTijのソース領域(第1主電極領域)として機能する受光部の表面埋込領域52から、転送トランジスタTTijのフローティングドレイン(FD)領域(第2主電極領域)として機能する電荷検出領域53へは、転送トランジスタTTijのゲート電極(転送ゲート電極)24に制御信号Tとしてハイ(H)レベルの信号を印加することにより、第1導電型(p型)の半導体層51を経由して信号電荷が転送される。電荷検出領域53には、ゲート絶縁膜22に設けられたコンタクトプラグ(図示省略)を介して、表面配線により、信号読み出しトランジスタ(増幅トランジスタ)TAijのゲート電極及びリセットトランジスタTRijのソース電極が接続されている。リセットトランジスタTRijのリセットゲート電極に対し、リセット信号Riをハイ(H)レベル(Ri=“1”)にして、電荷検出領域53に蓄積された電荷をそれぞれ吐き出し、電荷検出領域53をリセットする。
【0047】
第7の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、ゲート電極24の下方の素子分離絶縁膜21近傍の領域PA及びPBでゲートのしきい値電圧が負方向にシフトする。しかしながら、領域PA及びPBの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61,62であるため、リーク阻止領域61,62を介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【0048】
(第8の実施形態)
第7の実施形態において説明した増幅型イメージセンサの各画素5の構成の内、第7の実施形態に係る絶縁ゲート型半導体素子以外の素子についても、本発明の構成を応用することができる。本発明の第8の実施形態に係る絶縁ゲート型半導体集積回路は、図9に示すように、n+型の第1主電極領域12と、n+型の第1の共通主電極領域14a及び第2の共通主電極領域14bと、n+型の第2主電極領域13から構成される、図7のF部に示すリセットトランジスタTRijと、信号読み出しトランジスタ(増幅トランジスタ)TAijと、スイッチングトランジスタTSijとを一体化した集積回路である。
【0049】
即ち、本発明の第8の実施形態に係る絶縁ゲート型半導体集積回路は、図9に示すように、第1導電型(p型)のSiからなり、少なくとも一部が複数のトランジスタのチャネル領域をなす半導体層11と、半導体層11の上部のそれぞれのトランジスタのチャネル領域となる領域を少なくとも囲み、半導体層11の上部に複数のトランジスタに共通の活性領域21Bを定義する素子分離絶縁膜(図示省略)と、活性領域21Bの一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入し、第2導電型(n型)で、素子分離絶縁膜の一方の端部に一辺のみを接した矩形の第1主電極領域12と、活性領域21Bの他方の端部側に設けられ、チャネル領域からキャリアを排出するキャリア排出口を有し、第2導電型(n型)で、素子分離絶縁膜に他方の端部に一辺のみを接した矩形の第2主電極領域13と、活性領域21Bの表面に設けられたゲート絶縁膜(図示省略)と、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第1主電極領域12と第2主電極領域13との間を第1主電極領域12の1辺と接して、第1主電極領域12と第2主電極領域13との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延し、第1主電極領域12の3辺を囲むように更に伸延する2本の第1ガード部241a,242aを有するπ字型の第1のゲート電極24aと、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第1主電極領域12と第2主電極領域13との間を第2主電極領域13の1辺と接して、第2主電極領域13の3辺を囲むように更に伸延する2本の第2ガード部241b,242bを有し、第1のゲート電極24aに対して、第1のゲート電極24a、第2のゲート電極24b間のチャネル幅方向に沿う中心線に関して互いに鏡像対称に配置されるπ字型の第2のゲート電極24bと、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第1のゲート電極24aと第2のゲート電極24bとの間にそれぞれ離間して配置され、第1のゲート電極24a、第2のゲート電極24bに対して互いに平行に伸延する中間ゲート電極26と、平面パターン上、第1のゲート電極24a、中間ゲート電極26の間に位置し、キャリアをチャネル領域に注入するキャリア注入口及びチャネル領域からキャリアを排出するキャリア排出口を有する第2導電型(n型)の第1の共通主電極領域14aと、平面パターン上、中間ゲート電極26、第2のゲート電極24bの間に位置し、キャリアをチャネル領域に注入するキャリア注入口及びチャネル領域からキャリアを排出するキャリア排出口を有する第2導電型(n型)の第2の共通主電極領域14bとを備えて、図7のF部に示すリセットトランジスタTRijと、信号読み出しトランジスタ(増幅トランジスタ)TAijと、スイッチングトランジスタTSijとを集積化した増幅回路を構成している。
【0050】
図7に示す転送トランジスタTTijのフローティングドレイン(FD)領域は、信号読み出しトランジスタ(増幅トランジスタ)TAijのゲート電極である中間ゲート電極26と、リセットトランジスタTRijのソース電極である第1主電極領域12に接続されている。第1の共通主電極領域14aは、リセットトランジスタTRijのドレイン領域及び信号読み出しトランジスタ(増幅トランジスタ)TAijのドレイン領域と共通する領域として機能し、それぞれ電源VDDに接続されている。第2の共通主電極領域14bは、信号読み出しトランジスタ(増幅トランジスタ)TAijのソース領域及び画素選択用のスイッチングトランジスタTSijのドレイン領域と共通する領域として機能する。画素選択用のスイッチングトランジスタTSijのソース領域である第2主電極領域13は、j列の垂直信号線Bjに接続され、ゲート電極である第2のゲート電極24bにはi行の水平ラインの垂直選択信号Siがタイミング発生回路(図示省略)に駆動されて垂直シフトレジスタ(垂直走査回路)(図示省略)から与えられる。
【0051】
第8の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、第1のゲート電極24a及び第2のゲート電極24bのそれぞれ下方の素子分離絶縁膜21近傍の領域PAa,PBa;PAb,PBbでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PAa,PBa;PAb,PBbの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61a,62a;61b,62bであるため、リーク阻止領域61a,62a;61b,62bを介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【0052】
(その他の実施形態)
上記のように、本発明は第1〜第8の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0053】
図4では、本発明の第4の実施形態に係る絶縁ゲート型半導体集積回路として、2つの第1の実施形態に係る絶縁ゲート型半導体素子を第1主電極領域12を互いに共有させて対向する構成を説明したが、第1の実施形態に係る絶縁ゲート型半導体素子の代わりに、第2又は第3の実施形態に係る絶縁ゲート型半導体素子を2つ直列接続するように配置してもよい。
【0054】
又、第5及び第6の実施形態に係る絶縁ゲート型半導体集積回路の説明においては、図5及び図6に示すようにπ字型の第1のゲート電極24aとπ字型の第2のゲート電極24bとの間に配置されるゲート電極を、複数の中間ゲート電極26-1〜26-mとして説明したが、中間ゲート電極は必ずしも複数である必要はなく、単数であってもよい。
【0055】
又、図7の増幅型イメージセンサのF部に示すリセットトランジスタTRijと、信号読み出しトランジスタ(増幅トランジスタ)TAijと、スイッチングトランジスタTSijとを一体化した集積回路として、図9に示す第8の実施形態に係る絶縁ゲート型半導体集積回路を説明したが、図9に示す構成の代わりに、図5及び図6に示すそれぞれ第5及び第6の実施形態に係る絶縁ゲート型半導体集積回路において、中間ゲート電極を単数とした構成としてもよい。これらの場合には、信号読み出しトランジスタ(増幅トランジスタ)TAijのゲート電極である1本の中間ゲート電極26を挟んで、第1の共通主電極領域14aと第2の共通主電極領域14bとの間で、キャリアが、素子分離絶縁膜21近傍にリークパスが形成される領域PAcを避け、より確実にリーク電流が流れることを防止できる。
【0056】
又、既に述べた第1〜第8の実施形態の説明においては、第1導電型をp型、第2導電型をn型として、各絶縁ゲート型半導体素子がnMOS型トランジスタである場合について説明したが、第1導電型をn型、第2導電型をp型として、各絶縁ゲート型半導体素子がpMOS型トランジスタである場合についても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
【0057】
又、半導体集積回路は固体撮像装置以外の、例えば、半導体記憶装置、微細化された論理集積回路やシステムLSI等の種々の半導体集積回路の用途にも適用可能であることも、上記の説明から容易に理解できるであろう。
【0058】
更に、第1〜第8の実施形態の説明においては半導体層11の半導体材料としてSiの場合を説明したが、ゲルマニウム(Ge)、炭化珪素(SiC)、ダイアモンドやガリウム砒素(GaAs)等の他の半導体の場合であっても、本発明の技術的思想は同様に適用可能であり、半導体層11をSiで形成し、ドレイン領域(第1主電極領域)12やソース領域(第2主電極領域)13をGeに形成したSi−Geヘテロ接合等であっても構わない。
【0059】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0060】
5…画素
11,51…半導体層
12,12a…第1主電極領域
13…第2主電極領域
14,141…共通主電極領域
14a…第1の共通主電極領域
14b…第2の共通主電極領域
15…埋込領域
18,19…リーク阻止領域
21…素子分離絶縁膜
21B…活性領域
22…ゲート絶縁膜
23…第1主電極配線
24…ゲート電極
24P…ゲート電極
24a…第1のゲート電極
24b…第2のゲート電極
25…層間絶縁膜
26-1〜26-m…中間ゲート電極
27…第2主電極配線
52…表面埋込領域(第1主電極領域)
53…電荷検出領域(第2主電極領域)
54…ピニング層
61,62,61a,62a,61b,62b…リーク阻止領域
81…ゲート電極
82…ソース/ドレイン領域
83…ドレイン/ソース領域
86…チャネル
88…ゲート電極
241,242,241a,242a,241b,242b…ガード部
【技術分野】
【0001】
本発明は、耐放射線性を有する絶縁ゲート型半導体素子の構造、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路の構造に関する。
【背景技術】
【0002】
固体撮像装置はCCD型とCMOS型とに大別される。これらの固体撮像装置を衛星搭載カメラなど放射線の多い環境で使用する場合において、多段の電荷転送動作を行うCCD型は、放射線の影響による転送劣化が生じ易いため、多段電荷転送動作を伴わないCMOS型の方が有利である。しかしながらCMOS型も放射線照射により様々な影響を受ける。具体的には、受光部の暗電流増大や白傷増大、トランジスタのリーク電流増大、ラッチアップなどである。この内、トランジスタのリーク電流は、画素内のトランジスタや読み出し回路系で用いるアナログ回路内のトランジスタ等で発生し、その対策を行うことはCMOS型固体撮像装置の耐放射線設計をする上で重要なポイントの1つとなる。
【0003】
図10を参照し、一般的なMOS型トランジスタが放射線照射を受けることによりリーク電流の増大を引き起こすことを説明する。図10に示すMOS型トランジスタは、p型基板である半導体層11の上に、シリコン酸化膜からなるゲート絶縁膜22を介してゲート電極24Pが形成され、厚い素子分離絶縁膜21で周辺を囲まれた領域を活性領域21Bとし、活性領域21Bにn型のドレイン領域12、ソース領域13が形成されて、ゲート電極24Pの下のチャネルをドレイン領域12からソース領域13に向かい電流が流れる。図11は図10に示すMOS型トランジスタの深さ方向の電位分布を示したものである。MOSトランジスタは、X線やガンマ線などの高エネルギ光や高エネルギの荷電粒子等のイオン化放射線(Ionizing Radiation)が照射されると、絶縁膜中に電子正孔対が発生した後、移動度の低い正孔が取り残されて半導体との界面近傍に多いトラップに蓄積する。これによりゲート電圧Vgが変わらなくてもチャネルのキャリア(電子)に対するポテンシャルはVs0からVs1まで深くなり、ゲート電圧Vgが通常ではオフ(遮断)となる値であってもチャネルをオフできなくなる。換言すればゲートがオン(導通)するしきい値電圧がマイナス方向にシフトする。この効果は酸化膜の厚さの2乗に比例するため厚い酸化膜で顕著となり、図10(a)に示すように、オフ時にチャネルの長さ方向に沿う両端部でリークパスが形成され、リーク電流Iaが流れる。
【0004】
これを防ぐ方法の1つとして、図12に示すようにゲート電極81をリング状にし、ゲート電極81に囲まれた領域82をソースないしドレイン、ゲート電極81の周囲の領域83をドレインないしソースとすることが知られている(非特許文献1参照)。これによりソースとドレイン間に厚い酸化膜の側壁が無くなり、リーク電流は防止される。しかしながら、この方法はトランジスタサイズの増大を招く。
【0005】
他の方法として、図13に示すようにゲート電極88の下でチャネル86の幅を広げ、厚い酸化膜による側壁部のエッジ長さをyから2x+yへ増大することが提案されている(特許文献1参照)。これにより側壁部近傍のチャネル長が増大しリーク電流が流れ難くなるが、この方法もゲートサイズの増大を招く。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特表2009−516361号公報
【非特許文献】
【0007】
【非特許文献1】G.アネリ(Anelli)他、「LHC実験のための標準的なディープサブミクロンCMOS技術を用いた放射線耐性を有するVLSIの実用的設計(Radiation Tolerant VLSI Circuits in Standard Deep Submicron CMOS Technologies for the LHC Experiments: Practical Design Aspects)」、米国電気電子学会(IEEE)、原子核科学会報(Transactions on Nuclear Science)、第46巻、pp.1690-1696、1999年12月
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、サイズを増大することなく、放射線によるソースドレイン間のオフ時のリーク電流を低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するために、本発明の第1の態様は、(a)少なくとも一部がチャネル領域をなす第1導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型の第1主電極領域と、(d)活性領域の他方に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第2導電型の第2主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜の上に設けられ、キャリアの流れを静電的に制御し、平面パターン上、キャリアの流路に直交する主制御部、この主制御部にπ字型をなすように交わる2本のガード部を有し、第2の主電極領域の3方を囲むゲート電極と、(g)活性領域に、平面パターン上、第2主電極領域のゲート幅方向の両端側に、それぞれ2本のガード部を隔てて、ガード部、素子分離絶縁膜に接するようにそれぞれ形成され、第1導電型で、半導体層よりも高不純物密度のリーク阻止領域とを備える絶縁ゲート型半導体素子であることを要旨とする。
【0010】
本発明の第2の態様は、(a)少なくとも一部がチャネル領域をなす第1導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型の第1主電極領域と、(d)活性領域の他方の端部側に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第2導電型の第2主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜の上に設けられ、キャリアの流路に直交する第1主制御部、この第1主制御部にπ字型をなすように交わる2本の第1ガード部を有し、第1主電極領域の3方を囲む第1のゲート電極と、(g)活性領域の第1ガード部と素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、半導体層よりも高不純物密度の第1リーク阻止領域と、(h)ゲート絶縁膜の上に第1のゲート電極と対向して設けられ、キャリアの流路に直交する第2主制御部、この第2主制御部にπ字型をなすように交わる2本の第2ガード部を有し、第2主電極領域の3方を囲む第2のゲート電極と、(i)活性領域の第2ガード部と素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、半導体層よりも高不純物密度の第2リーク阻止領域と、(j)活性領域の第1及び第2のゲート電極の間に位置し、第2導電型で、第1主電極領域に対して第2主電極領域と機能し、第2主電極領域に対して第1主電極領域と機能する共通主電極領域とを備える絶縁ゲート型半導体集積回路であることを要旨とする。
【0011】
本発明の第3の態様は、(a)少なくとも一部がチャネル領域をなす第1導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型の第1主電極領域と、(d)活性領域の他方の端部側に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第2導電型の第2主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜の上に設けられ、キャリアの流路に直交する第1主制御部、この第1主制御部にπ字型をなすように交わる2本の第1ガード部を有し、第1主電極領域の3方を囲む第1のゲート電極と、(g)活性領域の第1ガード部と素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、半導体層よりも高不純物密度の第1リーク阻止領域と、(h)ゲート絶縁膜の上に第1のゲート電極と対向して設けられ、キャリアの流路に直交する第2主制御部、この第2主制御部にπ字型をなすように交わる2本の第2ガード部を有し、第2主電極領域の3方を囲む第2のゲート電極と、(i)活性領域の第2ガード部と素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、半導体層よりも高不純物密度の第2リーク阻止領域と、(j)第1のゲート電極と第2のゲート電極の間にそれぞれ離間して配置された複数の中間ゲート電極と、(k)第1のゲート電極と複数の中間ゲート電極のいずれかとの間、複数の中間ゲート電極のそれぞれの間、複数の中間ゲート電極のいずれかと第2のゲート電極の間にそれぞれ位置し、活性領域に素子分離絶縁膜から離間して設けられた第2導電型の複数の共通主電極領域とを備える絶縁ゲート型半導体集積回路であることを要旨とする。
【発明の効果】
【0012】
本発明によれば、サイズを増大することなく、放射線によるソースドレイン間のオフ時のリーク電流を低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することができる。
【図面の簡単な説明】
【0013】
【図1】図1(a)は、本発明の第1の実施形態に係る絶縁ゲート型半導体素子を示す平面図であり、図1(b)は図1(a)のIA−IA方向から見た、第1の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図、図1(c)は図1(a)のIB−IB方向から見た第1の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図、図1(d)は図1(a)のIC−IC方向から見た第1の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図である。
【図2】図2(a)は、本発明の第2の実施形態に係る絶縁ゲート型半導体素子を示す平面図であり、図2(b)は図2(a)のIIA−IIA方向から見た、第2の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図である。
【図3】図3(a)は、本発明の第3の実施形態に係る絶縁ゲート型半導体素子を示す平面図であり、図3(b)は図3(a)のIIIB−IIIB方向から見た、第3の実施形態に係る絶縁ゲート型半導体素子の一部を示す模式的な断面図である。
【図4】本発明の第4の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図5】本発明の第5の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図6】本発明の第6の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図7】本発明の第7の実施形態に係る絶縁ゲート型半導体素子、及び第8の実施形態に係る絶縁ゲート型半導体集積回路が適用される増幅型イメージセンサの各画素の回路構成の例を示す回路図である。
【図8】図7に示す回路図の一部に用いられる本発明の第7の実施形態に係る絶縁ゲート型半導体素子の平面図の一例である。
【図9】図7に示す回路図の一部に用いられる本発明の第8の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図10】図10(a)は、従来の絶縁ゲート型半導体素子の主電流の経路を説明する平面図であり、図10(b)は図10(a)の絶縁ゲート型半導体素子のチャネル部のオン(導通)時とオフ(遮断)時のポテンシャルプロファイルを示す模式的な断面図である。
【図11】従来の絶縁ゲート型半導体素子のチャネルのポテンシャルの変化を、放射線の照射前及び照射後の絶縁ゲート型半導体素子のチャネルのポテンシャル分布と比較して示す図である。
【図12】従来の耐放射線性を有する絶縁ゲート型半導体素子を説明する平面図である。
【図13】従来の耐放射線性を有する絶縁ゲート型半導体素子を説明する平面図である。
【発明を実施するための形態】
【0014】
次に、図面を参照して、本発明の第1〜第8の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0015】
又、以下に示す第1〜第8の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【0016】
(第1の実施形態)
図1に示すように、本発明の第1の実施形態に係る絶縁ゲート型半導体素子は、第1導電型(p型)のシリコン(Si)からなり、少なくとも一部がチャネル領域をなす第1導電型の半導体層11と、チャネル領域を少なくとも囲み、半導体層11の上部に活性領域21Bを定義する素子分離絶縁膜21と、活性領域21Bの一方に設けられ、チャネル領域にキャリア注入口を介してキャリア(電子)を注入する第2導電型(n型)で、素子分離絶縁膜21に3辺を接した矩形の第1主電極領域12と、活性領域21Bの他方に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第2導電型(n型)で、素子分離絶縁膜21の他方の端部に1辺のみを接した矩形の第2主電極領域13と、活性領域21Bの表面に設けられたゲート絶縁膜22と、ゲート絶縁膜22の上に設けられ、キャリアの流れを静電的に制御し、平面パターン上、第1主電極領域12と第2主電極領域13との間のチャネル領域を流れるキャリアの流路に直交する主制御部、この主制御部に、この主制御部と共に第2主電極領域13の3方を囲むように交わる2本のガード部241,242を有してπ字型をなすゲート電極24と、活性領域21Bに、平面パターン上、第2主電極領域13のゲート幅方向の両端側に、それぞれ2本のガード部241,242を隔てて、このガード部241,242、素子分離絶縁膜21に接するようにそれぞれ形成され、第1導電型(p+型)で、半導体層11よりも高不純物密度のリーク阻止領域61,62とを備える。
【0017】
第1主電極領域12は、ゲート電極24に近接する辺をキャリア注入口として有し、第2主電極領域13は、第1主電極領域12に近接する辺をキャリア排出口として有する。第1主電極領域12のキャリア注入口と第2主電極領域13のキャリア排出口とを結ぶキャリアの流路は、放射線によって生成されるリークパスから離間して設けられる。リークパスは、電子に対するポテンシャルが周囲より低く、活性領域21Bに素子分離絶縁膜21に沿って形成される。ゲート電極24の上には層間絶縁膜25が設けられ、層間絶縁膜25に開口されたコンタクトホールを介して、第1主電極領域12には第1主電極配線23が、第2主電極領域13には第2主電極配線27が接続されている。
【0018】
図1(b)〜図1(d)では「半導体層11」として、第1導電型(p型)の半導体基板(Si基板)を用いる場合を例示しているが、半導体基板の代わりに、第1導電型の半導体基板上に、半導体基板よりも低不純物密度の第1導電型のエピタキシャル成長層を形成して、エピタキシャル成長層を半導体層11として採用してもよく、第2導電型(n型)の半導体基板上に、第1導電型(p型)のエピタキシャル成長層を形成して、エピタキシャル成長層を半導体層11として採用してもよく、SOI構造の第1導電型の半導体層(SOI層)を半導体層11として採用してもよい。素子分離絶縁膜21は素子分離機能を有するものであれば種々の構造や種々の材料の絶縁膜が採用可能である。例えば微細化された集積回路等に有利な浅いトレンチ分離(STI:Shallow Trench Isolation)等のトレンチ分離構造に用いられる厚い酸化膜などが素子分離絶縁膜21として好適である。素子分離絶縁膜21は半導体層11の少なくとも上部を囲む構造であれば、種々の構造が採用可能で、SOI構造のように島状に半導体層11の底部及び側面を囲む構造であっても構わない。
【0019】
本明細書及び本特許請求の範囲の記載において、「第1主電極領域」とは、電界効果トランジスタ(FET)や静電誘導トランジスタ(SIT)等のソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。「第2主電極領域」とは、FET,SIT等の上記第1主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。即ち、第1主電極領域がソース領域であれば、第2主電極領域はドレイン領域であり、第1主電極領域がドレイン領域であれば、第2主電極領域はソース領域である。以下の説明では、便宜上、第1主電極領域がドレイン領域で第2主電極領域がソース領域の場合について説明するが、どちらをドレイン領域と呼び、どちらをソース領域と呼ぶかは、絶縁ゲート型半導体素子のバイアス関係で決まる単なる選択の問題であり、ドレイン領域とソース領域を入れ替えても構わない場合があることは勿論である。
【0020】
又、本明細書及び本特許請求の範囲の記載において、「矩形」とは完全な矩形(長方形)のみを意味するものではない。即ち、「矩形の第1主電極領域12」や「矩形の第2主電極領域13」の表現は、完全な矩形(長方形)の第1主電極領域12や第2主電極領域13のみを意味する意図ではなく、フォトリソグラフィーやその他のプロセス上の理由から、第1主電極領域12や第2主電極領域13の平面形状のコーナ部分が丸みを帯びた矩形になる場合等が発生するので、そのような不完全な矩形のトポロジーをも許容するものであることに留意すべきである。特に、微細化が進んだ構造においては、第1主電極領域12や第2主電極領域13の平面形状は円に近い平面形状になりうるが、本明細書及び本特許請求の範囲の記載においては、それらの平面形状をも含めて「矩形の第1主電極領域12」や「矩形の第2主電極領域13」と呼ぶ。
【0021】
図1(a)では、第1主電極領域12が、平面パターン上、ゲート電極24の上にのみ設けられ、第2主電極領域13が、平面パターン上、ゲート電極24の下にのみ設けられた構造を例示した。しかし、第1主電極領域12は平面パターン上、第1主電極領域12側からゲート電極24の直下に、少なくともデバイ長以上の長さで、若干張り出していてもよく、第2主電極領域13は平面パターン上、第2主電極領域13側からゲート電極24の直下に若干張り出していてもよい。実際に、プロセス上の熱処理工程を考慮すれば、第1主電極領域12が、平面パターン上、第1主電極領域12側からゲート電極24の直下において、横方向(図1(a)において下方向)に拡散し、第2主電極領域13が第2主電極領域13側からゲート電極24の直下において、横方向(図1(a)において上方向)に拡散する構造は容易に実現できる。よって、現実の構造としては、図1(a)に示す構造は、第1主電極領域12が、平面パターン上、第1主電極領域12側からゲート電極24の直下において、下方向に若干張り出し、第2主電極領域13が第2主電極領域13側からゲート電極24の直下において、上方向に若干張り出している。
【0022】
ゲート電極24は、燐(P)、砒素(As)等の第2導電型(n型)の不純物をドープした多結晶シリコン(以下において「ドープドポリシリコン」という。)膜等で形成すれば、ゲート電極24と第1主電極領域12との境界、及びゲート電極24と第2主電極領域13との境界は自己整合的に定めることが可能である。或いは、ゲート電極24を、ドープドポリシリコン膜とタングステンシリサイド(WSi2)膜等の多層構造から構成すればゲート電極24の抵抗値を低減させ、高速動作を可能にすることができる。シリサイド膜としては、タングステンシリサイド(WSi2)膜の他、コバルトシリサイド(CoSi2)膜、チタンシリサイド(TiSi2)膜、モリブデンシリサイド(MoSi2)膜等の金属シリサイド膜が使用可能である。シリサイド膜の代わりに、タングステン(W)、コバルト(Co)、チタン(Ti)、モリブデン(Mo)等の高融点金属でもよく、更には、これらのシリサイド膜を用いたポリサイド膜でゲート電極24を構成してもよい。シリサイド膜の代わりに、アルミニウム(Al)或いは銅(Cu)等の高導電率の金属膜をドープドポリシリコン膜の上に配置してもよく、タングステン窒化物(WN)膜、チタン窒化物(TiN,Ti2N)膜のいずれか1つ或いは複数の積層膜を、シリサイド膜の代わりにドープドポリシリコン膜の上に配置してゲート電極24を構成してもよい。
【0023】
第1の実施形態に係る絶縁ゲート型半導体素子は、ゲート絶縁膜22としてシリコン酸化膜を用いた単なるMOS型のトランジスタだけに限定されるものではない。即ち、第1の実施形態に係る絶縁ゲート型半導体素子のゲート絶縁膜22としては、シリコン酸化膜の他、ストロンチウム酸化物(SrO)膜、シリコン窒化物(Si3N4)膜、アルミニウム酸化物(Al2O3)膜、マグネシウム酸化物(MgO)膜、イットリウム酸化物(Y2O3)膜、ハフニウム酸化物(HfO2)膜、ジルコニウム酸化物(ZrO2)膜、タンタル酸化物(Ta2O5)膜、ビスマス酸化物(Bi2O3)膜のいずれか1つの単層膜或いはこれらの複数を積層した複合膜等を使用して、MIS型のトランジスタを構成してもよい。但し、これらゲート絶縁膜材料としては、放射線に対して耐性があることが前提となる。
【0024】
第1の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、ゲート電極24下方の素子分離絶縁膜21近傍の領域PA及びPBでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PA及びPBの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61,62であるため、リーク阻止領域61,62を介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【0025】
(第2の実施形態)
第1の実施形態に係る絶縁ゲート型半導体素子では、第1主電極領域12として3辺を素子分離絶縁膜21に接した構造を説明したが、素子分離絶縁膜21に接する3辺の内対向する2辺を、素子分離絶縁膜21から離間する構造としてもよい。
【0026】
即ち、第2の実施形態に係る絶縁ゲート型半導体素子は、図2に示すように、第1主電極領域12aが、第1主電極領域12aのキャリアの流路に平行な2辺と素子分離絶縁膜21との間に、それぞれキャリアの流路に直交する方向(ゲート幅方向)に距離qを隔てて設けられている点で第1の実施形態と異なる。その他の構造は、第1の実施形態に係る絶縁ゲート型半導体素子と同一であるので重複した説明を省略する。
【0027】
第2の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、ゲート電極24の下方の素子分離絶縁膜21近傍の領域PA及びPBでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PA及びPBの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61,62であるため、これらの部分を介する電流経路はブロックされる。更に、第2の実施形態に係る絶縁ゲート型半導体素子は、第1主電極領域12aが、素子分離絶縁膜21近傍に形成されるリークパスを避けるように、第1主電極領域12aのキャリアの流路に平行な2辺と素子分離絶縁膜21とが離間するように設けられているので、イオン化放射線が照射されても、より確実にリーク電流が流れることを防止できる。
【0028】
(第3の実施形態)
図3に示すように、本発明の第3の実施形態に係る絶縁ゲート型半導体素子は、π字型のゲート電極24の下方の活性領域21Bに、チャネル幅と同方向に第2主電極領域13と同程度の幅を有するn−型の埋込領域15が形成されている点で第1の実施形態と異なる。第3の実施形態に係る絶縁ゲート型半導体素子は、ゲート電圧0Vでチャネルにキャリアが注入されるノーマリオン(ディプリーション)型の絶縁ゲート型トランジスタであり、導通時には埋込領域15の部分のキャリア(電子)に対するポテンシャルが深く形成されている。埋込領域15の不純物密度は、第1主電極領域12と第2主電極領域13より低不純物密度であるが、p型の半導体層11と同程度若しくはp型の半導体層11よりも大きな値である。
【0029】
第3の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、ゲート電極24の下方の素子分離絶縁膜21近傍の領域PA及びPBでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PA及びPBの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61,62であるため、リーク阻止領域61,62を介する電流経路はブロックされる。更に、第3の実施形態に係る絶縁ゲート型半導体素子は、ゲート電極24の下方の活性領域21Bに、チャネル幅と同方向に第2主電極領域13と同程度の幅を有するn−型の埋込領域15が形成されているので、キャリアの流路が埋込領域15に制約され、イオン化放射線が照射されても、より一層リーク電流を防止できる。
【0030】
(第4の実施形態)
図4に示すように、第4の実施形態に係る絶縁ゲート型半導体集積回路は、図1に示した第1の実施形態に係る絶縁ゲート型半導体素子を、第1主電極領域12を共通した電極領域として、2つの絶縁ゲート型半導体素子を対向するように直列接続した構成である。
【0031】
即ち、第4の実施形態に係る絶縁ゲート型半導体集積回路は、第1導電型(p型)のSiからなり、少なくとも一部がチャネル領域をなす半導体層11と、チャネル領域を少なくとも囲み、半導体層11の上部に活性領域21Bを定義する素子分離絶縁膜21と、活性領域21Bの一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型(n型)で矩形の第1主電極領域12と、活性領域21Bの他方の端部側に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第2導電型(n型)で矩形の第2主電極領域13と、活性領域21Bの表面に設けられたゲート絶縁膜(図示省略)と、ゲート絶縁膜の上に設けられ、キャリアの流路に直交する第1主制御部、この第1主制御部にπ字型をなすように交わる2本の第1ガード部241a,242aを有し、第1主電極領域12の3方を囲む第1のゲート電極24aと、活性領域21Bの第1ガード部241a,242aと素子分離絶縁膜21の間にそれぞれ挿入された一対の第1導電型(p+型)で、半導体層11よりも高不純物密度の第1リーク阻止領域61a,62aと、ゲート絶縁膜の上に第1のゲート電極24aと対向して設けられ、キャリアの流路に直交する第2主制御部、この第2主制御部にπ字型をなすように交わる2本の第2ガード部241b,242bを有し、第2主電極領域13の3方を囲む第2のゲート電極24bと、活性領域21Bの第2ガード部241b,242bと素子分離絶縁膜21の間にそれぞれ挿入された一対の第1導電型(p+型)で、半導体層11よりも高不純物密度の第2リーク阻止領域61b,62bと、活性領域21Bの第1のゲート電極24aと第2のゲート電極24bの間に位置し、第2導電型(n型)で、第1主電極領域12に対して第2主電極領域13と機能し、第2主電極領域13に対して第1主電極領域12と機能する共通主電極領域14とを備える。
【0032】
第4の実施形態に係る絶縁ゲート型半導体集積回路にイオン化放射線が照射されると、第1のゲート電極24a及び第2のゲート電極24bのそれぞれ下方の素子分離絶縁膜21近傍の領域PAa,PBa;PAb,PBbでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PAa,PBa;PAb,PBbの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61a,62a;61b,62bであるため、リーク阻止領域61a,62a;61b,62bを介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【0033】
(第5の実施形態)
図4に示す第4の実施形態に係る絶縁ゲート型半導体集積回路は、平面パターン上、π字型の第1のゲート電極24aとπ字型の第2のゲート電極24bとの間に共通主電極領域14を配置し、2つのトランジスタを直列に接続した構成としたが、複数の共通主電極領域、更に複数のゲート電極を用いて、更に複数のトランジスタを直列接続する構成としてもよい。
【0034】
図5に示すように、本発明の第5の実施形態に係る絶縁ゲート型半導体集積回路は、第1導電型(p型)のSiからなり、少なくとも一部がチャネル領域をなす半導体層11と、チャネル領域を少なくとも囲み、半導体層11の上部に活性領域21Bを定義する素子分離絶縁膜21と、活性領域21Bの一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型(n型)の第1主電極領域12と、活性領域21Bの他方の端部側に設けられ、チャネル領域から、キャリアを排出するキャリア排出口を有する第2導電型(n型)の第2主電極領域13と、活性領域21Bの表面に設けられたゲート絶縁膜(図示省略)と、ゲート絶縁膜の上に設けられ、キャリアの流路に直交する第1主制御部、この第1主制御部にπ字型をなすように交わる2本の第1ガード部241a,242aを有し、第1主電極領域12の3方を囲む第1のゲート電極24aと、活性領域21Bの第1ガード部241a,242aと素子分離絶縁膜21の間にそれぞれ挿入された一対の第1導電型(p+型)で、半導体層11よりも高不純物密度の第1リーク阻止領域61a,62aと、ゲート絶縁膜の上に第1のゲート電極24aと対向して設けられ、キャリアの流路に直交する第2主制御部、この第2主制御部にπ字型をなすように交わる2本の第2ガード部241b,242bを有し、第2主電極領域13の3方を囲む第2のゲート電極24bと、活性領域21Bの第2ガード部241b,242bと素子分離絶縁膜21の間にそれぞれ挿入された一対の第1導電型(p+型)で、半導体層11よりも高不純物密度の第2リーク阻止領域61b,62bと、第1のゲート電極24aと第2のゲート電極24bの間にそれぞれ離間して配置された複数の中間ゲート電極26-1〜26-m(mは正の整数)と、第1のゲート電極24aと中間ゲート電極26-1との間、複数の中間ゲート電極26-1〜26-mのそれぞれの間、中間ゲート電極26-mと第2のゲート電極24bの間にそれぞれ位置し、活性領域21Bに素子分離絶縁膜21から離間して設けられた第2導電型(n型)の複数の共通主電極領域141とを備えて、複数の絶縁ゲート型半導体素子の直列回路を構成している。
【0035】
第5の実施形態に係る絶縁ゲート型半導体集積回路にイオン化放射線が照射されると、第1のゲート電極24a及び第2のゲート電極24bのそれぞれ下方の素子分離絶縁膜21近傍の領域PAa,PBa;PAb,PBbでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PAa,PBa;PAb,PBbの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61a,62a;61b,62bであるため、リーク阻止領域61a,62a;61b,62bを介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【0036】
更に、第5の実施形態に係る絶縁ゲート型半導体集積回路は、複数の共通主電極領域141が、それぞれ素子分離絶縁膜21と離間して設けられているので、キャリアが、素子分離絶縁膜21近傍にリークパスが形成される領域PAcを避けて、より確実にリーク電流が流れることを防止できる。
【0037】
(第6の実施形態)
図5に示す第5の実施形態に係る絶縁ゲート型半導体集積回路では、複数の共通主電極領域141を素子分離絶縁膜21からそれぞれ離間した構成とすることによって、キャリアが素子分離絶縁膜21近傍に形成されるリークパスを流れることを防止したが、複数の中間ゲート電極26-1〜26-mのそれぞれ下方の素子分離絶縁膜21に近接する領域に、半導体層11より高濃度の第1導電型の領域を設けることによっても2つのπ字型のゲート電極の間のリーク電流を防止できる。
【0038】
図6に示すように、本発明の第6の実施形態に係る絶縁ゲート型半導体集積回路は、第1導電型(p型)のSiからなり、少なくとも一部が複数のトランジスタのチャネル領域をなす半導体層11と、半導体層11の上部のそれぞれのトランジスタのチャネル領域となる領域を少なくとも囲み、半導体層11の上部に複数のトランジスタに共通の活性領域21Bを定義する素子分離絶縁膜21と、活性領域21Bの一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入し、第2導電型(n型)で、素子分離絶縁膜の一方の端部に一辺のみを接した矩形の第1主電極領域12と、活性領域21Bの他方の端部側に設けられ、チャネル領域からキャリアを排出するキャリア排出口を有し、第2導電型(n型)で、素子分離絶縁膜に他方の端部に一辺のみを接した矩形の第2主電極領域13と、活性領域21Bの表面に設けられたゲート絶縁膜(図示省略)と、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第1主電極領域12と第2主電極領域13との間を第1主電極領域12の1辺と接して、第1主電極領域12と第2主電極領域13との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延し、第1主電極領域12の3辺を囲むように更に伸延する2本の第1ガード部241a,242aを有するπ字型の第1のゲート電極24aと、活性領域21Bに、平面パターン上、第1主電極領域12のゲート幅方向の両端側に、それぞれ第1のゲート電極24aの第1ガード部241a,242aを隔てて、第1ガード部241a,242a及び素子分離絶縁膜21に接した第1導電型(p+型)の第1リーク阻止領域61a,62aと、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第1主電極領域12と第2主電極領域13との間を第2主電極領域13の1辺と接して、第1のゲート電極24aに対向し、第2主電極領域13の3辺を囲むように更に伸延する2本の第2ガード部241b,242bを有し、第1のゲート電極24aに対して、第1のゲート電極24a、第2のゲート電極24b間のチャネル幅方向に沿う中心線に関して互いに鏡像対称に配置されるπ字型の第2のゲート電極24bと、活性領域21Bに、平面パターン上、第2主電極領域13のゲート幅方向の両端側に、それぞれ第2のゲート電極24bの第2ガード部241b,242bを隔てて、第2ガード部241b,242b及び素子分離絶縁膜21に接した第1導電型(p+型)の第2リーク阻止領域61b,62bと、ゲート絶縁膜の上方において、キャリアの流れをそれぞれ静電的に制御し、平面パターン上、第1のゲート電極24a、第2のゲート電極24bの間にそれぞれ離間して配置され、第1のゲート電極24a、第2のゲート電極24bの間を互いに平行に伸延する複数の中間ゲート電極26-1〜26-m(mは正の整数)と、活性領域21Bの、複数の中間ゲート電極26-1〜26-mのそれぞれ下方の素子分離絶縁膜21に近接する領域にそれぞれ形成され、素子分離絶縁膜21近傍にリークパスが形成されることを阻止するリーク阻止領域18,19と、平面パターン上、第1のゲート電極24a、複数の中間ゲート電極26-1〜26-m、第2のゲート電極24bのそれぞれの間に位置し、活性領域21Bに設けられた第2導電型(n型)の複数の共通主電極領域14とを備えて、複数の絶縁ゲート型半導体素子の直列回路を構成している。
【0039】
リーク阻止領域18,19は、半導体層11より高不純物密度の第1導電型(p+型)であり、複数の中間ゲート電極26-1〜26-mのそれぞれ下方の領域において、主電流の経路(電流パス)をなす中央部の電位より周辺部の電位を低くする。
【0040】
第6の実施形態に係る絶縁ゲート型半導体集積回路にイオン化放射線が照射されると、第1のゲート電極24a及び第2のゲート電極24bのそれぞれ下方の素子分離絶縁膜21近傍の領域PAa,PBa;PAb,PBbでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PAa,PBa;PAb,PBbの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61a,62a;61b,62bであるため、これらの部分を介した電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【0041】
更に、第6の実施形態に係る絶縁ゲート型半導体集積回路は、複数の中間ゲート電極26-1〜26-mのそれぞれ下方の領域において、主電流の経路(電流パス)をなす中央部の電位より周辺部の電位が低くなっているので、キャリアが、素子分離絶縁膜21近傍にリークパスが形成される領域PAcを避けて、より確実にリーク電流が流れることを防止できる。
【0042】
(第7の実施形態)
図7は、増幅型イメージセンサ(APS:Active Pixel Sensor)の各画素5内に4つのMOS型トランジスタを備える4トランジスタ型の画素構成の一例を示す図である。増幅型イメージセンサの各画素5の受光部である埋込フォトダイオードPDijのカソード領域は、転送トランジスタTTijのソース領域と共通している。転送トランジスタTTijのフローティングドレイン(FD)領域は、図7のF部に示す増幅回路を構成する信号読み出しトランジスタ(増幅トランジスタ)TAijのゲート電極と、リセットトランジスタTRijのソース電極が接続されている。リセットトランジスタTRijのドレイン電極及び信号読み出しトランジスタ(増幅トランジスタ)TAijのドレイン電極は、それぞれ電源VDDに接続され、信号読み出しトランジスタ(増幅トランジスタ)TAijのソース電極は画素選択用のスイッチングトランジスタTSijのドレイン電極に接続されている。画素選択用のスイッチングトランジスタTSijのソース電極は、j列の垂直信号線Bjに接続され、ゲート電極にはi行の水平ラインの垂直選択信号Siがタイミング発生回路(図示省略)に駆動されて垂直シフトレジスタ(垂直走査回路)(図示省略)から与えられる。
【0043】
第7の実施形態に係る絶縁ゲート型半導体素子は、図7のE部に示す転送トランジスタTTij及び埋込フォトダイオードPDijを集積化した半導体素子である。図8(a)及び図8(b)に、それぞれ図7のE部に対応する平面図及び断面図を示す。
【0044】
図8に示すように、本発明の第7の実施形態に係る絶縁ゲート型半導体素子は、第1導電型(p型)のSiからなり、少なくとも一部がチャネル領域をなす半導体層51と、半導体層51の上部のチャネル領域となる領域を少なくとも囲み、半導体層51の上部に活性領域21Bを定義する素子分離絶縁膜21と、活性領域21Bの一方の端部側に設けられ、半導体層51とフォトダイオードPDijを構成し、チャネル領域にキャリア注入口を介してフォトダイオードPDijが生成したキャリア(電子)を注入し、第2導電型(n型)で、素子分離絶縁膜21から離間した矩形の表面埋込領域(第1主電極領域)52と、活性領域21Bの他方の端部側に設けられ、チャネル領域からキャリア(電子)を排出し、第2導電型(n型)で、素子分離絶縁膜21の他方の端部に1辺のみを接した矩形の電荷検出部(第2主電極領域)53と、活性領域21Bの表面に設けられたゲート絶縁膜22と、ゲート絶縁膜22の上において、キャリアの流れを静電的に制御し、平面パターン上、表面埋込領域52と電荷検出領域53との間を、表面埋込領域52と電荷検出領域53との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延し、電荷検出領域(第2主電極領域)53の3辺を囲むように更に伸延する2本のガード部241,242を有するπ字型のゲート電極(転送ゲート電極)24とを備える。
【0045】
埋込フォトダイオードPDijは、半導体層51をアノード領域、表面埋込領域52をカソード領域とし、それぞれの表面埋込領域52の上には第1導電型(p+型)のピニング層54が形成されている。
【0046】
転送トランジスタTTijのソース領域(第1主電極領域)として機能する受光部の表面埋込領域52から、転送トランジスタTTijのフローティングドレイン(FD)領域(第2主電極領域)として機能する電荷検出領域53へは、転送トランジスタTTijのゲート電極(転送ゲート電極)24に制御信号Tとしてハイ(H)レベルの信号を印加することにより、第1導電型(p型)の半導体層51を経由して信号電荷が転送される。電荷検出領域53には、ゲート絶縁膜22に設けられたコンタクトプラグ(図示省略)を介して、表面配線により、信号読み出しトランジスタ(増幅トランジスタ)TAijのゲート電極及びリセットトランジスタTRijのソース電極が接続されている。リセットトランジスタTRijのリセットゲート電極に対し、リセット信号Riをハイ(H)レベル(Ri=“1”)にして、電荷検出領域53に蓄積された電荷をそれぞれ吐き出し、電荷検出領域53をリセットする。
【0047】
第7の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、ゲート電極24の下方の素子分離絶縁膜21近傍の領域PA及びPBでゲートのしきい値電圧が負方向にシフトする。しかしながら、領域PA及びPBの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61,62であるため、リーク阻止領域61,62を介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【0048】
(第8の実施形態)
第7の実施形態において説明した増幅型イメージセンサの各画素5の構成の内、第7の実施形態に係る絶縁ゲート型半導体素子以外の素子についても、本発明の構成を応用することができる。本発明の第8の実施形態に係る絶縁ゲート型半導体集積回路は、図9に示すように、n+型の第1主電極領域12と、n+型の第1の共通主電極領域14a及び第2の共通主電極領域14bと、n+型の第2主電極領域13から構成される、図7のF部に示すリセットトランジスタTRijと、信号読み出しトランジスタ(増幅トランジスタ)TAijと、スイッチングトランジスタTSijとを一体化した集積回路である。
【0049】
即ち、本発明の第8の実施形態に係る絶縁ゲート型半導体集積回路は、図9に示すように、第1導電型(p型)のSiからなり、少なくとも一部が複数のトランジスタのチャネル領域をなす半導体層11と、半導体層11の上部のそれぞれのトランジスタのチャネル領域となる領域を少なくとも囲み、半導体層11の上部に複数のトランジスタに共通の活性領域21Bを定義する素子分離絶縁膜(図示省略)と、活性領域21Bの一方の端部側に設けられ、チャネル領域にキャリア注入口を介してキャリアを注入し、第2導電型(n型)で、素子分離絶縁膜の一方の端部に一辺のみを接した矩形の第1主電極領域12と、活性領域21Bの他方の端部側に設けられ、チャネル領域からキャリアを排出するキャリア排出口を有し、第2導電型(n型)で、素子分離絶縁膜に他方の端部に一辺のみを接した矩形の第2主電極領域13と、活性領域21Bの表面に設けられたゲート絶縁膜(図示省略)と、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第1主電極領域12と第2主電極領域13との間を第1主電極領域12の1辺と接して、第1主電極領域12と第2主電極領域13との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延し、第1主電極領域12の3辺を囲むように更に伸延する2本の第1ガード部241a,242aを有するπ字型の第1のゲート電極24aと、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第1主電極領域12と第2主電極領域13との間を第2主電極領域13の1辺と接して、第2主電極領域13の3辺を囲むように更に伸延する2本の第2ガード部241b,242bを有し、第1のゲート電極24aに対して、第1のゲート電極24a、第2のゲート電極24b間のチャネル幅方向に沿う中心線に関して互いに鏡像対称に配置されるπ字型の第2のゲート電極24bと、ゲート絶縁膜の上方において、キャリアの流れを静電的に制御し、平面パターン上、第1のゲート電極24aと第2のゲート電極24bとの間にそれぞれ離間して配置され、第1のゲート電極24a、第2のゲート電極24bに対して互いに平行に伸延する中間ゲート電極26と、平面パターン上、第1のゲート電極24a、中間ゲート電極26の間に位置し、キャリアをチャネル領域に注入するキャリア注入口及びチャネル領域からキャリアを排出するキャリア排出口を有する第2導電型(n型)の第1の共通主電極領域14aと、平面パターン上、中間ゲート電極26、第2のゲート電極24bの間に位置し、キャリアをチャネル領域に注入するキャリア注入口及びチャネル領域からキャリアを排出するキャリア排出口を有する第2導電型(n型)の第2の共通主電極領域14bとを備えて、図7のF部に示すリセットトランジスタTRijと、信号読み出しトランジスタ(増幅トランジスタ)TAijと、スイッチングトランジスタTSijとを集積化した増幅回路を構成している。
【0050】
図7に示す転送トランジスタTTijのフローティングドレイン(FD)領域は、信号読み出しトランジスタ(増幅トランジスタ)TAijのゲート電極である中間ゲート電極26と、リセットトランジスタTRijのソース電極である第1主電極領域12に接続されている。第1の共通主電極領域14aは、リセットトランジスタTRijのドレイン領域及び信号読み出しトランジスタ(増幅トランジスタ)TAijのドレイン領域と共通する領域として機能し、それぞれ電源VDDに接続されている。第2の共通主電極領域14bは、信号読み出しトランジスタ(増幅トランジスタ)TAijのソース領域及び画素選択用のスイッチングトランジスタTSijのドレイン領域と共通する領域として機能する。画素選択用のスイッチングトランジスタTSijのソース領域である第2主電極領域13は、j列の垂直信号線Bjに接続され、ゲート電極である第2のゲート電極24bにはi行の水平ラインの垂直選択信号Siがタイミング発生回路(図示省略)に駆動されて垂直シフトレジスタ(垂直走査回路)(図示省略)から与えられる。
【0051】
第8の実施形態に係る絶縁ゲート型半導体素子にイオン化放射線が照射されると、第1のゲート電極24a及び第2のゲート電極24bのそれぞれ下方の素子分離絶縁膜21近傍の領域PAa,PBa;PAb,PBbでゲートのしきい値電圧が負方向にシフトする。しかしながら、それぞれ領域PAa,PBa;PAb,PBbの一端がチャネル電荷と反対導電型の層からなるリーク阻止領域61a,62a;61b,62bであるため、リーク阻止領域61a,62a;61b,62bを介する電流経路はブロックされる。従って、イオン化放射線が照射されても、リーク電流が流れることをほぼ完全に防止できる。
【0052】
(その他の実施形態)
上記のように、本発明は第1〜第8の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0053】
図4では、本発明の第4の実施形態に係る絶縁ゲート型半導体集積回路として、2つの第1の実施形態に係る絶縁ゲート型半導体素子を第1主電極領域12を互いに共有させて対向する構成を説明したが、第1の実施形態に係る絶縁ゲート型半導体素子の代わりに、第2又は第3の実施形態に係る絶縁ゲート型半導体素子を2つ直列接続するように配置してもよい。
【0054】
又、第5及び第6の実施形態に係る絶縁ゲート型半導体集積回路の説明においては、図5及び図6に示すようにπ字型の第1のゲート電極24aとπ字型の第2のゲート電極24bとの間に配置されるゲート電極を、複数の中間ゲート電極26-1〜26-mとして説明したが、中間ゲート電極は必ずしも複数である必要はなく、単数であってもよい。
【0055】
又、図7の増幅型イメージセンサのF部に示すリセットトランジスタTRijと、信号読み出しトランジスタ(増幅トランジスタ)TAijと、スイッチングトランジスタTSijとを一体化した集積回路として、図9に示す第8の実施形態に係る絶縁ゲート型半導体集積回路を説明したが、図9に示す構成の代わりに、図5及び図6に示すそれぞれ第5及び第6の実施形態に係る絶縁ゲート型半導体集積回路において、中間ゲート電極を単数とした構成としてもよい。これらの場合には、信号読み出しトランジスタ(増幅トランジスタ)TAijのゲート電極である1本の中間ゲート電極26を挟んで、第1の共通主電極領域14aと第2の共通主電極領域14bとの間で、キャリアが、素子分離絶縁膜21近傍にリークパスが形成される領域PAcを避け、より確実にリーク電流が流れることを防止できる。
【0056】
又、既に述べた第1〜第8の実施形態の説明においては、第1導電型をp型、第2導電型をn型として、各絶縁ゲート型半導体素子がnMOS型トランジスタである場合について説明したが、第1導電型をn型、第2導電型をp型として、各絶縁ゲート型半導体素子がpMOS型トランジスタである場合についても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
【0057】
又、半導体集積回路は固体撮像装置以外の、例えば、半導体記憶装置、微細化された論理集積回路やシステムLSI等の種々の半導体集積回路の用途にも適用可能であることも、上記の説明から容易に理解できるであろう。
【0058】
更に、第1〜第8の実施形態の説明においては半導体層11の半導体材料としてSiの場合を説明したが、ゲルマニウム(Ge)、炭化珪素(SiC)、ダイアモンドやガリウム砒素(GaAs)等の他の半導体の場合であっても、本発明の技術的思想は同様に適用可能であり、半導体層11をSiで形成し、ドレイン領域(第1主電極領域)12やソース領域(第2主電極領域)13をGeに形成したSi−Geヘテロ接合等であっても構わない。
【0059】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0060】
5…画素
11,51…半導体層
12,12a…第1主電極領域
13…第2主電極領域
14,141…共通主電極領域
14a…第1の共通主電極領域
14b…第2の共通主電極領域
15…埋込領域
18,19…リーク阻止領域
21…素子分離絶縁膜
21B…活性領域
22…ゲート絶縁膜
23…第1主電極配線
24…ゲート電極
24P…ゲート電極
24a…第1のゲート電極
24b…第2のゲート電極
25…層間絶縁膜
26-1〜26-m…中間ゲート電極
27…第2主電極配線
52…表面埋込領域(第1主電極領域)
53…電荷検出領域(第2主電極領域)
54…ピニング層
61,62,61a,62a,61b,62b…リーク阻止領域
81…ゲート電極
82…ソース/ドレイン領域
83…ドレイン/ソース領域
86…チャネル
88…ゲート電極
241,242,241a,242a,241b,242b…ガード部
【特許請求の範囲】
【請求項1】
少なくとも一部がチャネル領域をなす第1導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方に設けられ、前記チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型の第1主電極領域と、
前記活性領域の他方に設けられ、前記チャネル領域から、前記キャリアを排出するキャリア排出口を有する第2導電型の第2主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、前記キャリアの流路に直交する主制御部、該主制御部にπ字型をなすように交わる2本のガード部を有し、前記第2主電極領域の3方を囲むゲート電極と、
前記活性領域の前記ガード部と前記素子分離絶縁膜との間にそれぞれ挿入された、一対の第1導電型で、前記半導体層よりも高不純物密度のリーク阻止領域
とを備えることを特徴とする絶縁ゲート型半導体素子。
【請求項2】
前記第1主電極領域が、前記素子分離絶縁膜からゲート幅方向に離間して設けられていることを特徴とする請求項1に記載の絶縁ゲート型半導体素子。
【請求項3】
前記ゲート電極の下方に、前記素子分離絶縁膜から離間して設けられ、第2導電型で、前記第1主電極領域及び前記第2主電極領域よりも低不純物密度の埋込領域を更に備えることを特徴とする請求項1に記載の絶縁ゲート型半導体素子。
【請求項4】
少なくとも一部がチャネル領域をなす第1導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方の端部側に設けられ、前記チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型の第1主電極領域と、
前記活性領域の他方の端部側に設けられ、前記チャネル領域から、前記キャリアを排出するキャリア排出口を有する第2導電型の第2主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、前記キャリアの流路に直交する第1主制御部、該第1主制御部にπ字型をなすように交わる2本の第1ガード部を有し、前記第1主電極領域の3方を囲む第1のゲート電極と、
前記活性領域の前記第1ガード部と前記素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、前記半導体層よりも高不純物密度の第1リーク阻止領域と、
前記ゲート絶縁膜の上に前記第1のゲート電極と対向して設けられ、前記キャリアの流路に直交する第2主制御部、該第2主制御部にπ字型をなすように交わる2本の第2ガード部を有し、前記第2主電極領域の3方を囲む第2のゲート電極と、
前記活性領域の前記第2ガード部と前記素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、前記半導体層よりも高不純物密度の第2リーク阻止領域と、
前記活性領域の前記第1及び第2のゲート電極の間に位置し、第2導電型で、前記第1主電極領域に対して第2主電極領域と機能し、前記第2主電極領域に対して第1主電極領域と機能する共通主電極領域
とを備えることを特徴とする絶縁ゲート型半導体集積回路。
【請求項5】
少なくとも一部がチャネル領域をなす第1導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方の端部側に設けられ、前記チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型の第1主電極領域と、
前記活性領域の他方の端部側に設けられ、前記チャネル領域から、前記キャリアを排出するキャリア排出口を有する第2導電型の第2主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、前記キャリアの流路に直交する第1主制御部、該第1主制御部にπ字型をなすように交わる2本の第1ガード部を有し、前記第1主電極領域の3方を囲む第1のゲート電極と、
前記活性領域の前記第1ガード部と前記素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、前記半導体層よりも高不純物密度の第1リーク阻止領域と、
前記ゲート絶縁膜の上に前記第1のゲート電極と対向して設けられ、前記キャリアの流路に直交する第2主制御部、該第2主制御部にπ字型をなすように交わる2本の第2ガード部を有し、前記第2主電極領域の3方を囲む第2のゲート電極と、
前記活性領域の前記第2ガード部と前記素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、前記半導体層よりも高不純物密度の第2リーク阻止領域と、
前記第1のゲート電極と前記第2のゲート電極の間にそれぞれ離間して配置された複数の中間ゲート電極と、
前記第1のゲート電極と前記複数の中間ゲート電極のいずれかとの間、前記複数の中間ゲート電極のそれぞれの間、前記複数の中間ゲート電極のいずれかと前記第2のゲート電極の間にそれぞれ位置し、前記活性領域に前記素子分離絶縁膜から離間して設けられた第2導電型の複数の共通主電極領域
とを備えることを特徴とする絶縁ゲート型半導体集積回路。
【請求項1】
少なくとも一部がチャネル領域をなす第1導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方に設けられ、前記チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型の第1主電極領域と、
前記活性領域の他方に設けられ、前記チャネル領域から、前記キャリアを排出するキャリア排出口を有する第2導電型の第2主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、前記キャリアの流路に直交する主制御部、該主制御部にπ字型をなすように交わる2本のガード部を有し、前記第2主電極領域の3方を囲むゲート電極と、
前記活性領域の前記ガード部と前記素子分離絶縁膜との間にそれぞれ挿入された、一対の第1導電型で、前記半導体層よりも高不純物密度のリーク阻止領域
とを備えることを特徴とする絶縁ゲート型半導体素子。
【請求項2】
前記第1主電極領域が、前記素子分離絶縁膜からゲート幅方向に離間して設けられていることを特徴とする請求項1に記載の絶縁ゲート型半導体素子。
【請求項3】
前記ゲート電極の下方に、前記素子分離絶縁膜から離間して設けられ、第2導電型で、前記第1主電極領域及び前記第2主電極領域よりも低不純物密度の埋込領域を更に備えることを特徴とする請求項1に記載の絶縁ゲート型半導体素子。
【請求項4】
少なくとも一部がチャネル領域をなす第1導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方の端部側に設けられ、前記チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型の第1主電極領域と、
前記活性領域の他方の端部側に設けられ、前記チャネル領域から、前記キャリアを排出するキャリア排出口を有する第2導電型の第2主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、前記キャリアの流路に直交する第1主制御部、該第1主制御部にπ字型をなすように交わる2本の第1ガード部を有し、前記第1主電極領域の3方を囲む第1のゲート電極と、
前記活性領域の前記第1ガード部と前記素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、前記半導体層よりも高不純物密度の第1リーク阻止領域と、
前記ゲート絶縁膜の上に前記第1のゲート電極と対向して設けられ、前記キャリアの流路に直交する第2主制御部、該第2主制御部にπ字型をなすように交わる2本の第2ガード部を有し、前記第2主電極領域の3方を囲む第2のゲート電極と、
前記活性領域の前記第2ガード部と前記素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、前記半導体層よりも高不純物密度の第2リーク阻止領域と、
前記活性領域の前記第1及び第2のゲート電極の間に位置し、第2導電型で、前記第1主電極領域に対して第2主電極領域と機能し、前記第2主電極領域に対して第1主電極領域と機能する共通主電極領域
とを備えることを特徴とする絶縁ゲート型半導体集積回路。
【請求項5】
少なくとも一部がチャネル領域をなす第1導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方の端部側に設けられ、前記チャネル領域にキャリア注入口を介してキャリアを注入する第2導電型の第1主電極領域と、
前記活性領域の他方の端部側に設けられ、前記チャネル領域から、前記キャリアを排出するキャリア排出口を有する第2導電型の第2主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、前記キャリアの流路に直交する第1主制御部、該第1主制御部にπ字型をなすように交わる2本の第1ガード部を有し、前記第1主電極領域の3方を囲む第1のゲート電極と、
前記活性領域の前記第1ガード部と前記素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、前記半導体層よりも高不純物密度の第1リーク阻止領域と、
前記ゲート絶縁膜の上に前記第1のゲート電極と対向して設けられ、前記キャリアの流路に直交する第2主制御部、該第2主制御部にπ字型をなすように交わる2本の第2ガード部を有し、前記第2主電極領域の3方を囲む第2のゲート電極と、
前記活性領域の前記第2ガード部と前記素子分離絶縁膜の間にそれぞれ挿入された一対の第1導電型で、前記半導体層よりも高不純物密度の第2リーク阻止領域と、
前記第1のゲート電極と前記第2のゲート電極の間にそれぞれ離間して配置された複数の中間ゲート電極と、
前記第1のゲート電極と前記複数の中間ゲート電極のいずれかとの間、前記複数の中間ゲート電極のそれぞれの間、前記複数の中間ゲート電極のいずれかと前記第2のゲート電極の間にそれぞれ位置し、前記活性領域に前記素子分離絶縁膜から離間して設けられた第2導電型の複数の共通主電極領域
とを備えることを特徴とする絶縁ゲート型半導体集積回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2011−134784(P2011−134784A)
【公開日】平成23年7月7日(2011.7.7)
【国際特許分類】
【出願番号】特願2009−290910(P2009−290910)
【出願日】平成21年12月22日(2009.12.22)
【出願人】(508261493)株式会社ブルックマンテクノロジ (8)
【Fターム(参考)】
【公開日】平成23年7月7日(2011.7.7)
【国際特許分類】
【出願日】平成21年12月22日(2009.12.22)
【出願人】(508261493)株式会社ブルックマンテクノロジ (8)
【Fターム(参考)】
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