【課題】除電構造と素子分離構造とを有するＳＯＩウエハを、従来より少ない工程で製造することができるＳＯＩウエハの製造方法の提供。
【解決手段】ＳＯＩウエハの周縁部分に活性層用半導体層および絶縁酸化膜を貫通する除電用トレンチをエッチングで形成すると同時に、当該周縁部分より内側の内側部分に上記活性層用半導体層を貫通し上記絶縁酸化膜に到達する素子分離用トレンチをエッチングで形成するトレンチ形成ステップを備え、上記トレンチ形成ステップは、上記周縁部分におけるエッチングレートが、上記内側部分におけるエッチングレートよりも高いことを特徴とする。 （もっと読む）

【課題】素子の特性が均一な半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板上の一部の領域にマスク膜を形成する工程と、前記マスク膜を形成した領域及び前記マスク膜を形成していない領域の双方において、前記半導体基板の上方に、マスク部材を形成する工程と、前記マスク部材をマスクとしてエッチングを施すことにより、前記マスク膜及び前記半導体基板の上層部分をパターニングする工程と、前記パターニングされたマスク膜をマスクとしてエッチングを施すことにより、前記パターニングされた半導体基板の上層部分の一部を除去する工程と、を備える。 （もっと読む）

【課題】より確実に画素間クロストークを抑制することが可能な、固体撮像素子を備える半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上に配置された第１導電型の不純物層ＤＰＷと、不純物層ＤＰＷ上に、第１導電型の不純物領域と第２導電型の不純物領域とが互いに接合する構成を含む光電変換素子と、光電変換素子を含む単位画素を構成し、光電変換素子と電気的に接続されるトランジスタＭ１〜Ｍ４とを備えている。平面視において光電変換素子の外周部の少なくとも一部には、内部に空隙ＡＧが含まれ、光電変換素子と、光電変換素子に隣接する光電変換素子とを、互いに電気的に絶縁する分離絶縁層ＳＩが配置されている。上記分離絶縁層ＳＩは、第１導電型の不純物層ＤＰＷの最上面に接する。 （もっと読む）

【課題】ダミーアクティブ領域の配置に伴うチップ面積の増大を引き起こすことなく、半導体基板の表面の平坦性を向上させる。
【解決手段】ダミーアクティブ領域であるｎ型埋込み層３の上部には、厚い膜厚を有する高耐圧ＭＩＳＦＥＴのゲート絶縁膜７が形成されており、このゲート絶縁膜７の上部には、内部回路の抵抗素子ＩＲが形成されている。ｎ型埋込み層３と抵抗素子ＩＲとの間に厚いゲート絶縁膜７を介在させることにより、基板１（ｎ型埋込み層３）と抵抗素子ＩＲとの間に形成されるカップリング容量が低減される構造になっている。 （もっと読む）

【課題】出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体基板ＳＵＢと、１対の注入元素子ＤＲと、アクティブバリア構造ＡＢと、ｐ型接地領域ＰＧＤとを備える。半導体基板ＳＵＢは主表面を有し、かつ内部にｐ型領域を有する。１対の注入元素子ＤＲは、ｐ型領域上であって主表面に形成される。アクティブバリア構造ＡＢは、主表面において１対の注入元素子ＤＲに挟まれる領域に配置される。ｐ型接地領域ＰＧＤは、主表面において１対の注入元素子ＤＲに挟まれる領域を避けて１対の注入元素子ＤＲおよびアクティブバリア構造ＡＢよりも主表面の端部側に形成され、かつｐ型領域に電気的に接続された、接地電位を印加可能な領域である。ｐ型接地領域ＰＧＤは、１対の注入元素子ＤＲに挟まれる領域と隣り合う領域において分断されている。 （もっと読む）

【課題】従来に比してオン電圧性能に優れた横型ＩＧＢＴ、および順方向電圧特性に優れた横型ＦＷＤを同一基板上に構成可能とする半導体装置を提供する。
【解決手段】半導体基板上において、横型ＩＧＢＴと、横型ＦＷＤとが、絶縁体であるトレンチ絶縁仕切り部を挟むように横方向に隣接配置されて成る半導体装置であって、横型ＩＧＢＴは、平面視した場合に、エミッタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅がコレクタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅より狭くなるよう形成されており、横型ＦＷＤは、平面視した場合に、カソード領域と当該横型ＦＷＤのドリフト領域との境界面の幅がアノード領域と当該横型ＦＷＤのドリフト領域との境界面の幅より狭くなるよう形成されていることを特徴とする、半導体装置。 （もっと読む）

【課題】Ｃdsubの低減化を通じて、出力容量Ｃossの低減化に寄与する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１とこの半導体基板１上に埋め込み絶縁層を介して形成された第１導電型の半導体層とを有するＳＯＩ基板と、第１導電型の半導体層からなる活性領域３内に形成された素子領域と、素子領域の少なくとも１つに接続される外部取り出し用の電極(ドレインパッド９ｐ)とを有する半導体装置において、外部取り出し用の電極９ｐ下に位置する活性領域が、埋め込み絶縁層２に到達するように形成された絶縁分離領域１１で囲まれており、絶縁分離領域１１で分離された活性領域３と、外部取り出し用の電極９ｐとの間に絶縁体１３が配されたことを特徴とする。 （もっと読む）

【課題】活性領域をライン上に形成することで、コンタクト領域のばらつきを抑制し、リセスゲート電極を用いて隣接するトランジスタ間の分離を行う構造を提供する。
【解決手段】半導体基板中に第１の方向に延在して形成される素子分離領域で分離された活性領域と、第１の方向と交差する第２の方向に延在し、素子分離領域及び活性領域に連通する溝内に形成されたリセスゲート電極と。リセスゲート電極で分断された活性領域であって、リセスゲート電極の底面より浅い領域に形成されるＭＯＳトランジスタのソース／ドレイン領域とを備えた半導体装置であって、リセスゲート電極は、ＭＯＳトランジスタのゲート電極を構成する制御ゲート電極１６２ｔと、第１の方向に隣接するＭＯＳトランジスタを素子分離する補助ゲート電極１６２ｉで構成される。 （もっと読む）

【課題】チャネル領域となるＳＯＩ構造を有する半導体線条突出部の形状のばらつきを抑制し、トランジスタ特性のばらつきを減少することができる半導体装置を提供する。
【解決手段】半導体基板１の素子分離用の溝に埋込み絶縁膜が埋め込まれてなる素子分離領域２と、素子分離領域２によって区画されてなり、素子分離用の溝を区画する側壁面と半導体基板の１一面とを有し、かつ側壁面には埋込み絶縁膜に向けて突出した半導体線条突出部１aが素子分離用の溝に沿って設けられてなる活性領域Ｔと、半導体線条突出部１aを残して活性領域Ｔを分断するように設けられたゲート電極用のゲート溝３と、ゲート溝３の内面に形成されたゲート絶縁膜４と、ゲート溝３に埋め込まれたゲート電極５と、ゲート電極５のゲート長方向両側の活性領域Ｔにそれぞれ形成され、半導体線条突出部１aによって連結される不純物拡散領域７と、を具備してなることを特徴とする。 （もっと読む）

【課題】複雑な形状を有しながらも応力分布のばらつきが少ない活性領域を有する半導体装置を提供する。
【解決手段】一実施の形態による半導体装置は、素子分離領域を有する基板と、前記素子分離領域に分離された、不純物拡散領域を有する前記基板上の複数の四角形の活性領域と、前記複数の活性領域の集合からなり、段差を含む輪郭形状を有する大活性領域とを有する。前記複数の活性領域の前記不純物拡散領域のうち、前記素子分離領域を挟んで向かい合う不純物拡散領域は、電気的に接続される。 （もっと読む）

【課題】素子分離トレンチ内の絶縁膜のエッチングとアライメントトレンチ内の絶縁膜のエッチングとを、１つのマスクを用いて同時に行える構造の半導体メモリを提供する。
【解決手段】シリコン基板２には、メモリセル領域７０およびアライメントマーク領域８０が設定されている。メモリセル領域７０には、シリコン基板２の表層部に、アクティブ領域３０を分離する素子分離トレンチ２１が形成されている。アライメントマーク領域８０には、シリコン基板２の表層部に、マスク合わせのためのアライメントトレンチ８２が形成されている。素子分離トレンチ２１内には、素子分離トレンチ２１間のアクティブ領域３０が突出するように、絶縁物（酸化膜）２３が素子分離トレンチ２１の深さ方向途中まで埋め込まれている。一方、アライメントトレンチ８２内には、絶縁物２３がアライメントトレンチ８２の深さ方向途中まで埋め込まれている。 （もっと読む）

【課題】容易なプロセスにより単結晶半導体層を形成したＳＯＩ構造のＭＩＳＦＥＴの提供
【解決手段】半導体基板１上に、第１の絶縁膜２を介して、一部に空孔４を有する第２の絶縁膜３が設けられ、空孔４上及び第２の絶縁膜３の一部上に島状に絶縁分離された半導体層６が設けられ、半導体層６上にゲート酸化膜１２を介して、空孔４直上に空孔４の幅以下のゲート電極１３が設けられ、半導体層６には、ゲート電極１３に自己整合して低濃度のソースドレイン領域（９，１０）が、ゲート電極１３の側壁に設けられたサイドウォール１４に自己整合して高濃度のソースドレイン領域（８，１１）がそれぞれ設けられ、ゲート電極１３（配線図示せず）及び高濃度のソースドレイン領域（８，１１）にはバリアメタル１７を有する導電プラグ１８を介してバリアメタル２０を有する配線２１が接続されているＭＩＳＦＥＴ。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】基板上で第１方向に延在するラインパターンと、ラインパターンの端部から、第１方向と異なる方向に延在する分岐ラインパターンとをそれぞれ含む第１導電ライン；第２導電ライン；第３導電ラインとを含む半導体素子であり、中間に位置する導電ラインの分岐ラインパターンは、他の導電ラインの分岐ラインパターン間に位置し、長さもさらに短い。これにより、コンタクト・パッドが、導電ラインの分岐ラインパターンと一体に形成されうる。 （もっと読む）

【課題】電源配線の電位の変動に起因するボディ領域の電位の変動を抑制し得る半導体装置を得る。
【解決手段】シリコン層４の上面内には、パーシャルトレンチ型の素子分離絶縁膜５が選択的に形成されている。電源配線２１は、素子分離絶縁膜５の上方に形成されている。電源配線２１の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分２３が形成されている。換言すれば、半導体装置は、電源配線２１の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。 （もっと読む）

【課題】絶縁素子分離型のバイポーラトランジスタの放熱性を改善する。
【解決手段】薄い半導体層の第１のエリアに配置された第１のトランジスタと、薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、を備え、第１のトランジスタは、並列接続された複数のバイポーラトランジスタ素子を構成する複数の単位能動領域の配列全体を囲って配置された素子分離溝を含み、素子分離溝を能動領域から少なくとも１μｍ離間して設け、能動領域で生成される熱を単位能動領域を囲んで存在する半導体領域から外方に放熱させる構成を備えてなり、第２のトランジスタは、バイポーラトランジスタ動作を行う単位能動領域と、単位能動領域を取り囲んで形成され単位能動領域から１μｍ以下の位置に配置された素子分離溝を含む。 （もっと読む）

【課題】製造コスト削減、サイズ縮小ができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の製造方法であって、Ｐ型Ｓｉ基板２１の主面にトレンチ２２を形成することによって、エンハンスメント型ＦＥＴ形成用の幅狭部分とでプレション型ＦＥＴ形成用の幅広部分とを含むアクティブ領域２５を形成する工程と、主面の法線に対して３０度〜４５度の範囲内の注入角で、且つ、注入方向が法線を中心に相対的に回転するように、Ｓｉ基板２１に対してＰ型不純物を注入して、幅広部分にＰ型のチャンネルストッパー領域２５ａを形成すると共に、幅狭部分にＰ型チャンネル拡散領域２５ｂを形成する工程と、トレンチ２２をトレンチ素子分離絶縁層２６で埋める工程と、ゲート絶縁膜２７を形成する工程と、Ｓｉ基板２１上にＮ型不純物を注入して第２の部分にＮ型チャンネル拡散領域２８を形成する工程と、ゲート電極２９を形成する工程とを有する。 （もっと読む）

【課題】占有面積を増やすことなくロジック回路領域におけるトランジスタ特性の変動が抑制される半導体装置を提供する。
【解決手段】ＮＭＯＳ領域の素子形成領域４と、この素子形成領域４に隣り合う他の素子形成領域４との間隔（ゲート幅方向）が一定の間隔（距離２×ＬＡ）に設定されている。また、この素子形成領域４と、この素子形成領域４に隣り合う素子形成領域８との間隔（ゲート幅方向）も一定の間隔（距離２×ＬＡ）に設定されている。 （もっと読む）

【課題】耐放射線性を有する絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】一部がチャネル領域をなすｐ型の半導体層１１と、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、チャネル領域にキャリア注入口を介してキャリアを注入するｎ型の第１主電極領域１２と、チャネル領域から、キャリアを排出するキャリア排出口を有するｎ型の第２主電極領域１３と、活性領域２１Ｂの上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上に設けられ、第１主電極領域１２と第２主電極領域１３との間を流れるキャリアの流路に直交する主制御部、主制御部に交わる２本のガード部２４１，２４２を有してπ字型をなすゲート電極２４と、第２主電極領域１３のゲート幅方向の両端側に設けられたｐ型のリーク阻止領域６１，６２とを備える。 （もっと読む）

【課題】不均一な半導体装置のアクティブ領域パターン形成方法を提供する。
【解決手段】具体例によると、少なくとも３つのアクティブ領域を含む半導体装置が提供される。少なくとも３つのアクティブ領域は隣接する。少なくとも３つのアクティブ領域の縦軸は平行で、少なくとも３つのアクティブ領域は、それぞれ、対応するアクティブ領域の縦軸と交差する辺縁を有する。少なくとも３つのアクティブ領域の辺縁は弧形を形成する。 （もっと読む）

【課題】ＳＯＩデバイスにおいて生じやすい基板浮遊問題やホットキャリアの問題を充分に抑制することが可能で、広く分布する部分分離絶縁膜であっても周囲の構造に対し結晶欠陥を生じさせにくい半導体装置の製造方法を提供する。
【解決手段】各ＭＯＳトランジスタＴＲ１の間に設けられた部分分離絶縁膜５ｂ内におよそ一定の間隔を置いて、素子としての機能を有しないダミー領域ＤＭ１を形成する。これにより、部分分離絶縁膜５ｂ下のシリコン層３ｂよりも抵抗値の低いダミー領域ＤＭ１の占める割合が増加して、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。 （もっと読む）