半導体装置及びその製造方法
【課題】電源配線の電位の変動に起因するボディ領域の電位の変動を抑制し得る半導体装置を得る。
【解決手段】シリコン層４の上面内には、パーシャルトレンチ型の素子分離絶縁膜５が選択的に形成されている。電源配線２１は、素子分離絶縁膜５の上方に形成されている。電源配線２１の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分２３が形成されている。換言すれば、半導体装置は、電源配線２１の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。
【解決手段】シリコン層４の上面内には、パーシャルトレンチ型の素子分離絶縁膜５が選択的に形成されている。電源配線２１は、素子分離絶縁膜５の上方に形成されている。電源配線２１の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分２３が形成されている。換言すれば、半導体装置は、電源配線２１の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の構造及びその製造方法に関し、特に、ＳＯＩ基板を用いた半導体装置の構造及びその製造方法に関するものである。
【背景技術】
【０００２】
図４７は、ＳＯＩ基板を用いた第１の従来の半導体装置の構造を示す断面図である。図４７に示すように第１の従来の半導体装置は、シリコン基板１０２、絶縁層１０３、及びシリコン層１０４がこの順に積層された積層構造を有するＳＯＩ基板１０１を備えている。シリコン層１０４の上面内には、パーシャルトレンチ型の複数の素子分離絶縁膜１０５が選択的に形成されている。素子分離絶縁膜１０５によって規定されるＳＯＩ基板１０１の素子形成領域には、ＮＭＯＳトランジスタ（以下「ＮＭＯＳ」と称する）が形成されている。ＮＭＯＳは、シリコン層１０４内に形成され、ｐ形のチャネル領域１１０を挟んで対を成す、いずれもｎ+形のソース領域１０９ｓ及びドレイン領域１０９ｄを有している。また、ＮＭＯＳは、チャネル領域１１０上に形成され、ゲート絶縁膜１０６及びゲート電極１０７がこの順に積層された積層構造と、該積層構造の側面に形成されたサイドウォール１０８とを有するゲート構造を有している。また、シリコン層１０４内には、ｐ+形のボディ領域１１１が選択的に形成されている。
【０００３】
ＮＭＯＳ、素子分離絶縁膜１０５、及びボディ領域１１１上には、層間絶縁膜１２０が形成されている。層間絶縁膜１２０上には、配線１１３，１１７がそれぞれ選択的に形成されている。層間絶縁膜１２０内には、配線１１３とドレイン領域１０９ｄとを互いに電気的に接続するための、内部が導体プラグで充填されたコンタクトホール１１２が選択的に形成されている。また、層間絶縁膜１２０内には、配線１１７とソース領域１０９ｓとを互いに電気的に接続するための、内部が導体プラグで充填されたコンタクトホール１１６が選択的に形成されている。
【０００４】
層間絶縁膜１２０上には、層間絶縁膜１２１が形成されており、層間絶縁膜１２１上には、電源配線１１５及び接地配線１１９がそれぞれ選択的に選択的に形成されている。層間絶縁膜１２１内には、電源配線１１５と配線１１３とを互いに電気的に接続するための、内部が導体プラグで充填されたコンタクトホール１１４が選択的に形成されている。また、層間絶縁膜１２１内には、接地配線１１９と配線１１７とを互いに電気的に接続するための、内部が導体プラグで充填されたコンタクトホール１１８が選択的に形成されている。
【０００５】
図４８は、ＳＯＩ基板を用いた第２の従来の半導体装置の構造を示す上面図である。図４８に示すように第２の従来の半導体装置は、パーシャルトレンチ型の素子分離絶縁膜１０５を挟んで互いに隣接して形成された、２つのＣＭＯＳトランジスタ（以下「ＣＭＯＳ」と称する）１４０，１４１を備えている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、図４７に示した第１の従来の半導体装置には、以下のような問題があった。図４９，５０は、第１の従来の半導体装置の問題を説明するためのタイミングチャートである。図４７に示した半導体装置を用いて論理回路を構成し、その論理回路は、入力の電位が「Ｈ」の時に基準クロックが立ち下がれば、出力の電位が「Ｌ」から「Ｈ」に遷移し（例えば図４９の時刻Ｔ１や図５０の時刻Ｔ３）、入力の電位が「Ｌ」の時に基準クロックが立ち下がれば、出力の電位が「Ｈ」から「Ｌ」に遷移する（例えば図４９の時刻Ｔ２や図５０の時刻Ｔ４）回路であるものとする。ここで、図４７に示すように第１の従来の半導体装置において、電源配線１１５及び接地配線１１９は、ボディ領域１１１の上方に形成されている。従って、何らかの外部ノイズの影響によって電源配線１１５や接地配線１１９の電位が変動すると、容量カップリングによって、ボディ領域１１１の電位にも変動が生じる。そして、このボディ領域１１１の電位の変動は、上記論理回路の動作において、入力のノイズ１３０として表れる。
【０００７】
このとき、図４９に示すように、論理回路の動作周波数が数ｋ〜数ＭＨｚ程度に低く、基準クロックの周期がノイズ１３０の波長よりも十分に長い場合は、論理回路の動作はノイズ１３０の影響を受けにくい。しかし、図５０に示すように論理回路の動作周波数が数ＧＨｚ程度に高くなると、論理回路の動作はノイズ１３０の影響を受けやすくなる。図５０に示した例では、時刻Ｔ５において出力の電位が「Ｌ」から「Ｈ」に遷移し、時刻Ｔ６において出力の電位が「Ｈ」から「Ｌ」に遷移する結果、誤った出力パルス１３１が発生している。
【０００８】
このように第１の従来の半導体装置によると、ボディ領域の電位が電源配線や接地配線の電位の変動による影響を受けやすいため、半導体装置の動作周波数が高くなると誤動作を生じやすいという問題があった。
【０００９】
また、図４８に示した第２の従来の半導体装置には、以下のような問題があった。図５１は、第２の従来の半導体装置の問題を説明するための断面図である。図５１は、図４８に示した半導体装置の、ラインＬ１００に沿った位置における断面構造に相当するものであり、図５１に示した左側のトランジスタがＣＭＯＳ１４０の有するＮＭＯＳに対応し、右側のトランジスタがＣＭＯＳ１４１の有するＮＭＯＳに対応する。
【００１０】
一般的に、トランジスタの動作は温度による影響を受けやすく、周囲の温度が高くなるほどトランジスタの電流が低下することが知られている。ここで、図４８に示した半導体装置において、ＣＭＯＳ１４０の動作しきい値電圧が比較的高く、大きな電流が流れて発熱量が大きい一方、ＣＭＯＳ１４１の動作しきい値電圧が比較的低く、発熱量も小さいものとする。このような場合、ＣＭＯＳ１４０において発生した熱は、図５１に示した矢印１５０で表されるように、素子分離絶縁膜１０５の下のシリコン層１０４を通ってＣＭＯＳ１４１に伝導する。そして、この熱はＣＭＯＳ１４１の電流を小さくするように作用し、ＣＭＯＳ１４１の動作を不安定にする。その結果、特にアナログ回路やＲＦ回路等のように微妙な電流の大きさによって回路動作が決定される回路においては、誤動作が生じて回路特性を劣化させる。
【００１１】
このように第２の従来の半導体装置によると、発熱量が異なる２つの半導体素子が互いに隣接して形成されている場合に、一方の半導体素子における発熱が他方の半導体素子の動作に影響を及ぼし、誤動作を招くという問題があった。
【００１２】
本発明はこれらの問題を解決するために成されたものであり、第１に、電源配線や接地配線の電位の変動に起因するボディ領域の電位の変動を抑制することにより、半導体装置の動作周波数が高くなった場合であっても誤動作を防止し得る半導体装置及びその製造方法を得ることを目的とする。また、第２に、発熱量が異なる２つの半導体素子が互いに隣接して形成されている場合に、一方の半導体素子における発熱が他方の半導体素子の動作に与える影響を緩和することにより、誤動作を防止し得る半導体装置及びその製造方法を得ることを目的とするものである。
【課題を解決するための手段】
【００１３】
この発明の第１の局面に係る半導体装置は、半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜と、前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に形成された第１のＭＯＳトランジスタと、前記半導体層内において前記第１のＭＯＳトランジスタに隣接して形成され、前記第１のＭＯＳトランジスタの有する動作しきい値電圧とは異なる動作しきい値電圧を有する第２のＭＯＳトランジスタと、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第２の分離絶縁膜とを備え、前記第２の分離絶縁膜は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に形成されており、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは同一導電型である。
【００１４】
また、この発明の第２の局面に係る半導体装置は、半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜と、前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に形成された第１のＭＯＳトランジスタと、前記半導体層内において前記第１のＭＯＳトランジスタに隣接して形成され、前記第１のＭＯＳトランジスタの動作周波数とは異なる動作周波数の第２のＭＯＳトランジスタと、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第２の分離絶縁膜とを備え、前記第２の分離絶縁膜は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に形成されており、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは同一導電型である。
【発明の効果】
【００１５】
この発明の第１の局面に係るものによれば、動作しきい値電圧が互いに異なる第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの間には、第２の分離絶縁膜が形成されている。従って、第１及び第２のＭＯＳトランジスタの一方のＭＯＳトランジスタにおいて発生した熱が他方のＭＯＳトランジスタに伝導することを抑制することができるため、その熱によって第１及び第２のＭＯＳトランジスタの動作が不安定になることを防止することができる。
【００１６】
また、この発明の第２の局面に係るものによれば、動作周波数が互いに異なる第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの間には、第２の分離絶縁膜が形成されている。従って、第１のＭＯＳトランジスタが形成されている部分の半導体層の電位と、第２のＭＯＳトランジスタが形成されている部分の半導体層の電位とが、動作周波数が異なることに起因して互いに影響を及ぼし合うことを防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す上面図である。
【図２】図１に示した半導体装置の断面構造を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の構造を示す上面図である。
【図１８】図１７に示した半導体装置の断面構造を示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の構造を示す上面図である。
【図２０】図１９に示した半導体装置の断面構造を示す断面図である。
【図２１】本発明の実施の形態４に係る半導体装置の構造を示す上面図である。
【図２２】図２１に示した半導体装置の断面構造を示す断面図である。
【図２３】本発明の実施の形態５に係る半導体装置の構造を示す上面図である。
【図２４】図２３に示した半導体装置の断面構造を示す断面図である。
【図２５】本発明の実施の形態６に係る半導体装置の構造を示す上面図である。
【図２６】図２５に示した半導体装置の断面構造を示す断面図である。
【図２７】本発明の実施の形態７に係るマスクパターンの生成方法を説明するための概念図である。
【図２８】本発明の実施の形態７に係るマスクパターンの生成方法を説明するための概念図である。
【図２９】本発明の実施の形態７に係るマスクパターンの生成方法を説明するための概念図である。
【図３０】本発明の実施の形態７に係る他のマスクパターンの生成方法を説明するための概念図である。
【図３１】本発明の実施の形態７に係る他のマスクパターンの生成方法を説明するための概念図である。
【図３２】本発明の実施の形態８に係る半導体装置の構造を示す上面図である。
【図３３】図３２に示した半導体装置の断面構造を示す断面図である。
【図３４】本発明の実施の形態９に係る半導体装置の構造を示す上面図である。
【図３５】図３４に示した半導体装置の断面構造を示す断面図である。
【図３６】本発明の実施の形態１０に係る半導体装置の構造を示す上面図である。
【図３７】図１０に示した半導体装置の断面構造を示す断面図である。
【図３８】図１０に示した半導体装置の断面構造を示す断面図である。
【図３９】本発明の実施の形態１０に係る半導体装置の他の構造を示す上面図である。
【図４０】図３９に示した半導体装置の断面構造を示す断面図である。
【図４１】図３９に示した半導体装置の断面構造を示す断面図である。
【図４２】本発明の実施の形態１１に係る半導体装置の構造を示す上面図である。
【図４３】本発明の実施の形態１１に係る半導体装置の他の構造を示す上面図である。
【図４４】本発明の実施の形態１２に係る半導体装置の構造を示す上面図である。
【図４５】ボンディングパッドと入力バッファ回路との接続部分を拡大して示す上面図である。
【図４６】図４５に示した半導体装置の断面構造を示す断面図である。
【図４７】第１の従来の半導体装置の構造を示す断面図である。
【図４８】第２の従来の半導体装置の構造を示す上面図である。
【図４９】第１の従来の半導体装置の問題を説明するためのタイミングチャートである。
【図５０】第１の従来の半導体装置の問題を説明するためのタイミングチャートである。
【図５１】第２の従来の半導体装置の問題を説明するための断面図である。
【発明を実施するための形態】
【００１８】
以下、ＣＭＯＳを例にとり、本発明の具体的な実施の形態について説明する。
【００１９】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構造を示す上面図であり、図２は、図１に示した半導体装置の、ラインＬ１に沿った位置における断面構造を示す断面図である。但し、図１においては説明の都合上、後述する層間絶縁膜１３，２０及びサイドウォール８の記載を省略している。図１，２を参照して、本実施の形態１に係る半導体装置は、シリコン基板２、絶縁層３、及びシリコン層４がこの順に積層された積層構造を有するＳＯＩ基板１を備えている。シリコン層４の上面内には、パーシャルトレンチ型の素子分離絶縁膜５が選択的に形成されている。素子分離絶縁膜５によって規定されるＳＯＩ基板１の素子形成領域には、ＰＭＯＳ及びＮＭＯＳが形成されている。
【００２０】
ＮＭＯＳは、シリコン層４内に形成され、ｐ形の不純物導入領域（チャネル領域）１０を挟んで対を成す、いずれもｎ+形のソース・ドレイン領域２８を有している。また、ＮＭＯＳは、不純物導入領域１０上に形成され、ゲート絶縁膜６及びゲート電極７がこの順に積層された積層構造と、該積層構造の側面に形成されたサイドウォール８とを有するゲート構造を有している。
【００２１】
同様にＰＭＯＳは、シリコン層４内に形成され、ｎ形の不純物導入領域（チャネル領域）９を挟んで対を成す、いずれもｐ+形のソース・ドレイン領域２７を有している。また、ＰＭＯＳは、不純物導入領域９上に形成され、ゲート絶縁膜６及びゲート電極７がこの順に積層された積層構造と、該積層構造の側面に形成されたサイドウォール８とを有するゲート構造を有している。ゲート電極７は、ＰＭＯＳとＮＭＯＳとの間の素子分離絶縁膜５上にも延在しており、ＰＭＯＳのゲート電極７とＮＭＯＳのゲート電極とは一体として形成されている。また、シリコン層４内には、ｐ+形のボディ領域１２及びｎ+形のボディ領域１１がそれぞれ選択的に形成されている。
【００２２】
ＮＭＯＳ、ＰＭＯＳ、素子分離絶縁膜５、及びボディ領域１１，１２上には、層間絶縁膜１３が形成されている。層間絶縁膜１３上には、配線１５，１７，１９，２６がそれぞれ選択的に形成されている。層間絶縁膜１３内には、配線１５とボディ領域１１、配線１７とボディ領域１２、及び配線１９とゲート電極７とをそれぞれ互いに電気的に接続するための、内部が導体プラグで充填されたコンタクトホール１４，１６，１８がそれぞれ選択的に形成されている。また、図１を参照して、配線１５，１７は、層間絶縁膜１３内にそれぞれ選択的に形成され、内部が導体プラグで充填されたコンタクトホール（図示しない）を介して、ソース・ドレイン領域２７，２８にそれぞれ電気的に接続されており、配線２６は、層間絶縁膜１３内にそれぞれ選択的に形成され、内部が導体プラグで充填されたコンタクトホール（図示しない）を介して、ソース・ドレイン領域２７，２８にそれぞれ電気的に接続されている。
【００２３】
図２を参照して、層間絶縁膜１３上には層間絶縁膜２０が形成されている。層間絶縁膜２０上には、電源配線２１及び接地配線２２がそれぞれ選択的に形成されている。電源配線２１及び接地配線２２はいずれも、素子分離絶縁膜５の上方に形成されている。電源配線２１の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分２３が形成されている。換言すれば、本実施の形態１に係る半導体装置は、電源配線２１の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図２に示した完全分離部分２３は、図１に示した完全分離領域２４内に形成されており、図２に示した部分分離型の素子分離絶縁膜５は、図１に示した部分分離領域２５内に形成されている。図１を参照して、電源配線２１及び接地配線２２は、層間絶縁膜２０内にそれぞれ選択的に形成され、内部が導体プラグで充填されたコンタクトホール（図示しない）を介して、配線１５，１７にそれぞれ電気的に接続されている。
【００２４】
図３〜１６は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。まず、シリコン基板２、シリコン酸化膜から成り、４０００オングストローム程度の膜厚を有する絶縁層３、及び２０００オングストローム程度の膜厚を有するシリコン層４がこの順に積層された積層構造を有するＳＯＩ基板１を準備する（図３）。次に、２００オングストローム程度の膜厚を有するシリコン酸化膜３０を、シリコン層４上に全面に形成する。その後、２０００オングストローム程度の膜厚を有するシリコン窒化膜３１を、シリコン酸化膜３０上に全面に形成する（図４）。
【００２５】
次に、シリコン窒化膜３１上の全面にフォトレジストを形成した後、素子分離絶縁膜５の形成レイアウトに対応するマスクパターンを有するフォトマスク（図示しない）を用いてフォトレジストを露光する。その後、フォトレジストを現像することにより、素子分離絶縁膜５の形成予定領域の上方に開口パターンを有するフォトレジスト３２を形成する。その後、フォトレジスト３２をエッチングマスクとして、シリコン窒化膜３１、シリコン酸化膜３０、及びシリコン層４をこの順に異方性ドライエッチングする。このエッチングは、シリコン層４が自身の上面から５００〜１０００オングストローム程度エッチングされた時点で停止する。これにより、シリコン層４の上面内に凹部３３が選択的に形成される（図５）。
【００２６】
次に、フォトレジスト３２を除去した後、完全分離部分２３の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する（図６）。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分２３の形成予定領域の上方が開口したマスクパターンを有するフォトマスク（図示しない）を用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。
【００２７】
次に、フォトレジスト３４をエッチングマスクとしてシリコン層４をエッチングする。これにより、完全分離部分２３の形成予定領域における凹部３３の底面が掘り下げられて絶縁層３の上面が露出し、凹部３５が形成される。その後、フォトレジスト３４を除去する（図７）。次に、ＣＶＤ法によって、５０００オングストローム程度の膜厚を有するシリコン酸化膜３６を全面に堆積する。これにより、凹部３３，３５内はシリコン酸化膜３６によって埋め込まれる（図８）。
【００２８】
次に、ＣＭＰ法によって、シリコン窒化膜３１の上面が露出するまでシリコン酸化膜３６を研磨除去する（図９）。次に、ウェットエッチングによってシリコン酸化膜３６の上部を除去した後、シリコン窒化膜３１及びシリコン酸化膜３０を除去する。これにより、凹部３３，３５内に残ったシリコン酸化膜３６として、素子分離絶縁膜５が得られる（図１０）。
【００２９】
次に、ＮＭＯＳの形成予定領域の上方に開口パターンを有するフォトレジスト３７を形成した後、ボロン等の不純物３８を数１０ｋｅＶ、数ｅ１２ｃｍ-2の条件下でイオン注入することにより、シリコン層４内に不純物導入領域１０を形成する。次に、フォトレジスト３７を除去した後、ＰＭＯＳの形成予定領域の上方に開口パターンを有するフォトレジスト３９を形成した後、リン等の不純物４０を数１００ｋｅＶ、数ｅ１２ｃｍ-2の条件下でイオン注入することにより、シリコン層４内に不純物導入領域９を形成する（図１２）。
【００３０】
次に、熱酸化法によってシリコン層４の上面上にゲート絶縁膜６を形成した後、ＣＶＤ法によって３０００オングストローム程度の膜厚を有するポリシリコン膜を堆積し、そのポリシリコン膜をパターニングすることにより、ゲート電極７を形成する。これにより、ゲート絶縁膜６及びゲート電極７がこの順に積層された積層構造を有するゲート構造が得られる（図１３）。
【００３１】
次に、ゲート構造の側面にサイドウォール８を形成した後、ボディ領域１１の形成予定領域及びソース・ドレイン領域２８の形成予定領域の上方に開口パターンを有するフォトレジスト４１を形成する。その後、フォトレジスト４１及びゲート電極７をマスクとして、ヒ素等の不純物４２を、数１０ｋｅＶ、数ｅ１５ｃｍ-2の条件下でイオン注入することにより、シリコン層４内にボディ領域１１及びソース・ドレイン領域２８を形成する（図１４）。次に、フォトレジスト４１を除去した後、ボディ領域１２の形成予定領域及びソース・ドレイン領域２７の形成予定領域の上方に開口パターンを有するフォトレジスト４３を形成する。その後、フォトレジスト４３及びゲート電極７をマスクとして、フッ化ボロン（ＢＦ2）等の不純物４４を、数１０ｋｅＶ、数ｅ１５ｃｍ-2の条件下でイオン注入することにより、シリコン層４内にボディ領域１２及びソース・ドレイン領域２７を形成する（図１５）。
【００３２】
次に、フォトレジスト４３を除去した後、ゲート電極７の上面、ソース・ドレイン領域２７，２８の上面、及びボディ領域１１の上面をそれぞれシリサイド化することにより、コバルトシリサイド層（図示しない）を形成する。その後、１００００オングストローム程度の膜厚を有するシリコン酸化膜をＣＶＤ法によって全面に堆積した後、そのシリコン酸化膜をＣＭＰ法によって５０００オングストローム程度研磨除去して表面を平坦化することにより、層間絶縁膜１３を形成する。その後、層間絶縁膜１３を選択的に開口してコンタクトホール１４，１６，１８を形成した後、各コンタクトホールの内部に導体プラグを埋め込む。その後、層間絶縁膜１３上に、アルミニウムやポリシリコン等から成る配線１５，１７，１９をそれぞれ選択的に形成する（図１６）。
【００３３】
次に、ＣＶＤ法によってシリコン酸化膜を全面に堆積した後、ＣＭＰ法によってその表面を平坦化することにより層間絶縁膜２０を形成する。その後、内部が導体プラグで充填されたコンタクトホールを層間絶縁膜２０内に選択的に形成し、さらにアルミニウムやポリシリコン等から成る電源配線２１及び接地配線２２を層間絶縁膜２０上にそれぞれ選択的に形成することにより、図２に示した構造を得る。
【００３４】
このように本実施の形態１に係る半導体装置によれば、電源配線２１の下方には、ボディ領域１１やシリコン層４のシリコン部分ではなく、完全分離部分２３を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、何らかの外部ノイズの影響によって電源配線２１の電位が変動したとしても、容量カップリングによってボディ領域１１の電位が変動することはない。従って、半導体装置の動作周波数が高くなった場合であっても、ボディ領域１１の電位の変動に起因する誤動作を適切に防止することができる。
【００３５】
実施の形態２．
図１７は、本発明の実施の形態２に係る半導体装置の構造を示す上面図であり、図１８は、図１７に示した半導体装置の、ラインＬ２に沿った位置における断面構造を示す断面図である。但し、図１７においては説明の都合上、層間絶縁膜１３，２０及びサイドウォール８の記載を省略している。図１７，１８に示すように本実施の形態２に係る半導体装置は、図１，２に示した上記実施の形態１に係る半導体装置を基礎として、電源配線２１の下方に形成されていた完全分離部分２３の代わりに、接地配線２２の下方に完全分離部分５１を形成したものである。図１８に示した完全分離部分５１は、図１７に示した完全分離領域５０内に形成されている。本実施の形態２に係る半導体装置のその他の構造は、上記実施の形態１に係る半導体装置の構造と同様である。
【００３６】
本実施の形態２に係る半導体装置は、図３〜１６において工程順に示した上記実施の形態１に係る半導体装置の製造方法を基礎として、図６に示した工程で使用するフォトマスクのマスクパターンを変更することによって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分５１の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分５１の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する。
【００３７】
このように本実施の形態２に係る半導体装置によれば、接地配線２２の下方には、ボディ領域１２やシリコン層４のシリコン部分ではなく、完全分離部分５１を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、何らかの外部ノイズの影響によって接地配線２２の電位が変動したとしても、容量カップリングによってボディ領域１２の電位が変動することはない。従って、半導体装置の動作周波数が高くなった場合であっても、ボディ領域１２の電位の変動に起因する誤動作を適切に防止することができる。
【００３８】
実施の形態３．
図１９は、本発明の実施の形態３に係る半導体装置の構造を示す上面図であり、図２０は、図１９に示した半導体装置の、ラインＬ３に沿った位置における断面構造を示す断面図である。但し、図１９においては説明の都合上、層間絶縁膜１３，２０及びサイドウォール８の記載を省略している。図１９，２０に示すように本実施の形態３に係る半導体装置は、図１，２に示した上記実施の形態１に係る半導体装置を基礎として、電源配線２１の下方に形成されていた完全分離部分２３に加えて、上記実施の形態２に係る半導体装置と同様に、接地配線２２の下方にも完全分離部分５１をさらに形成したものである。本実施の形態３に係る半導体装置のその他の構造は、上記実施の形態１，２に係る半導体装置の構造と同様である。
【００３９】
本実施の形態３に係る半導体装置は、図３〜１６において工程順に示した上記実施の形態１に係る半導体装置の製造方法を基礎として、図６に示した工程で使用するフォトマスクのマスクパターンを変更することによって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分２３，５１の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分２３，５１の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する。
【００４０】
このように本実施の形態３に係る半導体装置によれば、電源配線２１及び接地配線２２の下方には、ボディ領域１１，１２やシリコン層４のシリコン部分ではなく、完全分離部分２３，５１を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜がそれぞれ形成されている。そのため、何らかの外部ノイズの影響によって電源配線２１や接地配線２２の電位が変動したとしても、容量カップリングによってボディ領域１１，１２の電位が変動することはない。従って、半導体装置の動作周波数が高くなった場合であっても、ボディ領域１１，１２の電位の変動に起因する誤動作を適切に防止することができる。
【００４１】
実施の形態４．
図２１は、本発明の実施の形態４に係る半導体装置の構造を示す上面図であり、図２２は、図２１に示した半導体装置の、ラインＬ４に沿った位置における断面構造を示す断面図である。但し、図２１においてはサイドウォール８の記載を省略している。図２１，２２に示すように本実施の形態４に係る半導体装置は、完全分離部分５８を有する素子分離絶縁膜５を挟んで互いに隣接して形成された、２つのＣＭＯＳ５５，５６を備えている。図２２に示した完全分離部分５８は、図２１に示した完全分離領域５７内に形成されている。ＣＭＯＳ５５の有する動作しきい値電圧は、ＣＭＯＳ５６の有する動作しきい値電圧よりも低く、ＣＭＯＳ５５，５６の動作時において、ＣＭＯＳ５５からの発熱量はＣＭＯＳ５６からの発熱量よりも大きい。
【００４２】
素子分離絶縁膜５の完全分離部分５８は、図６に示した上記実施の形態１に係る半導体装置の製造方法と同様の方法によって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分５８の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分５８の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する。
【００４３】
なお、本実施の形態４に係る発明を、上記実施の形態１〜３に係る発明に組み合わせて適用することも可能である。
【００４４】
このように本実施の形態４に係る半導体装置によれば、動作しきい値電圧が互いに異なる２つのＣＭＯＳ５５，５６が互いに隣接して形成されている半導体装置において、その２つのＣＭＯＳ５５，５６の間には、部分分離型の素子分離絶縁膜ではなく、完全分離部分５８を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。従って、ＣＭＯＳ５５において発生した熱がＣＭＯＳ５６に伝導することを抑制することができるため、その熱によってＣＭＯＳ５６の動作が不安定になることを適切に防止することができる。
【００４５】
実施の形態５．
図２３は、本発明の実施の形態５に係る半導体装置の構造を示す上面図であり、図２４は、図２３に示した半導体装置の、ラインＬ５に沿った位置における断面構造を示す断面図である。但し、図２３においてはサイドウォール８の記載を省略している。図２３，２４に示すように本実施の形態５に係る半導体装置は、完全分離部分６３を有する素子分離絶縁膜５を挟んで互いに隣接して形成された、２つのＣＭＯＳ６０，６１を備えている。図２４に示した完全分離部分６３は、図２３に示した完全分離領域６２内に形成されている。ＣＭＯＳ６０，６１の動作周波数は互いに異なり、ここでは、ＣＭＯＳ６０の動作周波数が、ＣＭＯＳ６１の動作周波数よりも高いものとする。
【００４６】
素子分離絶縁膜５の完全分離部分６３は、図６に示した上記実施の形態１に係る半導体装置の製造方法と同様の方法によって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分６３の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分６３の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する。
【００４７】
なお、本実施の形態５に係る発明を、上記実施の形態１〜３に係る発明に組み合わせて適用することも可能である。
【００４８】
このように本実施の形態５に係る半導体装置によれば、動作周波数が互いに異なる２つのＣＭＯＳ６０，６１が互いに隣接して形成されている半導体装置において、その２つのＣＭＯＳ６０，６１の間には、部分分離型の素子分離絶縁膜ではなく、完全分離部分６３を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。
【００４９】
動作周波数が高いＣＭＯＳ６０ではボディ電位の変化が大きく、逆に動作周波数が低いＣＭＯＳ６１ではボディ電位の変化が小さい。従って、ＣＭＯＳ６０，６１の間に部分分離型の素子分離絶縁膜が形成されている場合は、ＣＭＯＳ６０，６１の各ボディ電位が、部分分離型の素子分離絶縁膜５と絶縁層３との間のシリコン層４を介して互いに影響を及ぼし合う。その結果、アナログ回路やＲＦ回路等のように微妙な電流の大きさによって回路動作が決定される回路においては、ボディ電位の相互影響に起因する微小な特性の変化が、回路の特性自体に大きな影響を及ぼす。これに対して、本実施の形態５に係る半導体装置によれば、ＣＭＯＳ６０，６１の間には完全分離型の素子分離絶縁膜が形成されているため、上記のようにＣＭＯＳ６０，６１の各ボディ電位が互いに影響を及ぼし合うことを適切に防止することができる。
【００５０】
実施の形態６．
図２５は、本発明の実施の形態６に係る半導体装置の構造を示す上面図であり、図２６は、図２５に示した半導体装置の、ラインＬ６に沿った位置における断面構造を示す断面図である。但し、図２５においては説明の都合上、層間絶縁膜１３，２０及びサイドウォール８の記載を省略している。図２５，２６に示すように本実施の形態６に係る半導体装置は、図１，２に示した上記実施の形態１に係る半導体装置を基礎として、電源配線２１の下方に形成されていた完全分離部分２３の代わりに、ＣＭＯＳの信号入力配線である配線１９の下方に完全分離部分６６を形成したものである。但し、完全分離部分６６とともに、図１に示した完全分離部分２３や図１７に示した完全分離部分５１を併せて形成してもよい。図２６に示した完全分離部分６６は、図２５に示した完全分離領域６５内に形成されている。本実施の形態６に係る半導体装置のその他の構造は、上記実施の形態１に係る半導体装置の構造と同様である。
【００５１】
本実施の形態６に係る半導体装置は、図３〜１６において工程順に示した上記実施の形態１に係る半導体装置の製造方法を基礎として、図６に示した工程で使用するフォトマスクのマスクパターンを変更することによって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分６６の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分６６の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する。
【００５２】
このように本実施の形態６に係る半導体装置によれば、配線１９の下方には、完全分離部分６６を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、ＣＭＯＳへの入力信号にゆらぎが生じたとしても、そのゆらぎに起因してボディ電位が変化することを抑制することができる。従って、特にアナログ回路やＲＦ回路に関して、ドレイン電流Ｉｄの線形性が求められる領域において、このボディ電位の変化に起因するドレイン電流Ｉｄの変動を抑制できるため、回路特性の向上を図ることができる。
【００５３】
なお、図２５，２６では、ポリシリコンから成るゲート電極７と、アルミから成る入力用の配線１９とがコンタクトホール１８を介して互いに接続されているタイプの半導体装置を示したが、いずれもポリシリコンから成るゲート電極７及び入力用の配線１９が一体として形成されているタイプの半導体装置であっても、配線１９の下方に完全分離型の素子分離絶縁膜を形成することによって、上記と同様の効果が得られる。
【００５４】
実施の形態７．
本実施の形態７では、上記実施の形態１〜３，６に係る半導体装置、あるいは後述する実施の形態１０〜１２に係る半導体装置のように、素子分離絶縁膜の完全分離部分が配線の下方に形成されている半導体装置の製造方法に関して、その完全分離部分を形成する際に使用されるフォトマスクのマスクパターンの自動生成方法を提案する。
【００５５】
図２７〜２９は、本発明の実施の形態７に係るマスクパターンの生成方法を説明するための概念図である。図２７（Ａ）に示すように、設計段階で作成される配線レイアウト７０には、配線形成領域７１及び配線非形成領域７２が、それぞれ２値論理の「１」及び「０」として表されている。本実施の形態７では、この配線レイアウト７０を参照することによって、フォトマスクのマスクパターンを自動生成する。以下、ポジ型のフォトレジストを形成する場合を例にとり、具体的に説明する。
【００５６】
まず、配線レイアウト７０に表されている論理を反転することにより、マスクパターン生成のための設計レイアウト（図示しない）を生成する。このようにして生成された設計レイアウトには、マスクパターンの開口部分及び非開口部分が、それぞれ２値論理の「０」及び「１」として表されている。そして、この設計レイアウトに基づいてフォトマスクを作製する。図２７（Ｂ）に示すように、作製されたフォトマスク７３は、配線レイアウト７０の配線形成領域７１に対応する開口部７４と、配線非形成領域７２に対応する非開口部７５とを有している。
【００５７】
以下、上記したマスクパターンの自動生成方法を、本発明に係る半導体装置の製造方法に適用する方法について説明する。図２８には、上記実施の形態１〜３，６に係る半導体装置に対応するＣＭＯＳレイアウト７６が示されている。まず、このＣＭＯＳレイアウト７６内で、完全分離部分の形成を禁止する禁止領域７７を指定する。具体的には、ソース・ドレイン領域２７，２８やボディ領域１１，１２等を含む、ＣＭＯＳの形成領域の周辺を禁止領域７７として指定する。
【００５８】
次に、図１に示した電源配線２１、接地配線２２、及び配線１９，２６に関する配線レイアウトと、禁止領域７７が指定されたＣＭＯＳレイアウト７６とを参照することにより、禁止領域７７以外の領域において、上記マスクパターンの自動生成方法を適用して、図６に示した工程でフォトレジストを露光する際に使用されるフォトマスクを作製する。その後、上記実施の形態１で説明した方法によって、完全分離部分及び部分分離部分を有する素子分離絶縁膜を形成する。図２９には、このようにして形成された素子分離絶縁膜の分離パターン７８のうち、完全分離部分が形成されている箇所のみが完全分離領域７９として示されている。図２９によると、ＣＭＯＳレイアウト７６の禁止領域７７以外の領域において、電源配線２１、接地配線２２、及び配線１９，２６の下方に、完全分離領域７９がそれぞれ形成されていることが分かる。
【００５９】
以上の説明では、配線レイアウト７０に表されている論理を単に反転することにより設計レイアウトを生成した結果、完全分離部分の幅は配線の幅に等しかった。ここでは、上記マスクパターンの自動生成方法を基礎として、配線の幅よりも広い幅の完全分離部分を形成する方法について説明する。
【００６０】
図３０，３１は、本発明の実施の形態７に係る他のマスクパターンの生成方法を説明するための概念図である。図３０（Ａ）に示されるように、配線レイアウト７０には、幅がＷ１の配線形成領域７１が表されている。設計レイアウトを生成する際には、配線形成領域７１の幅をＷ２（＞Ｗ１）とみなして（即ち配線幅にオーバーサイズを施して）、配線レイアウト７０の論理を反転する。図３０（Ｂ）に示されるように、このようにして生成された設計レイアウト８１には、幅がＷ２の開口部分８２と、その他の非開口部分８３とが表されている。そして、この設計レイアウト８１に基づいてフォトマスクを作製する。図３０（Ｃ）に示すように、作製されたフォトマスク８４は、設計レイアウト８１の開口部分８２に対応する、幅がＷ２の開口部８５と、設計レイアウト８１の非開口部分８３に対応する非開口部８６とを有している。
【００６１】
図３１には、上記他のマスクパターンの生成方法を本発明に係る半導体装置の製造方法に適用した結果が示されている。図３１に示した分離パターン８７と図２９に示した分離パターン７８とを比較すると、分離パターン７８の完全分離領域７９の幅に比べて、分離パターン８７の完全分離領域８８の幅の方が広くなっていることが分かる。
【００６２】
なお、設計レイアウトを生成する際に配線幅にアンダーサイズを施すことにより、完全分離部分の幅を、配線の実際の幅よりも狭く設定することも可能である。
【００６３】
このように本実施の形態７に係るマスクパターンの生成方法によれば、素子分離絶縁膜の完全分離部分を配線の下方に形成する半導体装置の製造方法において、配線レイアウトを参照することにより、完全分離部分を形成する際に使用されるフォトマスクのマスクパターンを容易に生成することができる。
【００６４】
実施の形態８．
図３２は、本発明の実施の形態８に係る半導体装置の構造を示す上面図であり、図３３は、図３２に示した半導体装置の、ラインＬ７に沿った位置における断面構造を示す断面図である。ＩＣチップ９０の中央部には、上記各実施の形態１〜６に係る半導体装置が、ＬＳＩ９１として作り込まれている。また、ＩＣチップ９０の周縁部には、ＬＳＩ９１と外部素子とを電気的に接続するための、アルミニウム等から成る複数のボンディングパッド９２が並んで配置されている。ボンディングパッド９２は、層間絶縁膜２０上に形成されている。また、本実施の形態８に係る半導体装置は、ボンディングパッド９２が形成されている領域の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された、完全分離部分９５を有する素子分離絶縁膜５を備えている。図３３に示した完全分離部分９５は、図３２に示した完全分離領域９４内に形成されている。
【００６５】
本実施の形態８に係る半導体装置は、図３〜１６において工程順に示した上記実施の形態１に係る半導体装置の製造方法を基礎として、図６に示した工程で使用するフォトマスクのマスクパターンを変更することによって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分９５の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分９５の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する。
【００６６】
このように本実施の形態８に係る半導体装置によれば、ボンディングパッド９２の下方には、完全分離部分９５を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、何らかのノイズが外部素子からボンディングパッド９２を介してＩＣチップ９０に伝わってきた場合であっても、そのノイズに起因するボディ電位の変動を適切に防止することができる。その結果、アナログ回路やＲＦ回路における線形性を向上することが可能となる。
【００６７】
実施の形態９．
図３４は、本発明の実施の形態９に係る半導体装置の構造を示す上面図であり、図３５は、図３４に示した半導体装置の、ラインＬ８に沿った位置における断面構造を示す断面図である。但し、図３４においては説明の都合上、層間絶縁膜１３，２０及びサイドウォール８の記載を省略している。図３４，３５に示すように本実施の形態９に係る半導体装置は、図１，２に示した上記実施の形態１に係る半導体装置を基礎として、完全分離部分２３を形成する代わりに、ｎ-型の低濃度不純物領域９８を形成したものである。低濃度不純物領域９８は、電源配線２１の下方において、パーシャルトレンチ型の素子分離絶縁膜５の底面と絶縁層３の上面との間のシリコン層４内に形成されている。図３５に示した低濃度不純物領域９８は、図３４に示した高抵抗領域９７内に形成されている。本実施の形態９に係る半導体装置のその他の構造は、上記実施の形態１に係る半導体装置の構造と同様である。
【００６８】
なお、以上の説明では、図１，２に示した上記実施の形態１に係る半導体装置を基礎として本実施の形態９に係る発明を適用する場合について説明したが、これに限らず、上記実施の形態２，３に係る発明を基礎として本実施の形態９に係る発明を適用することも可能である。この場合、接地配線２２の下方において、完全分離部分５１を形成する代わりに、パーシャルトレンチ型の素子分離絶縁膜５の底面と絶縁層３の上面との間のシリコン層４内に、ｐ-型の低濃度不純物領域を形成すればよい。
【００６９】
このように本実施の形態９に係る半導体装置によれば、電源配線２１の下方にｎ-型の低濃度不純物領域９８を形成した。低濃度不純物領域９８は例えば不純物導入領域１０よりも抵抗値が高く、絶縁体に近い性質を有する。そのため、何らかの外部ノイズの影響によって電源配線２１の電位が変動した場合であっても、低濃度不純物領域９８と電源配線２１との間で容量カップリングは生じにくい。従って、電源配線２１の電位の変動に起因するボディ領域１１の電位の変動を抑制でき、その結果、アナログ回路やＲＦ回路における線形性を向上することが可能となる。
【００７０】
実施の形態１０．
図３６は、本発明の実施の形態１０に係る半導体装置の構造を示す上面図であり、図３７，３８はそれぞれ、図１０に示した半導体装置の、ラインＬ９，Ｌ１０に沿った位置における断面構造を示す断面図である。但し、図３６においては説明の都合上、層間絶縁膜１３１及びサイドウォール８の記載を省略している。図３６に示すように本実施の形態１０に係る半導体装置は、ゲート電極７とソース・ドレイン領域２８とを有するＮＭＯＳを備えている。ゲート電極７には配線１９ａ１が、ソース・ドレイン領域２８には配線１９ｂ１が、それぞれ接続されている。ゲート電極７に接続される配線、及びソース・ドレイン領域２８に接続される配線は、実際には多層配線構造を成している。配線１９ａ１，１９ｂ１は、上記多層配線構造を構成する複数の配線層のうち、最もＳＯＩ基板１の近くに形成されている最下層の第１層配線である。また、配線１９ａ１，１９ｂ１はいずれも、アルミニウム等の金属から成る配線である。
【００７１】
図３７を参照して、ＮＭＯＳ及び素子分離絶縁膜５上には、層間絶縁膜１３１が形成されている。配線１９ａ１は、層間絶縁膜１３１上に形成されている。また、配線１９ａ１は、層間絶縁膜１３１内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール１８ａ１を介して、ゲート電極７に接続されている。配線１９ａ１の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分６６ａが形成されている。換言すれば、図３７に示した半導体装置は、第１層配線である配線１９ａ１の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図３７に示した完全分離部分６６ａは、図３６に示した完全分離領域６５ａ内に形成されている。
【００７２】
図３８を参照して、配線１９ｂ１は、層間絶縁膜１３１上に形成されている。また、配線１９ｂ１は、層間絶縁膜１３１内にそれぞれ選択的に形成され、内部が導体プラグで充填されたコンタクトホール１８ｂ１を介して、ソース・ドレイン領域２８にそれぞれ接続されている。配線１９ｂ１の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分６６ｂが形成されている。換言すれば、図３８に示した半導体装置は、第１層配線である配線１９ｂ１の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図３８に示した完全分離部分６６ｂは、図３６に示した完全分離領域６５ｂ内に形成されている。
【００７３】
図３９は、本発明の実施の形態１０に係る半導体装置の他の構造を示す上面図であり、図４０，４１はそれぞれ、図３９に示した半導体装置の、ラインＬ１１，Ｌ１２に沿った位置における断面構造を示す断面図である。但し、図３９においては説明の都合上、層間絶縁膜１３１，１３２及びサイドウォール８の記載を省略している。図３９に示す半導体装置は、図３６に示した半導体装置を基礎として、配線１９ａに接続された配線１９ａ２、及び配線１９ｂ１に接続された配線１９ｂ２をさらに備えたものである。上記のように、ゲート電極７に接続される配線、及びソース・ドレイン領域２８に接続される配線は、実際には多層配線構造を成している。配線１９ａ２，１９ｂ２は、上記多層配線構造を構成する複数の配線層のうち、第１層配線である配線１９ａ１，１９ｂ１の次にＳＯＩ基板１の近くに形成されている第２層配線である。また、配線１９ａ２，１９ｂ２はいずれも、アルミニウム等の金属から成る配線である。
【００７４】
図４０を参照して、配線１９ａ１及び層間絶縁膜１３１上には、層間絶縁膜１３２が形成されている。配線１９ａ２は、層間絶縁膜１３２上に形成されている。また、配線１９ａ２は、層間絶縁膜１３２内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール１８ａ２を介して、配線１９ａ１に接続されている。配線１９ａ１，１９ａ２の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分６６ｃが形成されている。換言すれば、図４０に示した半導体装置は、第１層配線である配線１９ａ１及び第２層配線である配線１９ａ２の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図４０に示した完全分離部分６６ｃは、図３９に示した完全分離領域６５ｃ内に形成されている。
【００７５】
図４１を参照して、配線１９ｂ１及び層間絶縁膜１３１上には、層間絶縁膜１３２が形成されている。配線１９ｂ２は、層間絶縁膜１３２上に形成されている。また、配線１９ｂ２は、層間絶縁膜１３２内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール１８ｂ２を介して、配線１９ｂ１に接続されている。配線１９ｂ１，１９ｂ２の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分６６ｄが形成されている。換言すれば、図４１に示した半導体装置は、第１層配線である配線１９ｂ１及び第２層配線である配線１９ｂ２の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図４１に示した完全分離部分６６ｄは、図３９に示した完全分離領域６５ｄ内に形成されている。
【００７６】
このように本実施の形態１０に係る半導体装置によれば、第１層配線の下方、あるいは第１層配線及び第２層配線の下方には、シリコン層４のシリコン部分ではなく、完全分離部分６６ａ〜６６ｄを有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、何らかの外部ノイズの影響によって配線１９ａ１，１９ｂ１、あるいは配線１９ａ１，１９ｂ１，１９ａ２，１９ｂ２の電位が変動したとしても、容量カップリングによってトランジスタのボディ領域の電位が変動することはない。従って、半導体装置の動作周波数が高くなった場合であっても、ボディ領域の電位の変動に起因する誤動作を適切に防止することができる。
【００７７】
特に本実施の形態１０に係る半導体装置においては、ボディ領域の電位に対して影響を及ぼしやすい、多層配線構造の下層配線（第１層配線、あるいは第１層配線及び第２層配線）の下方において、完全分離型の素子分離絶縁膜が形成されている。そのため、上記誤動作を防止する効果は大きい。但し、多層配線構造の下層配線の下方のみならず、上層配線の下方においても完全分離型の素子分離絶縁膜を形成してもよく、これにより、上記誤動作を防止する効果がさらに大きくなる。
【００７８】
実施の形態１１．
図４２は、本発明の実施の形態１１に係る半導体装置の構造を示す上面図である。ＩＣチップ９０は、ＧＨｚオーダー以上の高い動作周波数で動作する回路が作り込まれた高速動作部９０ｂと、いずれもＧＨｚオーダー未満の動作周波数で動作する回路が作り込まれた低速動作部９０ａ及び中速動作部９０ｃとを備えている。ここで、「ＧＨｚオーダー以上の動作周波数で動作する」とは、例えば図３６において、配線１９ａ１にＧＨｚオーダー以上の周波数の信号が通るということに等しい。
【００７９】
そして、高速動作部９０ｂ、低速動作部９０ａ、及び中速動作部９０ｃのうち、高速動作部９０ｂに関して、上記実施の形態１０に係る発明が適用されている。即ち、高速動作部９０ｂにおいては、多層配線構造の下層配線の下方において、完全分離型の素子分離絶縁膜が形成されており、低速動作部９０ａ及び中速動作部９０ｃにおいては、多層配線構造の下層配線の下方において、部分分離型の素子分離絶縁膜が形成されている。但し、少なくとも高速動作部９０ｂに関して上記実施の形態１０に係る発明が適用されていればよく、高速動作部９０ｂ、低速動作部９０ａ、及び中速動作部９０ｃの全てに関して上記実施の形態１０に係る発明を適用してもよい。
【００８０】
一般的に、高い動作周波数で動作する回路は、低い動作周波数で動作する回路に比べてノイズの影響を受けやすい。これに対して本実施の形態１１に係る半導体装置によれば、ＩＣチップ９０が備える高速動作部９０ｂ、低速動作部９０ａ、及び中速動作部９０ｃのうち、少なくとも高速動作部９０ｂにおいて、多層配線構造の下層配線の下方に完全分離型の素子分離絶縁膜が形成されている。従って、本実施の形態１１に係る半導体装置によれば、ノイズの影響を受けやすい高速動作部９０ｂの回路を、安定に動作させることができる。
【００８１】
また、図４３は、本発明の実施の形態１１に係る半導体装置の他の構造を示す上面図である。図４３に示した半導体装置は、図４２に示した半導体装置を基礎として、高速動作部９０ｂを取り囲む完全分離領域９４ｂをさらに備えたものである。あるいは、高速動作部９０ｂ内において多層配線構造の下層配線の下方に完全分離型の素子分離絶縁膜を形成することなく、高速動作部９０ｂを取り囲む完全分離領域９４ｂを形成してもよい。完全分離領域９４ｂ内（即ち、図４３においてハッチングを施した部分）には、完全分離型の素子分離絶縁膜が形成されている。このように、高速動作部９０ｂの周囲に完全分離型の素子分離絶縁膜を形成することにより、低速動作部９０ａや中速動作部９０ｃにおけるボディ領域の電位が、高速動作部９０ｂにおけるボディ領域の電位の変動による影響を受けることを回避できる。
【００８２】
実施の形態１２．
図４４は、本発明の実施の形態１２に係る半導体装置の構造を示す上面図である。ＩＣチップ９０は、外部装置（図示しない）に接続された複数のボンディングパッド９２ａと、配線１５２ａを介してボンディングパッド９２ａに接続された入力バッファ回路１５１ａと、配線１５３ａを介して入力バッファ回路１５１ａに接続された内部処理回路１５０と、配線１５３ｂを介して内部処理回路１５０に接続された出力バッファ回路１５１ｂと、配線１５２ｂを介して出力バッファ回路１５１ｂに接続された複数のボンディングパッド９２ｂとを備えている。ボンディングパッド９２ｂは外部装置（図示しない）に接続されている。また、入力バッファ回路１５１ａ及び出力バッファ回路１５１ｂは、シリコン層４内において、部分分離型の素子分離絶縁膜５によって規定される素子形成領域内に形成されている。
【００８３】
図４５は、ボンディングパッド９２ａと入力バッファ回路１５１ａとの接続部分を拡大して示す上面図であり、図４６は、図４５に示した半導体装置の、ラインＬ１３に沿った位置における断面構造を示す断面図である。但し、図４５においては説明の都合上、層間絶縁膜１５５〜１５７の記載を省略している。
【００８４】
図４５を参照して、入力バッファ回路１５１ａは、一対のｐ+形のソース・ドレイン領域２７を有するＰＭＯＳと、一対のｎ+形のソース・ドレイン領域２８を有するＮＭＯＳと、ＰＭＯＳ及びＮＭＯＳに共通のゲート電極７とを有するＣＭＯＳを備えている。一対のソース・ドレイン領域２７の一方は配線１５に、他方は配線１５３ａに、それぞれ接続されている。また、一対のソース・ドレイン領域２８の一方は配線１７に、他方は配線１５３ａに、それぞれ接続されている。ゲート電極７は配線１５２ａ１の一端に、配線１５２ａ１の他端は配線１５２ａ２の一端に、配線１５２ａ２の他端は配線１５２ａ３の一端に、配線１５２ａ３の他端はボンディングパッド９２ａに、それぞれ接続されている。配線１５２ａ１〜１５２ａ３は、いずれもアルミニウム等の金属から成る配線である。
【００８５】
図４６を参照して、ゲート電極７は素子分離絶縁膜５上に形成されている。ゲート電極７及び素子分離絶縁膜５上には層間絶縁膜１５５が形成されており、配線１５２ａ１，１５３ａは層間絶縁膜１５５上に形成されている。配線１５２ａ１は、層間絶縁膜１５５内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール１５４ａ１を介して、ゲート電極７に接続されている。配線１５２ａ１，１５３ａ及び層間絶縁膜１５５上には層間絶縁膜１５６が形成されており、配線１５２ａ２は層間絶縁膜１５６上に形成されている。配線１５２ａ２は、層間絶縁膜１５６内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール１５４ａ２を介して、配線１５２ａ１に接続されている。配線１５２ａ２及び層間絶縁膜１５６上には層間絶縁膜１５７が形成されており、ボンディングパッド９２ａ及び配線１５２ａ３は層間絶縁膜１５７上に形成されている。配線１５２ａ３は、層間絶縁膜１５７内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール１５４ａ３を介して、配線１５２ａ２に接続されている。
【００８６】
配線１５２ａ１〜１５２ａ３の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分９５ａが形成されている。換言すれば、図４６に示した半導体装置は、ボンディングパッド９２ａと入力バッファ回路１５１ａとの間を繋ぐ配線１５２ａ１〜１５２ａ３の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図４６に示した完全分離部分９５ａは、図４４，４５に示した完全分離領域９４ａ内に形成されている。なお、図４５，４６に示した例では、ボンディングパッド９２ａの下方においても、完全分離型の素子分離絶縁膜が形成されている。
【００８７】
同様に図４４に示した半導体装置は、出力バッファ回路１５１ｂとボンディングパッド９２ｂとの間を繋ぐ配線１５２ｂの下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。即ち、図４４に示した完全分離領域９４ｂ内には、素子分離絶縁膜５の完全分離部分が形成されている。
【００８８】
入力バッファ回路１５１ａは、配線１５２ａ及びボンディングパッド９２ａを介して外部装置に接続されているため、外部装置から入力されるノイズの影響を受けやすい。これに対して本実施の形態１２に係る半導体装置によれば、ボンディングパッド９２ａと入力バッファ回路１５１ａとの間を繋ぐ配線１５２ａの下方には、シリコン層４のシリコン部分ではなく、完全分離型の素子分離絶縁膜が形成されている。従って、本実施の形態１２に係る半導体装置によれば、ノイズの影響によって配線１５２ａの電位が変動した場合であっても、それに伴って配線１５２ａの下方のシリコン層４の電位が変動することはない。結果として、外部装置から入力されたノイズの影響が内部処理回路１５０へ伝搬することを抑制することができる。
【００８９】
同様に、出力バッファ回路１５１ｂは、配線１５２ｂ及びボンディングパッド９２ｂを介して外部装置に接続されているため、外部装置から入力されるノイズの影響を受けやすい。これに対して本実施の形態１２に係る半導体装置によれば、ボンディングパッド９２ｂと出力バッファ回路１５１ｂとの間を繋ぐ配線１５２ｂの下方には、シリコン層４のシリコン部分ではなく、完全分離型の素子分離絶縁膜が形成されている。従って、本実施の形態１２に係る半導体装置によれば、ノイズの影響によって配線１５２ｂの電位が変動した場合であっても、それに伴って配線１５２ｂの下方のシリコン層４の電位が変動することはない。結果として、外部装置から入力されたノイズの影響が内部処理回路１５０へ伝搬することを抑制することができる。
【００９０】
なお、配線１５２ａの下方の完全分離形の素子分離絶縁膜、及び配線１５２ｂの下方の完全分離型の素子分離絶縁膜は、必ずしも双方を形成する必要はなく、目的とする効果に応じて、いずれか一方のみを形成してもよい。
【００９１】
また、図４３に示したように、入力バッファ回路１５１ａを取り囲む完全分離型の素子分離絶縁膜をさらに形成してもよい。これにより、入力バッファ回路１５１ａと内部処理回路１５０との間で、ボディ電位の変動に関する相互影響を無くすことができる。同様に、出力バッファ回路１５１ｂを取り囲む完全分離型の素子分離絶縁膜をさらに形成してもよい。これにより、出力バッファ回路１５１ｂと内部処理回路１５０との間で、ボディ電位の変動に関する相互影響を無くすことができる。
【符号の説明】
【００９２】
１ ＳＯＩ基板、２ シリコン基板、３ 絶縁層、４ シリコン層、５ 素子分離絶縁膜、６ ゲート絶縁膜、７ ゲート電極、１３，２０ 層間絶縁膜、１５，１７，１９，１９ａ１，１９ａ２，２６，１５２ａ，１５２ｂ 配線、２３，５１，５８，６３，６６，６６ａ，６６ｃ，９５，９５ａ 完全分離部分、２４，５０，５７，６２，６５，６５ａ，６５ｃ，７９，９４，９４ａ，９４ｂ 完全分離領域、２５ 部分分離領域、３３，３５ 凹部、３６ シリコン酸化膜、５５，５６，６０，６１ ＣＭＯＳ、７０ 配線レイアウト、７１ 配線形成領域、７３ フォトマスク、７４ 開口部、７６ ＣＭＯＳレイアウト、７７ 禁止領域、９０ ＩＣチップ、９０ａ 低速動作部、９０ｂ 高速動作部、９０ｃ 中速動作部、９２，９２ａ，９２ｂ ボンディングパッド、９７ 高抵抗領域、９８ 低濃度不純物領域、１５１ａ 入力バッファ回路、１５１ｂ 出力バッファ回路。
【技術分野】
【０００１】
この発明は、半導体装置の構造及びその製造方法に関し、特に、ＳＯＩ基板を用いた半導体装置の構造及びその製造方法に関するものである。
【背景技術】
【０００２】
図４７は、ＳＯＩ基板を用いた第１の従来の半導体装置の構造を示す断面図である。図４７に示すように第１の従来の半導体装置は、シリコン基板１０２、絶縁層１０３、及びシリコン層１０４がこの順に積層された積層構造を有するＳＯＩ基板１０１を備えている。シリコン層１０４の上面内には、パーシャルトレンチ型の複数の素子分離絶縁膜１０５が選択的に形成されている。素子分離絶縁膜１０５によって規定されるＳＯＩ基板１０１の素子形成領域には、ＮＭＯＳトランジスタ（以下「ＮＭＯＳ」と称する）が形成されている。ＮＭＯＳは、シリコン層１０４内に形成され、ｐ形のチャネル領域１１０を挟んで対を成す、いずれもｎ+形のソース領域１０９ｓ及びドレイン領域１０９ｄを有している。また、ＮＭＯＳは、チャネル領域１１０上に形成され、ゲート絶縁膜１０６及びゲート電極１０７がこの順に積層された積層構造と、該積層構造の側面に形成されたサイドウォール１０８とを有するゲート構造を有している。また、シリコン層１０４内には、ｐ+形のボディ領域１１１が選択的に形成されている。
【０００３】
ＮＭＯＳ、素子分離絶縁膜１０５、及びボディ領域１１１上には、層間絶縁膜１２０が形成されている。層間絶縁膜１２０上には、配線１１３，１１７がそれぞれ選択的に形成されている。層間絶縁膜１２０内には、配線１１３とドレイン領域１０９ｄとを互いに電気的に接続するための、内部が導体プラグで充填されたコンタクトホール１１２が選択的に形成されている。また、層間絶縁膜１２０内には、配線１１７とソース領域１０９ｓとを互いに電気的に接続するための、内部が導体プラグで充填されたコンタクトホール１１６が選択的に形成されている。
【０００４】
層間絶縁膜１２０上には、層間絶縁膜１２１が形成されており、層間絶縁膜１２１上には、電源配線１１５及び接地配線１１９がそれぞれ選択的に選択的に形成されている。層間絶縁膜１２１内には、電源配線１１５と配線１１３とを互いに電気的に接続するための、内部が導体プラグで充填されたコンタクトホール１１４が選択的に形成されている。また、層間絶縁膜１２１内には、接地配線１１９と配線１１７とを互いに電気的に接続するための、内部が導体プラグで充填されたコンタクトホール１１８が選択的に形成されている。
【０００５】
図４８は、ＳＯＩ基板を用いた第２の従来の半導体装置の構造を示す上面図である。図４８に示すように第２の従来の半導体装置は、パーシャルトレンチ型の素子分離絶縁膜１０５を挟んで互いに隣接して形成された、２つのＣＭＯＳトランジスタ（以下「ＣＭＯＳ」と称する）１４０，１４１を備えている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、図４７に示した第１の従来の半導体装置には、以下のような問題があった。図４９，５０は、第１の従来の半導体装置の問題を説明するためのタイミングチャートである。図４７に示した半導体装置を用いて論理回路を構成し、その論理回路は、入力の電位が「Ｈ」の時に基準クロックが立ち下がれば、出力の電位が「Ｌ」から「Ｈ」に遷移し（例えば図４９の時刻Ｔ１や図５０の時刻Ｔ３）、入力の電位が「Ｌ」の時に基準クロックが立ち下がれば、出力の電位が「Ｈ」から「Ｌ」に遷移する（例えば図４９の時刻Ｔ２や図５０の時刻Ｔ４）回路であるものとする。ここで、図４７に示すように第１の従来の半導体装置において、電源配線１１５及び接地配線１１９は、ボディ領域１１１の上方に形成されている。従って、何らかの外部ノイズの影響によって電源配線１１５や接地配線１１９の電位が変動すると、容量カップリングによって、ボディ領域１１１の電位にも変動が生じる。そして、このボディ領域１１１の電位の変動は、上記論理回路の動作において、入力のノイズ１３０として表れる。
【０００７】
このとき、図４９に示すように、論理回路の動作周波数が数ｋ〜数ＭＨｚ程度に低く、基準クロックの周期がノイズ１３０の波長よりも十分に長い場合は、論理回路の動作はノイズ１３０の影響を受けにくい。しかし、図５０に示すように論理回路の動作周波数が数ＧＨｚ程度に高くなると、論理回路の動作はノイズ１３０の影響を受けやすくなる。図５０に示した例では、時刻Ｔ５において出力の電位が「Ｌ」から「Ｈ」に遷移し、時刻Ｔ６において出力の電位が「Ｈ」から「Ｌ」に遷移する結果、誤った出力パルス１３１が発生している。
【０００８】
このように第１の従来の半導体装置によると、ボディ領域の電位が電源配線や接地配線の電位の変動による影響を受けやすいため、半導体装置の動作周波数が高くなると誤動作を生じやすいという問題があった。
【０００９】
また、図４８に示した第２の従来の半導体装置には、以下のような問題があった。図５１は、第２の従来の半導体装置の問題を説明するための断面図である。図５１は、図４８に示した半導体装置の、ラインＬ１００に沿った位置における断面構造に相当するものであり、図５１に示した左側のトランジスタがＣＭＯＳ１４０の有するＮＭＯＳに対応し、右側のトランジスタがＣＭＯＳ１４１の有するＮＭＯＳに対応する。
【００１０】
一般的に、トランジスタの動作は温度による影響を受けやすく、周囲の温度が高くなるほどトランジスタの電流が低下することが知られている。ここで、図４８に示した半導体装置において、ＣＭＯＳ１４０の動作しきい値電圧が比較的高く、大きな電流が流れて発熱量が大きい一方、ＣＭＯＳ１４１の動作しきい値電圧が比較的低く、発熱量も小さいものとする。このような場合、ＣＭＯＳ１４０において発生した熱は、図５１に示した矢印１５０で表されるように、素子分離絶縁膜１０５の下のシリコン層１０４を通ってＣＭＯＳ１４１に伝導する。そして、この熱はＣＭＯＳ１４１の電流を小さくするように作用し、ＣＭＯＳ１４１の動作を不安定にする。その結果、特にアナログ回路やＲＦ回路等のように微妙な電流の大きさによって回路動作が決定される回路においては、誤動作が生じて回路特性を劣化させる。
【００１１】
このように第２の従来の半導体装置によると、発熱量が異なる２つの半導体素子が互いに隣接して形成されている場合に、一方の半導体素子における発熱が他方の半導体素子の動作に影響を及ぼし、誤動作を招くという問題があった。
【００１２】
本発明はこれらの問題を解決するために成されたものであり、第１に、電源配線や接地配線の電位の変動に起因するボディ領域の電位の変動を抑制することにより、半導体装置の動作周波数が高くなった場合であっても誤動作を防止し得る半導体装置及びその製造方法を得ることを目的とする。また、第２に、発熱量が異なる２つの半導体素子が互いに隣接して形成されている場合に、一方の半導体素子における発熱が他方の半導体素子の動作に与える影響を緩和することにより、誤動作を防止し得る半導体装置及びその製造方法を得ることを目的とするものである。
【課題を解決するための手段】
【００１３】
この発明の第１の局面に係る半導体装置は、半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜と、前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に形成された第１のＭＯＳトランジスタと、前記半導体層内において前記第１のＭＯＳトランジスタに隣接して形成され、前記第１のＭＯＳトランジスタの有する動作しきい値電圧とは異なる動作しきい値電圧を有する第２のＭＯＳトランジスタと、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第２の分離絶縁膜とを備え、前記第２の分離絶縁膜は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に形成されており、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは同一導電型である。
【００１４】
また、この発明の第２の局面に係る半導体装置は、半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜と、前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に形成された第１のＭＯＳトランジスタと、前記半導体層内において前記第１のＭＯＳトランジスタに隣接して形成され、前記第１のＭＯＳトランジスタの動作周波数とは異なる動作周波数の第２のＭＯＳトランジスタと、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第２の分離絶縁膜とを備え、前記第２の分離絶縁膜は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に形成されており、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは同一導電型である。
【発明の効果】
【００１５】
この発明の第１の局面に係るものによれば、動作しきい値電圧が互いに異なる第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの間には、第２の分離絶縁膜が形成されている。従って、第１及び第２のＭＯＳトランジスタの一方のＭＯＳトランジスタにおいて発生した熱が他方のＭＯＳトランジスタに伝導することを抑制することができるため、その熱によって第１及び第２のＭＯＳトランジスタの動作が不安定になることを防止することができる。
【００１６】
また、この発明の第２の局面に係るものによれば、動作周波数が互いに異なる第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの間には、第２の分離絶縁膜が形成されている。従って、第１のＭＯＳトランジスタが形成されている部分の半導体層の電位と、第２のＭＯＳトランジスタが形成されている部分の半導体層の電位とが、動作周波数が異なることに起因して互いに影響を及ぼし合うことを防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す上面図である。
【図２】図１に示した半導体装置の断面構造を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の構造を示す上面図である。
【図１８】図１７に示した半導体装置の断面構造を示す断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の構造を示す上面図である。
【図２０】図１９に示した半導体装置の断面構造を示す断面図である。
【図２１】本発明の実施の形態４に係る半導体装置の構造を示す上面図である。
【図２２】図２１に示した半導体装置の断面構造を示す断面図である。
【図２３】本発明の実施の形態５に係る半導体装置の構造を示す上面図である。
【図２４】図２３に示した半導体装置の断面構造を示す断面図である。
【図２５】本発明の実施の形態６に係る半導体装置の構造を示す上面図である。
【図２６】図２５に示した半導体装置の断面構造を示す断面図である。
【図２７】本発明の実施の形態７に係るマスクパターンの生成方法を説明するための概念図である。
【図２８】本発明の実施の形態７に係るマスクパターンの生成方法を説明するための概念図である。
【図２９】本発明の実施の形態７に係るマスクパターンの生成方法を説明するための概念図である。
【図３０】本発明の実施の形態７に係る他のマスクパターンの生成方法を説明するための概念図である。
【図３１】本発明の実施の形態７に係る他のマスクパターンの生成方法を説明するための概念図である。
【図３２】本発明の実施の形態８に係る半導体装置の構造を示す上面図である。
【図３３】図３２に示した半導体装置の断面構造を示す断面図である。
【図３４】本発明の実施の形態９に係る半導体装置の構造を示す上面図である。
【図３５】図３４に示した半導体装置の断面構造を示す断面図である。
【図３６】本発明の実施の形態１０に係る半導体装置の構造を示す上面図である。
【図３７】図１０に示した半導体装置の断面構造を示す断面図である。
【図３８】図１０に示した半導体装置の断面構造を示す断面図である。
【図３９】本発明の実施の形態１０に係る半導体装置の他の構造を示す上面図である。
【図４０】図３９に示した半導体装置の断面構造を示す断面図である。
【図４１】図３９に示した半導体装置の断面構造を示す断面図である。
【図４２】本発明の実施の形態１１に係る半導体装置の構造を示す上面図である。
【図４３】本発明の実施の形態１１に係る半導体装置の他の構造を示す上面図である。
【図４４】本発明の実施の形態１２に係る半導体装置の構造を示す上面図である。
【図４５】ボンディングパッドと入力バッファ回路との接続部分を拡大して示す上面図である。
【図４６】図４５に示した半導体装置の断面構造を示す断面図である。
【図４７】第１の従来の半導体装置の構造を示す断面図である。
【図４８】第２の従来の半導体装置の構造を示す上面図である。
【図４９】第１の従来の半導体装置の問題を説明するためのタイミングチャートである。
【図５０】第１の従来の半導体装置の問題を説明するためのタイミングチャートである。
【図５１】第２の従来の半導体装置の問題を説明するための断面図である。
【発明を実施するための形態】
【００１８】
以下、ＣＭＯＳを例にとり、本発明の具体的な実施の形態について説明する。
【００１９】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の構造を示す上面図であり、図２は、図１に示した半導体装置の、ラインＬ１に沿った位置における断面構造を示す断面図である。但し、図１においては説明の都合上、後述する層間絶縁膜１３，２０及びサイドウォール８の記載を省略している。図１，２を参照して、本実施の形態１に係る半導体装置は、シリコン基板２、絶縁層３、及びシリコン層４がこの順に積層された積層構造を有するＳＯＩ基板１を備えている。シリコン層４の上面内には、パーシャルトレンチ型の素子分離絶縁膜５が選択的に形成されている。素子分離絶縁膜５によって規定されるＳＯＩ基板１の素子形成領域には、ＰＭＯＳ及びＮＭＯＳが形成されている。
【００２０】
ＮＭＯＳは、シリコン層４内に形成され、ｐ形の不純物導入領域（チャネル領域）１０を挟んで対を成す、いずれもｎ+形のソース・ドレイン領域２８を有している。また、ＮＭＯＳは、不純物導入領域１０上に形成され、ゲート絶縁膜６及びゲート電極７がこの順に積層された積層構造と、該積層構造の側面に形成されたサイドウォール８とを有するゲート構造を有している。
【００２１】
同様にＰＭＯＳは、シリコン層４内に形成され、ｎ形の不純物導入領域（チャネル領域）９を挟んで対を成す、いずれもｐ+形のソース・ドレイン領域２７を有している。また、ＰＭＯＳは、不純物導入領域９上に形成され、ゲート絶縁膜６及びゲート電極７がこの順に積層された積層構造と、該積層構造の側面に形成されたサイドウォール８とを有するゲート構造を有している。ゲート電極７は、ＰＭＯＳとＮＭＯＳとの間の素子分離絶縁膜５上にも延在しており、ＰＭＯＳのゲート電極７とＮＭＯＳのゲート電極とは一体として形成されている。また、シリコン層４内には、ｐ+形のボディ領域１２及びｎ+形のボディ領域１１がそれぞれ選択的に形成されている。
【００２２】
ＮＭＯＳ、ＰＭＯＳ、素子分離絶縁膜５、及びボディ領域１１，１２上には、層間絶縁膜１３が形成されている。層間絶縁膜１３上には、配線１５，１７，１９，２６がそれぞれ選択的に形成されている。層間絶縁膜１３内には、配線１５とボディ領域１１、配線１７とボディ領域１２、及び配線１９とゲート電極７とをそれぞれ互いに電気的に接続するための、内部が導体プラグで充填されたコンタクトホール１４，１６，１８がそれぞれ選択的に形成されている。また、図１を参照して、配線１５，１７は、層間絶縁膜１３内にそれぞれ選択的に形成され、内部が導体プラグで充填されたコンタクトホール（図示しない）を介して、ソース・ドレイン領域２７，２８にそれぞれ電気的に接続されており、配線２６は、層間絶縁膜１３内にそれぞれ選択的に形成され、内部が導体プラグで充填されたコンタクトホール（図示しない）を介して、ソース・ドレイン領域２７，２８にそれぞれ電気的に接続されている。
【００２３】
図２を参照して、層間絶縁膜１３上には層間絶縁膜２０が形成されている。層間絶縁膜２０上には、電源配線２１及び接地配線２２がそれぞれ選択的に形成されている。電源配線２１及び接地配線２２はいずれも、素子分離絶縁膜５の上方に形成されている。電源配線２１の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分２３が形成されている。換言すれば、本実施の形態１に係る半導体装置は、電源配線２１の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図２に示した完全分離部分２３は、図１に示した完全分離領域２４内に形成されており、図２に示した部分分離型の素子分離絶縁膜５は、図１に示した部分分離領域２５内に形成されている。図１を参照して、電源配線２１及び接地配線２２は、層間絶縁膜２０内にそれぞれ選択的に形成され、内部が導体プラグで充填されたコンタクトホール（図示しない）を介して、配線１５，１７にそれぞれ電気的に接続されている。
【００２４】
図３〜１６は、本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。まず、シリコン基板２、シリコン酸化膜から成り、４０００オングストローム程度の膜厚を有する絶縁層３、及び２０００オングストローム程度の膜厚を有するシリコン層４がこの順に積層された積層構造を有するＳＯＩ基板１を準備する（図３）。次に、２００オングストローム程度の膜厚を有するシリコン酸化膜３０を、シリコン層４上に全面に形成する。その後、２０００オングストローム程度の膜厚を有するシリコン窒化膜３１を、シリコン酸化膜３０上に全面に形成する（図４）。
【００２５】
次に、シリコン窒化膜３１上の全面にフォトレジストを形成した後、素子分離絶縁膜５の形成レイアウトに対応するマスクパターンを有するフォトマスク（図示しない）を用いてフォトレジストを露光する。その後、フォトレジストを現像することにより、素子分離絶縁膜５の形成予定領域の上方に開口パターンを有するフォトレジスト３２を形成する。その後、フォトレジスト３２をエッチングマスクとして、シリコン窒化膜３１、シリコン酸化膜３０、及びシリコン層４をこの順に異方性ドライエッチングする。このエッチングは、シリコン層４が自身の上面から５００〜１０００オングストローム程度エッチングされた時点で停止する。これにより、シリコン層４の上面内に凹部３３が選択的に形成される（図５）。
【００２６】
次に、フォトレジスト３２を除去した後、完全分離部分２３の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する（図６）。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分２３の形成予定領域の上方が開口したマスクパターンを有するフォトマスク（図示しない）を用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。
【００２７】
次に、フォトレジスト３４をエッチングマスクとしてシリコン層４をエッチングする。これにより、完全分離部分２３の形成予定領域における凹部３３の底面が掘り下げられて絶縁層３の上面が露出し、凹部３５が形成される。その後、フォトレジスト３４を除去する（図７）。次に、ＣＶＤ法によって、５０００オングストローム程度の膜厚を有するシリコン酸化膜３６を全面に堆積する。これにより、凹部３３，３５内はシリコン酸化膜３６によって埋め込まれる（図８）。
【００２８】
次に、ＣＭＰ法によって、シリコン窒化膜３１の上面が露出するまでシリコン酸化膜３６を研磨除去する（図９）。次に、ウェットエッチングによってシリコン酸化膜３６の上部を除去した後、シリコン窒化膜３１及びシリコン酸化膜３０を除去する。これにより、凹部３３，３５内に残ったシリコン酸化膜３６として、素子分離絶縁膜５が得られる（図１０）。
【００２９】
次に、ＮＭＯＳの形成予定領域の上方に開口パターンを有するフォトレジスト３７を形成した後、ボロン等の不純物３８を数１０ｋｅＶ、数ｅ１２ｃｍ-2の条件下でイオン注入することにより、シリコン層４内に不純物導入領域１０を形成する。次に、フォトレジスト３７を除去した後、ＰＭＯＳの形成予定領域の上方に開口パターンを有するフォトレジスト３９を形成した後、リン等の不純物４０を数１００ｋｅＶ、数ｅ１２ｃｍ-2の条件下でイオン注入することにより、シリコン層４内に不純物導入領域９を形成する（図１２）。
【００３０】
次に、熱酸化法によってシリコン層４の上面上にゲート絶縁膜６を形成した後、ＣＶＤ法によって３０００オングストローム程度の膜厚を有するポリシリコン膜を堆積し、そのポリシリコン膜をパターニングすることにより、ゲート電極７を形成する。これにより、ゲート絶縁膜６及びゲート電極７がこの順に積層された積層構造を有するゲート構造が得られる（図１３）。
【００３１】
次に、ゲート構造の側面にサイドウォール８を形成した後、ボディ領域１１の形成予定領域及びソース・ドレイン領域２８の形成予定領域の上方に開口パターンを有するフォトレジスト４１を形成する。その後、フォトレジスト４１及びゲート電極７をマスクとして、ヒ素等の不純物４２を、数１０ｋｅＶ、数ｅ１５ｃｍ-2の条件下でイオン注入することにより、シリコン層４内にボディ領域１１及びソース・ドレイン領域２８を形成する（図１４）。次に、フォトレジスト４１を除去した後、ボディ領域１２の形成予定領域及びソース・ドレイン領域２７の形成予定領域の上方に開口パターンを有するフォトレジスト４３を形成する。その後、フォトレジスト４３及びゲート電極７をマスクとして、フッ化ボロン（ＢＦ2）等の不純物４４を、数１０ｋｅＶ、数ｅ１５ｃｍ-2の条件下でイオン注入することにより、シリコン層４内にボディ領域１２及びソース・ドレイン領域２７を形成する（図１５）。
【００３２】
次に、フォトレジスト４３を除去した後、ゲート電極７の上面、ソース・ドレイン領域２７，２８の上面、及びボディ領域１１の上面をそれぞれシリサイド化することにより、コバルトシリサイド層（図示しない）を形成する。その後、１００００オングストローム程度の膜厚を有するシリコン酸化膜をＣＶＤ法によって全面に堆積した後、そのシリコン酸化膜をＣＭＰ法によって５０００オングストローム程度研磨除去して表面を平坦化することにより、層間絶縁膜１３を形成する。その後、層間絶縁膜１３を選択的に開口してコンタクトホール１４，１６，１８を形成した後、各コンタクトホールの内部に導体プラグを埋め込む。その後、層間絶縁膜１３上に、アルミニウムやポリシリコン等から成る配線１５，１７，１９をそれぞれ選択的に形成する（図１６）。
【００３３】
次に、ＣＶＤ法によってシリコン酸化膜を全面に堆積した後、ＣＭＰ法によってその表面を平坦化することにより層間絶縁膜２０を形成する。その後、内部が導体プラグで充填されたコンタクトホールを層間絶縁膜２０内に選択的に形成し、さらにアルミニウムやポリシリコン等から成る電源配線２１及び接地配線２２を層間絶縁膜２０上にそれぞれ選択的に形成することにより、図２に示した構造を得る。
【００３４】
このように本実施の形態１に係る半導体装置によれば、電源配線２１の下方には、ボディ領域１１やシリコン層４のシリコン部分ではなく、完全分離部分２３を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、何らかの外部ノイズの影響によって電源配線２１の電位が変動したとしても、容量カップリングによってボディ領域１１の電位が変動することはない。従って、半導体装置の動作周波数が高くなった場合であっても、ボディ領域１１の電位の変動に起因する誤動作を適切に防止することができる。
【００３５】
実施の形態２．
図１７は、本発明の実施の形態２に係る半導体装置の構造を示す上面図であり、図１８は、図１７に示した半導体装置の、ラインＬ２に沿った位置における断面構造を示す断面図である。但し、図１７においては説明の都合上、層間絶縁膜１３，２０及びサイドウォール８の記載を省略している。図１７，１８に示すように本実施の形態２に係る半導体装置は、図１，２に示した上記実施の形態１に係る半導体装置を基礎として、電源配線２１の下方に形成されていた完全分離部分２３の代わりに、接地配線２２の下方に完全分離部分５１を形成したものである。図１８に示した完全分離部分５１は、図１７に示した完全分離領域５０内に形成されている。本実施の形態２に係る半導体装置のその他の構造は、上記実施の形態１に係る半導体装置の構造と同様である。
【００３６】
本実施の形態２に係る半導体装置は、図３〜１６において工程順に示した上記実施の形態１に係る半導体装置の製造方法を基礎として、図６に示した工程で使用するフォトマスクのマスクパターンを変更することによって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分５１の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分５１の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する。
【００３７】
このように本実施の形態２に係る半導体装置によれば、接地配線２２の下方には、ボディ領域１２やシリコン層４のシリコン部分ではなく、完全分離部分５１を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、何らかの外部ノイズの影響によって接地配線２２の電位が変動したとしても、容量カップリングによってボディ領域１２の電位が変動することはない。従って、半導体装置の動作周波数が高くなった場合であっても、ボディ領域１２の電位の変動に起因する誤動作を適切に防止することができる。
【００３８】
実施の形態３．
図１９は、本発明の実施の形態３に係る半導体装置の構造を示す上面図であり、図２０は、図１９に示した半導体装置の、ラインＬ３に沿った位置における断面構造を示す断面図である。但し、図１９においては説明の都合上、層間絶縁膜１３，２０及びサイドウォール８の記載を省略している。図１９，２０に示すように本実施の形態３に係る半導体装置は、図１，２に示した上記実施の形態１に係る半導体装置を基礎として、電源配線２１の下方に形成されていた完全分離部分２３に加えて、上記実施の形態２に係る半導体装置と同様に、接地配線２２の下方にも完全分離部分５１をさらに形成したものである。本実施の形態３に係る半導体装置のその他の構造は、上記実施の形態１，２に係る半導体装置の構造と同様である。
【００３９】
本実施の形態３に係る半導体装置は、図３〜１６において工程順に示した上記実施の形態１に係る半導体装置の製造方法を基礎として、図６に示した工程で使用するフォトマスクのマスクパターンを変更することによって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分２３，５１の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分２３，５１の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する。
【００４０】
このように本実施の形態３に係る半導体装置によれば、電源配線２１及び接地配線２２の下方には、ボディ領域１１，１２やシリコン層４のシリコン部分ではなく、完全分離部分２３，５１を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜がそれぞれ形成されている。そのため、何らかの外部ノイズの影響によって電源配線２１や接地配線２２の電位が変動したとしても、容量カップリングによってボディ領域１１，１２の電位が変動することはない。従って、半導体装置の動作周波数が高くなった場合であっても、ボディ領域１１，１２の電位の変動に起因する誤動作を適切に防止することができる。
【００４１】
実施の形態４．
図２１は、本発明の実施の形態４に係る半導体装置の構造を示す上面図であり、図２２は、図２１に示した半導体装置の、ラインＬ４に沿った位置における断面構造を示す断面図である。但し、図２１においてはサイドウォール８の記載を省略している。図２１，２２に示すように本実施の形態４に係る半導体装置は、完全分離部分５８を有する素子分離絶縁膜５を挟んで互いに隣接して形成された、２つのＣＭＯＳ５５，５６を備えている。図２２に示した完全分離部分５８は、図２１に示した完全分離領域５７内に形成されている。ＣＭＯＳ５５の有する動作しきい値電圧は、ＣＭＯＳ５６の有する動作しきい値電圧よりも低く、ＣＭＯＳ５５，５６の動作時において、ＣＭＯＳ５５からの発熱量はＣＭＯＳ５６からの発熱量よりも大きい。
【００４２】
素子分離絶縁膜５の完全分離部分５８は、図６に示した上記実施の形態１に係る半導体装置の製造方法と同様の方法によって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分５８の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分５８の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する。
【００４３】
なお、本実施の形態４に係る発明を、上記実施の形態１〜３に係る発明に組み合わせて適用することも可能である。
【００４４】
このように本実施の形態４に係る半導体装置によれば、動作しきい値電圧が互いに異なる２つのＣＭＯＳ５５，５６が互いに隣接して形成されている半導体装置において、その２つのＣＭＯＳ５５，５６の間には、部分分離型の素子分離絶縁膜ではなく、完全分離部分５８を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。従って、ＣＭＯＳ５５において発生した熱がＣＭＯＳ５６に伝導することを抑制することができるため、その熱によってＣＭＯＳ５６の動作が不安定になることを適切に防止することができる。
【００４５】
実施の形態５．
図２３は、本発明の実施の形態５に係る半導体装置の構造を示す上面図であり、図２４は、図２３に示した半導体装置の、ラインＬ５に沿った位置における断面構造を示す断面図である。但し、図２３においてはサイドウォール８の記載を省略している。図２３，２４に示すように本実施の形態５に係る半導体装置は、完全分離部分６３を有する素子分離絶縁膜５を挟んで互いに隣接して形成された、２つのＣＭＯＳ６０，６１を備えている。図２４に示した完全分離部分６３は、図２３に示した完全分離領域６２内に形成されている。ＣＭＯＳ６０，６１の動作周波数は互いに異なり、ここでは、ＣＭＯＳ６０の動作周波数が、ＣＭＯＳ６１の動作周波数よりも高いものとする。
【００４６】
素子分離絶縁膜５の完全分離部分６３は、図６に示した上記実施の形態１に係る半導体装置の製造方法と同様の方法によって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分６３の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分６３の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する。
【００４７】
なお、本実施の形態５に係る発明を、上記実施の形態１〜３に係る発明に組み合わせて適用することも可能である。
【００４８】
このように本実施の形態５に係る半導体装置によれば、動作周波数が互いに異なる２つのＣＭＯＳ６０，６１が互いに隣接して形成されている半導体装置において、その２つのＣＭＯＳ６０，６１の間には、部分分離型の素子分離絶縁膜ではなく、完全分離部分６３を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。
【００４９】
動作周波数が高いＣＭＯＳ６０ではボディ電位の変化が大きく、逆に動作周波数が低いＣＭＯＳ６１ではボディ電位の変化が小さい。従って、ＣＭＯＳ６０，６１の間に部分分離型の素子分離絶縁膜が形成されている場合は、ＣＭＯＳ６０，６１の各ボディ電位が、部分分離型の素子分離絶縁膜５と絶縁層３との間のシリコン層４を介して互いに影響を及ぼし合う。その結果、アナログ回路やＲＦ回路等のように微妙な電流の大きさによって回路動作が決定される回路においては、ボディ電位の相互影響に起因する微小な特性の変化が、回路の特性自体に大きな影響を及ぼす。これに対して、本実施の形態５に係る半導体装置によれば、ＣＭＯＳ６０，６１の間には完全分離型の素子分離絶縁膜が形成されているため、上記のようにＣＭＯＳ６０，６１の各ボディ電位が互いに影響を及ぼし合うことを適切に防止することができる。
【００５０】
実施の形態６．
図２５は、本発明の実施の形態６に係る半導体装置の構造を示す上面図であり、図２６は、図２５に示した半導体装置の、ラインＬ６に沿った位置における断面構造を示す断面図である。但し、図２５においては説明の都合上、層間絶縁膜１３，２０及びサイドウォール８の記載を省略している。図２５，２６に示すように本実施の形態６に係る半導体装置は、図１，２に示した上記実施の形態１に係る半導体装置を基礎として、電源配線２１の下方に形成されていた完全分離部分２３の代わりに、ＣＭＯＳの信号入力配線である配線１９の下方に完全分離部分６６を形成したものである。但し、完全分離部分６６とともに、図１に示した完全分離部分２３や図１７に示した完全分離部分５１を併せて形成してもよい。図２６に示した完全分離部分６６は、図２５に示した完全分離領域６５内に形成されている。本実施の形態６に係る半導体装置のその他の構造は、上記実施の形態１に係る半導体装置の構造と同様である。
【００５１】
本実施の形態６に係る半導体装置は、図３〜１６において工程順に示した上記実施の形態１に係る半導体装置の製造方法を基礎として、図６に示した工程で使用するフォトマスクのマスクパターンを変更することによって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分６６の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分６６の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する。
【００５２】
このように本実施の形態６に係る半導体装置によれば、配線１９の下方には、完全分離部分６６を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、ＣＭＯＳへの入力信号にゆらぎが生じたとしても、そのゆらぎに起因してボディ電位が変化することを抑制することができる。従って、特にアナログ回路やＲＦ回路に関して、ドレイン電流Ｉｄの線形性が求められる領域において、このボディ電位の変化に起因するドレイン電流Ｉｄの変動を抑制できるため、回路特性の向上を図ることができる。
【００５３】
なお、図２５，２６では、ポリシリコンから成るゲート電極７と、アルミから成る入力用の配線１９とがコンタクトホール１８を介して互いに接続されているタイプの半導体装置を示したが、いずれもポリシリコンから成るゲート電極７及び入力用の配線１９が一体として形成されているタイプの半導体装置であっても、配線１９の下方に完全分離型の素子分離絶縁膜を形成することによって、上記と同様の効果が得られる。
【００５４】
実施の形態７．
本実施の形態７では、上記実施の形態１〜３，６に係る半導体装置、あるいは後述する実施の形態１０〜１２に係る半導体装置のように、素子分離絶縁膜の完全分離部分が配線の下方に形成されている半導体装置の製造方法に関して、その完全分離部分を形成する際に使用されるフォトマスクのマスクパターンの自動生成方法を提案する。
【００５５】
図２７〜２９は、本発明の実施の形態７に係るマスクパターンの生成方法を説明するための概念図である。図２７（Ａ）に示すように、設計段階で作成される配線レイアウト７０には、配線形成領域７１及び配線非形成領域７２が、それぞれ２値論理の「１」及び「０」として表されている。本実施の形態７では、この配線レイアウト７０を参照することによって、フォトマスクのマスクパターンを自動生成する。以下、ポジ型のフォトレジストを形成する場合を例にとり、具体的に説明する。
【００５６】
まず、配線レイアウト７０に表されている論理を反転することにより、マスクパターン生成のための設計レイアウト（図示しない）を生成する。このようにして生成された設計レイアウトには、マスクパターンの開口部分及び非開口部分が、それぞれ２値論理の「０」及び「１」として表されている。そして、この設計レイアウトに基づいてフォトマスクを作製する。図２７（Ｂ）に示すように、作製されたフォトマスク７３は、配線レイアウト７０の配線形成領域７１に対応する開口部７４と、配線非形成領域７２に対応する非開口部７５とを有している。
【００５７】
以下、上記したマスクパターンの自動生成方法を、本発明に係る半導体装置の製造方法に適用する方法について説明する。図２８には、上記実施の形態１〜３，６に係る半導体装置に対応するＣＭＯＳレイアウト７６が示されている。まず、このＣＭＯＳレイアウト７６内で、完全分離部分の形成を禁止する禁止領域７７を指定する。具体的には、ソース・ドレイン領域２７，２８やボディ領域１１，１２等を含む、ＣＭＯＳの形成領域の周辺を禁止領域７７として指定する。
【００５８】
次に、図１に示した電源配線２１、接地配線２２、及び配線１９，２６に関する配線レイアウトと、禁止領域７７が指定されたＣＭＯＳレイアウト７６とを参照することにより、禁止領域７７以外の領域において、上記マスクパターンの自動生成方法を適用して、図６に示した工程でフォトレジストを露光する際に使用されるフォトマスクを作製する。その後、上記実施の形態１で説明した方法によって、完全分離部分及び部分分離部分を有する素子分離絶縁膜を形成する。図２９には、このようにして形成された素子分離絶縁膜の分離パターン７８のうち、完全分離部分が形成されている箇所のみが完全分離領域７９として示されている。図２９によると、ＣＭＯＳレイアウト７６の禁止領域７７以外の領域において、電源配線２１、接地配線２２、及び配線１９，２６の下方に、完全分離領域７９がそれぞれ形成されていることが分かる。
【００５９】
以上の説明では、配線レイアウト７０に表されている論理を単に反転することにより設計レイアウトを生成した結果、完全分離部分の幅は配線の幅に等しかった。ここでは、上記マスクパターンの自動生成方法を基礎として、配線の幅よりも広い幅の完全分離部分を形成する方法について説明する。
【００６０】
図３０，３１は、本発明の実施の形態７に係る他のマスクパターンの生成方法を説明するための概念図である。図３０（Ａ）に示されるように、配線レイアウト７０には、幅がＷ１の配線形成領域７１が表されている。設計レイアウトを生成する際には、配線形成領域７１の幅をＷ２（＞Ｗ１）とみなして（即ち配線幅にオーバーサイズを施して）、配線レイアウト７０の論理を反転する。図３０（Ｂ）に示されるように、このようにして生成された設計レイアウト８１には、幅がＷ２の開口部分８２と、その他の非開口部分８３とが表されている。そして、この設計レイアウト８１に基づいてフォトマスクを作製する。図３０（Ｃ）に示すように、作製されたフォトマスク８４は、設計レイアウト８１の開口部分８２に対応する、幅がＷ２の開口部８５と、設計レイアウト８１の非開口部分８３に対応する非開口部８６とを有している。
【００６１】
図３１には、上記他のマスクパターンの生成方法を本発明に係る半導体装置の製造方法に適用した結果が示されている。図３１に示した分離パターン８７と図２９に示した分離パターン７８とを比較すると、分離パターン７８の完全分離領域７９の幅に比べて、分離パターン８７の完全分離領域８８の幅の方が広くなっていることが分かる。
【００６２】
なお、設計レイアウトを生成する際に配線幅にアンダーサイズを施すことにより、完全分離部分の幅を、配線の実際の幅よりも狭く設定することも可能である。
【００６３】
このように本実施の形態７に係るマスクパターンの生成方法によれば、素子分離絶縁膜の完全分離部分を配線の下方に形成する半導体装置の製造方法において、配線レイアウトを参照することにより、完全分離部分を形成する際に使用されるフォトマスクのマスクパターンを容易に生成することができる。
【００６４】
実施の形態８．
図３２は、本発明の実施の形態８に係る半導体装置の構造を示す上面図であり、図３３は、図３２に示した半導体装置の、ラインＬ７に沿った位置における断面構造を示す断面図である。ＩＣチップ９０の中央部には、上記各実施の形態１〜６に係る半導体装置が、ＬＳＩ９１として作り込まれている。また、ＩＣチップ９０の周縁部には、ＬＳＩ９１と外部素子とを電気的に接続するための、アルミニウム等から成る複数のボンディングパッド９２が並んで配置されている。ボンディングパッド９２は、層間絶縁膜２０上に形成されている。また、本実施の形態８に係る半導体装置は、ボンディングパッド９２が形成されている領域の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された、完全分離部分９５を有する素子分離絶縁膜５を備えている。図３３に示した完全分離部分９５は、図３２に示した完全分離領域９４内に形成されている。
【００６５】
本実施の形態８に係る半導体装置は、図３〜１６において工程順に示した上記実施の形態１に係る半導体装置の製造方法を基礎として、図６に示した工程で使用するフォトマスクのマスクパターンを変更することによって形成することができる。例えば、ポジ型のフォトレジストを全面に塗布した後、完全分離部分９５の形成予定領域の上方が開口したマスクパターンを有するフォトマスクを用いてフォトレジストを露光し、その後、露光された部分のフォトレジストを現像液によって溶解除去する。これにより、完全分離部分９５の形成予定領域の上方に開口パターンを有するフォトレジスト３４を形成する。
【００６６】
このように本実施の形態８に係る半導体装置によれば、ボンディングパッド９２の下方には、完全分離部分９５を有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、何らかのノイズが外部素子からボンディングパッド９２を介してＩＣチップ９０に伝わってきた場合であっても、そのノイズに起因するボディ電位の変動を適切に防止することができる。その結果、アナログ回路やＲＦ回路における線形性を向上することが可能となる。
【００６７】
実施の形態９．
図３４は、本発明の実施の形態９に係る半導体装置の構造を示す上面図であり、図３５は、図３４に示した半導体装置の、ラインＬ８に沿った位置における断面構造を示す断面図である。但し、図３４においては説明の都合上、層間絶縁膜１３，２０及びサイドウォール８の記載を省略している。図３４，３５に示すように本実施の形態９に係る半導体装置は、図１，２に示した上記実施の形態１に係る半導体装置を基礎として、完全分離部分２３を形成する代わりに、ｎ-型の低濃度不純物領域９８を形成したものである。低濃度不純物領域９８は、電源配線２１の下方において、パーシャルトレンチ型の素子分離絶縁膜５の底面と絶縁層３の上面との間のシリコン層４内に形成されている。図３５に示した低濃度不純物領域９８は、図３４に示した高抵抗領域９７内に形成されている。本実施の形態９に係る半導体装置のその他の構造は、上記実施の形態１に係る半導体装置の構造と同様である。
【００６８】
なお、以上の説明では、図１，２に示した上記実施の形態１に係る半導体装置を基礎として本実施の形態９に係る発明を適用する場合について説明したが、これに限らず、上記実施の形態２，３に係る発明を基礎として本実施の形態９に係る発明を適用することも可能である。この場合、接地配線２２の下方において、完全分離部分５１を形成する代わりに、パーシャルトレンチ型の素子分離絶縁膜５の底面と絶縁層３の上面との間のシリコン層４内に、ｐ-型の低濃度不純物領域を形成すればよい。
【００６９】
このように本実施の形態９に係る半導体装置によれば、電源配線２１の下方にｎ-型の低濃度不純物領域９８を形成した。低濃度不純物領域９８は例えば不純物導入領域１０よりも抵抗値が高く、絶縁体に近い性質を有する。そのため、何らかの外部ノイズの影響によって電源配線２１の電位が変動した場合であっても、低濃度不純物領域９８と電源配線２１との間で容量カップリングは生じにくい。従って、電源配線２１の電位の変動に起因するボディ領域１１の電位の変動を抑制でき、その結果、アナログ回路やＲＦ回路における線形性を向上することが可能となる。
【００７０】
実施の形態１０．
図３６は、本発明の実施の形態１０に係る半導体装置の構造を示す上面図であり、図３７，３８はそれぞれ、図１０に示した半導体装置の、ラインＬ９，Ｌ１０に沿った位置における断面構造を示す断面図である。但し、図３６においては説明の都合上、層間絶縁膜１３１及びサイドウォール８の記載を省略している。図３６に示すように本実施の形態１０に係る半導体装置は、ゲート電極７とソース・ドレイン領域２８とを有するＮＭＯＳを備えている。ゲート電極７には配線１９ａ１が、ソース・ドレイン領域２８には配線１９ｂ１が、それぞれ接続されている。ゲート電極７に接続される配線、及びソース・ドレイン領域２８に接続される配線は、実際には多層配線構造を成している。配線１９ａ１，１９ｂ１は、上記多層配線構造を構成する複数の配線層のうち、最もＳＯＩ基板１の近くに形成されている最下層の第１層配線である。また、配線１９ａ１，１９ｂ１はいずれも、アルミニウム等の金属から成る配線である。
【００７１】
図３７を参照して、ＮＭＯＳ及び素子分離絶縁膜５上には、層間絶縁膜１３１が形成されている。配線１９ａ１は、層間絶縁膜１３１上に形成されている。また、配線１９ａ１は、層間絶縁膜１３１内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール１８ａ１を介して、ゲート電極７に接続されている。配線１９ａ１の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分６６ａが形成されている。換言すれば、図３７に示した半導体装置は、第１層配線である配線１９ａ１の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図３７に示した完全分離部分６６ａは、図３６に示した完全分離領域６５ａ内に形成されている。
【００７２】
図３８を参照して、配線１９ｂ１は、層間絶縁膜１３１上に形成されている。また、配線１９ｂ１は、層間絶縁膜１３１内にそれぞれ選択的に形成され、内部が導体プラグで充填されたコンタクトホール１８ｂ１を介して、ソース・ドレイン領域２８にそれぞれ接続されている。配線１９ｂ１の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分６６ｂが形成されている。換言すれば、図３８に示した半導体装置は、第１層配線である配線１９ｂ１の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図３８に示した完全分離部分６６ｂは、図３６に示した完全分離領域６５ｂ内に形成されている。
【００７３】
図３９は、本発明の実施の形態１０に係る半導体装置の他の構造を示す上面図であり、図４０，４１はそれぞれ、図３９に示した半導体装置の、ラインＬ１１，Ｌ１２に沿った位置における断面構造を示す断面図である。但し、図３９においては説明の都合上、層間絶縁膜１３１，１３２及びサイドウォール８の記載を省略している。図３９に示す半導体装置は、図３６に示した半導体装置を基礎として、配線１９ａに接続された配線１９ａ２、及び配線１９ｂ１に接続された配線１９ｂ２をさらに備えたものである。上記のように、ゲート電極７に接続される配線、及びソース・ドレイン領域２８に接続される配線は、実際には多層配線構造を成している。配線１９ａ２，１９ｂ２は、上記多層配線構造を構成する複数の配線層のうち、第１層配線である配線１９ａ１，１９ｂ１の次にＳＯＩ基板１の近くに形成されている第２層配線である。また、配線１９ａ２，１９ｂ２はいずれも、アルミニウム等の金属から成る配線である。
【００７４】
図４０を参照して、配線１９ａ１及び層間絶縁膜１３１上には、層間絶縁膜１３２が形成されている。配線１９ａ２は、層間絶縁膜１３２上に形成されている。また、配線１９ａ２は、層間絶縁膜１３２内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール１８ａ２を介して、配線１９ａ１に接続されている。配線１９ａ１，１９ａ２の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分６６ｃが形成されている。換言すれば、図４０に示した半導体装置は、第１層配線である配線１９ａ１及び第２層配線である配線１９ａ２の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図４０に示した完全分離部分６６ｃは、図３９に示した完全分離領域６５ｃ内に形成されている。
【００７５】
図４１を参照して、配線１９ｂ１及び層間絶縁膜１３１上には、層間絶縁膜１３２が形成されている。配線１９ｂ２は、層間絶縁膜１３２上に形成されている。また、配線１９ｂ２は、層間絶縁膜１３２内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール１８ｂ２を介して、配線１９ｂ１に接続されている。配線１９ｂ１，１９ｂ２の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分６６ｄが形成されている。換言すれば、図４１に示した半導体装置は、第１層配線である配線１９ｂ１及び第２層配線である配線１９ｂ２の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図４１に示した完全分離部分６６ｄは、図３９に示した完全分離領域６５ｄ内に形成されている。
【００７６】
このように本実施の形態１０に係る半導体装置によれば、第１層配線の下方、あるいは第１層配線及び第２層配線の下方には、シリコン層４のシリコン部分ではなく、完全分離部分６６ａ〜６６ｄを有する素子分離絶縁膜５、即ち完全分離型の素子分離絶縁膜が形成されている。そのため、何らかの外部ノイズの影響によって配線１９ａ１，１９ｂ１、あるいは配線１９ａ１，１９ｂ１，１９ａ２，１９ｂ２の電位が変動したとしても、容量カップリングによってトランジスタのボディ領域の電位が変動することはない。従って、半導体装置の動作周波数が高くなった場合であっても、ボディ領域の電位の変動に起因する誤動作を適切に防止することができる。
【００７７】
特に本実施の形態１０に係る半導体装置においては、ボディ領域の電位に対して影響を及ぼしやすい、多層配線構造の下層配線（第１層配線、あるいは第１層配線及び第２層配線）の下方において、完全分離型の素子分離絶縁膜が形成されている。そのため、上記誤動作を防止する効果は大きい。但し、多層配線構造の下層配線の下方のみならず、上層配線の下方においても完全分離型の素子分離絶縁膜を形成してもよく、これにより、上記誤動作を防止する効果がさらに大きくなる。
【００７８】
実施の形態１１．
図４２は、本発明の実施の形態１１に係る半導体装置の構造を示す上面図である。ＩＣチップ９０は、ＧＨｚオーダー以上の高い動作周波数で動作する回路が作り込まれた高速動作部９０ｂと、いずれもＧＨｚオーダー未満の動作周波数で動作する回路が作り込まれた低速動作部９０ａ及び中速動作部９０ｃとを備えている。ここで、「ＧＨｚオーダー以上の動作周波数で動作する」とは、例えば図３６において、配線１９ａ１にＧＨｚオーダー以上の周波数の信号が通るということに等しい。
【００７９】
そして、高速動作部９０ｂ、低速動作部９０ａ、及び中速動作部９０ｃのうち、高速動作部９０ｂに関して、上記実施の形態１０に係る発明が適用されている。即ち、高速動作部９０ｂにおいては、多層配線構造の下層配線の下方において、完全分離型の素子分離絶縁膜が形成されており、低速動作部９０ａ及び中速動作部９０ｃにおいては、多層配線構造の下層配線の下方において、部分分離型の素子分離絶縁膜が形成されている。但し、少なくとも高速動作部９０ｂに関して上記実施の形態１０に係る発明が適用されていればよく、高速動作部９０ｂ、低速動作部９０ａ、及び中速動作部９０ｃの全てに関して上記実施の形態１０に係る発明を適用してもよい。
【００８０】
一般的に、高い動作周波数で動作する回路は、低い動作周波数で動作する回路に比べてノイズの影響を受けやすい。これに対して本実施の形態１１に係る半導体装置によれば、ＩＣチップ９０が備える高速動作部９０ｂ、低速動作部９０ａ、及び中速動作部９０ｃのうち、少なくとも高速動作部９０ｂにおいて、多層配線構造の下層配線の下方に完全分離型の素子分離絶縁膜が形成されている。従って、本実施の形態１１に係る半導体装置によれば、ノイズの影響を受けやすい高速動作部９０ｂの回路を、安定に動作させることができる。
【００８１】
また、図４３は、本発明の実施の形態１１に係る半導体装置の他の構造を示す上面図である。図４３に示した半導体装置は、図４２に示した半導体装置を基礎として、高速動作部９０ｂを取り囲む完全分離領域９４ｂをさらに備えたものである。あるいは、高速動作部９０ｂ内において多層配線構造の下層配線の下方に完全分離型の素子分離絶縁膜を形成することなく、高速動作部９０ｂを取り囲む完全分離領域９４ｂを形成してもよい。完全分離領域９４ｂ内（即ち、図４３においてハッチングを施した部分）には、完全分離型の素子分離絶縁膜が形成されている。このように、高速動作部９０ｂの周囲に完全分離型の素子分離絶縁膜を形成することにより、低速動作部９０ａや中速動作部９０ｃにおけるボディ領域の電位が、高速動作部９０ｂにおけるボディ領域の電位の変動による影響を受けることを回避できる。
【００８２】
実施の形態１２．
図４４は、本発明の実施の形態１２に係る半導体装置の構造を示す上面図である。ＩＣチップ９０は、外部装置（図示しない）に接続された複数のボンディングパッド９２ａと、配線１５２ａを介してボンディングパッド９２ａに接続された入力バッファ回路１５１ａと、配線１５３ａを介して入力バッファ回路１５１ａに接続された内部処理回路１５０と、配線１５３ｂを介して内部処理回路１５０に接続された出力バッファ回路１５１ｂと、配線１５２ｂを介して出力バッファ回路１５１ｂに接続された複数のボンディングパッド９２ｂとを備えている。ボンディングパッド９２ｂは外部装置（図示しない）に接続されている。また、入力バッファ回路１５１ａ及び出力バッファ回路１５１ｂは、シリコン層４内において、部分分離型の素子分離絶縁膜５によって規定される素子形成領域内に形成されている。
【００８３】
図４５は、ボンディングパッド９２ａと入力バッファ回路１５１ａとの接続部分を拡大して示す上面図であり、図４６は、図４５に示した半導体装置の、ラインＬ１３に沿った位置における断面構造を示す断面図である。但し、図４５においては説明の都合上、層間絶縁膜１５５〜１５７の記載を省略している。
【００８４】
図４５を参照して、入力バッファ回路１５１ａは、一対のｐ+形のソース・ドレイン領域２７を有するＰＭＯＳと、一対のｎ+形のソース・ドレイン領域２８を有するＮＭＯＳと、ＰＭＯＳ及びＮＭＯＳに共通のゲート電極７とを有するＣＭＯＳを備えている。一対のソース・ドレイン領域２７の一方は配線１５に、他方は配線１５３ａに、それぞれ接続されている。また、一対のソース・ドレイン領域２８の一方は配線１７に、他方は配線１５３ａに、それぞれ接続されている。ゲート電極７は配線１５２ａ１の一端に、配線１５２ａ１の他端は配線１５２ａ２の一端に、配線１５２ａ２の他端は配線１５２ａ３の一端に、配線１５２ａ３の他端はボンディングパッド９２ａに、それぞれ接続されている。配線１５２ａ１〜１５２ａ３は、いずれもアルミニウム等の金属から成る配線である。
【００８５】
図４６を参照して、ゲート電極７は素子分離絶縁膜５上に形成されている。ゲート電極７及び素子分離絶縁膜５上には層間絶縁膜１５５が形成されており、配線１５２ａ１，１５３ａは層間絶縁膜１５５上に形成されている。配線１５２ａ１は、層間絶縁膜１５５内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール１５４ａ１を介して、ゲート電極７に接続されている。配線１５２ａ１，１５３ａ及び層間絶縁膜１５５上には層間絶縁膜１５６が形成されており、配線１５２ａ２は層間絶縁膜１５６上に形成されている。配線１５２ａ２は、層間絶縁膜１５６内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール１５４ａ２を介して、配線１５２ａ１に接続されている。配線１５２ａ２及び層間絶縁膜１５６上には層間絶縁膜１５７が形成されており、ボンディングパッド９２ａ及び配線１５２ａ３は層間絶縁膜１５７上に形成されている。配線１５２ａ３は、層間絶縁膜１５７内に選択的に形成され、内部が導体プラグで充填されたコンタクトホール１５４ａ３を介して、配線１５２ａ２に接続されている。
【００８６】
配線１５２ａ１〜１５２ａ３の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分９５ａが形成されている。換言すれば、図４６に示した半導体装置は、ボンディングパッド９２ａと入力バッファ回路１５１ａとの間を繋ぐ配線１５２ａ１〜１５２ａ３の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。図４６に示した完全分離部分９５ａは、図４４，４５に示した完全分離領域９４ａ内に形成されている。なお、図４５，４６に示した例では、ボンディングパッド９２ａの下方においても、完全分離型の素子分離絶縁膜が形成されている。
【００８７】
同様に図４４に示した半導体装置は、出力バッファ回路１５１ｂとボンディングパッド９２ｂとの間を繋ぐ配線１５２ｂの下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。即ち、図４４に示した完全分離領域９４ｂ内には、素子分離絶縁膜５の完全分離部分が形成されている。
【００８８】
入力バッファ回路１５１ａは、配線１５２ａ及びボンディングパッド９２ａを介して外部装置に接続されているため、外部装置から入力されるノイズの影響を受けやすい。これに対して本実施の形態１２に係る半導体装置によれば、ボンディングパッド９２ａと入力バッファ回路１５１ａとの間を繋ぐ配線１５２ａの下方には、シリコン層４のシリコン部分ではなく、完全分離型の素子分離絶縁膜が形成されている。従って、本実施の形態１２に係る半導体装置によれば、ノイズの影響によって配線１５２ａの電位が変動した場合であっても、それに伴って配線１５２ａの下方のシリコン層４の電位が変動することはない。結果として、外部装置から入力されたノイズの影響が内部処理回路１５０へ伝搬することを抑制することができる。
【００８９】
同様に、出力バッファ回路１５１ｂは、配線１５２ｂ及びボンディングパッド９２ｂを介して外部装置に接続されているため、外部装置から入力されるノイズの影響を受けやすい。これに対して本実施の形態１２に係る半導体装置によれば、ボンディングパッド９２ｂと出力バッファ回路１５１ｂとの間を繋ぐ配線１５２ｂの下方には、シリコン層４のシリコン部分ではなく、完全分離型の素子分離絶縁膜が形成されている。従って、本実施の形態１２に係る半導体装置によれば、ノイズの影響によって配線１５２ｂの電位が変動した場合であっても、それに伴って配線１５２ｂの下方のシリコン層４の電位が変動することはない。結果として、外部装置から入力されたノイズの影響が内部処理回路１５０へ伝搬することを抑制することができる。
【００９０】
なお、配線１５２ａの下方の完全分離形の素子分離絶縁膜、及び配線１５２ｂの下方の完全分離型の素子分離絶縁膜は、必ずしも双方を形成する必要はなく、目的とする効果に応じて、いずれか一方のみを形成してもよい。
【００９１】
また、図４３に示したように、入力バッファ回路１５１ａを取り囲む完全分離型の素子分離絶縁膜をさらに形成してもよい。これにより、入力バッファ回路１５１ａと内部処理回路１５０との間で、ボディ電位の変動に関する相互影響を無くすことができる。同様に、出力バッファ回路１５１ｂを取り囲む完全分離型の素子分離絶縁膜をさらに形成してもよい。これにより、出力バッファ回路１５１ｂと内部処理回路１５０との間で、ボディ電位の変動に関する相互影響を無くすことができる。
【符号の説明】
【００９２】
１ ＳＯＩ基板、２ シリコン基板、３ 絶縁層、４ シリコン層、５ 素子分離絶縁膜、６ ゲート絶縁膜、７ ゲート電極、１３，２０ 層間絶縁膜、１５，１７，１９，１９ａ１，１９ａ２，２６，１５２ａ，１５２ｂ 配線、２３，５１，５８，６３，６６，６６ａ，６６ｃ，９５，９５ａ 完全分離部分、２４，５０，５７，６２，６５，６５ａ，６５ｃ，７９，９４，９４ａ，９４ｂ 完全分離領域、２５ 部分分離領域、３３，３５ 凹部、３６ シリコン酸化膜、５５，５６，６０，６１ ＣＭＯＳ、７０ 配線レイアウト、７１ 配線形成領域、７３ フォトマスク、７４ 開口部、７６ ＣＭＯＳレイアウト、７７ 禁止領域、９０ ＩＣチップ、９０ａ 低速動作部、９０ｂ 高速動作部、９０ｃ 中速動作部、９２，９２ａ，９２ｂ ボンディングパッド、９７ 高抵抗領域、９８ 低濃度不純物領域、１５１ａ 入力バッファ回路、１５１ｂ 出力バッファ回路。
【特許請求の範囲】
【請求項１】
半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、
前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜と、
前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に形成された第１のＭＯＳトランジスタと、
前記半導体層内において前記第１のＭＯＳトランジスタに隣接して形成され、前記第１のＭＯＳトランジスタの有する動作しきい値電圧とは異なる動作しきい値電圧を有する第２のＭＯＳトランジスタと、
前記半導体層の前記主面から前記絶縁層の上面に達して形成された第２の分離絶縁膜とを備え、
前記第２の分離絶縁膜は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に形成されており、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは同一導電型である、半導体装置。
【請求項２】
前記第１のＭＯＳトランジスタのソース・ドレイン領域が前記絶縁層の上面に達する、請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のＭＯＳトランジスタ並びに前記第１の分離絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、電源／接地配線の少なくとも一方と、
前記電源／接地配線の少なくとも一方の下方において、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第３の分離絶縁膜とを備える、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体層内に形成されたチャネル領域を有する前記第１のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタ並びに前記第１の分離絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、電源／接地配線の少なくとも一方と、
前記半導体層内において前記電源／接地配線の少なくとも一方の下方に形成され、前記チャネル領域よりも高抵抗の高抵抗領域とを備える、
請求項１または請求項２に記載の半導体装置。
【請求項５】
前記第１及び第２のＭＯＳトランジスタ並びに前記第１の分離絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第１及び第２のＭＯＳトランジスタのいずれかに電気的に接続された信号配線とをさらに備え、
前記半導体層の前記主面から前記絶縁層の上面に達して形成された第４の分離絶縁膜を前記信号配線の下方に備えている、
請求項１ないし請求項４のうち、いずれか１項に記載の半導体装置。
【請求項６】
前記信号配線は、ＧＨｚオーダー以上の周波数の信号が通る配線である、
請求項５に記載の半導体装置。
【請求項７】
半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、
前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜と、
前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に形成された第１のＭＯＳトランジスタと、
前記半導体層内において前記第１のＭＯＳトランジスタに隣接して形成され、前記第１のＭＯＳトランジスタの動作周波数とは異なる動作周波数の第２のＭＯＳトランジスタと、
前記半導体層の前記主面から前記絶縁層の上面に達して形成された第２の分離絶縁膜とを備え、
前記第２の分離絶縁膜は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に形成されており、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは同一導電型である、半導体装置。
【請求項８】
前記第１のＭＯＳトランジスタのソース・ドレイン領域が前記絶縁層の上面に達する請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２のＭＯＳトランジスタ並びに前記第１の分離絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、電源／接地配線の少なくとも一方と、
前記電源／接地配線の少なくとも一方の下方において、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第３の分離絶縁膜とを備える、
請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記半導体層内に形成されたチャネル領域を有する前記第１のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタ並びに前記第１の分離絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、電源／接地配線の少なくとも一方と、
前記半導体層内において前記電源／接地配線の少なくとも一方の下方に形成され、前記チャネル領域よりも高抵抗の高抵抗領域とを備える、
請求項７または請求項８に記載の半導体装置。
【請求項１１】
前記第１及び第２のＭＯＳトランジスタ並びに前記第１の分離絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第１及び第２のＭＯＳトランジスタのいずれかに電気的に接続された信号配線とをさらに備え、
前記半導体層の前記主面から前記絶縁層の上面に達して形成された第４の分離絶縁膜を前記信号配線の下方に備えている、
請求項７ないし請求項１０のうち、いずれか１項に記載の半導体装置。
【請求項１２】
前記信号配線は、ＧＨｚオーダー以上の周波数の信号が通る配線である、
請求項１１に記載の半導体装置。
【請求項１３】
（ａ）半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板を準備する工程と、
（ｂ）前記半導体層の主面内に前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜を形成する工程と、
（ｃ）前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に、第１のＭＯＳトランジスタを形成する工程と、
（ｄ）前記半導体層内において、前記第１のＭＯＳトランジスタの有する動作しきい値電圧と異なる動作しきい値電圧を有する前記第１のＭＯＳトランジスタと同一導電型の第２のＭＯＳトランジスタを、前記第１のＭＯＳトランジスタに隣接して形成する工程と、
（ｅ）前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタの間に前記半導体層の前記主面から前記絶縁層の上面に達する第２の分離絶縁膜を形成する工程と、
（ｆ）前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、前記第１の分離絶縁膜上に層間絶縁膜を形成する工程と、
を備える、
半導体装置の製造方法。
【請求項１４】
（ａ）半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板を準備する工程と、
（ｂ）前記半導体層の主面内に前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜を形成する工程と、
（ｃ）前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に、第１のＭＯＳトランジスタを形成する工程と、
（ｄ）前記半導体層内において、前記第１のＭＯＳトランジスタの有する動作周波数と異なる動作周波数を有する前記第１のＭＯＳトランジスタと同一導電型の第２のＭＯＳトランジスタを、前記第１のＭＯＳトランジスタに隣接して形成する工程と、
（ｅ）前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタの間に前記半導体層の前記主面から前記絶縁層の上面に達する第２の分離絶縁膜を形成する工程と、
（ｆ）前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、前記第１の分離絶縁膜上に層間絶縁膜を形成する工程と、
を備える、
半導体装置の製造方法。
【請求項１５】
（ｇ）前記第１のＭＯＳトランジスタのソース・ドレイン領域が前記絶縁層の上面に達する工程と、
をさらに備える、
請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項１６】
（ｈ）前記層間絶縁膜上に電源／接地配線の少なくとも一方を形成する工程と、
をさらに備える、
請求項１３ないし請求項１５のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項１７】
（ｉ）前記電源／接地配線の少なくとも一方の下方において、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第３の分離絶縁膜を形成する工程と、
をさらに備える、
請求項１６に記載の半導体装置の製造方法。
【請求項１８】
（ｊ）前記電源／接地配線の少なくとも一方の下方において、前記第１のＭＯＳトランジスタのチャネル領域よりも高抵抗の高抵抗領域とを形成する工程と、
をさらに備える、
請求項１６に記載の半導体装置の製造方法。
【請求項１９】
（ｋ）前記層間絶縁膜上に前記第１及び第２のＭＯＳトランジスタのいずれかに電気的に接続された信号配線を形成する工程と、
（ｌ）前記信号配線の下方において、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第４の分離絶縁膜を形成する工程と、
をさらに備える、
請求項１５に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｅ）は、
（ｘ）前記第１の分離絶縁膜の形成予定領域及び前記第２の分離絶縁膜の形成予定領域において、前記半導体層の前記主面を所定膜厚だけ掘り下げることにより、第１の凹部を形成する工程と、
（ｙ）前記第１の分離絶縁膜の形成予定領域において、前記工程（ｘ）により露出した前記第１の凹部の底面を選択的に掘り下げて前記絶縁層の前記上面を露出することにより、第２の凹部を形成する工程と、
（ｚ）前記第１の凹部内及び前記第２の凹部内に絶縁膜を埋め込む工程と
を有する、
請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項２１】
前記工程（ｙ）は、
（ｙ−１）前記工程（ｘ）により得られる構造上にフォトレジストを形成する工程と、
（ｙ−２）所定のマスクパターンを有するフォトマスクを用いて前記フォトレジストを露光する工程と、
（ｙ−３）露光後の前記フォトレジストを現像する工程と、
（ｙ−４）現像後の前記フォトレジストをエッチングマスクとして前記半導体層をエッチングすることにより、前記第２の凹部を形成する工程と
を有し、
前記所定のマスクパターンは、前記電源／接地配線の少なくとも一方の形成予定領域が表されている配線レイアウトに基づいて自動生成されることを特徴とする、
請求項２０に記載の半導体装置の製造方法。
【請求項１】
半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、
前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜と、
前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に形成された第１のＭＯＳトランジスタと、
前記半導体層内において前記第１のＭＯＳトランジスタに隣接して形成され、前記第１のＭＯＳトランジスタの有する動作しきい値電圧とは異なる動作しきい値電圧を有する第２のＭＯＳトランジスタと、
前記半導体層の前記主面から前記絶縁層の上面に達して形成された第２の分離絶縁膜とを備え、
前記第２の分離絶縁膜は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に形成されており、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは同一導電型である、半導体装置。
【請求項２】
前記第１のＭＯＳトランジスタのソース・ドレイン領域が前記絶縁層の上面に達する、請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のＭＯＳトランジスタ並びに前記第１の分離絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、電源／接地配線の少なくとも一方と、
前記電源／接地配線の少なくとも一方の下方において、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第３の分離絶縁膜とを備える、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記半導体層内に形成されたチャネル領域を有する前記第１のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタ並びに前記第１の分離絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、電源／接地配線の少なくとも一方と、
前記半導体層内において前記電源／接地配線の少なくとも一方の下方に形成され、前記チャネル領域よりも高抵抗の高抵抗領域とを備える、
請求項１または請求項２に記載の半導体装置。
【請求項５】
前記第１及び第２のＭＯＳトランジスタ並びに前記第１の分離絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第１及び第２のＭＯＳトランジスタのいずれかに電気的に接続された信号配線とをさらに備え、
前記半導体層の前記主面から前記絶縁層の上面に達して形成された第４の分離絶縁膜を前記信号配線の下方に備えている、
請求項１ないし請求項４のうち、いずれか１項に記載の半導体装置。
【請求項６】
前記信号配線は、ＧＨｚオーダー以上の周波数の信号が通る配線である、
請求項５に記載の半導体装置。
【請求項７】
半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板と、
前記半導体層の主面内に形成された、前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜と、
前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に形成された第１のＭＯＳトランジスタと、
前記半導体層内において前記第１のＭＯＳトランジスタに隣接して形成され、前記第１のＭＯＳトランジスタの動作周波数とは異なる動作周波数の第２のＭＯＳトランジスタと、
前記半導体層の前記主面から前記絶縁層の上面に達して形成された第２の分離絶縁膜とを備え、
前記第２の分離絶縁膜は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとの間に形成されており、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは同一導電型である、半導体装置。
【請求項８】
前記第１のＭＯＳトランジスタのソース・ドレイン領域が前記絶縁層の上面に達する請求項７に記載の半導体装置。
【請求項９】
前記第１及び第２のＭＯＳトランジスタ並びに前記第１の分離絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、電源／接地配線の少なくとも一方と、
前記電源／接地配線の少なくとも一方の下方において、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第３の分離絶縁膜とを備える、
請求項７または請求項８に記載の半導体装置。
【請求項１０】
前記半導体層内に形成されたチャネル領域を有する前記第１のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタ並びに前記第１の分離絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された、電源／接地配線の少なくとも一方と、
前記半導体層内において前記電源／接地配線の少なくとも一方の下方に形成され、前記チャネル領域よりも高抵抗の高抵抗領域とを備える、
請求項７または請求項８に記載の半導体装置。
【請求項１１】
前記第１及び第２のＭＯＳトランジスタ並びに前記第１の分離絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第１及び第２のＭＯＳトランジスタのいずれかに電気的に接続された信号配線とをさらに備え、
前記半導体層の前記主面から前記絶縁層の上面に達して形成された第４の分離絶縁膜を前記信号配線の下方に備えている、
請求項７ないし請求項１０のうち、いずれか１項に記載の半導体装置。
【請求項１２】
前記信号配線は、ＧＨｚオーダー以上の周波数の信号が通る配線である、
請求項１１に記載の半導体装置。
【請求項１３】
（ａ）半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板を準備する工程と、
（ｂ）前記半導体層の主面内に前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜を形成する工程と、
（ｃ）前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に、第１のＭＯＳトランジスタを形成する工程と、
（ｄ）前記半導体層内において、前記第１のＭＯＳトランジスタの有する動作しきい値電圧と異なる動作しきい値電圧を有する前記第１のＭＯＳトランジスタと同一導電型の第２のＭＯＳトランジスタを、前記第１のＭＯＳトランジスタに隣接して形成する工程と、
（ｅ）前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタの間に前記半導体層の前記主面から前記絶縁層の上面に達する第２の分離絶縁膜を形成する工程と、
（ｆ）前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、前記第１の分離絶縁膜上に層間絶縁膜を形成する工程と、
を備える、
半導体装置の製造方法。
【請求項１４】
（ａ）半導体基板、絶縁層、及び半導体層がこの順に積層された構造を有するＳＯＩ基板を準備する工程と、
（ｂ）前記半導体層の主面内に前記絶縁層との間に前記半導体層を有する第１の分離絶縁膜を形成する工程と、
（ｃ）前記半導体層内において、前記第１の分離絶縁膜によって規定される素子形成領域内に、第１のＭＯＳトランジスタを形成する工程と、
（ｄ）前記半導体層内において、前記第１のＭＯＳトランジスタの有する動作周波数と異なる動作周波数を有する前記第１のＭＯＳトランジスタと同一導電型の第２のＭＯＳトランジスタを、前記第１のＭＯＳトランジスタに隣接して形成する工程と、
（ｅ）前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタの間に前記半導体層の前記主面から前記絶縁層の上面に達する第２の分離絶縁膜を形成する工程と、
（ｆ）前記第１のＭＯＳトランジスタ、前記第２のＭＯＳトランジスタ、前記第１の分離絶縁膜上に層間絶縁膜を形成する工程と、
を備える、
半導体装置の製造方法。
【請求項１５】
（ｇ）前記第１のＭＯＳトランジスタのソース・ドレイン領域が前記絶縁層の上面に達する工程と、
をさらに備える、
請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項１６】
（ｈ）前記層間絶縁膜上に電源／接地配線の少なくとも一方を形成する工程と、
をさらに備える、
請求項１３ないし請求項１５のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項１７】
（ｉ）前記電源／接地配線の少なくとも一方の下方において、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第３の分離絶縁膜を形成する工程と、
をさらに備える、
請求項１６に記載の半導体装置の製造方法。
【請求項１８】
（ｊ）前記電源／接地配線の少なくとも一方の下方において、前記第１のＭＯＳトランジスタのチャネル領域よりも高抵抗の高抵抗領域とを形成する工程と、
をさらに備える、
請求項１６に記載の半導体装置の製造方法。
【請求項１９】
（ｋ）前記層間絶縁膜上に前記第１及び第２のＭＯＳトランジスタのいずれかに電気的に接続された信号配線を形成する工程と、
（ｌ）前記信号配線の下方において、前記半導体層の前記主面から前記絶縁層の上面に達して形成された第４の分離絶縁膜を形成する工程と、
をさらに備える、
請求項１５に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｅ）は、
（ｘ）前記第１の分離絶縁膜の形成予定領域及び前記第２の分離絶縁膜の形成予定領域において、前記半導体層の前記主面を所定膜厚だけ掘り下げることにより、第１の凹部を形成する工程と、
（ｙ）前記第１の分離絶縁膜の形成予定領域において、前記工程（ｘ）により露出した前記第１の凹部の底面を選択的に掘り下げて前記絶縁層の前記上面を露出することにより、第２の凹部を形成する工程と、
（ｚ）前記第１の凹部内及び前記第２の凹部内に絶縁膜を埋め込む工程と
を有する、
請求項１３または請求項１４に記載の半導体装置の製造方法。
【請求項２１】
前記工程（ｙ）は、
（ｙ−１）前記工程（ｘ）により得られる構造上にフォトレジストを形成する工程と、
（ｙ−２）所定のマスクパターンを有するフォトマスクを用いて前記フォトレジストを露光する工程と、
（ｙ−３）露光後の前記フォトレジストを現像する工程と、
（ｙ−４）現像後の前記フォトレジストをエッチングマスクとして前記半導体層をエッチングすることにより、前記第２の凹部を形成する工程と
を有し、
前記所定のマスクパターンは、前記電源／接地配線の少なくとも一方の形成予定領域が表されている配線レイアウトに基づいて自動生成されることを特徴とする、
請求項２０に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【公開番号】特開２０１１−２３３９０９（Ｐ２０１１−２３３９０９Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１１−１４２６９６（Ｐ２０１１−１４２６９６）
【出願日】平成２３年６月２８日（２０１１．６．２８）
【分割の表示】特願２０００−３４２９３７（Ｐ２０００−３４２９３７）の分割
【原出願日】平成１２年１１月１０日（２０００．１１．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２３年６月２８日（２０１１．６．２８）
【分割の表示】特願２０００−３４２９３７（Ｐ２０００−３４２９３７）の分割
【原出願日】平成１２年１１月１０日（２０００．１１．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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