半導体集積回路装置
【課題】絶縁素子分離型のバイポーラトランジスタの放熱性を改善する。
【解決手段】薄い半導体層の第１のエリアに配置された第１のトランジスタと、薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、を備え、第１のトランジスタは、並列接続された複数のバイポーラトランジスタ素子を構成する複数の単位能動領域の配列全体を囲って配置された素子分離溝を含み、素子分離溝を能動領域から少なくとも１μｍ離間して設け、能動領域で生成される熱を単位能動領域を囲んで存在する半導体領域から外方に放熱させる構成を備えてなり、第２のトランジスタは、バイポーラトランジスタ動作を行う単位能動領域と、単位能動領域を取り囲んで形成され単位能動領域から１μｍ以下の位置に配置された素子分離溝を含む。
【解決手段】薄い半導体層の第１のエリアに配置された第１のトランジスタと、薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、を備え、第１のトランジスタは、並列接続された複数のバイポーラトランジスタ素子を構成する複数の単位能動領域の配列全体を囲って配置された素子分離溝を含み、素子分離溝を能動領域から少なくとも１μｍ離間して設け、能動領域で生成される熱を単位能動領域を囲んで存在する半導体領域から外方に放熱させる構成を備えてなり、第２のトランジスタは、バイポーラトランジスタ動作を行う単位能動領域と、単位能動領域を取り囲んで形成され単位能動領域から１μｍ以下の位置に配置された素子分離溝を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタの放熱性の改善に係り、特に、絶縁素子分離型のバイポーラトランジスタに適用して有効な効果となる半導体装置の放熱性の改善に関する。
【背景技術】
【０００２】
特許文献１は、ＳＯＩ（Silicon On Insulator）基板上の絶縁素子分離型のバイポーラトランジスタ技術について記載された文献である。特に図２には単位バイポーラトランジスタの平面及び断面構造の例が示されている。また、図４には単位バイポーラトランジスタを複数並列接続した場合の配置配線例が示されている。さらに、図２１にはマルチエミッタタイプの単位バイポーラトランジスタの断面構造例が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２９９４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記従来技術においては、以下の課題があることを本願発明者等は見いだした。
【０００５】
従来技術における単位バイポーラトランジスタの構造は、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または前記最小レイアウト寸法に近い寸法で設計されており、前記単位バイポーラトランジスタを高電圧あるいは高電流で動作させる場合、自己発熱効果の影響で特性劣化することがあることを見出した。
【０００６】
また、単位バイポーラトランジスタを複数並列接続して用いた場合、周辺部に配置された単位バイポーラトランジスタよりも、中央部に配置された単位バイポーラトランジスタの方が発熱量が高くなり、各単位バイポーラトランジスタの接合部の温度バラツキがトランジスタの特性バラツキに影響を与えることを見出した。
【０００７】
さらに、単位バイポーラトランジスタを複数並列接続して用いた場合において、各行方向にエミッタ配線を延在する場合、エミッタ配線抵抗の小さい個所に配置された単位バイポーラトランジスタと、エミッタ配線抵抗の大きい個所に配置された単位バイポーラトランジスタとでエミッタ配線抵抗の違いにより、単位バイポーラトランジスタを高電圧あるいは高電流で動作させる場合、エミッタ配線抵抗の小さい個所に配置された単位バイポーラトランジスタが自己発熱効果の影響で熱暴走し破壊に至る場合があることを見出した。
【０００８】
本発明の目的は、絶縁素子分離型のバイポーラトランジスタの放熱性を改善することのできる技術を提供するものである。
【０００９】
また、本発明の他の目的は、単位バイポーラトランジスタを複数並列接続して用いた場合に、対基板容量を低減できる技術を提供するものである。
【００１０】
さらに、本発明の目的は、大電流動作を必要とするバイポーラトランジスタと高速動作を必要とするバイポーラトランジスタで構成される回路部を支持基板に設けられた数ミクロンの厚さの薄い半導体層で構成される半導体基板上に一体に形成した半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【００１１】
本発明による半導体集積回路装置は、支持基板と、前記支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層と、前記薄い半導体層の第１のエリアに配置された第１のトランジスタと、前記薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、を備え、前記第１のトランジスタは、前記第１のエリア内に互いに分離して配置されそれぞれがバイポーラトランジスタ動作を行う単位能動領域の複数が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなる前記複数の単位能動領域の配列と、前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって、前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、前記並列接続された複数のバイポーラトランジスタ素子を構成する前記複数の単位能動領域の配列全体を囲って配置された前記素子分離溝と、を含み、前記素子分離溝を前記能動領域から少なくとも１μｍ離間して設け、前記能動領域で生成される熱を前記単位能動領域を囲んで存在する半導体領域から外方に放熱させる構成を備えてなり、前記第２のトランジスタで構成される回路部は前記第２のエリアに配置され、前記第２のトランジスタのそれぞれは、バイポーラトランジスタ動作を行う単位能動領域と、前記単位能動領域を取り囲んで形成され前記単位能動領域から１μｍ以下の位置に配置された素子分離溝とを含み、前記第１のトランジスタは相対的に大電流動作を必要とする回路部を構成し、前記第２バイポーラトランジスタは高速動作を必要とする回路部を構成するものであることを特徴とする。
【００１２】
さらに、本発明による半導体集積回路装置は、支持基板とこの支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層で構成される半導体基板上に、相対的に大電流動作を必要とする第１のバイポーラトランジスタと高速動作を必要とする第２のバイポーラトランジスタで構成される回路部を一体に集積し、前記大電流動作を必要とする第１のバイポーラトランジスタは、前記半導体層内に互いに分離されそれぞれがバイポーラトランジスタ動作を行う単位能動領域の複数が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなり、前記単位能動領域のそれぞれにはエミッタの下方に配置された埋め込みコレクタ領域が隣接する他の単位能動領域の埋め込みコレクタから離間して配置されてなる複数の単位能動領域の配列と、前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、前記並列接続された前記複数の単位能動領域の配列全体を囲って配置された前記素子分離溝と、を備えてなり、前記素子分離溝を前記能動領域から少なくとも１μｍ離間して設け、前記能動領域で生成される熱を前記単位能動領域のそれぞれを囲んで存在する半導体領域から外方に放熱させる構成を備えてなることを特徴とする。
【００１３】
前記薄い半導体層は前記支持基板から絶縁層を介して電気的に絶縁されてなり、前記単位能動領域のそれぞれは、コレクタ領域と、埋め込みコレクタ領域と、前記埋め込みコレクタ上に位置するベース領域とエミッタ領域と、前記埋め込みコレクタ領域に接続するコレクタ引出領域とを含み、前記第１バイポーラトランジスタにおいては、前記埋め込みコレクタ領域と前記素子分離溝は１μｍ乃至８μｍ離間して設けられてなり、前記第２バイポーラトランジスタにおいては、前記埋め込みコレクタ領域は前記素子分離溝に接して設ける構成であってよい。
【００１４】
また、前記第１トランジスタにおいて、前記素子絶縁溝は、前記行方向及び列方向に配置されてなる前記複数の単位能動領域の配列を取り囲んで配置されるが、前記複数の単位能動領域の間には存在しない構成としてもよい。
【００１５】
さらにまた、前記第１トランジスタにおいて、前記単位能動領域のそれぞれが前記素子分離溝によって取り囲まれてなる構成としてもよい。
【００１６】
また。前記第１トランジスタは出力バッファを構成し、前記第２のバイポーラトランジスタで構成される回路部は抵抗負荷を有するエミッタ接地増幅器を構成するものであってよい。
【発明の効果】
【００１７】
上記手段による本発明の代表的な効果は、素子分離溝によって互いに分離された素子形成領域に形成されたバイポーラトランジスタの放熱性の改善ができるということである。
【図面の簡単な説明】
【００１８】
【図１】図１Ａ（ＦＩＧ．１Ａ）は本発明の一実施例の形態である半導体装置を構成するトランジスタのシンボル図、図１Ｂ（ＦＩＧ．１Ｂ）は図１Ａのトランジスタを並列接続した場合の回路図である。
【図２】図２Ａ（ＦＩＧ．２Ａ）は図１の従来構造の単位トランジスタの平面図、図２Ｂ（ＦＩＧ．２Ｂ）は単位トランジスタをｎｐｎ型とした場合の図２ＡのＸ１−Ｘ１線の断面図である。
【図３】図３Ａ（ＦＩＧ．３Ａ）は図１の従来構造のマルチエミッタタイプの単位トランジスタの平面図、図３Ｂ（ＦＩＧ．３Ｂ）は単位トランジスタをｎｐｎ型とした場合の図３ＡのＸ１−Ｘ１線の断面図である。
【図４】図４Ａ（ＦＩＧ．４Ａ）は本発明の一実施例の形態である単位トランジスタの平面図、図４Ｂ（ＦＩＧ．４Ｂ）は単位トランジスタをｎｐｎ型とした場合の図４ＡのＸ１−Ｘ１線の断面図である。
【図５Ａ】図４に示す一実施例の効果を電気的特性にて確認した結果である。図５Ａ（ＦＩＧ．５Ａ）は、単位トランジスタの熱抵抗Ｒｔｈの素子分離溝面積依存性を示す。
【図５Ｂ】図５Ｂ（ＦＩＧ．５Ｂ）は、単位トランジスタの自己発熱による素子破壊パワーの素子分離溝面積依存性を示す。
【図５Ｃ】図５Ｃ（ＦＩＧ．５Ｃ）は、電流利得遮断周波数ｆＴの素子分離溝面積依存性を示す。
【図５Ｄ】図５Ｄ（ＦＩＧ．５Ｄ）は、最大電流利得遮断周波数ｆＴ（ｆＴｐｅａｋ）時のコレクタ電流（ＩＣ＠ｆＴｐｅａｋ）の素子分離溝面積依存性を示す。
【図６】図４Ａの他の実施例のＸ１−Ｘ１線の断面図である。
【図７】図４Ａの他の実施例のＸ１−Ｘ１線の断面図である。
【図８】図８Ａ（ＦＩＧ．８Ａ）は図１の従来構造の単位トランジスタを複数並列接続した場合の平面図、図８Ｂ（ＦＩＧ．８Ｂ）は単位トランジスタをｎｐｎ型とした場合の図８ＡのＸ１−Ｘ１線の断面図である。
【図９】単位トランジスタを複数並列接続した場合の本発明の一実施の形態である。図９Ａ（ＦＩＧ．９Ａ）は図８の従来構造の複数並列接続された単位トランジスタの個々の素子分離溝は形成せず、並列接続された単位トランジスタ全体を１つの素子分離溝で囲った場合の平面図、図９Ｂ（ＦＩＧ．９Ｂ）は単位トランジスタをｎｐｎ型とした場合の図９ＡのＸ１−Ｘ１線の断面図である。
【図１０】図９Ａの他の実施例のＸ１−Ｘ１線の断面図である。
【図１１】図９Ａの他の実施例のＸ１−Ｘ１線の断面図である。
【図１２】図１０に示す一実施例の効果を電気的特性にて確認した結果である。図１２Ａ（ＦＩＧ．１２Ａ）は、図８Ａに示すような従来の単位トランジスタＱｕが個別に素子分離溝２ｂを有する場合のＩＣ−ＶＣＢ特性である。図１２Ｂ（ＦＩＧ．１２Ｂ）は、図８Ａに示すような従来の単位トランジスタＱｕが個別に素子分離溝２ｂを有する構造で、各単位トランジスタのエミッタ端子にバラスト抵抗を挿入した場合のＩＣ−ＶＣＢ特性である。図１２Ｃ（ＦＩＧ．１２Ｃ）は、各単位トランジスタＱｕのエミッタ端子にバラスト抵抗を挿入し、さらに、図１０に示す実施例を適用した場合のＩＣ−ＶＣＢ特性である。
【図１３】図１３Ａ（ＦＩＧ．１３Ａ）は図１の単位トランジスタの平面図、図１３Ｂ（ＦＩＧ．１３Ｂ）、図１３Ｃ（ＦＩＧ．１３Ｃ）、図１３Ｄ（ＦＩＧ．１３Ｄ）は本発明の一実施の形態である単位トランジスタの平面図である。
【図１４】図１４Ａ（ＦＩＧ．１４Ａ）は図１の単位トランジスタを複数並列接続した場合の平面図、図１４Ｂ（ＦＩＧ．１４Ｂ）、図１４Ｃ（ＦＩＧ．１４Ｃ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲った平面図である。
【図１５】図１５Ａ（ＦＩＧ．１５Ａ）は図１の単位トランジスタを複数並列接続した場合の平面図、図１５Ｂ（ＦＩＧ．１５Ｂ）、図１５Ｃ（ＦＩＧ．１５Ｃ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲った平面図である。
【図１６】図１６Ａ（ＦＩＧ．１６Ａ）、図１６Ｂ（ＦＩＧ．１６Ｂ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲い、周辺部を密に中央部を疎になるように単位トランジスタを配置した平面図である。
【図１７】図１７Ａ（ＦＩＧ．１７Ａ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲い、各列方向にエミッタ配線を延在する場合で、各列方向の単位トランジスタ数を各行方向の単位バイポーラトランジスタ数よりも多く配置した平面図、図１７Ｂ（ＦＩＧ．１７Ｂ）は各列方向にエミッタ配線を延在する場合で、各列方向の単位バイポーラトランジスタ数を各行方向の単位トランジスタ数よりも少なく配置した平面図である。
【図１８】図１８Ａ（ＦＩＧ．１８Ａ）はエミッタ・ベースを配線で接続した図１Ａの単位トランジスタを複数並列接続した場合の回路図、図１８Ｂ（ＦＩＧ．１８Ｂ）は図１８Ａの回路図の単位トランジスタの個々の素子分離溝は形成せず、並列接続された単位トランジスタ全体を１つの素子分離溝で囲った場合の平面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施例を図面を用いて詳細に説明する。また、本実施の形態では、バイポーラトランジスタをトランジスタと略す。
【実施例１】
【００２０】
図１Ａは、本発明を適用する単位トランジスタＱｕの素子シンボルを示している。
【００２１】
図１Ｂは、図１Ａの単位トランジスタを複数並列接続することで一つのトランジスタＱを形成回路構成図である。
【００２２】
図２は、従来技術における単位トランジスタＱｕのデバイス構造の一例を示している。図２Ａは単位トランジスタＱｕの平面図、図２Ｂは単位トランジスタＱｕをｎｐｎ型とした場合の図２ＡのＸ１−Ｘ１断面図を示す。デバイス構造の例は、ＳＯＩ基板を用いた絶縁素子分離型トランジスタであるが、本発明の適用範囲としては、ＢＵＬＫ基板（トランジスタが形成された領域が基板のバルク部からＰＮ接合で分離された基板）を用いた絶縁素子分離型トランジスタでもよい。また、トランジスタの導電形式はｎｐｎ型またはｐｎｐ型どちらでも良い。さらに、トランジスタの構造は、横型、縦型、ヘテロ構造等特に問わない。
【００２３】
単位トランジスタの電極配置は、図２の例では、左からベースコンタクトＢＣ、エミッタコンタクトＥＣ及びコレクタコンタクトＣＣが配列されている。
【００２４】
ＢＩＣＭＯＳ設計プロセスの場合、一般に、要求される回路設計を最適化するためにエミッタサイズが互いに異なって構成された１０乃至２０の複数のデザインデータが用意されている。ＳｉＧｅＨＢＴ（ヘテロジャンクションバイポーラトランジスタ）で代表される超高速トランジスタを設計する場合、ＳｉＧｅのエピタキシャル層を厚さおよび成分分布を均一に成長させることが技術的に困難であるため、例えば、エミッタサイズＡｅとして０．１５μｍ×０．５μｍから０．４μｍ×２０．０μｍの範囲の複数の変形例が用意されている。
【００２５】
基板１に対しトランジスタに寄生する静電容量は、分離溝２ｂに寄生する容量と下側基板層１ａに対し底部コレクタ領域３ａに寄生する容量の合計に依存する。即ち、トランジスタに寄生する静電容量は分離溝２ｂ内の内部面積のサイズに依存する。このような寄生容量の不必要な増加を抑制するために、例えば、かかるトランジスタのエミッタが異なるサイズを有するように構成されていたとしても、種々のトランジスタ設計に対し、一般的に、最近接分離溝からエミッタコンタクトＥＣの端部及びコレクタコンタクトＣＣまでの距離が同じサイズに形成される。
【００２６】
図２Ａ、図２Ｂ及びその後の図において、ＳＯＩ基板１は、例えば、抵抗率４０ΩｃｍのＰ型シリコンよりなる厚さ８００μｍの下側基板層１ａと抵抗率１０ΩｃｍのＮ型シリコンよりなる１．８μｍの薄い半導体層１ｃを含み、この薄い半導体層１ｃは半導体素子形成領域を含む。さらに、この素子形成領域は、このデバイスのコレクタ、ベース及びエミッタを形成する領域とＳｉＯ２よりなる絶縁層２ａ、２ｂを含む。特に、領域２ｂは素子分離溝である。
【００２７】
図２Ａ、図２Ｂ及びその後の図において、例えば、エミッタ、ベース及びコレクタ領域は、Ｎ型エミッタ領域６、８ｎｍのＰ型ベース領域４、抵抗率３ΩｃｍのＮ型エピタキシャル層で構成される厚さ０．３μｍのコレクタ層及びＮ型コレクタ領域３ａ、３ｂ及び３ｃで構成される。埋め込み領域３ａは２．０Ｅ１５／ｃｍ（２．０×１０１５／ｃｍ）のＳｂを１００ｋｅＶでドープすることで形成される。
【００２８】
ベースコンタクトＢＣはコンタクト層５に接触するベース電極９Ｂで形成され、コンタクト層５は電極９ｂをベース領域４に接続する。コレクタコンタクトＣＣはコレクタ領域３ｂに接触する電極９ｃで形成される。エミッタコンタクトＥＣはエミッタ電極９Ｅとその下側に位置するエミッタ引き出し電極７で構成される。
【００２９】
図３は、図１に示す従来技術における単位トランジスタＱｕがマルチエミッタタイプのデバイス構造の一例を示している。図３Ａは単位トランジスタＱｕの平面図、図３Ｂは単位トランジスタＱｕをｎｐｎ型とした場合の図３ＡのＸ１−Ｘ１断面図を示す。２つのエミッタＥＣ１−ＥＣ２間、及びエミッタ−素子分離溝２ｂ間の寸法は、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または最小レイアウト寸法に近い寸法で設計されている。単位トランジスタＱｕは、隣接する素子と電気的に分離するために、熱抵抗の高い素子分離溝２ｂに囲まれている為、放熱性が悪く熱抵抗の高い構造となっている。
【００３０】
図４Ａは、ＳＯＩ基板１上に形成された単位トランジスタＱｕにおける本発明の一実施例を示し、図２に示すトランジスタと同じサイズのエミッタ６を有する。図４Ａに示す実施例の電極配列は、左からベースコンタクトＢＣ、エミッタコンタクトＥＣ、コレクタコンタクトＣＣであるが、左からエミッタコンタクトＥＣ、ベースコンタクトＢＣ、コレクタコンタクトＣＣでもよい。単位トランジスタＱｕは、図３に示すようなマルチエミッタ構造や、一般的なダブルベース構造等、電極配列による制限はない。
【００３１】
図４Ａにおいて、破線で囲まれたエリアは本発明によるトランジスタＱｕとして実効的に動作するアクティブ（能動）領域で、例えば４Ｂの断面図で示すｎｐｎトランジスタであってよい。本発明によるトランジスタとして実効的に動作する能動領域である破線で囲まれたエリアは、図２に示す分離溝２ｂで囲まれたエリアに対応し、図２に示すトランジスタＱｕとして動作する能動領域は分離溝２ｂに接触する従来トランジスタ構造である。
【００３２】
図２に示す従来構成の単位トランジスタＱｕと異なり、本発明によるトランジスタＱｕの能動エリアは、当該能動エリアと素子分離溝２ｂの間に少なくとも１μｍの距離あるいはスペースを有するように構成されており、これにより、本発明による図４における分離溝２ｂによって囲まれた内部アリアの大きさが従来の図２の場合に比べ拡大して配置されている。
【００３３】
図４Ｂは、一例として、ｎｐｎ単位トランジスタのＸ１−Ｘ１断面を示し、図２に示す場合に比べ埋め込みコレクタ領域３ａの端部がエミッタＥＣから距離ｄだけ間隔をおいて拡張されている。即ち、能動領域Ｑｕは図４に示すトランジスタ構造において素子分離溝２ｂから距離ｄだけ間隔をおいて設けられている。埋め込みコレクタ３ａ領域はＮ型不純物を半導体層１Ｃにイオン打ち込みすることで形成することができる。
【００３４】
単位トランジスタＱｕにおける発熱による熱放射は、熱抵抗の高い素子分離溝２ｂ及びＳＯＩ基板の絶縁層１ｂにより遮断され若しくは遮られているので、単位トランジスタＱｕの熱抵抗Ｒｔｈは素子分離溝２ｂに囲まれた内側の面積に依存する。従って、素子分離溝２ｂによって囲まれた内側エリアを拡大することにより単位トランジスタＱｕの熱抵抗を、図２に図示される従来トランジスタ構成に比べ、効果的に低減することが可能である。
【００３５】
図５Ａ乃至図５Ｄは、図４の実施例を適用した場合の単位トランジスタの一測定結果である。グラフ中の「素子分離溝標準」ｄ０で示したものが図２の従来構造のトランジスタ特性であり、その他のデータｄ１、ｄ２、ｄ４、ｄ８がそれぞれ、本発明による図４の実施例を適用した場合の単位トランジスタのデータである。
【００３６】
図５Ａは、単位トランジスタの熱抵抗Ｒｔｈの素子分離溝面積（素子分離溝２ｂの内側の面積）依存性を示す。測定に供された図２に図示される従来トランジスタは、素子分離溝面積がＬ０（２１．４５μｍ）×Ｗ０（３．１７５μｍ）＝６８．１０４μｍ２の大きさに構成され、測定された熱抵抗の値は３１，９００℃／Ｗで、図５Ａのｄ０に対応する。
【００３７】
測定に供された、本発明による図４に示すトランジスタ構成の測定結果は次の通りである。(１)分離溝２ｂと能動エリアＱｕの間の距離ｄが２μｍ、素子分離溝面積がＬ（２５．４５μｍ）×Ｗ（７．１７５μｍ）＝１８２．６０４μｍ２の場合に測定された熱抵抗は６，２３０℃／Ｗで、図５Ａのｄ２に対応する。（２）距離ｄが４μｍ、素子分離溝面積がＬ（２９．４５μｍ）×Ｗ（１１．１７５μｍ）＝３２９．１０４μｍ２の場合に測定された熱抵抗は３，１１０℃／Ｗで、ｄ４に対応する。（３）距離ｄが８μｍ、素子分離溝面積がＬ（３７．４５μｍ）×Ｗ（１９．１７５μｍ）＝３２９．１０４μｍ２の場合に測定された熱抵抗は１，６４０℃／Ｗで、ｄ８に対応する。
【００３８】
図５Ａにおける測定点ｄ０、ｄ２、ｄ４、ｄ８をつなぐ線は概ね次の式で表すことができる。ここで、Ｘは素子分離溝面積（図４Ａに示すＬ×Ｗ）である。
【００３９】
Ｒｔｈ＝５．６４０Ｅ＋０６Ｘ−１．２６７Ｅ＋００ （式１）
この式を用いて距離ｄ１（素子分離溝面積がＬ（２３．４５μｍ）×Ｗ（５．１７５μｍ）＝１２１．３５４μｍ２）の場合の熱抵抗は１２，９００℃／Ｗと推定され、図２のｄ０のトランジスタ構成の場合に比べ熱抵抗が４０％低減されることがわかる。
【００４０】
上述したように、素子分離溝をトランジスタＱｕの能動領域からある距離離間した位置に形成することで、素子分離溝で囲まれたエリアを大きくするほど熱抵抗が低減されることがわかる。素子分離溝２ｂの拡大と共にＲｔｈは低下し、放熱性が改善されている。
【００４１】
このようなスペースエリアは、Ｌ×Ｗ−Ｌ０×Ｗ０によって算出できる。
ｄ＝ｄ１の場合：ＳＡ＝Ｌ（２３．４５μｍ）×Ｗ（５．１７５μｍ）−Ｌ０（２１．４５μｍ）×Ｗ０（３．１７５μｍ）＝１２１．３５４μｍ２−６８．１０４μｍ２＝５３．２５μｍ２；
ｄ＝ｄ２の場合：ＳＡ＝Ｌ（２５．４５μｍ）×Ｗ（７．１７５μｍ）−Ｌ０（２１．４５μｍ）×Ｗ０（３．１７５μｍ）＝１８２．６０μｍ２−６８．１０４μｍ２＝１１４．５０μｍ２；
ｄ＝ｄ４の場合：ＳＡ＝Ｌ（２９．４５μｍ）×Ｗ（１１．１７５μｍ）−Ｌ０（２１．４５μｍ）×Ｗ０（３．１７５μｍ）＝３２９．１０μｍ２−６８．１０４μｍ２＝２６１．００μｍ２；および
ｄ＝ｄ８の場合：ＳＡ＝Ｌ（３７．４５μｍ）×Ｗ（１９．１７５μｍ）−Ｌ０（２１．４５μｍ）×Ｗ０（３．１７５μｍ）＝７１８．１０μｍ２−６８．１０４μｍ２＝６５０．００μｍ２。
【００４２】
図５Ｂは、単位トランジスタの自己発熱による素子破壊パワーの素子分離溝面積依存性を示す。素子分離溝２ｂの拡大により単位トランジスタの熱抵抗が低下したことで素子が破壊にいたるパワーを増大することが可能である。実施例では、図２に示す従来構造の単位トランジスタの素子分離溝で囲まれたエリアと比較して行方向及び列方向にそれぞれ８μｍ拡大すると素子破壊は見られなかった。
【００４３】
図５Ｃは、電流利得遮断周波数ｆＴの素子分離溝面積依存性を示す。素子分離溝で囲まれたエリアの拡大と共に高ＶＣＥでの電流利得遮断周波数ｆＴも改善している。
【００４４】
図５Ｄは、最大電流利得遮断周波数（ｆＴｐｅａｋ）時のコレクタ電流（ＩＣ＠ｆＴｐｅａｋ）の素子分離溝面積依存性を示す。素子分離溝で囲まれたエリアの拡大と共にＩＣ＠ｆＴｐｅａｋも改善されていることを確認した。
【００４５】
図６は、図４Ａに示す単位トランジスタにおける他の例のＸ１−Ｘ１断面図である。埋め込みコレクタ領域３ａを素子分離溝で囲まれたエリア拡大前と同じ領域（即ち能動トランジスタ領域Ｑｕに対応する領域）のみに形成した構造である。図４Ｂのトランジスタ構成に比べ埋め込みコレクタ領域３ａの面積が小さいので対基板容量の底面成分を小さくできる。
【００４６】
図７は、図６に示す単位トランジスタにおける他の実施例である。埋め込みコレクタ領域３ａと素子分離溝２ｂとの間に低濃度層１０による空乏化領域を形成した構造である。図４Ｂの構造では、対基板容量の周辺成分が素子分離溝２ｂの容量のみで決定されるのに対して、図７の構造では、素子分離溝２ｂの容量と低濃度層１０による空乏化領域の容量との直列容量で決定される。また、対基板容量の底面成分についても、埋め込みコレクタ領域３ａの端では、低濃度層１０による空乏化領域の容量とＳＯＩ基板１の絶縁層１ｂの容量との直列容量で決定される。従って、図６の構造よりもさらなる対基板容量の低減が可能な構造である。
【実施例２】
【００４７】
図８は、図２に示す従来技術における単位トランジスタＱｕを複数並列接続した場合のデバイス構造の一例を示す。図８Ａは単位トランジスタＱｕを複数並列接続した場合の平面図、図８Ｂは、単位トランジスタＱｕをｎｐｎ型とした場合の図８ＡのＸ１−Ｘ１断面図を示す。
【００４８】
図９は、単位トランジスタＱｕを複数並列接続した場合の本発明による実施例を示す。単位トランジスタは、図３に示すようなマルチエミッタ構造でもよい。図９Ａ及び図９Ｂは、各単位トランジスタＱｕの素子分離溝２ｂを形成せず、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲った場合の実施例である。
【００４９】
図３に示したマルチエミッタタイプの単位トランジスタＱｕと断面構造が酷似しているが、図３の単位トランジスタＱｕは、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または最小レイアウト寸法に近い寸法で設計されている。これに対し、図９の実施例では、放熱性改善の為に、各単位トランジスタＱｕのエミッタ（ＥＣ１，ＥＣ２，ＥＣ３）間、及び最外周に配置された単位トランジスタＱｕのエミッタと素子分離溝２ｂ間の寸法は遥かに広い構造としている。
【００５０】
本実施例は、図８に示す従来構造に比べ、隣接する単位トランジスタＱｕのエミッタ距離が離れていることと、最外周に配置された単位トランジスタＱｕのエミッタと素子分離溝との距離が広がっていることにより、単位トランジスタＱｕの熱抵抗Ｒｔｈを低減可能な構造である。また、複数の単位トランジスタＱｕが１つの素子分離溝２ｂで囲まれている為、各単位トランジスタＱｕ間の熱抵抗Ｒｔｈバラツキを低減可能な構造である。さらに、各単位トランジスタＱｕが個別に有する素子分離溝２ｂを形成しないことにより、隣接する単位トランジスタＱｕ間の素子分離溝２ｂで決定されていた対基板容量の周辺成分が無くなる為、図８に比べ対基板容量を低減できる。
【００５１】
図１０は、図９に示す単位トランジスタＱｕを複数並列接続した場合の他の実施例である。埋め込みコレクタ領域３ａが素子分離溝２ｂ内側全体に埋め込まれた構造である。各単位トランジスタＱｕの埋め込みコレクタ領域３ａが接していることで各単位トランジスタＱｕの熱抵抗Ｒｔｈバラツキを低減可能な構造である。図９に示す構造と同様に対基板容量の周辺成分が低減可能であり、本実施例では、複数並列接続したトランジスタ全体の対基板容量は、図８の従来構造に比べ、およそ２５％低減した。
【００５２】
図１１は、図９に示す単位トランジスタＱｕを複数並列接続した場合の他の実施例である。各単位トランジスタＱｕの埋め込みコレクタ領域３ａ間及び最外周に配置された単位トランジスタＱｕの埋め込みコレクタ領域３ａと素子分離溝２ｂとの間に低濃度層１０による空乏化領域を形成した構造である。各単位トランジスタＱｕの対基板容量の周辺成分は、低濃度層１０による空乏化領域の容量とＳＯＩ基板１の絶縁層１ｂの容量との直列容量で決定されるため、図９、図１０に比べ更に対基板容量を低減可能な構造である。
【００５３】
図１２は、２ｍＡ／エミッタで使用する単位トランジスタＱｕを複数並列接続して構成された出力バッファの場合のベース接地でのＩＣ−ＶＣＢ特性の一測定結果である。トランジスタは、列方向に５ヶ、行方向に８ヶ配置し、計４０ヶの単位トランジスタＱｕを並列接続している。
【００５４】
図１２Ａは、図３に示すトランジスタ構成を有する単位トランジスタＱｕを図８Ａに示すように並列接続し、単位トランジスタＱｕのそれぞれが個別に素子分離溝２ｂを有する場合のＩＣ−ＶＣＢ特性を示す。各単位トランジスタＱｕのエミッタ配線の寄生抵抗バラツキにより、エミッタ配線の寄生抵抗が小さい部分に配置された単位トランジスタＱｕに、自己発熱効果の影響による熱暴走が発生し、図１２Ａに示す破線より上の動作領域で使用されたときトランジスタが破壊するおそれがある。かかる破壊を防ぐために前記破線より下の動作領域で使用する設計ルールとなっている。
【００５５】
抵抗で構成される負荷を有するエミッタ接地増幅器において、出力電圧Ｖoは電源電圧Ｖｃｃから抵抗負荷に生じる電圧降下を差し引いた値によって決まり、トランジスタがオフのときコレクタ・エミッタ間電圧は高く、トランジスタがオンのときコレクタ・エミッタ間電圧は低くなる。即ち、エミッタ接地増幅器ではその動作特性により前記破線より上での動作は起こらない。従って、抵抗負荷を有するエミッタ接地増幅器に対しては図１２Ａに示す破線より下の動作領域に制限する設計ルールの設定は不要である。
【００５６】
トランジスタに電圧が常に印加されているときに電流がオン・オフされる出力回路としてよく使われるプッシュプル回路においては、図１２Ａに示す破線より下の領域でトランジスタを動作させる設計ルールが必要であるが、かかるトランジスタ動作に対する制限により、許容される電流供給値が高々ＩＣ＝２０ｍＡであり、目標仕様ＩＣ＝４０ｍＡ（＠ＶＣＢ＝１４Ｖ）を大幅に未達の特性となる問題を生じる。
【００５７】
１２Ｂは、図３に示すトランジスタ構成を有する単位トランジスタＱｕを図８Ａ及び８Ｂに示すように並列接続し、単位トランジスタＱｕのそれぞれが個別に素子分離溝２ｂを有する構造であって、各単位トランジスタＱｕ間のベース−エミッタ間電圧ＶＢＥバラツキ低減の為に、一般的に用いられる各単位トランジスタＱｕのエミッタ端子にバラスト抵抗を挿入した場合のＩＣ−ＶＣＢ特性を示す。
【００５８】
図１２Ｂの破線で示すように、熱暴走による素子破壊耐圧は１２Ａの特性に比べ大幅に改善されているが、単位トランジスタＱｕ間の熱抵抗Ｒｔｈバラツキにより、ある特定単位トランジスタＱｕの自己発熱効果の影響による熱暴走が原因で目標は未達である。
【００５９】
図１２Ｃは、図４に示すトランジスタ構成を有する単位トランジスタＱｕを図９に示すように並列接続し、各単位トランジスタのエミッタ端子にバラスト抵抗をそれぞえ挿入した構成の場合のＩＣ−ＶＣＢ特性を示す。並列接続された各単位トランジスタ全体を１つの素子分離溝２ｂで囲った構造により、各単位トランジスタ間の熱抵抗Ｒｔｈのバラツキを低減させたことにより、目標仕様を達成した一例である。この構成により、図１２Ｂの場合に比べトランジスタの熱破壊耐性をさらに改善することができる。
【００６０】
トランジスタの破壊を防ぐために、一般に、半導体集積回路用の回路設計において、動作環境におけるトランジスタに対し、最大供給電圧、最大電流、最大消費電力を含むいろいろな設計ルールが用意されている。
【００６１】
例えば、最大消費電力は次の式で表される：
Ｐｍａｘ∝ΔＴｊ／Ｒｔｈ （式２）
ここに、ΔＴｊは、回路素子の自己発熱効果によって引き起こされる環境温度に対する回路素子における上昇温度の違いを表す。
【００６２】
図５Ａを引用して上述したように、トランジスタ能動エリアＱｕの素子分離溝２ｂからの距離ｄが１μｍと設計されるとき、熱抵抗Ｒｔｈは図２Ａに示す場合に比べ４０％低減される。従って、ｄ＝１μｍのトランジスタ構成の最大消費電力は、Ｐｍａｘ∝ΔＴｊ／（Ｒｔｈ×０．４）と、またコレクタ電流ＩＣは、ＶＣＢ＝１５Ｖのとき、図１２Ｃで示すように５０ｍＡ（２０ｍＡ×２．５）と、それぞれ推定され、ＩＣ＝４０ｍＡの目標をクリアしている。
【００６３】
熱解析によるとトランジスタＱｕの中心部分の熱生成は周辺部分より大きい。熱が生成されるトランジスタの中心部分から熱放射を妨げる素子分離溝の壁の広がりまでの距離は図２Ａに示すトランジスタ構成に比べ図４Ａに示すトランジスタ構成の方が相対的に均一である。従って、図４Ａに示す素子分離溝２ｂが能動トランジスタ領域Ｑｕからの距離ｄが１μｍまたはそれ以上に形成されたトランジスタ構成は、図２Ａに示すトランジスタ構成に比べ熱生成によるトランジスタ間の特性バラツキを最小化するのに優れている。
【００６４】
この実施例の他の変形例として、図２Ａと図４Ａのトランジスタ構成の両方を同一半導体基板に形成し、抵抗負荷を有する高速動作を必要とするエミッタ接地アンプリファイアを図２Ａのトランジスタ構造で構成し、出力バッファを図４Ａのトランジスタ構造で構成することで、前記基板上における回路配置のためのエリアの不要な増加を抑えながら熱暴走によるトランジスタ構成のブレイクダウンまたは破壊を防止することができる。
【実施例３】
【００６５】
図１３は、単位トランジスタＱｕにおける素子分離溝２ｂの拡大方法に関する別の実施例を示した平面図である。図１３Ａは、従来構造の平面図である。図１３Ｂ乃至図１３Ｄは、素子分離溝２ｂの拡大の実施例を示す。素子分離溝２ｂの拡大方法は、行方向のみでも、列方向のみでも、さらにその組み合わせでもよい。また、その大きさは、図５を参考にすれば、必要最小限に設計可能である。
【実施例４】
【００６６】
図１４は、単位トランジスタＱｕを一方向にのみ複数並列接続した場合の実施例を示した平面図である。各単位トランジスタＱｕは、配線により並列接続されているものとする。図１４Ａは、各単位トランジスタＱｕが素子分離溝２ｂを持った従来構造の平面図である。図１４Ｂ、図１４Ｃは、各単位トランジスタＱｕの素子分離溝２ｂを形成せず、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲った場合の実施例である。
【実施例５】
【００６７】
図１５は、単位トランジスタＱｕを行方向及び列方向に複数並列接続した場合における実施例を示した平面図である。各単位トランジスタＱｕは、配線により並列接続されているものとする。図１５Ａは、各単位トランジスタＱｕが素子分離溝２ｂを持った従来構造の平面図である。図１５Ｂ、図１５Ｃは、各単位トランジスタＱｕの素子分離溝２ｂを形成せず、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲った場合の実施例である。
【実施例６】
【００６８】
図１６は、単位トランジスタＱｕを行方向及び列方向に複数並列接続した場合における別の実施例を示した平面図である。各単位トランジスタＱｕは、配線により並列接続されているものとする。熱解析の結果、周辺部に比べ中央部に位置する単位トランジスタＱｕの発熱量が高いことが明らかとなっている。図１６Ａ、図１６Ｂは、各単位トランジスタＱｕの素子分離溝２ｂを形成せず、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲い、さらに、周辺部を密に中心部を疎になるように各単位トランジスタＱｕを配置した実施例である。上記配置により、各単位トランジスタＱｕの熱抵抗のバラツキを低減可能である。
【実施例７】
【００６９】
図１７は、単位トランジスタＱｕを行方向及び列方向に複数並列接続した場合における別の実施例を示した平面図である。本実施例では、各列方向にエミッタ配線Ｌ３を延在する。各列方向にエミッタ配線Ｌ３を延在する場合は、図１７Ｂに示すように、各列方向の単位トランジスタ数を各行方向の単位トランジスタ数よりも少なく配置した構造が好適である。また、エミッタ電圧供給部からの各単位トランジスタのエミッタ電極までの配線長は等長配線となっている。
【００７０】
図１７Ｂに示す単位トランジスタＱｕの配置・配線構造により、図１７Ａに比べ、エミッタ配線の寄生抵抗によるエミッタ−ベース間電圧ＶＢＥバラツキを低減可能となり、エミッタ配線の寄生抵抗が小さい部分に配置された単位トランジスタＱｕの自己発熱効果の影響による熱暴走起因の素子破壊を防止可能な構造である。
【実施例８】
【００７１】
図１８は、図９に示す単位トランジスタＱｕを複数並列接続した場合の別の実施例である。図９に示す単位トランジスタのエミッタとベースを配線Ｌ３で接続し、ダイオードとして使用した例である。図１８Ａはエミッタとベースを配線で接続した単位トランジスタＱｕを複数並列接続した回路図、図１８Ｂは平面図である。図９の実施例と同様に、並列接続した単位トランジスタ間の熱抵抗バラツキが低減可能であり、対基板容量も小さくできる。
【００７２】
なお、図９の実施例において、図９Ｂに示す構成に代えて、単位トランジスタ構成Ｑｕ間に素子分離溝２ｂが存在する状態で図４Ａに示すトランジスタ構成Ｑｕを行方向及び列方向に配列する構成としてもよい。また、図１４Ｃ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、１８Ｂの実施例において、単位トランジスタ構成Ｑｕ間に素子分離溝２ｂが存在する状態で図１３Ｄに示すトランジスタ構成Ｑｕを行方向及び列方向に配列する構成としてもよい。
【産業上の利用可能性】
【００７３】
本発明は、バイポーラトランジスタの放熱性の改善に係り、特に、絶縁素子分離型のバイポーラトランジスタに適用して有効である。
【符号の説明】
【００７４】
１…ＳＯＩ基板、 １ａ…支持基板、 １ｂ…絶縁層、 １ｃ…半導体層、 ２ａ…浅い分離部、 ２ｂ…深い溝型の分離部（素子分離用溝）、 ３ａ…埋め込みコレクタ領域、 ３ｂ…コレクタ引出領域、 ３ｃ…コレクタ領域、 ４…ベース領域、 ５ａ…ベース引出電極、 ６…エミッタ領域、 ７…エミッタ電極、 ８…絶縁膜、 ９Ｂ，９Ｂ１，９Ｂ２，９Ｂ３…ベース電極、 ９Ｅ，９Ｅ１，９Ｅ２，９Ｅ３…エミッタ電極、 １０…低濃度層、 ９Ｃ，９Ｃ１，９Ｃ２，９Ｃ３…コレクタ電極、 Ｑ，Ｑｕ…バイポーラトランジスタ、 ＢＣ，ＢＣ１，ＢＣ２，ＢＣ３，ＥＣ，ＥＣ１，ＥＣ２，ＥＣ３，ＣＣ，ＣＣ１，ＣＣ２，ＣＣ３…コンタクトホール、 Ｌ１…第一層配線、 Ｌ２…第２層配線、 Ｌ３…第一層配線、 ＴＨ１…スルーホール。
【技術分野】
【０００１】
本発明は、バイポーラトランジスタの放熱性の改善に係り、特に、絶縁素子分離型のバイポーラトランジスタに適用して有効な効果となる半導体装置の放熱性の改善に関する。
【背景技術】
【０００２】
特許文献１は、ＳＯＩ（Silicon On Insulator）基板上の絶縁素子分離型のバイポーラトランジスタ技術について記載された文献である。特に図２には単位バイポーラトランジスタの平面及び断面構造の例が示されている。また、図４には単位バイポーラトランジスタを複数並列接続した場合の配置配線例が示されている。さらに、図２１にはマルチエミッタタイプの単位バイポーラトランジスタの断面構造例が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２９９４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記従来技術においては、以下の課題があることを本願発明者等は見いだした。
【０００５】
従来技術における単位バイポーラトランジスタの構造は、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または前記最小レイアウト寸法に近い寸法で設計されており、前記単位バイポーラトランジスタを高電圧あるいは高電流で動作させる場合、自己発熱効果の影響で特性劣化することがあることを見出した。
【０００６】
また、単位バイポーラトランジスタを複数並列接続して用いた場合、周辺部に配置された単位バイポーラトランジスタよりも、中央部に配置された単位バイポーラトランジスタの方が発熱量が高くなり、各単位バイポーラトランジスタの接合部の温度バラツキがトランジスタの特性バラツキに影響を与えることを見出した。
【０００７】
さらに、単位バイポーラトランジスタを複数並列接続して用いた場合において、各行方向にエミッタ配線を延在する場合、エミッタ配線抵抗の小さい個所に配置された単位バイポーラトランジスタと、エミッタ配線抵抗の大きい個所に配置された単位バイポーラトランジスタとでエミッタ配線抵抗の違いにより、単位バイポーラトランジスタを高電圧あるいは高電流で動作させる場合、エミッタ配線抵抗の小さい個所に配置された単位バイポーラトランジスタが自己発熱効果の影響で熱暴走し破壊に至る場合があることを見出した。
【０００８】
本発明の目的は、絶縁素子分離型のバイポーラトランジスタの放熱性を改善することのできる技術を提供するものである。
【０００９】
また、本発明の他の目的は、単位バイポーラトランジスタを複数並列接続して用いた場合に、対基板容量を低減できる技術を提供するものである。
【００１０】
さらに、本発明の目的は、大電流動作を必要とするバイポーラトランジスタと高速動作を必要とするバイポーラトランジスタで構成される回路部を支持基板に設けられた数ミクロンの厚さの薄い半導体層で構成される半導体基板上に一体に形成した半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【００１１】
本発明による半導体集積回路装置は、支持基板と、前記支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層と、前記薄い半導体層の第１のエリアに配置された第１のトランジスタと、前記薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、を備え、前記第１のトランジスタは、前記第１のエリア内に互いに分離して配置されそれぞれがバイポーラトランジスタ動作を行う単位能動領域の複数が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなる前記複数の単位能動領域の配列と、前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって、前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、前記並列接続された複数のバイポーラトランジスタ素子を構成する前記複数の単位能動領域の配列全体を囲って配置された前記素子分離溝と、を含み、前記素子分離溝を前記能動領域から少なくとも１μｍ離間して設け、前記能動領域で生成される熱を前記単位能動領域を囲んで存在する半導体領域から外方に放熱させる構成を備えてなり、前記第２のトランジスタで構成される回路部は前記第２のエリアに配置され、前記第２のトランジスタのそれぞれは、バイポーラトランジスタ動作を行う単位能動領域と、前記単位能動領域を取り囲んで形成され前記単位能動領域から１μｍ以下の位置に配置された素子分離溝とを含み、前記第１のトランジスタは相対的に大電流動作を必要とする回路部を構成し、前記第２バイポーラトランジスタは高速動作を必要とする回路部を構成するものであることを特徴とする。
【００１２】
さらに、本発明による半導体集積回路装置は、支持基板とこの支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層で構成される半導体基板上に、相対的に大電流動作を必要とする第１のバイポーラトランジスタと高速動作を必要とする第２のバイポーラトランジスタで構成される回路部を一体に集積し、前記大電流動作を必要とする第１のバイポーラトランジスタは、前記半導体層内に互いに分離されそれぞれがバイポーラトランジスタ動作を行う単位能動領域の複数が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなり、前記単位能動領域のそれぞれにはエミッタの下方に配置された埋め込みコレクタ領域が隣接する他の単位能動領域の埋め込みコレクタから離間して配置されてなる複数の単位能動領域の配列と、前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、前記並列接続された前記複数の単位能動領域の配列全体を囲って配置された前記素子分離溝と、を備えてなり、前記素子分離溝を前記能動領域から少なくとも１μｍ離間して設け、前記能動領域で生成される熱を前記単位能動領域のそれぞれを囲んで存在する半導体領域から外方に放熱させる構成を備えてなることを特徴とする。
【００１３】
前記薄い半導体層は前記支持基板から絶縁層を介して電気的に絶縁されてなり、前記単位能動領域のそれぞれは、コレクタ領域と、埋め込みコレクタ領域と、前記埋め込みコレクタ上に位置するベース領域とエミッタ領域と、前記埋め込みコレクタ領域に接続するコレクタ引出領域とを含み、前記第１バイポーラトランジスタにおいては、前記埋め込みコレクタ領域と前記素子分離溝は１μｍ乃至８μｍ離間して設けられてなり、前記第２バイポーラトランジスタにおいては、前記埋め込みコレクタ領域は前記素子分離溝に接して設ける構成であってよい。
【００１４】
また、前記第１トランジスタにおいて、前記素子絶縁溝は、前記行方向及び列方向に配置されてなる前記複数の単位能動領域の配列を取り囲んで配置されるが、前記複数の単位能動領域の間には存在しない構成としてもよい。
【００１５】
さらにまた、前記第１トランジスタにおいて、前記単位能動領域のそれぞれが前記素子分離溝によって取り囲まれてなる構成としてもよい。
【００１６】
また。前記第１トランジスタは出力バッファを構成し、前記第２のバイポーラトランジスタで構成される回路部は抵抗負荷を有するエミッタ接地増幅器を構成するものであってよい。
【発明の効果】
【００１７】
上記手段による本発明の代表的な効果は、素子分離溝によって互いに分離された素子形成領域に形成されたバイポーラトランジスタの放熱性の改善ができるということである。
【図面の簡単な説明】
【００１８】
【図１】図１Ａ（ＦＩＧ．１Ａ）は本発明の一実施例の形態である半導体装置を構成するトランジスタのシンボル図、図１Ｂ（ＦＩＧ．１Ｂ）は図１Ａのトランジスタを並列接続した場合の回路図である。
【図２】図２Ａ（ＦＩＧ．２Ａ）は図１の従来構造の単位トランジスタの平面図、図２Ｂ（ＦＩＧ．２Ｂ）は単位トランジスタをｎｐｎ型とした場合の図２ＡのＸ１−Ｘ１線の断面図である。
【図３】図３Ａ（ＦＩＧ．３Ａ）は図１の従来構造のマルチエミッタタイプの単位トランジスタの平面図、図３Ｂ（ＦＩＧ．３Ｂ）は単位トランジスタをｎｐｎ型とした場合の図３ＡのＸ１−Ｘ１線の断面図である。
【図４】図４Ａ（ＦＩＧ．４Ａ）は本発明の一実施例の形態である単位トランジスタの平面図、図４Ｂ（ＦＩＧ．４Ｂ）は単位トランジスタをｎｐｎ型とした場合の図４ＡのＸ１−Ｘ１線の断面図である。
【図５Ａ】図４に示す一実施例の効果を電気的特性にて確認した結果である。図５Ａ（ＦＩＧ．５Ａ）は、単位トランジスタの熱抵抗Ｒｔｈの素子分離溝面積依存性を示す。
【図５Ｂ】図５Ｂ（ＦＩＧ．５Ｂ）は、単位トランジスタの自己発熱による素子破壊パワーの素子分離溝面積依存性を示す。
【図５Ｃ】図５Ｃ（ＦＩＧ．５Ｃ）は、電流利得遮断周波数ｆＴの素子分離溝面積依存性を示す。
【図５Ｄ】図５Ｄ（ＦＩＧ．５Ｄ）は、最大電流利得遮断周波数ｆＴ（ｆＴｐｅａｋ）時のコレクタ電流（ＩＣ＠ｆＴｐｅａｋ）の素子分離溝面積依存性を示す。
【図６】図４Ａの他の実施例のＸ１−Ｘ１線の断面図である。
【図７】図４Ａの他の実施例のＸ１−Ｘ１線の断面図である。
【図８】図８Ａ（ＦＩＧ．８Ａ）は図１の従来構造の単位トランジスタを複数並列接続した場合の平面図、図８Ｂ（ＦＩＧ．８Ｂ）は単位トランジスタをｎｐｎ型とした場合の図８ＡのＸ１−Ｘ１線の断面図である。
【図９】単位トランジスタを複数並列接続した場合の本発明の一実施の形態である。図９Ａ（ＦＩＧ．９Ａ）は図８の従来構造の複数並列接続された単位トランジスタの個々の素子分離溝は形成せず、並列接続された単位トランジスタ全体を１つの素子分離溝で囲った場合の平面図、図９Ｂ（ＦＩＧ．９Ｂ）は単位トランジスタをｎｐｎ型とした場合の図９ＡのＸ１−Ｘ１線の断面図である。
【図１０】図９Ａの他の実施例のＸ１−Ｘ１線の断面図である。
【図１１】図９Ａの他の実施例のＸ１−Ｘ１線の断面図である。
【図１２】図１０に示す一実施例の効果を電気的特性にて確認した結果である。図１２Ａ（ＦＩＧ．１２Ａ）は、図８Ａに示すような従来の単位トランジスタＱｕが個別に素子分離溝２ｂを有する場合のＩＣ−ＶＣＢ特性である。図１２Ｂ（ＦＩＧ．１２Ｂ）は、図８Ａに示すような従来の単位トランジスタＱｕが個別に素子分離溝２ｂを有する構造で、各単位トランジスタのエミッタ端子にバラスト抵抗を挿入した場合のＩＣ−ＶＣＢ特性である。図１２Ｃ（ＦＩＧ．１２Ｃ）は、各単位トランジスタＱｕのエミッタ端子にバラスト抵抗を挿入し、さらに、図１０に示す実施例を適用した場合のＩＣ−ＶＣＢ特性である。
【図１３】図１３Ａ（ＦＩＧ．１３Ａ）は図１の単位トランジスタの平面図、図１３Ｂ（ＦＩＧ．１３Ｂ）、図１３Ｃ（ＦＩＧ．１３Ｃ）、図１３Ｄ（ＦＩＧ．１３Ｄ）は本発明の一実施の形態である単位トランジスタの平面図である。
【図１４】図１４Ａ（ＦＩＧ．１４Ａ）は図１の単位トランジスタを複数並列接続した場合の平面図、図１４Ｂ（ＦＩＧ．１４Ｂ）、図１４Ｃ（ＦＩＧ．１４Ｃ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲った平面図である。
【図１５】図１５Ａ（ＦＩＧ．１５Ａ）は図１の単位トランジスタを複数並列接続した場合の平面図、図１５Ｂ（ＦＩＧ．１５Ｂ）、図１５Ｃ（ＦＩＧ．１５Ｃ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲った平面図である。
【図１６】図１６Ａ（ＦＩＧ．１６Ａ）、図１６Ｂ（ＦＩＧ．１６Ｂ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲い、周辺部を密に中央部を疎になるように単位トランジスタを配置した平面図である。
【図１７】図１７Ａ（ＦＩＧ．１７Ａ）は本発明の一実施の形態である複数並列接続された単位トランジスタ全体を１つの素子分離溝で囲い、各列方向にエミッタ配線を延在する場合で、各列方向の単位トランジスタ数を各行方向の単位バイポーラトランジスタ数よりも多く配置した平面図、図１７Ｂ（ＦＩＧ．１７Ｂ）は各列方向にエミッタ配線を延在する場合で、各列方向の単位バイポーラトランジスタ数を各行方向の単位トランジスタ数よりも少なく配置した平面図である。
【図１８】図１８Ａ（ＦＩＧ．１８Ａ）はエミッタ・ベースを配線で接続した図１Ａの単位トランジスタを複数並列接続した場合の回路図、図１８Ｂ（ＦＩＧ．１８Ｂ）は図１８Ａの回路図の単位トランジスタの個々の素子分離溝は形成せず、並列接続された単位トランジスタ全体を１つの素子分離溝で囲った場合の平面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施例を図面を用いて詳細に説明する。また、本実施の形態では、バイポーラトランジスタをトランジスタと略す。
【実施例１】
【００２０】
図１Ａは、本発明を適用する単位トランジスタＱｕの素子シンボルを示している。
【００２１】
図１Ｂは、図１Ａの単位トランジスタを複数並列接続することで一つのトランジスタＱを形成回路構成図である。
【００２２】
図２は、従来技術における単位トランジスタＱｕのデバイス構造の一例を示している。図２Ａは単位トランジスタＱｕの平面図、図２Ｂは単位トランジスタＱｕをｎｐｎ型とした場合の図２ＡのＸ１−Ｘ１断面図を示す。デバイス構造の例は、ＳＯＩ基板を用いた絶縁素子分離型トランジスタであるが、本発明の適用範囲としては、ＢＵＬＫ基板（トランジスタが形成された領域が基板のバルク部からＰＮ接合で分離された基板）を用いた絶縁素子分離型トランジスタでもよい。また、トランジスタの導電形式はｎｐｎ型またはｐｎｐ型どちらでも良い。さらに、トランジスタの構造は、横型、縦型、ヘテロ構造等特に問わない。
【００２３】
単位トランジスタの電極配置は、図２の例では、左からベースコンタクトＢＣ、エミッタコンタクトＥＣ及びコレクタコンタクトＣＣが配列されている。
【００２４】
ＢＩＣＭＯＳ設計プロセスの場合、一般に、要求される回路設計を最適化するためにエミッタサイズが互いに異なって構成された１０乃至２０の複数のデザインデータが用意されている。ＳｉＧｅＨＢＴ（ヘテロジャンクションバイポーラトランジスタ）で代表される超高速トランジスタを設計する場合、ＳｉＧｅのエピタキシャル層を厚さおよび成分分布を均一に成長させることが技術的に困難であるため、例えば、エミッタサイズＡｅとして０．１５μｍ×０．５μｍから０．４μｍ×２０．０μｍの範囲の複数の変形例が用意されている。
【００２５】
基板１に対しトランジスタに寄生する静電容量は、分離溝２ｂに寄生する容量と下側基板層１ａに対し底部コレクタ領域３ａに寄生する容量の合計に依存する。即ち、トランジスタに寄生する静電容量は分離溝２ｂ内の内部面積のサイズに依存する。このような寄生容量の不必要な増加を抑制するために、例えば、かかるトランジスタのエミッタが異なるサイズを有するように構成されていたとしても、種々のトランジスタ設計に対し、一般的に、最近接分離溝からエミッタコンタクトＥＣの端部及びコレクタコンタクトＣＣまでの距離が同じサイズに形成される。
【００２６】
図２Ａ、図２Ｂ及びその後の図において、ＳＯＩ基板１は、例えば、抵抗率４０ΩｃｍのＰ型シリコンよりなる厚さ８００μｍの下側基板層１ａと抵抗率１０ΩｃｍのＮ型シリコンよりなる１．８μｍの薄い半導体層１ｃを含み、この薄い半導体層１ｃは半導体素子形成領域を含む。さらに、この素子形成領域は、このデバイスのコレクタ、ベース及びエミッタを形成する領域とＳｉＯ２よりなる絶縁層２ａ、２ｂを含む。特に、領域２ｂは素子分離溝である。
【００２７】
図２Ａ、図２Ｂ及びその後の図において、例えば、エミッタ、ベース及びコレクタ領域は、Ｎ型エミッタ領域６、８ｎｍのＰ型ベース領域４、抵抗率３ΩｃｍのＮ型エピタキシャル層で構成される厚さ０．３μｍのコレクタ層及びＮ型コレクタ領域３ａ、３ｂ及び３ｃで構成される。埋め込み領域３ａは２．０Ｅ１５／ｃｍ（２．０×１０１５／ｃｍ）のＳｂを１００ｋｅＶでドープすることで形成される。
【００２８】
ベースコンタクトＢＣはコンタクト層５に接触するベース電極９Ｂで形成され、コンタクト層５は電極９ｂをベース領域４に接続する。コレクタコンタクトＣＣはコレクタ領域３ｂに接触する電極９ｃで形成される。エミッタコンタクトＥＣはエミッタ電極９Ｅとその下側に位置するエミッタ引き出し電極７で構成される。
【００２９】
図３は、図１に示す従来技術における単位トランジスタＱｕがマルチエミッタタイプのデバイス構造の一例を示している。図３Ａは単位トランジスタＱｕの平面図、図３Ｂは単位トランジスタＱｕをｎｐｎ型とした場合の図３ＡのＸ１−Ｘ１断面図を示す。２つのエミッタＥＣ１−ＥＣ２間、及びエミッタ−素子分離溝２ｂ間の寸法は、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または最小レイアウト寸法に近い寸法で設計されている。単位トランジスタＱｕは、隣接する素子と電気的に分離するために、熱抵抗の高い素子分離溝２ｂに囲まれている為、放熱性が悪く熱抵抗の高い構造となっている。
【００３０】
図４Ａは、ＳＯＩ基板１上に形成された単位トランジスタＱｕにおける本発明の一実施例を示し、図２に示すトランジスタと同じサイズのエミッタ６を有する。図４Ａに示す実施例の電極配列は、左からベースコンタクトＢＣ、エミッタコンタクトＥＣ、コレクタコンタクトＣＣであるが、左からエミッタコンタクトＥＣ、ベースコンタクトＢＣ、コレクタコンタクトＣＣでもよい。単位トランジスタＱｕは、図３に示すようなマルチエミッタ構造や、一般的なダブルベース構造等、電極配列による制限はない。
【００３１】
図４Ａにおいて、破線で囲まれたエリアは本発明によるトランジスタＱｕとして実効的に動作するアクティブ（能動）領域で、例えば４Ｂの断面図で示すｎｐｎトランジスタであってよい。本発明によるトランジスタとして実効的に動作する能動領域である破線で囲まれたエリアは、図２に示す分離溝２ｂで囲まれたエリアに対応し、図２に示すトランジスタＱｕとして動作する能動領域は分離溝２ｂに接触する従来トランジスタ構造である。
【００３２】
図２に示す従来構成の単位トランジスタＱｕと異なり、本発明によるトランジスタＱｕの能動エリアは、当該能動エリアと素子分離溝２ｂの間に少なくとも１μｍの距離あるいはスペースを有するように構成されており、これにより、本発明による図４における分離溝２ｂによって囲まれた内部アリアの大きさが従来の図２の場合に比べ拡大して配置されている。
【００３３】
図４Ｂは、一例として、ｎｐｎ単位トランジスタのＸ１−Ｘ１断面を示し、図２に示す場合に比べ埋め込みコレクタ領域３ａの端部がエミッタＥＣから距離ｄだけ間隔をおいて拡張されている。即ち、能動領域Ｑｕは図４に示すトランジスタ構造において素子分離溝２ｂから距離ｄだけ間隔をおいて設けられている。埋め込みコレクタ３ａ領域はＮ型不純物を半導体層１Ｃにイオン打ち込みすることで形成することができる。
【００３４】
単位トランジスタＱｕにおける発熱による熱放射は、熱抵抗の高い素子分離溝２ｂ及びＳＯＩ基板の絶縁層１ｂにより遮断され若しくは遮られているので、単位トランジスタＱｕの熱抵抗Ｒｔｈは素子分離溝２ｂに囲まれた内側の面積に依存する。従って、素子分離溝２ｂによって囲まれた内側エリアを拡大することにより単位トランジスタＱｕの熱抵抗を、図２に図示される従来トランジスタ構成に比べ、効果的に低減することが可能である。
【００３５】
図５Ａ乃至図５Ｄは、図４の実施例を適用した場合の単位トランジスタの一測定結果である。グラフ中の「素子分離溝標準」ｄ０で示したものが図２の従来構造のトランジスタ特性であり、その他のデータｄ１、ｄ２、ｄ４、ｄ８がそれぞれ、本発明による図４の実施例を適用した場合の単位トランジスタのデータである。
【００３６】
図５Ａは、単位トランジスタの熱抵抗Ｒｔｈの素子分離溝面積（素子分離溝２ｂの内側の面積）依存性を示す。測定に供された図２に図示される従来トランジスタは、素子分離溝面積がＬ０（２１．４５μｍ）×Ｗ０（３．１７５μｍ）＝６８．１０４μｍ２の大きさに構成され、測定された熱抵抗の値は３１，９００℃／Ｗで、図５Ａのｄ０に対応する。
【００３７】
測定に供された、本発明による図４に示すトランジスタ構成の測定結果は次の通りである。(１)分離溝２ｂと能動エリアＱｕの間の距離ｄが２μｍ、素子分離溝面積がＬ（２５．４５μｍ）×Ｗ（７．１７５μｍ）＝１８２．６０４μｍ２の場合に測定された熱抵抗は６，２３０℃／Ｗで、図５Ａのｄ２に対応する。（２）距離ｄが４μｍ、素子分離溝面積がＬ（２９．４５μｍ）×Ｗ（１１．１７５μｍ）＝３２９．１０４μｍ２の場合に測定された熱抵抗は３，１１０℃／Ｗで、ｄ４に対応する。（３）距離ｄが８μｍ、素子分離溝面積がＬ（３７．４５μｍ）×Ｗ（１９．１７５μｍ）＝３２９．１０４μｍ２の場合に測定された熱抵抗は１，６４０℃／Ｗで、ｄ８に対応する。
【００３８】
図５Ａにおける測定点ｄ０、ｄ２、ｄ４、ｄ８をつなぐ線は概ね次の式で表すことができる。ここで、Ｘは素子分離溝面積（図４Ａに示すＬ×Ｗ）である。
【００３９】
Ｒｔｈ＝５．６４０Ｅ＋０６Ｘ−１．２６７Ｅ＋００ （式１）
この式を用いて距離ｄ１（素子分離溝面積がＬ（２３．４５μｍ）×Ｗ（５．１７５μｍ）＝１２１．３５４μｍ２）の場合の熱抵抗は１２，９００℃／Ｗと推定され、図２のｄ０のトランジスタ構成の場合に比べ熱抵抗が４０％低減されることがわかる。
【００４０】
上述したように、素子分離溝をトランジスタＱｕの能動領域からある距離離間した位置に形成することで、素子分離溝で囲まれたエリアを大きくするほど熱抵抗が低減されることがわかる。素子分離溝２ｂの拡大と共にＲｔｈは低下し、放熱性が改善されている。
【００４１】
このようなスペースエリアは、Ｌ×Ｗ−Ｌ０×Ｗ０によって算出できる。
ｄ＝ｄ１の場合：ＳＡ＝Ｌ（２３．４５μｍ）×Ｗ（５．１７５μｍ）−Ｌ０（２１．４５μｍ）×Ｗ０（３．１７５μｍ）＝１２１．３５４μｍ２−６８．１０４μｍ２＝５３．２５μｍ２；
ｄ＝ｄ２の場合：ＳＡ＝Ｌ（２５．４５μｍ）×Ｗ（７．１７５μｍ）−Ｌ０（２１．４５μｍ）×Ｗ０（３．１７５μｍ）＝１８２．６０μｍ２−６８．１０４μｍ２＝１１４．５０μｍ２；
ｄ＝ｄ４の場合：ＳＡ＝Ｌ（２９．４５μｍ）×Ｗ（１１．１７５μｍ）−Ｌ０（２１．４５μｍ）×Ｗ０（３．１７５μｍ）＝３２９．１０μｍ２−６８．１０４μｍ２＝２６１．００μｍ２；および
ｄ＝ｄ８の場合：ＳＡ＝Ｌ（３７．４５μｍ）×Ｗ（１９．１７５μｍ）−Ｌ０（２１．４５μｍ）×Ｗ０（３．１７５μｍ）＝７１８．１０μｍ２−６８．１０４μｍ２＝６５０．００μｍ２。
【００４２】
図５Ｂは、単位トランジスタの自己発熱による素子破壊パワーの素子分離溝面積依存性を示す。素子分離溝２ｂの拡大により単位トランジスタの熱抵抗が低下したことで素子が破壊にいたるパワーを増大することが可能である。実施例では、図２に示す従来構造の単位トランジスタの素子分離溝で囲まれたエリアと比較して行方向及び列方向にそれぞれ８μｍ拡大すると素子破壊は見られなかった。
【００４３】
図５Ｃは、電流利得遮断周波数ｆＴの素子分離溝面積依存性を示す。素子分離溝で囲まれたエリアの拡大と共に高ＶＣＥでの電流利得遮断周波数ｆＴも改善している。
【００４４】
図５Ｄは、最大電流利得遮断周波数（ｆＴｐｅａｋ）時のコレクタ電流（ＩＣ＠ｆＴｐｅａｋ）の素子分離溝面積依存性を示す。素子分離溝で囲まれたエリアの拡大と共にＩＣ＠ｆＴｐｅａｋも改善されていることを確認した。
【００４５】
図６は、図４Ａに示す単位トランジスタにおける他の例のＸ１−Ｘ１断面図である。埋め込みコレクタ領域３ａを素子分離溝で囲まれたエリア拡大前と同じ領域（即ち能動トランジスタ領域Ｑｕに対応する領域）のみに形成した構造である。図４Ｂのトランジスタ構成に比べ埋め込みコレクタ領域３ａの面積が小さいので対基板容量の底面成分を小さくできる。
【００４６】
図７は、図６に示す単位トランジスタにおける他の実施例である。埋め込みコレクタ領域３ａと素子分離溝２ｂとの間に低濃度層１０による空乏化領域を形成した構造である。図４Ｂの構造では、対基板容量の周辺成分が素子分離溝２ｂの容量のみで決定されるのに対して、図７の構造では、素子分離溝２ｂの容量と低濃度層１０による空乏化領域の容量との直列容量で決定される。また、対基板容量の底面成分についても、埋め込みコレクタ領域３ａの端では、低濃度層１０による空乏化領域の容量とＳＯＩ基板１の絶縁層１ｂの容量との直列容量で決定される。従って、図６の構造よりもさらなる対基板容量の低減が可能な構造である。
【実施例２】
【００４７】
図８は、図２に示す従来技術における単位トランジスタＱｕを複数並列接続した場合のデバイス構造の一例を示す。図８Ａは単位トランジスタＱｕを複数並列接続した場合の平面図、図８Ｂは、単位トランジスタＱｕをｎｐｎ型とした場合の図８ＡのＸ１−Ｘ１断面図を示す。
【００４８】
図９は、単位トランジスタＱｕを複数並列接続した場合の本発明による実施例を示す。単位トランジスタは、図３に示すようなマルチエミッタ構造でもよい。図９Ａ及び図９Ｂは、各単位トランジスタＱｕの素子分離溝２ｂを形成せず、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲った場合の実施例である。
【００４９】
図３に示したマルチエミッタタイプの単位トランジスタＱｕと断面構造が酷似しているが、図３の単位トランジスタＱｕは、素子の高性能化及び高集積化の為に当該プロセスにおける最小レイアウト寸法または最小レイアウト寸法に近い寸法で設計されている。これに対し、図９の実施例では、放熱性改善の為に、各単位トランジスタＱｕのエミッタ（ＥＣ１，ＥＣ２，ＥＣ３）間、及び最外周に配置された単位トランジスタＱｕのエミッタと素子分離溝２ｂ間の寸法は遥かに広い構造としている。
【００５０】
本実施例は、図８に示す従来構造に比べ、隣接する単位トランジスタＱｕのエミッタ距離が離れていることと、最外周に配置された単位トランジスタＱｕのエミッタと素子分離溝との距離が広がっていることにより、単位トランジスタＱｕの熱抵抗Ｒｔｈを低減可能な構造である。また、複数の単位トランジスタＱｕが１つの素子分離溝２ｂで囲まれている為、各単位トランジスタＱｕ間の熱抵抗Ｒｔｈバラツキを低減可能な構造である。さらに、各単位トランジスタＱｕが個別に有する素子分離溝２ｂを形成しないことにより、隣接する単位トランジスタＱｕ間の素子分離溝２ｂで決定されていた対基板容量の周辺成分が無くなる為、図８に比べ対基板容量を低減できる。
【００５１】
図１０は、図９に示す単位トランジスタＱｕを複数並列接続した場合の他の実施例である。埋め込みコレクタ領域３ａが素子分離溝２ｂ内側全体に埋め込まれた構造である。各単位トランジスタＱｕの埋め込みコレクタ領域３ａが接していることで各単位トランジスタＱｕの熱抵抗Ｒｔｈバラツキを低減可能な構造である。図９に示す構造と同様に対基板容量の周辺成分が低減可能であり、本実施例では、複数並列接続したトランジスタ全体の対基板容量は、図８の従来構造に比べ、およそ２５％低減した。
【００５２】
図１１は、図９に示す単位トランジスタＱｕを複数並列接続した場合の他の実施例である。各単位トランジスタＱｕの埋め込みコレクタ領域３ａ間及び最外周に配置された単位トランジスタＱｕの埋め込みコレクタ領域３ａと素子分離溝２ｂとの間に低濃度層１０による空乏化領域を形成した構造である。各単位トランジスタＱｕの対基板容量の周辺成分は、低濃度層１０による空乏化領域の容量とＳＯＩ基板１の絶縁層１ｂの容量との直列容量で決定されるため、図９、図１０に比べ更に対基板容量を低減可能な構造である。
【００５３】
図１２は、２ｍＡ／エミッタで使用する単位トランジスタＱｕを複数並列接続して構成された出力バッファの場合のベース接地でのＩＣ−ＶＣＢ特性の一測定結果である。トランジスタは、列方向に５ヶ、行方向に８ヶ配置し、計４０ヶの単位トランジスタＱｕを並列接続している。
【００５４】
図１２Ａは、図３に示すトランジスタ構成を有する単位トランジスタＱｕを図８Ａに示すように並列接続し、単位トランジスタＱｕのそれぞれが個別に素子分離溝２ｂを有する場合のＩＣ−ＶＣＢ特性を示す。各単位トランジスタＱｕのエミッタ配線の寄生抵抗バラツキにより、エミッタ配線の寄生抵抗が小さい部分に配置された単位トランジスタＱｕに、自己発熱効果の影響による熱暴走が発生し、図１２Ａに示す破線より上の動作領域で使用されたときトランジスタが破壊するおそれがある。かかる破壊を防ぐために前記破線より下の動作領域で使用する設計ルールとなっている。
【００５５】
抵抗で構成される負荷を有するエミッタ接地増幅器において、出力電圧Ｖoは電源電圧Ｖｃｃから抵抗負荷に生じる電圧降下を差し引いた値によって決まり、トランジスタがオフのときコレクタ・エミッタ間電圧は高く、トランジスタがオンのときコレクタ・エミッタ間電圧は低くなる。即ち、エミッタ接地増幅器ではその動作特性により前記破線より上での動作は起こらない。従って、抵抗負荷を有するエミッタ接地増幅器に対しては図１２Ａに示す破線より下の動作領域に制限する設計ルールの設定は不要である。
【００５６】
トランジスタに電圧が常に印加されているときに電流がオン・オフされる出力回路としてよく使われるプッシュプル回路においては、図１２Ａに示す破線より下の領域でトランジスタを動作させる設計ルールが必要であるが、かかるトランジスタ動作に対する制限により、許容される電流供給値が高々ＩＣ＝２０ｍＡであり、目標仕様ＩＣ＝４０ｍＡ（＠ＶＣＢ＝１４Ｖ）を大幅に未達の特性となる問題を生じる。
【００５７】
１２Ｂは、図３に示すトランジスタ構成を有する単位トランジスタＱｕを図８Ａ及び８Ｂに示すように並列接続し、単位トランジスタＱｕのそれぞれが個別に素子分離溝２ｂを有する構造であって、各単位トランジスタＱｕ間のベース−エミッタ間電圧ＶＢＥバラツキ低減の為に、一般的に用いられる各単位トランジスタＱｕのエミッタ端子にバラスト抵抗を挿入した場合のＩＣ−ＶＣＢ特性を示す。
【００５８】
図１２Ｂの破線で示すように、熱暴走による素子破壊耐圧は１２Ａの特性に比べ大幅に改善されているが、単位トランジスタＱｕ間の熱抵抗Ｒｔｈバラツキにより、ある特定単位トランジスタＱｕの自己発熱効果の影響による熱暴走が原因で目標は未達である。
【００５９】
図１２Ｃは、図４に示すトランジスタ構成を有する単位トランジスタＱｕを図９に示すように並列接続し、各単位トランジスタのエミッタ端子にバラスト抵抗をそれぞえ挿入した構成の場合のＩＣ−ＶＣＢ特性を示す。並列接続された各単位トランジスタ全体を１つの素子分離溝２ｂで囲った構造により、各単位トランジスタ間の熱抵抗Ｒｔｈのバラツキを低減させたことにより、目標仕様を達成した一例である。この構成により、図１２Ｂの場合に比べトランジスタの熱破壊耐性をさらに改善することができる。
【００６０】
トランジスタの破壊を防ぐために、一般に、半導体集積回路用の回路設計において、動作環境におけるトランジスタに対し、最大供給電圧、最大電流、最大消費電力を含むいろいろな設計ルールが用意されている。
【００６１】
例えば、最大消費電力は次の式で表される：
Ｐｍａｘ∝ΔＴｊ／Ｒｔｈ （式２）
ここに、ΔＴｊは、回路素子の自己発熱効果によって引き起こされる環境温度に対する回路素子における上昇温度の違いを表す。
【００６２】
図５Ａを引用して上述したように、トランジスタ能動エリアＱｕの素子分離溝２ｂからの距離ｄが１μｍと設計されるとき、熱抵抗Ｒｔｈは図２Ａに示す場合に比べ４０％低減される。従って、ｄ＝１μｍのトランジスタ構成の最大消費電力は、Ｐｍａｘ∝ΔＴｊ／（Ｒｔｈ×０．４）と、またコレクタ電流ＩＣは、ＶＣＢ＝１５Ｖのとき、図１２Ｃで示すように５０ｍＡ（２０ｍＡ×２．５）と、それぞれ推定され、ＩＣ＝４０ｍＡの目標をクリアしている。
【００６３】
熱解析によるとトランジスタＱｕの中心部分の熱生成は周辺部分より大きい。熱が生成されるトランジスタの中心部分から熱放射を妨げる素子分離溝の壁の広がりまでの距離は図２Ａに示すトランジスタ構成に比べ図４Ａに示すトランジスタ構成の方が相対的に均一である。従って、図４Ａに示す素子分離溝２ｂが能動トランジスタ領域Ｑｕからの距離ｄが１μｍまたはそれ以上に形成されたトランジスタ構成は、図２Ａに示すトランジスタ構成に比べ熱生成によるトランジスタ間の特性バラツキを最小化するのに優れている。
【００６４】
この実施例の他の変形例として、図２Ａと図４Ａのトランジスタ構成の両方を同一半導体基板に形成し、抵抗負荷を有する高速動作を必要とするエミッタ接地アンプリファイアを図２Ａのトランジスタ構造で構成し、出力バッファを図４Ａのトランジスタ構造で構成することで、前記基板上における回路配置のためのエリアの不要な増加を抑えながら熱暴走によるトランジスタ構成のブレイクダウンまたは破壊を防止することができる。
【実施例３】
【００６５】
図１３は、単位トランジスタＱｕにおける素子分離溝２ｂの拡大方法に関する別の実施例を示した平面図である。図１３Ａは、従来構造の平面図である。図１３Ｂ乃至図１３Ｄは、素子分離溝２ｂの拡大の実施例を示す。素子分離溝２ｂの拡大方法は、行方向のみでも、列方向のみでも、さらにその組み合わせでもよい。また、その大きさは、図５を参考にすれば、必要最小限に設計可能である。
【実施例４】
【００６６】
図１４は、単位トランジスタＱｕを一方向にのみ複数並列接続した場合の実施例を示した平面図である。各単位トランジスタＱｕは、配線により並列接続されているものとする。図１４Ａは、各単位トランジスタＱｕが素子分離溝２ｂを持った従来構造の平面図である。図１４Ｂ、図１４Ｃは、各単位トランジスタＱｕの素子分離溝２ｂを形成せず、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲った場合の実施例である。
【実施例５】
【００６７】
図１５は、単位トランジスタＱｕを行方向及び列方向に複数並列接続した場合における実施例を示した平面図である。各単位トランジスタＱｕは、配線により並列接続されているものとする。図１５Ａは、各単位トランジスタＱｕが素子分離溝２ｂを持った従来構造の平面図である。図１５Ｂ、図１５Ｃは、各単位トランジスタＱｕの素子分離溝２ｂを形成せず、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲った場合の実施例である。
【実施例６】
【００６８】
図１６は、単位トランジスタＱｕを行方向及び列方向に複数並列接続した場合における別の実施例を示した平面図である。各単位トランジスタＱｕは、配線により並列接続されているものとする。熱解析の結果、周辺部に比べ中央部に位置する単位トランジスタＱｕの発熱量が高いことが明らかとなっている。図１６Ａ、図１６Ｂは、各単位トランジスタＱｕの素子分離溝２ｂを形成せず、複数並列接続された単位トランジスタＱｕ全体を１つの素子分離溝２ｂで囲い、さらに、周辺部を密に中心部を疎になるように各単位トランジスタＱｕを配置した実施例である。上記配置により、各単位トランジスタＱｕの熱抵抗のバラツキを低減可能である。
【実施例７】
【００６９】
図１７は、単位トランジスタＱｕを行方向及び列方向に複数並列接続した場合における別の実施例を示した平面図である。本実施例では、各列方向にエミッタ配線Ｌ３を延在する。各列方向にエミッタ配線Ｌ３を延在する場合は、図１７Ｂに示すように、各列方向の単位トランジスタ数を各行方向の単位トランジスタ数よりも少なく配置した構造が好適である。また、エミッタ電圧供給部からの各単位トランジスタのエミッタ電極までの配線長は等長配線となっている。
【００７０】
図１７Ｂに示す単位トランジスタＱｕの配置・配線構造により、図１７Ａに比べ、エミッタ配線の寄生抵抗によるエミッタ−ベース間電圧ＶＢＥバラツキを低減可能となり、エミッタ配線の寄生抵抗が小さい部分に配置された単位トランジスタＱｕの自己発熱効果の影響による熱暴走起因の素子破壊を防止可能な構造である。
【実施例８】
【００７１】
図１８は、図９に示す単位トランジスタＱｕを複数並列接続した場合の別の実施例である。図９に示す単位トランジスタのエミッタとベースを配線Ｌ３で接続し、ダイオードとして使用した例である。図１８Ａはエミッタとベースを配線で接続した単位トランジスタＱｕを複数並列接続した回路図、図１８Ｂは平面図である。図９の実施例と同様に、並列接続した単位トランジスタ間の熱抵抗バラツキが低減可能であり、対基板容量も小さくできる。
【００７２】
なお、図９の実施例において、図９Ｂに示す構成に代えて、単位トランジスタ構成Ｑｕ間に素子分離溝２ｂが存在する状態で図４Ａに示すトランジスタ構成Ｑｕを行方向及び列方向に配列する構成としてもよい。また、図１４Ｃ、図１６Ａ、図１６Ｂ、図１７Ａ、図１７Ｂ、１８Ｂの実施例において、単位トランジスタ構成Ｑｕ間に素子分離溝２ｂが存在する状態で図１３Ｄに示すトランジスタ構成Ｑｕを行方向及び列方向に配列する構成としてもよい。
【産業上の利用可能性】
【００７３】
本発明は、バイポーラトランジスタの放熱性の改善に係り、特に、絶縁素子分離型のバイポーラトランジスタに適用して有効である。
【符号の説明】
【００７４】
１…ＳＯＩ基板、 １ａ…支持基板、 １ｂ…絶縁層、 １ｃ…半導体層、 ２ａ…浅い分離部、 ２ｂ…深い溝型の分離部（素子分離用溝）、 ３ａ…埋め込みコレクタ領域、 ３ｂ…コレクタ引出領域、 ３ｃ…コレクタ領域、 ４…ベース領域、 ５ａ…ベース引出電極、 ６…エミッタ領域、 ７…エミッタ電極、 ８…絶縁膜、 ９Ｂ，９Ｂ１，９Ｂ２，９Ｂ３…ベース電極、 ９Ｅ，９Ｅ１，９Ｅ２，９Ｅ３…エミッタ電極、 １０…低濃度層、 ９Ｃ，９Ｃ１，９Ｃ２，９Ｃ３…コレクタ電極、 Ｑ，Ｑｕ…バイポーラトランジスタ、 ＢＣ，ＢＣ１，ＢＣ２，ＢＣ３，ＥＣ，ＥＣ１，ＥＣ２，ＥＣ３，ＣＣ，ＣＣ１，ＣＣ２，ＣＣ３…コンタクトホール、 Ｌ１…第一層配線、 Ｌ２…第２層配線、 Ｌ３…第一層配線、 ＴＨ１…スルーホール。
【特許請求の範囲】
【請求項１】
支持基板と、
前記支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層と、
前記薄い半導体層の第１のエリアに配置された第１のトランジスタと、
前記薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、
を備え、
前記第１のトランジスタは、
前記第１のエリア内に互いに分離して配置されそれぞれがバイポーラトランジスタ動作を行う単位能動領域の複数が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなる前記複数の単位能動領域の配列と、
前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって、前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、
前記並列接続された複数のバイポーラトランジスタ素子を構成する前記複数の単位能動領域の配列全体を囲って配置された前記素子分離溝と、
を含み、
前記素子分離溝を前記能動領域から少なくとも１μｍ離間して設け、前記能動領域で生成される熱を前記単位能動領域を囲んで存在する半導体領域から外方に放熱させる構成を備えてなり、
前記第２のトランジスタで構成される回路部は前記第２のエリアに配置され、前記第２のトランジスタのそれぞれは、バイポーラトランジスタ動作を行う単位能動領域と、前記単位能動領域を取り囲んで形成され前記単位能動領域から１μｍ以下の位置に配置された素子分離溝とを含み、
前記第１のトランジスタは相対的に大電流動作を必要とする回路部を構成し、前記第２バイポーラトランジスタは高速動作を必要とする回路部を構成するものであることを特徴とする半導体集積回路装置。
【請求項２】
支持基板とこの支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層で構成される半導体基板上に、相対的に大電流動作を必要とする第１のバイポーラトランジスタと高速動作を必要とする第２のバイポーラトランジスタで構成される回路部を一体に集積した半導体集積回路装置であって、
前記大電流動作を必要とする第１のバイポーラトランジスタは、
前記半導体層内に互いに分離されそれぞれがバイポーラトランジスタ動作を行う単位能動領域の複数が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなり、前記単位能動領域のそれぞれにはエミッタの下方に配置された埋め込みコレクタ領域が隣接する他の単位能動領域の埋め込みコレクタから離間して配置されてなる複数の単位能動領域の配列と、
前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、
前記並列接続された前記複数の単位能動領域の配列全体を囲って配置された前記素子分離溝と、
を備えてなり、
前記素子分離溝を前記能動領域から少なくとも1μｍ離間して設け、前記能動領域で生成される熱を前記単位能動領域のそれぞれを囲んで存在する半導体領域から外方に放熱させる構成を備えてなることを特徴とする半導体集積回路装置。
【請求項３】
前記薄い半導体層は前記支持基板から絶縁層を介して電気的に絶縁されてなり、
前記単位能動領域のそれぞれは、コレクタ領域と、埋め込みコレクタ領域と、前記埋め込みコレクタ上に位置するベース領域とエミッタ領域と、前記埋め込みコレクタ領域に接続するコレクタ引出領域とを含み、
前記第１バイポーラトランジスタにおいては、前記埋め込みコレクタ領域と前記素子分離溝は１μｍ乃至８μｍ離間して設けられてなり、
前記第２バイポーラトランジスタにおいては、前記埋め込みコレクタ領域は前記素子分離溝に接して設けられてなる請求項１または２記載の半導体集積回路装置。
【請求項４】
前記第１トランジスタにおいて、前記素子絶縁溝は、前記行方向及び列方向に配置されてなる前記複数の単位能動領域の配列を取り囲んで配置されるが、前記複数の単位能動領域の間には存在しない構成の請求項１乃至３のいずれかに記載の半導体集積回路装置。
【請求項５】
前記単位能動領域のそれぞれが前記素子分離溝によって取り囲まれてなる構成の請求項１乃至３のいずれかに記載の半導体集積回路装置。
【請求項６】
前記第１トランジスタは出力バッファを構成し、前記第２のバイポーラトランジスタで構成される回路部は抵抗負荷を有するエミッタ接地増幅器を構成するものである請求項１乃至５のいずれかに記載の半導体集積回路装置。
【請求項７】
支持基板と、
前記支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層と、
前記薄い半導体層の第１のエリアに配置された第１のトランジスタと、
前記薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、
を備え、
前記第１のトランジスタは、
複数の単位領域が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなる配列であって、前記単位領域のそれぞれが、バイポーラトランジスタ動作を行う単位能動領域と、前記単位能動領域を取り囲んで形成された素子分離溝と、前記単位能動領域と前記素子分離溝の間に設けられた半導体領域とを備え、前記半導体領域は少なくとも前記行方向若しくは前記列方向において前記単位能動領域と前記素子分離溝の間に少なくとも１μｍの空間を構成するように配置されてなる、前記複数の単位領域の配列と、
前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって、前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、
を含み、前記能動領域で生成される熱が前記半導体領域からそれぞれ外方に放熱させる空間として構成されてなり、
前記第２のトランジスタで構成される回路部は前記第２のエリアに配置され、前記第２のトランジスタのそれぞれは、バイポーラトランジスタ動作を行う単位能動領域と、前記単位能動領域を取り囲んで形成され前記単位能動領域から１μｍ以下の位置に配置された素子分離溝とを含み、
前記第１のトランジスタは相対的に大電流動作を必要とする回路部を構成し、前記第２バイポーラトランジスタは高速動作を必要とする回路部を構成するものであることを特徴とする半導体集積回路装置。
【請求項８】
前記第１のトランジスタを構成する前記単位領域のそれぞれは、前記素子分離溝の全周において前記単位能動領域から少なくとも１μｍ離間して配置されてなる請求項７記載の半導体集積回路装置。
【請求項９】
前記第１のトランジスタを構成する前記単位領域のそれぞれは、前記素子分離溝は前記行方向若しくは前記列方向のいずれかの方向において前記単位能動領域から少なくとも１μｍ離間して配置されてなる請求項７記載の半導体集積回路装置。
【請求項１０】
前記第２のトランジスタのそれぞれにおいて前記単位能動領域の全周において前記素子分離溝と接するように配置されてなる請求項７乃至９のいずれかに記載の半導体集積回路装置。
【請求項１１】
前記第１のトランジスタを構成する前記単位能動領域と前記第２のトランジスタを構成する前記単位能動領域はともに実効的に同一サイズに構成されてなる請求項１乃至１０のいずれかに記載の半導体集積回路装置。
【請求項１２】
支持基板と、
前記支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層と、
前記薄い半導体層の第１のエリアに配置された第１のトランジスタで構成される回路部と、
前記薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、
を備え、
前記第１のトランジスタは、バイポーラトランジスタ動作を行う能動領域と、前記能動領域を取り囲んで形成された素子分離溝と、前記能動領域と前記素子分離溝との間に配置された少なくとも１μｍ幅の半導体領域よりなる放熱空間で構成されてなり、
前記第２のトランジスタは、バイポーラトランジスタ動作を行う能動領域と、前記能動領域を取り囲んで前記能動領域から１μｍ以下の位置に配置された素子分離溝で構成されてなり、
前記第１のトランジスタで構成される回路部は相対的に大電流動作を必要とするエリアに配置され、前記第２のトランジスタで構成される回路部は高速動作を必要とするエリアに配置されたことを特徴とする半導体集積回路装置。
【請求項１３】
前記第２のトランジスタのそれぞれにおいて前記能動領域の全周において前記素子分離溝と接するように配置されてなる請求項１２記載の半導体集積回路装置。
【請求項１４】
前記第１のトランジスタを構成する前記能動領域と前記第２のトランジスタを構成する前記能動領域はともに実効的に同一サイズに構成されてなる請求項１２または１３記載の半導体集積回路装置。
【請求項１】
支持基板と、
前記支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層と、
前記薄い半導体層の第１のエリアに配置された第１のトランジスタと、
前記薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、
を備え、
前記第１のトランジスタは、
前記第１のエリア内に互いに分離して配置されそれぞれがバイポーラトランジスタ動作を行う単位能動領域の複数が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなる前記複数の単位能動領域の配列と、
前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって、前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、
前記並列接続された複数のバイポーラトランジスタ素子を構成する前記複数の単位能動領域の配列全体を囲って配置された前記素子分離溝と、
を含み、
前記素子分離溝を前記能動領域から少なくとも１μｍ離間して設け、前記能動領域で生成される熱を前記単位能動領域を囲んで存在する半導体領域から外方に放熱させる構成を備えてなり、
前記第２のトランジスタで構成される回路部は前記第２のエリアに配置され、前記第２のトランジスタのそれぞれは、バイポーラトランジスタ動作を行う単位能動領域と、前記単位能動領域を取り囲んで形成され前記単位能動領域から１μｍ以下の位置に配置された素子分離溝とを含み、
前記第１のトランジスタは相対的に大電流動作を必要とする回路部を構成し、前記第２バイポーラトランジスタは高速動作を必要とする回路部を構成するものであることを特徴とする半導体集積回路装置。
【請求項２】
支持基板とこの支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層で構成される半導体基板上に、相対的に大電流動作を必要とする第１のバイポーラトランジスタと高速動作を必要とする第２のバイポーラトランジスタで構成される回路部を一体に集積した半導体集積回路装置であって、
前記大電流動作を必要とする第１のバイポーラトランジスタは、
前記半導体層内に互いに分離されそれぞれがバイポーラトランジスタ動作を行う単位能動領域の複数が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなり、前記単位能動領域のそれぞれにはエミッタの下方に配置された埋め込みコレクタ領域が隣接する他の単位能動領域の埋め込みコレクタから離間して配置されてなる複数の単位能動領域の配列と、
前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、
前記並列接続された前記複数の単位能動領域の配列全体を囲って配置された前記素子分離溝と、
を備えてなり、
前記素子分離溝を前記能動領域から少なくとも1μｍ離間して設け、前記能動領域で生成される熱を前記単位能動領域のそれぞれを囲んで存在する半導体領域から外方に放熱させる構成を備えてなることを特徴とする半導体集積回路装置。
【請求項３】
前記薄い半導体層は前記支持基板から絶縁層を介して電気的に絶縁されてなり、
前記単位能動領域のそれぞれは、コレクタ領域と、埋め込みコレクタ領域と、前記埋め込みコレクタ上に位置するベース領域とエミッタ領域と、前記埋め込みコレクタ領域に接続するコレクタ引出領域とを含み、
前記第１バイポーラトランジスタにおいては、前記埋め込みコレクタ領域と前記素子分離溝は１μｍ乃至８μｍ離間して設けられてなり、
前記第２バイポーラトランジスタにおいては、前記埋め込みコレクタ領域は前記素子分離溝に接して設けられてなる請求項１または２記載の半導体集積回路装置。
【請求項４】
前記第１トランジスタにおいて、前記素子絶縁溝は、前記行方向及び列方向に配置されてなる前記複数の単位能動領域の配列を取り囲んで配置されるが、前記複数の単位能動領域の間には存在しない構成の請求項１乃至３のいずれかに記載の半導体集積回路装置。
【請求項５】
前記単位能動領域のそれぞれが前記素子分離溝によって取り囲まれてなる構成の請求項１乃至３のいずれかに記載の半導体集積回路装置。
【請求項６】
前記第１トランジスタは出力バッファを構成し、前記第２のバイポーラトランジスタで構成される回路部は抵抗負荷を有するエミッタ接地増幅器を構成するものである請求項１乃至５のいずれかに記載の半導体集積回路装置。
【請求項７】
支持基板と、
前記支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層と、
前記薄い半導体層の第１のエリアに配置された第１のトランジスタと、
前記薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、
を備え、
前記第１のトランジスタは、
複数の単位領域が前記薄い半導体層の広がりに沿って行方向及び列方向に配置されてなる配列であって、前記単位領域のそれぞれが、バイポーラトランジスタ動作を行う単位能動領域と、前記単位能動領域を取り囲んで形成された素子分離溝と、前記単位能動領域と前記素子分離溝の間に設けられた半導体領域とを備え、前記半導体領域は少なくとも前記行方向若しくは前記列方向において前記単位能動領域と前記素子分離溝の間に少なくとも１μｍの空間を構成するように配置されてなる、前記複数の単位領域の配列と、
前記複数の単位能動領域のコレクタ、ベース、エミッタのそれぞれに対応して形成された配線層であって、コレクタ、ベース、エミッタのそれぞれを共通に接続することによって、前記単位能動領域のそれぞれによって形成されるバイポーラトランジスタ素子を並列接続し全体として一つのバイポーラトランジスタを構成する多層の配線層と、
を含み、前記能動領域で生成される熱が前記半導体領域からそれぞれ外方に放熱させる空間として構成されてなり、
前記第２のトランジスタで構成される回路部は前記第２のエリアに配置され、前記第２のトランジスタのそれぞれは、バイポーラトランジスタ動作を行う単位能動領域と、前記単位能動領域を取り囲んで形成され前記単位能動領域から１μｍ以下の位置に配置された素子分離溝とを含み、
前記第１のトランジスタは相対的に大電流動作を必要とする回路部を構成し、前記第２バイポーラトランジスタは高速動作を必要とする回路部を構成するものであることを特徴とする半導体集積回路装置。
【請求項８】
前記第１のトランジスタを構成する前記単位領域のそれぞれは、前記素子分離溝の全周において前記単位能動領域から少なくとも１μｍ離間して配置されてなる請求項７記載の半導体集積回路装置。
【請求項９】
前記第１のトランジスタを構成する前記単位領域のそれぞれは、前記素子分離溝は前記行方向若しくは前記列方向のいずれかの方向において前記単位能動領域から少なくとも１μｍ離間して配置されてなる請求項７記載の半導体集積回路装置。
【請求項１０】
前記第２のトランジスタのそれぞれにおいて前記単位能動領域の全周において前記素子分離溝と接するように配置されてなる請求項７乃至９のいずれかに記載の半導体集積回路装置。
【請求項１１】
前記第１のトランジスタを構成する前記単位能動領域と前記第２のトランジスタを構成する前記単位能動領域はともに実効的に同一サイズに構成されてなる請求項１乃至１０のいずれかに記載の半導体集積回路装置。
【請求項１２】
支持基板と、
前記支持基板上に前記支持基板から電気的に絶縁して前記支持基板上に形成された薄い半導体層と、
前記薄い半導体層の第１のエリアに配置された第１のトランジスタで構成される回路部と、
前記薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、
を備え、
前記第１のトランジスタは、バイポーラトランジスタ動作を行う能動領域と、前記能動領域を取り囲んで形成された素子分離溝と、前記能動領域と前記素子分離溝との間に配置された少なくとも１μｍ幅の半導体領域よりなる放熱空間で構成されてなり、
前記第２のトランジスタは、バイポーラトランジスタ動作を行う能動領域と、前記能動領域を取り囲んで前記能動領域から１μｍ以下の位置に配置された素子分離溝で構成されてなり、
前記第１のトランジスタで構成される回路部は相対的に大電流動作を必要とするエリアに配置され、前記第２のトランジスタで構成される回路部は高速動作を必要とするエリアに配置されたことを特徴とする半導体集積回路装置。
【請求項１３】
前記第２のトランジスタのそれぞれにおいて前記能動領域の全周において前記素子分離溝と接するように配置されてなる請求項１２記載の半導体集積回路装置。
【請求項１４】
前記第１のトランジスタを構成する前記能動領域と前記第２のトランジスタを構成する前記能動領域はともに実効的に同一サイズに構成されてなる請求項１２または１３記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−２２３００３（Ｐ２０１１−２２３００３Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１１−８７５８９（Ｐ２０１１−８７５８９）
【出願日】平成２３年４月１１日（２０１１．４．１１）
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願日】平成２３年４月１１日（２０１１．４．１１）
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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