【課題】窒化物半導体を用いたメサ型の半導体装置のｐ型層の抵抗を低減する。また、窒化物半導体を用いたメサ型の半導体装置に高い値でばらつくオン抵抗が生じることを防ぐ。
【解決手段】窒化物半導体からなり、所定のベース電極間隔を有するヘテロ接合バイポーラトランジスタにおいて、ＧａＮベース層４およびＧａＮコレクタ層２の間に表面再結合抑制層３を設け、ＧａＮベース層４を貫通して表面再結合抑制層３の途中深さまで開口するメサＭ１を形成することでＧａＮベース層４を分離する。 （もっと読む）

【課題】高い電流増幅率と高いアーリー電圧を両立することができ、ＣＭＯＳトランジスタとともに製造する場合でもより少ない製造工程により製造することができる半導体デバイスを提供する。
【解決手段】基板Ｐ１１の表面に形成された第１導電型のベースＰ１４と、ベースの表面に形成された第２導電型のエミッタＮ２３と、ベースの表面においてエミッタと離間して配置され、エミッタから第１の種類のキャリアを受け取るとともに、その第１の種類のキャリアをベースへ注入する、第２導電型のドープ領域Ｎ２４と、ベースを挟んで、エミッタおよびドープ領域の反対側に形成された、第２導電型のコレクタＮ１５とを備える。 （もっと読む）

【課題】エミッタ層からコレクタ層を経由してベース層へ移動する電荷の移動を阻止し、エミッタ層からコレクタ層を経由してベース層に注入される電荷を無くすことで、コレクタ層における欠陥の成長を防止することが可能な炭化珪素半導体装置を提供する。
【解決手段】本発明の炭化珪素半導体装置は、炭化珪素半導体基板により構成された炭化珪素半導体装置であり、第１の導電型のコレクタ層１０２と、コレクタ層の上部に設けられた第２の導電型のベース層１０４と、ベース層の一部として設けられたベース電極１０５と、ベース層上に設けられベース電極と離間して設けられたエミッタ層１０７と、ベース電極からエミッタ層に対して移動する電荷の経路において、コレクタ層内に設けられた、コレクタ層内における電荷の経路を遮断する絶縁体層１１２とを有する。 （もっと読む）

【課題】表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ＧＴＯによれば、メサ状のｐ型アノードエミッタ層５の長側面５Ｂが延在している方向を、〈１１−２０〉方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向とした。これにより、長側面５Ｂは、{０１−１０}面となり、{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。また、長側面５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。 （もっと読む）

【課題】 放熱性を改善したバイポーラトランジスタを有する半導体装置を提供することにある。
【解決手段】 複数のバイポーラトランジスタＱｕが配列される半導体装置であって、エミッタ配線Ｌ３は幅広部と細長部とを有し、細長部におけるバイポーラトランジスタ素子数が、幅広部が配置された配列の外縁に沿う方向に配列されたバイポーラトランジスタ素子数よりも少なくなるように配置する。
【効果】エミッタ配線の寄生抵抗によるエミッタ−ベース間電圧ばらつきを低減する。 （もっと読む）

【課題】BiFETデバイスに含まれるFETのオン抵抗の悪化を抑制する。
【解決手段】共通基板１上に第1ＳＬ１０及び第２ＳＬ２０積層体が順に形成された半導体装置であって、第2積層体が除去されて残存する第1積層体は、電界効果型トランジスタを構成し、第1積層体上に積層された第2積層体は、電界効果型トランジスタとは異なる素子（バイポーラトランジスタ）を構成し、電界効果型トランジスタを構成する第1積層体は、第1積層体に形成されるリセスの停止位置を規定し、かつInGaPから成るエッチング停止層１０と、リセス内に配置されるゲート電極２５の下方に配置され、かつAlGaAsから成る下部化合物半導体層８と、エッチング停止層１０と下部化合物半導体層８との間に挿入され、エッチング停止層に含まれるリンが下部化合物半導体層まで熱拡散し、下部化合物半導体層を構成する元素と化合することを抑止するスペーサ層９とを含む。 （もっと読む）

【課題】同一基板上にヘテロ接合バイポーラトランジスタ（ＨＢＴ）と電界効果トランジスタ（ＦＥＴ）とが形成され、ＨＢＴのコレクタ抵抗が低減されてＨＢＴの特性が向上され、かつＦＥＴのゲートリセスのエッチング精度が良好で、ＦＥＴのオン抵抗が低い半導体装置を安定的に提供する。
【解決手段】ＨＢＴ１０１Ａにおいては、サブコレクタ層が複数の半導体層１３〜１５の積層構造からなり、かつ、サブコレクタ層においてコレクタ層１７より張り出した部分上にコレクタ電極２８が形成されている。ＦＥＴ１０１Ｂ、１０１Ｃにおいては、ＨＢＴ１０１Ａのサブコレクタ層をなす複数の半導体層のうち半導体基板１側の少なくとも１層の半導体層１３が、キャップ層の少なくとも一部の層を兼ねている。ＨＢＴサブコレクタ層の総膜厚が５００ｎｍ以上であり、ＦＥＴキャップ層の総膜厚が５０ｎｍ以上３００ｎｍ以下である。 （もっと読む）

【課題】絶縁素子分離型のバイポーラトランジスタの放熱性を改善する。
【解決手段】薄い半導体層の第１のエリアに配置された第１のトランジスタと、薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、を備え、第１のトランジスタは、並列接続された複数のバイポーラトランジスタ素子を構成する複数の単位能動領域の配列全体を囲って配置された素子分離溝を含み、素子分離溝を能動領域から少なくとも１μｍ離間して設け、能動領域で生成される熱を単位能動領域を囲んで存在する半導体領域から外方に放熱させる構成を備えてなり、第２のトランジスタは、バイポーラトランジスタ動作を行う単位能動領域と、単位能動領域を取り囲んで形成され単位能動領域から１μｍ以下の位置に配置された素子分離溝を含む。 （もっと読む）

【課題】MOSプロセスへの導入が容易で、エミッタ−ベース間のリーク電流（電界強度）を低減し、ノイズやサージ電圧の影響を受けにくい高性能な半導体装置とその製造方法の提供。
【解決手段】導電膜をマスクとして、２回のイオン注入を行ってエミッタを形成する。第２エミッタ領域１１１ｂは、低濃度の不純物イオン注入によって形成し、第１エミッタ領域１１１ａは、高濃度の不純物イオン注入によって形成する。その結果、エミッタの周縁部に低濃度の第２エミッタ領域が形成され、電界が緩和され、リーク電流が低減する。また、導電膜とエミッタ電極１１６とが接続され、ノイズの影響を受けにくくなる。 （もっと読む）

バイポーラトランジスタは、半導体材料からなる基板（１）と、基板内の高移動度層（２）と、高移動度層に隣接したドナー層（３）とを含む。エミッタ端子（４）がドナー層上のエミッタコンタクト（５）を形成し、コレクタ端子（６）がドナー層上のコレクタコンタクト（７）を形成する。ベース端子（８）が高移動度層に導電接続される。当該トランジスタは、ＧａＡｓのＨＥＭＴ技術またはＢｉＦＥＴ技術で製造可能である。
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【課題】 バイポーラ・トランジスタ構造体、バイポーラ・トランジスタを設計し製造する方法、及びバイポーラ・トランジスタを有する回路を設計する方法を提供する。
【解決手段】 バイポーラ・トランジスタを設計する方法は、バイポーラ・トランジスタの初期設計を選択するステップ（図２５の２４０）と、バイポーラ・トランジスタの初期設計をスケーリングしてバイポーラ・トランジスタの縮小設計を生成するステップ（２４５）と、バイポーラ・トランジスタの縮小設計の応力補償が必要かどうかを、スケーリング後のバイポーラ・トランジスタのエミッタの寸法に基づいて判断するステップ（２５０）と、バイポーラ・トランジスタの縮小設計の応力補償が必要な場合に、縮小設計のトレンチ分離レイアウト・レベルのレイアウトを、縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節して（２５５）バイポーラ・トランジスタの応力補償縮小設計を生成するステップ（２６０）と、を含む。 （もっと読む）

第１のコレクター、第１のエミッタ、及び第１のベースを有する第１の広バンドギャップバイポーラ接合トランジスタ（ＢＪＴ）と、第１の広バンドギャップＢＪＴのベースに電流を供給するように構成されたソース領域を有する広バンドギャップＭＯＳＦＥＴと、第１のコレクターに電気的に接続された第２のコレクター、第１のエミッタに電気的に接続された第２のエミッタ、及び第１のベースに電気的に接続された第２のベースを有する第２の広バンドギャップＢＪＴとを含む高パワー広バンドギャップＭＯＳＦＥＴゲートバイポーラ接合トランジスタ（ＭＧＴ）を提供する。 （もっと読む）

パッケージ化電力電子デバイスが、ベース、コレクタ、及びエミッタ端子を有するワイドバンドギャップ・バイポーラ・ドライバ・トランジスタ（１１２）と、ベース、コレクタ、及びエミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタ（１１６）とを含む。出力トランジスタのコレクタ端子は、ドライバ・トランジスタのコレクタ端子に結合され、出力トランジスタのベース端子は、ドライバ・トランジスタのエミッタ端子に結合され、ダーリントン対をもたらす。平面図における出力トランジスタの面積は、ドライバ・トランジスタの面積より少なくとも３倍大きい。例えば、出力トランジスタのドライバ・トランジスタに対する面積比は、約３：１から約５：１までの間とすることができる。関連するデバイス及び製造方法についても説明される。 （もっと読む）

【課題】高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、電界効果型トランジスタと、ヘテロ接合バイポーラトランジスタと、ヘテロ接合バイポーラトランジスタのＧａＡｓベース層７を用いて形成されたベースエピ抵抗素子２８と、電界効果型トランジスタのＩｎＧａＡｓチャネル層４を用いて形成された配線部２６と、配線部２６とベースエピ抵抗素子２８とを絶縁する高抵抗化領域２７と、配線部２６の水平方向の周囲を囲う絶縁性の素子分離領域２４とを含む。また、ベースエピ抵抗素子２８は、半絶縁性ＧａＡｓ基板１の主面に垂直な方向から見て、配線部２６と交差しているベースエピ抵抗素子領域２９を有する。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＥＳＤ保護素子を提供する。
【解決手段】本発明によるＥＳＤ保護素子は、バイポーラトランジスタを用いたＥＳＤ保護素子である。バイポーラトランジスタは、第１端子（Ｐａｄ）に接続されるコレクタ拡散層７とエミッタ端子とを備えるバイポーラトランジスタと、第２端子（ＧＮＤ）からエミッタ拡散層４を介してコレクタ拡散層７に至る複数の電流経路上のそれぞれに設けられた電流制御抵抗１１とを具備する。 （もっと読む）

【課題】ＳＯＡ（安全動作領域）拡大と良好な静特性とを同時に達成するトランジスタを提供する。

【解決手段】第１導電型のコレクタ層（２）と、前記コレクタ層上に形成される第２導電型のベース層（３）と、前記ベース層上に島状に形成される第１導電型のエミッタ層（４）と、前記ベース層とベース電極（１１）とが電気的に接続されるとベースコンタクト（１１’）と、前記エミッタ層とエミッタ電極（１２）とが電気的に接続されるエミッタコンタクト（１２’）と、を有する半導体装置であって、
平面的に見て前記ベースコンタクトと前記エミッタコンタクトとの間に形成されるトレンチ（６）を備えることを特徴とする半導体装置。 （もっと読む）

【課題】 半導体構成体がバイポーラトランジスタ（１０１）及び間隔構成体（２６５−１又は２６５−２）を包含している。
【解決手段】 該トランジスタはエミッタ（２４１）、ベース（２４３）、コレクタ（２４５）を有している。該ベースはベースコンタクト部分（２４３−１）、該エミッタの下側で且つ該コレクタの物質上方に位置されているイントリンシックベース部分（２４３Ｉ−１）、該イントリンシックベース部分とベースコンタクト部分との間に延在しているベースリンク部分（２４３Ｌ−１）を包含している。該間隔構成体は、間隔コンポーネント及び上部半導体表面に沿って延在する分離用誘電体層（２６７−１又は２６７−２）を包含している。該間隔コンポーネントは、該ベースリンク部分の上方で該誘電体層上に位置されており、好適には多結晶半導体物質であるほぼ非単結晶の半導体物質の横方向間隔部分（２６９−１又は２６９−２）を包含している。該横方向間隔部分の両側の第１及び第２下部端部（３０５−１及び３０７−１）は該ベースリンク部分の両側の第１及び第２上部端部（２９７−１及び２９９−１）に対して横方向に適合し、その長さを決定し且つそれにより制御する。 （もっと読む）

【課題】高耐圧化及び高温動作を実現できる、ＨＢＴとＦＥＴを備える半導体装置を提供する。
【解決手段】本発明に係る半導体装置１００は、基板１０１の上に順時積層されたｎ⁺型ＧａＮ層１０３及びｎ型ＧａＮ層１０４と、ｐ型ＩｎＧａＮ層１０５と、アンドープＧａＮ層１０６及びｎ型ＡｌＧａＮ層１０７と、ＨＢＴ領域１２１のｎ⁺型ＧａＮ層１０３と電気的に接続されたコレクタ電極１１４と、ＨＢＴ領域１２１のｐ型ＩｎＧａＮ層１０５と電気的に接続されたベース電極１１３と、ＨＢＴ領域１２１のｎ型ＡｌＧａＮ層１０７と電気的に接続されたエミッタ電極１１２と、ＨＦＥＴ領域１２０のｎ型ＡｌＧａＮ層１０７と電気的に接続されたソース電極１０９及びドレイン電極１１１と、ｎ型ＡｌＧａＮ層１０７の上に形成されたゲート電極１１０とを備える。 （もっと読む）

半導体デバイスは、第１の伝導形を有する半導体バッファ層と、バッファ層の表面上にあって第１の伝導形を有する半導体メサとを含む。さらに第２の伝導形を有する電流シフト領域が半導体メサと半導体バッファ層との間の隅に隣接して設けられ、第１と第２の伝導形が互いに異なる伝導形である。関連する方法も開示される。
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【課題】結晶薄膜の膜質および膜厚を均一にする。
【解決手段】半導体デバイスを形成するためのデバイス用薄膜と、デバイス用薄膜を囲み、デバイス用薄膜の前駆体が結晶に成長することを阻害する阻害部と、前駆体が結晶に犠牲成長することによって形成された犠牲成長部であって、デバイス用薄膜の周辺に阻害部で隔てられて設けられた犠牲成長部と、犠牲成長部の上部を覆い、かつデバイス用薄膜の上部を露出する保護膜を備えた。保護膜はポリイミドであってもよい。 （もっと読む）