バイポーラ・トランジスタ及びその製造方法
【課題】 バイポーラ・トランジスタ構造体、バイポーラ・トランジスタを設計し製造する方法、及びバイポーラ・トランジスタを有する回路を設計する方法を提供する。
【解決手段】 バイポーラ・トランジスタを設計する方法は、バイポーラ・トランジスタの初期設計を選択するステップ(図25の240)と、バイポーラ・トランジスタの初期設計をスケーリングしてバイポーラ・トランジスタの縮小設計を生成するステップ(245)と、バイポーラ・トランジスタの縮小設計の応力補償が必要かどうかを、スケーリング後のバイポーラ・トランジスタのエミッタの寸法に基づいて判断するステップ(250)と、バイポーラ・トランジスタの縮小設計の応力補償が必要な場合に、縮小設計のトレンチ分離レイアウト・レベルのレイアウトを、縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節して(255)バイポーラ・トランジスタの応力補償縮小設計を生成するステップ(260)と、を含む。
【解決手段】 バイポーラ・トランジスタを設計する方法は、バイポーラ・トランジスタの初期設計を選択するステップ(図25の240)と、バイポーラ・トランジスタの初期設計をスケーリングしてバイポーラ・トランジスタの縮小設計を生成するステップ(245)と、バイポーラ・トランジスタの縮小設計の応力補償が必要かどうかを、スケーリング後のバイポーラ・トランジスタのエミッタの寸法に基づいて判断するステップ(250)と、バイポーラ・トランジスタの縮小設計の応力補償が必要な場合に、縮小設計のトレンチ分離レイアウト・レベルのレイアウトを、縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節して(255)バイポーラ・トランジスタの応力補償縮小設計を生成するステップ(260)と、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はバイポーラ・トランジスタの分野に関し、より具体的には、バイポーラ・トランジスタを設計し、モデル化し、及び製造する方法、並びにバイポーラ・トランジスタ構造体に関する。
【背景技術】
【0002】
バイポーラ・トランジスタの性能を改良する1つの方法は、スケーリングによりトランジスタの幾何学的形状を縮小することである。しかし、バイポーラ・トランジスタのサイズが減少して、性能の変化が予測とは異なる段階に達している。
【発明の概要】
【発明が解決しようとする課題】
【0003】
従って、当技術分野には、上記の欠陥及び限界を緩和する必要性が存在する。
【課題を解決するための手段】
【0004】
本発明の第1の態様は、バイポーラ・トランジスタの初期設計を選択することと、バイポーラ・トランジスタの初期設計をスケーリングしてバイポーラ・トランジスタの縮小設計を生成することと、バイポーラ・トランジスタの縮小設計の応力補償が必要かどうかをスケーリング後のバイポーラ・トランジスタのエミッタの寸法に基づいて判断することと、バイポーラ・トランジスタの縮小設計の応力補償が必要な場合には、縮小設計のトレンチ分離レイアウト・レベルのレイアウトを縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節してバイポーラ・トランジスタの応力補償縮小設計を生成することを含む方法である。
【0005】
本発明の第2の態様は、(a)回路設計を選択することと、(b)1つ又は複数のコンピュータ・プロセッサを用いて、回路設計からバイポーラ・トランジスタのレイアウト・レベル及び対応するレイアウト・パラメータを抽出することと、(c)1つ又は複数のコンピュータ・プロセッサを用いて、バイポーラ・トランジスタのデバイス・パラメータをレイアウト・パラメータから決定することと、(d)1つ又は複数のコンピュータ・プロセッサを用いて、回路設計の回路シミュレーションを実行することと、(e)シミュレーションの結果に基づいて、回路設計が所定の性能目標を満たすかどうかを判断することと、(f)性能目標が満たされない場合には、少なくとも1つのバイポーラ・トランジスタに関して、少なくとも1つのバイポーラ・トランジスタのトレンチ分離レイアウト・レベルのレイアウトを、少なくとも1つのバイポーラ・トランジスタのエミッタ・レイアウト・レベルのレイアウトに対して調節することと、(g)ステップ(b)から(f)までを性能目標が満たされるまで又は所定の回数繰り返すことを含む方法である。
【0006】
本発明の第3の態様は、基板内にトレンチを形成し、このトレンチを誘電体材料で充填してトレンチ分離を形成し、基板内のコレクタの外周を画定することと、コレクタの上にベースを形成することと、ベース内にエミッタを形成することと、トレンチから誘電体材料の全て又は一部分を除去することと、基板、ベース及びエミッタの露出領域の上、並びにトレンチの上にあって、トレンチの上部領域を密閉する誘電体キャッピング層を形成することと、コレクタの外周の回りにボイドを形成することとを含む方法である。
【0007】
本発明の第4の態様は、基板内にあって、基板内のコレクタの外周に近接するトレンチと、コレクタの上のベースと、ベース内のエミッタと、基板、ベース及びエミッタの露出領域の上にあって且つトレンチを覆って延びてトレンチを密閉するが充填しない誘電体キャッピング層とを含むバイポーラ・トランジスタである。
【0008】
本発明の第5の態様は、基板内にあって、基板内のコレクタの外周を画定する誘電体充填トレンチと、基板の上面に平行な平面内にドッグボーン形断面を有するコレクタと、コレクタ上のベースと、ベース内のエミッタとを含むバイポーラ・トランジスタである。
【0009】
本発明の特徴は添付の特許請求の範囲において開示される。しかし、本発明自体は以下の例証的な実施形態の詳細な説明を添付の図面と共に読みながら参照することによって最もよく理解されるであろう。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態を適用することができる例示的なバイポーラ・トランジスタの平面/上面図である。
【図2】図1の線2−2を通る断面図である。
【図3】図1の線3−3を通る断面図である。
【図4】エミッタの外周対面積比に対するコレクタ電流密度のプロットであり、標準的バイポーラ・トランジスタ・モデルによる予測値及び実際のバイポーラ・トランジスタの計測値を示す。
【図5】図5(A)は例示的な多重エミッタ・バイポーラ・トランジスタの平面図であり、図5(B)は図5(A)の線5B−5Bを通る製造デバイスの断面図である。
【図6】実際のバイポーラ・トランジスタのエミッタ面積に対する、飽和領域のコレクタ電流密度の計測値のプロットである。
【図7】実際のバイポーラ・トランジスタのコレクタ電流密度に対する、ベータの計測値のプロットである。
【図8】実際のバイポーラ・トランジスタのエミッタ面積に対する、コレクタ・エミッタ間絶縁破壊電圧の計測値のプロットである。
【図9】図9はバイポーラ・トランジスタのスケーリングを示す平面図を含む。
【図10】図10は、図9に示す縮小された実際のバイポーラ・トランジスタのエミッタ面積に対する、飽和領域のコレクタ電流密度の計測値のプロットである。
【図11】図11(A)及び図11(B)は、エミッタ・浅いトレンチ分離間の長手方向間隔の、飽和領域のコレクタ電流密度に対する効果を示す。
【図12】図12(A)及び図12(B)は、エミッタ・浅いトレンチ分離間の横方向間隔の、飽和領域のコレクタ電流密度に対する効果を示す。
【図13】本発明の実施形態による、浅いトレンチ分離によってコレクタ内に誘起される応力を計算するのに用いられる幾何学的特徴を示すバイポーラ・トランジスタの平面図である。
【図14】本発明の実施形態による、実際のバイポーラ・トランジスタに対するコレクタ応力係数の関数としてのコレクタ電流密度のプロットである。
【図15】本発明の実施形態による、実際のバイポーラ・トランジスタに対するエミッタ面積の関数としての飽和領域のコレクタ電流密度のプロットである。
【図16】本発明の実施形態による、バイポーラ・トランジスタを有する集積回路を設計する方法を示すフローチャートである。
【図17】図17は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。
【図18】図18は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。
【図19】図19は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。
【図20】図20は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。
【図21】図21は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。
【図22】図22は図21のドッグボーン形コレクタの代替のレイアウトである。
【図23】図23は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示す多重エミッタ・バイポーラ・トランジスタの平面図である。
【図24】図24は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示す多重エミッタ・バイポーラ・トランジスタの平面図である。
【図25】本発明の実施形態による、縮小デバイスを生成する方法のフローチャートである。
【図26】図3に類似の図であるが、本発明の実施形態による付加的な処理が行われている。
【図27】図25の方法のステップ255を実施するためのマスキング層を示す、バイポーラ・トランジスタの平面図である。
【図28】本発明の実施形態による、コレクタ応力除去の物理的方法のフローチャートである。
【図29】本発明の実施形態を実施するのに使用することができる汎用コンピュータの略ブロック図である。
【発明を実施するための形態】
【0011】
デバイス(例えば、バイポーラ・トランジスタ)の幾何学的スケーリングは、第1のデバイスの設計から、第1のデバイスの1つ又は複数の要素(例えば、コレクタ、ベース、エミッタ)の長さ、幅、フィンガ数、多重度、又は深さのうちの1つ又は複数を縮小することによって第2のデバイスの設計を生成することと定義される。特に断りのない限り、用語「デバイス」はバイポーラ・トランジスタを意味し、用語「縮小デバイス」はコレクタ及びエミッタのレイアウト寸法が大きなバイポーラ・トランジスタの設計から縮小されて小さなバイポーラ・トランジスタの設計を生成する場合を意味し、逆も同様であることを理解されたい。一般にエミッタの長さはエミッタの幅よりも大きいが、エミッタの長さと幅を等しくすることもできる。レイアウト寸法は、上面且つ平面図内の長さ及び幅の寸法である。
【0012】
コンパクト・モデルは、複雑な3次元現象の物理学を、より単純な2次元記述(等式、モデル又はアルゴリズムにおいて具体化される)で、そして多くの場合、より簡単にソフトウェアにコード化されコンピュータ時間をあまり消費しない形態で記述するが、複雑な現象の正確な解と実質的に同じ結果を与える近似的解析モデルと定義される。一般にコンパクト・モデルは、長さ及び幅の寸法(即ち、レイアウトの幾何学的寸法)並びに深さの寸法(例えば、基板内への延長)をコンパクト・モデル特有のモデル・パラメータを用いてモデル化する。
【0013】
図1は、本発明の実施形態を適用することができる例示的なバイポーラ・トランジスタの平面/上面図である。図1において、バイポーラ・トランジスタ100は、シリコン基板140(図2参照)内に形成された浅いトレンチ分離(STI)110によって画定されたコレクタ105を含む。コレクタ・コンタクト115がコレクタ105に電気的に接続される(図2参照)。ベース120(太線)がコレクタ105の上に形成され、STI110と重なる。単結晶エミッタ125がベース120上に形成され、ポリシリコン・エミッタ層130がエミッタ125及び重なったベース120の上に形成される。深いトレンチ分離(DTI)135の領域がSTI110の領域に隣接して形成される。STI110及びDTI135は明瞭のためにクロスハッチングして示す。エミッタ125は長手方向の長さLe及び横方向の幅Weを有する。長手方向は横方向に垂直である。以下で論じるSTI110の寸法は、頂点A、B、C及びDによって定められ、これら頂点は辺
【数1】
並びに面積
【数2】
を定める。
【数3】
のような表記は、以降ABバーとも記載する。以下で論じるコレクタ105の寸法は、頂点E、F、G及びHによって定めされ、これら頂点は辺EFバー、FGバー、GHバー及びEHバー並びに面積EFGHバーを定める。以下で論じる2つの間隔は、長手方向におけるエミッタ125の外側端部からSTI110の内側端部までの距離D1と、横方向におけるエミッタ125の外側端部からSTI110の内側端部までの距離D2を含む。エミッタ125の長さLeは、コレクタ・コンタクト115長さLccと平行に延びる。
【0014】
図2は図1の線2−2を通る断面図であり、図3は図1の線3−3を通る断面図である。図2及び図3においては、サブコレクタ140が単結晶シリコン基板145内に形成され、DTI135によって境界を付けられる。コレクタ105はサブコレクタ140内に形成され、STI110によって境界を付けられる。コレクタ・コンタクト115はサブコレクタ140を通してコレクタ105に電気的に接続する。ベース120は、ポリシリコン外因性ベース領域121、単結晶シリコン外因性ベース領域122、及び内部にエミッタ125が形成される単結晶真性ベース領域123を含む。誘電体層150は、エミッタ125の上を除いて、ベース120とポリシリコン・エミッタ層130との間に形成される。図2は、頂点対C/D、G/H、E/F及びA/Bによって定められる紙面内の線の位置を示し、距離D2が計測される場所を示す。図3は、頂点対A/D、E/G、F/H及びB/Cによって定められる紙面内の線の位置を示し、距離D1が計測される場所を示す。
【0015】
一実施例において、バイポーラ・トランジスタ100はNPNトランジスタであり、サブコレクタ140、コレクタ105及びエミッタ125はN型にドープされ、外因性ベース領域121及び122はP型にドープされ、真性ベース領域123はドープされないか又は非常に僅かに(例えば、約5E15atm/cm3未満)P型にドープされる。一実施例において、ベース120はSiGeの傾斜層を含んでバイポーラ・トランジスタ100をヘテロ接合トランジスタ(HJBT)にする。一実施例において、STI110は二酸化シリコンである。一実施例において、DTI135はポリシリコン・コア、並びにポリシリコン・コアとSTI110、サブコレクタ140及び基板145との間の二酸化シリコン・ライナを含む。
【0016】
図1、図2及び図3のバイポーラ・トランジスタ100を形成するための簡略化したプロセスは、(1)サブコレクタ140を基板145内に形成すること、(2)エピタキシャル層を基板145上に成長させてコレクタ105を形成すること、(3)DTI135を形成すること、(4)STI110を形成すること、(5)コレクタ・コンタクト115を形成すること、(6)ポリシリコン・ベース層を形成し、同時に単結晶真性ベース領域123を形成すること、(7)ポリシリコン・ベース層(真性ベース領域123を除いて)をドーピングして外因性ベース領域121及び122を形成すること、(8)ポリシリコン・エミッタ層を形成し、同時に単結晶シリコン・エミッタ125を形成すること、(9)ポリシリコン・エミッタ層をマスクしエチングしてポリシリコン・エミッタ層130を形成すること、及び(10)ポリシリコン・ベース層をマスクしエッチングしてベース120を形成することを含む。
【0017】
N型チャネル電界効果トランジスタ(NFET)及びP型チャネル電界効果トランジスタ(PFET)を含む相補型金属酸化物シリコン(CMOS)デバイスは、随意にステップ(5)と(6)の間で形成することができる。
【0018】
図4は、エミッタの外周対面積比に対するコレクタ電流密度のプロットであり、標準的バイポーラ・トランジスタ・モデルによる予測値と実際のバイポーラ・トランジスタの計測値とを示す。伝統的に、式(1)で表されるように、エミッタの面積及び外周の関数としてのエミッタ電流の変化を用いてバイポーラ・トランジスタ内のコレクタ電流がスケーリングされる。
Ic=Ica.A+Icp.P (1)
ここで、
Icはコレクタ電流であり、
Icaはコレクタ電流のエミッタ面積成分であり、
Icpはコレクタ電流のエミッタ外周成分であり、
Aはエミッタ面積(図1のLe×We)であり、
Pはエミッタ外周(図1の2Le+2We)である。
式(1)をAで割ると式(2)が得られる。
Jc=Ica+Icp(P/A) (2)
ここで、Jcはコレクタ電流密度である。
P/Aの関数としてのJcのプロットは、図4の「モデル」とラベル付けした曲線で示すように勾配Icp及び切片Icaを有する直線である。式(1)はコンパクト・モデルにおけるスケーリング式であると考えることができる。
【0019】
しかし、式(1)は、図4の曲線「Le変化」及び「We変化」によって示されるように非常に小さいエミッタを有する縮小デバイスには成立しないことが分かっている。曲線「Le変化」に関しては、エミッタ長さLeは約10μmであり、エミッタ幅Weは約0.4μmから約0.9μmまで変化した。曲線「We変化」に関しては、エミッタ幅Weは約0.8μmであり、エミッタ長さLeは約1.2μmから約25μmまで変化した。3つの曲線全てに関して、Vbeは約0.7vであった。
【0020】
図5(A)は例示的な多重エミッタ・バイポーラ・トランジスタの平面図であり、図5(B)は図5(A)の線5B−5Bを通る製造デバイスの断面図である。図5(A)において、バイポーラ・トランジスタ155のレイアウトは、STI/コレクタ設計レベル(RXで表示することができる)のレイアウト、ベース設計レベル(太線でPBと表示することができる)のレイアウト、及びエミッタ設計レベル(EXと表示することができる)のレイアウトを含んで示される。図5(A)において、STIは明瞭のためにクロスハッチを付けている。図5(B)から、バイポーラ・トランジスタ155は、別々のコレクタ及びエミッタを伴う共通サブコレクタ及びベースを有することが分かる。
【0021】
図6は、実際のバイポーラ・トランジスタのエミッタ面積に対する、飽和領域におけるコレクタ電流密度の計測値のプロットである。飽和領域におけるコレクタ電流密度Jsは式(3)によってコレクタ電流密度Jcに関連付けられる。
【数4】
ここで、
qは電子電荷であり、
VBEはエミッタとベースの間の電位差であり、
kはボルツマン定数であり、
Tはデバイスの温度である。
図6には、エミッタの数「n」のJsに対する効果が示される。より多数のエミッタを有するが、それ以外は同じエミッタ面積を有する縮小デバイスは、より高いJsを示す。例えば、2つの0.8μm×5μmのエミッタを有するデバイスは、1つの0.8μm×10μmのエミッタを有するデバイスより高いJsを有する。図6は式(1)のスケーリング・エラーが単一エミッタ・トランジスタだけでなく、多重エミッタ・トランジスタにも当てはまることを示す。
【0022】
図7は、実際のバイポーラ・トランジスタに関する、コレクタ電流密度に対するベータ(β)の計測値のプロットである。図7において、β対Jcは4つの縮小デバイスについてプロットされている(曲線1、2、3及び4)。曲線1はLe=20μm、We=0.8μm及びn(エミッタの数)=3を有するデバイスについてである。曲線2はLe=10μm、We=0.8μm及びn=3を有するデバイスについてである。曲線3はLe=5μm、We=0.8μm及びn=1を有するデバイスについてである。曲線4はLe=1.2μm、We=0.8μm及びn=1を有するデバイスについてである。図7は、より小さいデバイスが通常予測されるよりもより高いβを示すことを示している。βは式(4)に示すようにコレクタ電流をベース電流で割ったものとして定義される。
β=Ic/Ib (4)
ここで、
β=トランジスタの利得、であり、
Icはコレクタ電流であり、
Ibはベース電流である。
【0023】
図8は、実際のバイポーラ・トランジスタのエミッタ面積に対する、コレクタ・エミッタ間絶縁破壊電圧の計測値のプロットである。図8は、縮小デバイスにおいて、絶縁破壊電圧が式(5)から予測されるよりも小さいことを示す。
BVceo∝β-1/m (5)
ここで、
mは次式によってなだれ倍増率(M)に関連付けられる。
【数5】
ここで、VCB=印加電圧、であり、
BVCBOはベース開放状態での絶縁破壊電圧であり、
mは経験的に導かれた、2と6の間の値である(シリコンに対しては約3)。
【0024】
ここまでの議論は、エミッタ面積が約20μm2より小さく、そして確かにエミッタ面積が約10μm2より小さく縮小されたデバイスは、現行のデバイス・モデル、具体的には式(1)から予測される挙動を示さないことを示した。特定の縮小された寸法、具体的にはエミッタ・STI間隔(例えば、図1、図2及び図3のD1及びD2)の間の関係についてこれから議論する。
【0025】
従って、式(1)を用いて縮小された(即ち、以前の設計からサイズが縮小されたレイアウト)単一又は多重エミッタ・バイポーラ・トランジスタを設計すると、製造された縮小単一又は多重エミッタ・バイポーラ・トランジスタの実際のデバイス・パラメータIc及びIcに依存するそれらのパラメータ(例えば、β)は予測されるのとは異なることになる。式(1)により縮小された単一又は多重エミッタ・バイポーラ・トランジスタを回路設計に用いると、縮小単一又は多重エミッタ・バイポーラ・トランジスタを含む回路のシミュレーション結果は製造された回路の結果とは異なることになる。
【0026】
図9は、バイポーラ・トランジスタのスケーリングを示す平面図を含む。図9には4つのデバイス・レイアウト、即ち、大きいデバイスA、小さいデバイスA、大きいデバイスB及び小さいデバイスBが示される。小さいデバイスAは、大きいデバイスAの全てのコレクタ及びエミッタの寸法を縮小して生成された。小さいデバイスBは、大きいデバイスBの全てのコレクタ及びエミッタの寸法を縮小して生成された。大きいデバイスAと大きいデバイスBの唯一の違いはエミッタとSTIの間の横方向の距離であり、これは大きいデバイスAにおいては距離DLであり、大きいデバイスBにおいては距離1.6DLである。小さいデバイスAと小さいデバイスBの唯一の違いはエミッタとSTIの間の距離であり、これは小さいデバイスAにおいては距離DSであり、小さいデバイスBにおいてはDSの1.6倍の距離である。図9のものと類似のデバイス(図5(A)におけるように3つのエミッタを有することを除いて)を製造し、結果を図10にプロットした。
【0027】
図10は、図9に示したように小さい実際のバイポーラ・トランジスタのエミッタ面積に対する、飽和領域におけるコレクタ電流密度の計測値のプロットである。Aデバイス曲線に関しては、We=0.16X、Le=0.4Xμm、Xμm、2Xμm及び4Xμm、並びにn=3を有するデバイス(Xに規格化)についてプロットした。Bデバイス曲線に関しては、We=0.16X、Le=0.4Xμm、Xμm、2Xμm、4Xμm及び5Xμm、並びにn=3を有するデバイスについてプロットした。エミッタ・STI間隔は、BデバイスについてはAデバイスの1.6倍であった。図10は、同じエミッタ面積を有するAデバイスとBデバイスを比較して、エミッタ・STI間隔の増加によりJsが減少することを示す。さらに図10は、同じエミッタ面積を有する小さいAデバイスと小さいBデバイスの間のJs(dS)の差は、同じエミッタ面積を有する大きいデバイスの間のJs(dL)の差よりも大きいことを示す。従って、エミッタ・STI間隔の単純な変更はJsを変えることになる。図10のプロットは、STIによりコレクタ内に誘起される応力によって説明することができ、小さいデバイスは大きいデバイスよりもSTIからより大きな応力を受ける。
【0028】
図11(A)及び図11(B)は、長手方向のエミッタ・浅いトレンチ分離間隔が、飽和領域におけるコレクタ電流密度に及ぼす効果を示す。図11(A)は、エミッタ・STI間距離を示し、これが図11(B)のX軸上にプロットされる。図11(B)において、Le=Xμmに対する第1の曲線及びLe=8Xμmに対する第2の曲線(両方ともに同じWeの値に対する)が、長手方向における種々のエミッタ・STI間距離に対してプロットされている。小さいデバイスのJs(Le=Xμm曲線)はエミッタ・STI間距離の非常に強い関数であり、いずれのエミッタ・STI間距離に対しても、小さいデバイス(Le=X曲線)は大きいデバイス(Le=8Xμm曲線)よりも大きな影響を受けることが分かる。
【0029】
図12(A)及び図12(B)は、横方向のエミッタ・浅いトレンチ分離間隔が、飽和領域におけるコレクタ電流密度に及ぼす効果を示す。図12(A)は、エミッタ・STI間距離を示し、これが図12(B)のX軸上にプロットされる。図12(B)において、Le=Xμmに対する第1の曲線及びLe=8Xμmに対する第2の曲線(両方ともに同じWeの値に対する)が、横方向における種々のエミッタ・STI間距離に対してプロットされている。大きいデバイス及び小さいデバイスのJs(Le=Xμm曲線)はエミッタ・STI間距離の非常に強い関数であり、いずれのエミッタ・STI間距離に対しても、小さいデバイス(Le=X曲線)は大きいデバイス(Le=8Xμm曲線)よりも大きな影響を受けることが分かる。
【0030】
図4、図6、図7及び図8に見られる結果は、STIによってコレクタ内に誘起される応力に起因するものである。特に図7は、コレクタ電流の変化がベース電流よりも強い応力の関数であることを示す。図10、図11(A)、図11(B)、図12(A)及び図12(B)に示されるような、STI・エミッタ間距離とJs(及び従ってJc)の関係は予期されない結果であり、その理由は、エミッタとコレクタが別々の設計レベルによって画定され、異なるマスクを用いて製造され、デバイスの2つの異なる層(コレクタ・レベル及びエミッタ・レベル、ベースが介在する)の中に形成されるためである。
【0031】
縮小デバイスの標準モデルからのずれ及びエミッタ・STI間隔の関係について議論してきた。スケーリングの問題に対して2つの手法を取ることができる。第1の手法においては、新しいコンパクト・モデルを開発してシミュレーション精度を高めることができる。第2の手法においては、デバイスのスケーリング則に変更を加えて縮小デバイスが式(1)の標準モデルに従うようにすることができる。エミッタ及びSTI/コレクタの幾何学的配置を用いてバイポーラ・トランジスタをモデル化するための新しい方法についてこれから議論する。
【0032】
式(6)を用いて、バイポーラ・トランジスタのコレクタ内に誘起される応力を計算することができる。
【数6】
ここで、
ΔVbeは、ベース・エミッタ間電圧の変化であり、
Js(x)は応力下におけるコレクタ飽和電流であり、
Js(0)は無応力状態でのコレクタ飽和電流である。
ΔVbeが正であり、コレクタが圧縮応力下にあるとき、これはNPNバイポーラ・トランジスタに対して意味するが、多数キャリアの移動度が減少する。シリコン内の静水圧に対するVbeの感受性が1.5E−11V/Paであるとすると、検討中の最小のデバイス(エミッタ面積=約5μm2)のコレクタ内に誘起される応力は約1GPaの程度となる。
【0033】
図13は、本発明の実施形態による、浅いトレンチ分離によってコレクタ内に誘起される応力を計算するのに用いる幾何学的特徴を示すバイポーラ・トランジスタの平面図である。図13においてデバイス全体の面積は、頂点A、B、C、及びDによって定められ、面積ABCDバーによって与えられる。各々のコレクタの面積は頂点E、F、G及びHによって定められ、各々のコレクタは面積EFGHバーを有し、全シリコン面積はEFGHバーの3倍となる。式(6)に関する上記の議論及び図13から応力係数を式(7)によって定義することができる。
【数7】
ここで、nはエミッタの数である。
【0034】
図14は、本発明の実施形態による、実際のバイポーラ・トランジスタのコレクタ応力係数の関数としてのコレクタ電流密度のプロットである。図14において、曲線(5)は図10の「Aデバイス曲線」のものと類似のデバイスに関するものであり、曲線(6)は図10の「Bデバイス曲線」のものと類似のデバイスに関するものである。曲線(5)のデバイスのエミッタ・STI間距離は、曲線(6)のデバイスの対応するエミッタ・STI間距離よりも約60%小さい。小さい方のデバイスには、約0.06GPaの付加的な応力量が存在する。
【0035】
従って、Icの標準モデル(式(1))の値を式(7)の応力アルゴリズムによって生成した応力パラメータに基づいて調節する第1のコンパクト・モデルを作ることができる。このアルゴリズムに対する入力は、STIの外周の寸法、コレクタの寸法及びエミッタの数のレイアウト・パラメータである。標準モデルに対する入力はエミッタの面積及び外周のレイアウト・パラメータである。
【0036】
図15は、本発明の実施形態による、実際のバイポーラ・トランジスタのエミッタ面積の関数としての飽和領域におけるコレクタ電流密度のプロットである。図15には、実際のバイポーラ・トランジスタの計測に基づく「データ」曲線、及びNPNバイポーラ・トランジスタにおけるIcに対する式(8)に基づく「モデル」曲線がある。
【数8】
ここで、
【数9】
であり、
Aはベース面積であり、
μnは電子(少数キャリア)の移動度であり、
niは固有キャリア濃度であり、
NAはアクセプタ濃度であり、
wは空乏領域の幅であり、
Ncは伝導帯内の有効状態密度であり、
Nvは価電子帯内の有効状態密度であり、
Egはベースのエネルギー・バンドギャップであり、
Eg=ΔEg/Le (10)
であり、
Leはエミッタの長さであり、
ΔEgは24.5meV−μmである(この定式化において、コレクタ内に誘起される応力が約1GPaの場合)。
図15は、式(8)は実際のデバイスに完全には適合しないが、応力を含めることによってよい近似となり、ベース面積及びエミッタ長さの寸法のレイアウト・パラメータに基づくIcの第2のコンパクト・モデルとして機能し得ることを示す。図15はまた、式(1)によって予測されるJs対エミッタ面積のプロット(破線)を含む。
【0037】
図16は、本発明の実施形態による、バイポーラ・トランジスタを有する集積回路を設計する方法を示すフローチャートである。ステップ200において初期回路設計が準備される。集積回路設計はコンピュータ可読コードによる集積回路の表現である。集積回路設計は、例えば、回路内のデバイスのグラフィカル・レイアウト・データを含むことができる。バイポーラ・トランジスタに関する設計は、コレクタ、ベース及びエミッタを画定する設計レベルを含む。一実施例において、集積回路の表現はGL1又はGDSII形式である。GL1(グラフィックス言語1、IBM社により開発された)及びGDSII(グラフィカル・データ・システム・バージョン2、GE CALMAにより開発された)は、コンピュータ・システム内で2Dグラフィカル設計データを転送及びアーカイブするための標準ファイル形式を与えるグラフィックス言語を指す。
【0038】
次にステップ205において、ネットリストを抽出してレイアウト・パラメータにより注釈を付ける。ネットリストは電子的設計の接続性を記述する。ネットリストはデバイスの要素(例えば、バイポーラ・トランジスタのコレクタ、ベース、エミッタ)について言及する。ネットリスト内であるデバイスが用いられるたびにそのデバイスはインスタンスと呼ばれる。同じデバイスが10回用いられる場合、10のインスタンスが存在することになる。2つの異なるデバイスの各々が5回及び10回用いられる場合、15のインスタンスが存在することになる。インスタンスは名称を有するピンを有する。ネットは、回路内でピンを相互に接続するワイヤである。例えば、デバイスがバイポーラ・トランジスタであるとき、ピンはコレクタ、ベース及びエミッタのコンタクトを含む。
【0039】
ネットリスト抽出は集積回路レイアウトのネットリストへの変換である。異なる抽出プログラムは、ネットリストが用いられることになる回路シミュレーションの型、例えば、静的タイミング解析、信号完全性、電力解析及び最適化、並びに論理・レイアウト比較などに応じて、ネットリストの異なる表現を生成する。設計デバイス(設計者によって意図的に作成されたデバイス)及び寄生デバイス(設計者によって明示的に意図されないが回路の層内に内在するデバイス)の両方を抽出することができる。
【0040】
次のステップ210又は215は、用いるコレクタ電流モデルに応じて実行される。
【0041】
ステップ210において、前述の第1のコンパクト・モデルが用いられる。式(7)のデバイス面積対シリコン面積の応力アルゴリズムを用いて式(1)のモデルからのデバイス・パラメータが修正されて応力パラメータが生成される。式(1)に対する入力は、エミッタの寸法のレイアウト・パラメータである。式(1)の出力はIc及び/又はβである。応力アルゴリズムに対する入力は、STIの外周の寸法、コレクタの寸法、及びエミッタの数のレイアウト・パラメータである。応力アルゴリズムの出力は応力係数である。第1のコンパクト・モデルの出力は応力コレクタ電流IcSTRESSED及び/又はβSTRESSEDである。本方法はステップ220に進む。
【0042】
ステップ215において、前述の第2のコンパクト・モデルがレイアウト・パラメータに直接適用されてデバイス・パラメータが生成される。レイアウト・パラメータは、コレクタの寸法及びエミッタ長さのレイアウト・パラメータである。デバイス・パラメータはIc及び/又はβである。次にステップ220に進む。
【0043】
ステップ220において、ステップ210又は215によって生成されたデバイス・パラメータを用いて回路シミュレーションが実行される。ステップ225において、所定の回路性能目標が満たされたかどうか、シミュレーション結果に基づいて判断される。性能目標の一例は、設計の種々の回路を通る信号伝搬速度である。ステップ225において性能目標が満たされた場合には本方法は完了し、そうでなければ本方法はステップ230に進む。ステップ230において、例えば、回路のバイポーラ・トランジスタ設計を修正することにより、回路設計が修正され、本方法は200にループ・バックする。ステップ230における回路レイアウトの修正は、手動で又は自動プログラムによって行うことができる。ステップ230は、ステップ230、200、205、210、220及び225を通る、又はステップ230、200、205、215、220及び225を通る自動ループの特定の回数の後、又は人間オペレータの指示によって終了させる選択肢を含む。初めのループがステップ210を通った場合、全てのその後のループはステップ210を通る。初めのループがステップ215を通った場合、全てのその後のループはステップ215を通る。
【0044】
次に、式(1)の現行の標準モデルからの縮小デバイスのずれの問題に対する第2の手法を論じる。
【0045】
図17乃至図21は、本発明の実施形態による、幾何学的配置に基づくコレクタ応力除去の方法を示すバイポーラ・トランジスタの平面図である。図17乃至図21においては、STI/コレクタ、ベース及びエミッタのレベルのみを示す。ベースは太線で示す。STIレベルは明瞭にするためにクロスハッチを付けてある。図17において、普通に縮小したデバイス160Aは長さLe及び幅Weのエミッタを有し、横方向にS1及び長手方向にS2のエミッタ・STI間隔を有する。デバイス160Aが式(1)の標準モデルに基づいて縮小されたと仮定し、エミッタ面積及び外周が十分に小さく、デバイス160Aの実際のIcが、上記のSTI応力のためにデバイス160Aの標準モデルIc値よりも著しく大きいと予測される場合、デバイス160Aの設計に対する調節は、図18乃至図22に示すように行うことができる。
【0046】
図18において、デバイス160Bは、図17のデバイス160Aと同様のものであるが、デバイス160Bは、横方向及び長手方向の両方でエミッタ・STI間隔を広くすることにより応力が除去されている点で異なる。デバイス160Bは横方向にS3及び長手方向にS4のエミッタ・STI間隔を有する。S3はS1より大きく(図17参照)、S4はS2より大きい(図17参照)。
【0047】
図19において、デバイス160Cは、図17のデバイス160Aと同様のものであるが、デバイス160Cは、横方向のエミッタ・STI間隔を広くすることにより応力が除去されている点で異なる。デバイス160Cは横方向にS3及び長手方向にS2のエミッタ・STI間隔を有する。
【0048】
図20において、デバイス160Dは、図17のデバイス160Aと同様のものであるが、デバイス160Dは、長手方向のエミッタ・STI間隔を広くすることにより応力が除去されている点で異なる。デバイス160Dは横方向にS1及び長手方向にS4のエミッタ・STI間隔を有する。
【0049】
図21において、デバイス160Eは、図17のデバイス160Aと同様のものであるが、デバイス160Eは、デバイス160AのSTIの内側頂点に切り込みを入れてデバイス160Eのコレクタが横方向及び長手方向(これらはまた、実際のデバイスが内部に作成されることになる基板の上面に平行である)により定められる平面内でドッグボーン形を有するようにすることによって、応力が除去されている点で異なる。図21において、コレクタは実質的に長方形の本体を有し、2つの辺の上の、コレクタの隅から突き出た突出し部分I、J、K及びLを有する。図21において、コレクタは、ある長さ、及びコレクタの中央において第1の幅を有し、第1の幅はコレクタの端部におけるコレクタの第2の幅よりも小さい。デバイス160Eは、エミッタの外周からどこにも垂直にSTIの端部まで計測すると、図17の160Aと同じく、横方向にS1及び長手方向にS2のエミッタ・STI間隔を有する。コレクタの幅(横方向における)はS5であるが、エミッタがその上で位置合せされるコレクタの領域の少なくとも一部分の幅(横方向における)は2S1+Weであり、ここでS5は2S1+Weよりも大きい。
【0050】
図22は、図21のドッグボーン形コレクタの別のレイアウトである。図22において、突出し部分I’、J’、K’及びL’は、図21における2つの辺だけとは異なり、4つの辺全てから延びている。ドッグボーン形にすることは、STIによってコレクタ内に誘起される応力を減少させ、その理由は、隅に応力が集まり、ドッグボーン形にすると隅が「除去」されるからである。
【0051】
図23及び図24は、本発明の実施形態における、幾何学的配置に基づくコレクタ応力除去の方法を示す多重エミッタ型バイポーラ・トランジスタの平面図である。図23及び図24においては、STI/コレクタ、ベース及びエミッタのレベルのみを示す。ベースは太線で示す。STIレベルは明瞭にするためにクロスハッチを付けてある。図23において、普通に縮小したデバイス165Aは、各々が長さLe及び幅Weを有する2つのエミッタ、エミッタ1及びエミッタ2と、幅Wstiを有するSTIの領域によって隔てられた2つのコレクタ、コレクタ1及びコレクタ2とを有する。コレクタ1の上で、エミッタ1・STI間隔は横方向でS1及び長手方向でS2である。コレクタ2の上で、エミッタ2・STI間隔は横方向でS1及び長手方向でS2である。デバイス165Aが式(1)の標準モデルに基づいて縮小されたと仮定し、エミッタ1及びエミッタ2の面積並びに外周が十分に小さく、デバイス165Aの実際のIcが、上記のSTI応力のためにデバイス165Aの標準モデルIc値よりも著しく大きいと予測される場合、デバイス165Aの設計に対する調節は、図24に示すように行うことができる
【0052】
図24において、デバイス165Bは図23のデバイス165Aと同様のものであるが、デバイス165Bは、デバイス165Aのエミッタ1とエミッタ2の間のSTI領域を取り除いて単一のコレクタ3を形成することによって、応力が除去されている点で異なる。デバイス165Bは、横方向にS6及び長手方向にS7のエミッタ・STI間隔を有し、エミッタ間は距離S8だけ離される。一実施例において、S6は図23のデバイス165AのS1に等しく、S7はS2に等しい。一実施例において、S8はWstiに等しい(図23参照)。一実施例において、S8は2S1に等しい(図23参照)。一実施例において、S8はS1に等しい(図23参照)。随意に、エミッタ・エミッタ間隔及び/又はエミッタ・STI間隔を、長手方向及び横方向のいずれか又は両方において、同様に調節することができる。
【0053】
それぞれ図17、図18、図19、図20、図21、図23及び図24のデバイス160A、160B、160C、160D、160E、165A及び165Bは、それぞれのエミッタがそれぞれのコレクタの上の中央に位置するように示した。しかし、それぞれのエミッタは、パラメタライズド・セル(paramaterizeed cell)などのトランジスタ設計ライブラリ要素内での変化に基づいて、それぞれのコレクタの上の中央に配置しなくてもよい。パラメタライズド・セル(Pセル)は、その支配的パラメータの値に基づいて電子設計自動化(EDA)ソフトウェアにより自動的に生成される「セル」である。例えば、エミッタを横方向に移動させて、コレクタの2つの平行な辺のうちの第1の辺との間隔を、コレクタの2つの平行な辺のうちの第2の辺との間隔よりも狭くすることができる。同様に、エミッタを長手方向に移動させて、コレクタの2つの平行な辺のうちの第1の辺との間隔を、コレクタの2つの平行な辺のうちの第2の辺との間隔よりも狭くすることができる。最後に、エミッタを長手方向及び横方向の両方に移動させることができる。それぞれ図17、図18、図19、図20、図21、図23及び図24のデバイス160A、160B、160C、160D、160E、165A及び165Bは、浅いトレンチ分離レイアウト・レベル(これはまたコレクタを画定する)のレイアウト配置を、バイポーラ・トランジスタの縮小設計のエミッタ・レイアウト・レベルのレイアウト配置に対して調節してバイポーラ・トランジスタの応力補償縮小設計を生成する方法を示す。
【0054】
図25は、本発明の実施形態による縮小デバイスを生成する方法のフローチャートである。ステップ240において、縮小する初期デバイスを選択する。ステップ245において、初期デバイスの寸法を縮小することによってスケーリングを実行してより小さな縮小デバイスを生成する。ステップ250において、縮小デバイスのSTI応力調節が必要かどうかをエミッタの長さ、面積、外周又はそれらの組合せに基づいて判断する。応力調節が必要ない場合、本方法はステップ260に進み、そうでない場合には本方法はステップ255に進む。ステップ255において、縮小デバイスのエミッタのSTIに対する配置を、(i)エミッタ・STI間隔を長手方向及び横方向のいずれか又は両方において調節することにより、又は(ii)コレクタの隅に隣接するSTIに切り込みを入れてドッグボーン形コレクタを生成することにより、又は(iii)STIにより隔てられた(横方向において)複数のコレクタを有する多重エミッタ・デバイスについて、デバイスの隣り合うコレクタの間のSTIを取り除き、そして随意にエミッタ・エミッタ間隔及び/又はエミッタ・STI間隔を長手方向及び横方向のいずれか又は両方において調節することにより、調節して応力補償縮小デバイスを生成する。応力を補償する縮小デバイスの選択は手動で又は自動的に行うことができる。次にステップ260において、ステップ255において生成された応力補償縮小デバイス、又はステップ245において生成された縮小デバイスのいずれかを、集積回路の設計に用いるデバイス・ライブラリに加える。本方法はステップ240にループ・バックして必要に応じて何度も縮小する別のデバイスを選択する。
【0055】
図26は図3に似ているが、本発明の実施形態による付加的な処理を行ってデバイス100Aが形成されている。図26においては、例えば希フッ化水素酸による湿式エッチングにより、マスキング層、例えばパターン化フォトレジスト層を通して、STI110の一部及び随意にDTI135の一部を除去することによって、STI110の部分が等方的に除去されている。代替的に、コレクタ105の側壁170を露出するようにSTI110を除去することもできる。マスキング層を除去した後、キャッピング層175を形成してボイド180を形成する。キャッピング層175はボイド180を密閉するが完全には充填しない。このようにしてデバイス100AはSTI応力補償される。一実施例においてキャッピング層175はホウリン酸シリケート・ガラス(BPSG)とする。代替的に、STI110を除去して、生じるボイド180を非応力誘起材料、例えばスピン・オン・ガラス又は多孔質誘電体で充填することもできる。
【0056】
図27は、図25の方法のステップ255を実施するためのマスキング層を示すバイポーラ・トランジスタの平面図である。図27には、STI/コレクタ・レベル(クロスハッチ付き)、ベース・レベル(太線)、ポリシリコン・エミッタ層、及びエミッタ層を示す。破線は、ベースの端部と重なり、STIのリングを露出させるマスキング層内の開口を表す。図27にはリング状のSTIエッチング・マスク開口を示すが、開口は、長手方向又は横方向に延びる平行開口を含むことによりSTIがコレクタの対向する側の一対(コレクタを画定する対向する側の2つの直交する対)だけからエッチングされるようにすることができることに留意されたい。換言すれば、STIはコレクタの2つの対向する側から除去され、コレクタの他の2つの対向する側からは除去されない。
【0057】
図28は、本発明の実施形態によるコレクタ応力除去の実際的方法のフローチャートである。ステップ265において、デバイスはベース・エッチング(前述のステップ10)を通して処理される。ステップ270において、マスキング層はフォトリソグラフィにより画定され、コレクタの回りのSTIがエッチングされてトレンチが形成される。ステップ275において、キャッピング層が堆積されてトレンチを密閉し、ボイドが形成される。ステップ280において、さらに別の処理、例えば、誘電体層、コンタクト、レベル間誘電体層及びワイヤを形成することが実行されて集積回路チップの製造が完了する。
【0058】
一般に、バイポーラ・トランジスタを有する集積回路を設計し、及びバイポーラ・トランジスタを設計する方法に関する本明細書で説明した方法は、汎用コンピュータにより実施され、図16及び図25のフロー図において前述した方法は、汎用コンピュータによって使用するための取り外し可能媒体又はハード媒体上の一組の命令としてコード化することができる。
【0059】
図29は、本発明の実施形態を実施するのに使用する汎用コンピュータの略ブロック図である。図29において、コンピュータ・システム300は少なくとも1つのマイクロプロセッサ又は中央処理ユニット(CPU)305を有する。CPU305は、システム・バス310を介してランダム・アクセス・メモリ(RAM)315、読み出し専用メモリ(ROM)320、取り外し可能データ及び/又はプログラム記憶デバイス330並びに大容量データ及び/又はプログラム記憶デバイス335を接続するための入力/出力(I/O)アダプタ325、キーボード345及びマウス350を接続するためのユーザ・インタフェース・アダプタ340、データ・ポート360を接続するためのポート・アダプタ355、並びに表示デバイス370を接続するためのディスプレイ・アダプタ365に相互接続される。
【0060】
ROM320は、コンピュータ・システム300の基本オペレーティング・システムを含む。代替的に、オペレーティング・システムはRAM315又は当技術分野で既知の他の場所に常駐することができる。取り外し可能データ及び/又はプログラム記憶デバイス330の例としては、フロッピー・ドライブ及びテープ・ドライブなどの磁気媒体、CD−ROMドライブなどの光媒体が挙げられる。大容量データ及び/又はプログラム記憶デバイス335の例としては、電子、磁気、光、電磁気、赤外線、及び半導体デバイスが挙げられる。コンピュータ可読媒体の例としては、半導体又は固体メモリ、磁気テープ、取り外し可能コンピュータ・ディスケット、ランダム・アクセス・メモリ(RAM)、読み出し専用メモリ(ROM)、剛体磁気ディスク及び光ディスクが挙げられる。光ディスクの現在の例としては、コンパクト・ディスク読み出し専用メモリ(CD−ROM)、コンパクト・ディスク読み出し/書き込み(CD−R/W)及びDVDが挙げられる。キーボード345及びマウス350に加えて、他のユーザ入力デバイス、例えばトラックボール、ライティング・タブレット、圧力パッド、マイクロフォン、ライトペン及び位置検出スクリーン・ディスプレイなどをユーザ・インタフェース340に接続することができる。表示デバイスの例としては、陰極線管(CRT)及び液晶ディスプレイ(LCD)が挙げられる。
【0061】
当業者であれば、適切なアプリケーション・インタフェースを有するコンピュータ・プログラムを作成し、システム、又はデータ及び/又はプログラム記憶デバイスの上にストアして、本発明の実施を簡略にすることができる。動作中、本発明を実行するために作成された情報、又はコンピュータ・プログラムが、適切な取り外し可能データ及び/又はプログラム記憶デバイス330上に搭載され、データ・ポート360を介して供給され、又はキーボード345を用いてタイプ入力される。
【0062】
このように、本発明の実施形態は、バイポーラ・トランジスタ内の応力をモデル化する方法、バイポーラ・トランジスタ内の応力を減少させる方法及び構造体、バイポーラ・トランジスタを製造する方法、並びに、バイポーラ・トランジスタを有する集積回路を設計する方法及びバイポーラ・トランジスタを設計する方法を提供する。
【0063】
本発明を理解するための本発明の実施形態の説明を上記に与えた。本発明は、本明細書で説明した特定の実施形態に限定されず、いまや当業者には明白なように、本発明の範囲から逸脱しない様々な修正、再配置及び置き換えが可能であることを理解されたい。従って、添付の特許請求の範囲は、全てのそのような修正及び変更を本発明の真の趣旨及び範囲内に入るものとして含むことが意図されている。
【符号の説明】
【0064】
100、155:バイポーラ・トランジスタ
100A:デバイス
105:コレクタ
110:浅いトレンチ分離(STI)
115:コレクタ・コンタクト
120:ベース
121:ポリシリコン外因性ベース領域
122:単結晶シリコン外因性ベース領域
123:単結晶真性ベース領域
125:単結晶エミッタ
130:ポリシリコン・エミッタ層
135:深いトレンチ分離(DTI)
140:サブコレクタ
145:単結晶シリコン基板
150:誘電体層
160A、165A:普通に縮小されたデバイス
160B、160C、160D、160E、165B:応力除去縮小デバイス
170:コレクタ105の側壁
175:キャッピング層
180:ボイド
300:コンピュータ・システム
305:マイクロプロセッサ/中央処理ユニット(CPU)
310:システム・バス
315:ランダム・アクセス・メモリ(RAM)
320:読み出し専用メモリ(ROM)
325:入力/出力(I/O)アダプタ
330:取り外し可能データ及び/又はプログラム記憶デバイス
335:大容量データ及び/又はプログラム記憶デバイス
340:ユーザ・インタフェース・アダプタ
345:キーボード
350:マウス
355:ポート・アダプタ
360:データ・ポート
365:ディスプレイ・アダプタ
370:表示デバイス
【技術分野】
【0001】
本発明はバイポーラ・トランジスタの分野に関し、より具体的には、バイポーラ・トランジスタを設計し、モデル化し、及び製造する方法、並びにバイポーラ・トランジスタ構造体に関する。
【背景技術】
【0002】
バイポーラ・トランジスタの性能を改良する1つの方法は、スケーリングによりトランジスタの幾何学的形状を縮小することである。しかし、バイポーラ・トランジスタのサイズが減少して、性能の変化が予測とは異なる段階に達している。
【発明の概要】
【発明が解決しようとする課題】
【0003】
従って、当技術分野には、上記の欠陥及び限界を緩和する必要性が存在する。
【課題を解決するための手段】
【0004】
本発明の第1の態様は、バイポーラ・トランジスタの初期設計を選択することと、バイポーラ・トランジスタの初期設計をスケーリングしてバイポーラ・トランジスタの縮小設計を生成することと、バイポーラ・トランジスタの縮小設計の応力補償が必要かどうかをスケーリング後のバイポーラ・トランジスタのエミッタの寸法に基づいて判断することと、バイポーラ・トランジスタの縮小設計の応力補償が必要な場合には、縮小設計のトレンチ分離レイアウト・レベルのレイアウトを縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節してバイポーラ・トランジスタの応力補償縮小設計を生成することを含む方法である。
【0005】
本発明の第2の態様は、(a)回路設計を選択することと、(b)1つ又は複数のコンピュータ・プロセッサを用いて、回路設計からバイポーラ・トランジスタのレイアウト・レベル及び対応するレイアウト・パラメータを抽出することと、(c)1つ又は複数のコンピュータ・プロセッサを用いて、バイポーラ・トランジスタのデバイス・パラメータをレイアウト・パラメータから決定することと、(d)1つ又は複数のコンピュータ・プロセッサを用いて、回路設計の回路シミュレーションを実行することと、(e)シミュレーションの結果に基づいて、回路設計が所定の性能目標を満たすかどうかを判断することと、(f)性能目標が満たされない場合には、少なくとも1つのバイポーラ・トランジスタに関して、少なくとも1つのバイポーラ・トランジスタのトレンチ分離レイアウト・レベルのレイアウトを、少なくとも1つのバイポーラ・トランジスタのエミッタ・レイアウト・レベルのレイアウトに対して調節することと、(g)ステップ(b)から(f)までを性能目標が満たされるまで又は所定の回数繰り返すことを含む方法である。
【0006】
本発明の第3の態様は、基板内にトレンチを形成し、このトレンチを誘電体材料で充填してトレンチ分離を形成し、基板内のコレクタの外周を画定することと、コレクタの上にベースを形成することと、ベース内にエミッタを形成することと、トレンチから誘電体材料の全て又は一部分を除去することと、基板、ベース及びエミッタの露出領域の上、並びにトレンチの上にあって、トレンチの上部領域を密閉する誘電体キャッピング層を形成することと、コレクタの外周の回りにボイドを形成することとを含む方法である。
【0007】
本発明の第4の態様は、基板内にあって、基板内のコレクタの外周に近接するトレンチと、コレクタの上のベースと、ベース内のエミッタと、基板、ベース及びエミッタの露出領域の上にあって且つトレンチを覆って延びてトレンチを密閉するが充填しない誘電体キャッピング層とを含むバイポーラ・トランジスタである。
【0008】
本発明の第5の態様は、基板内にあって、基板内のコレクタの外周を画定する誘電体充填トレンチと、基板の上面に平行な平面内にドッグボーン形断面を有するコレクタと、コレクタ上のベースと、ベース内のエミッタとを含むバイポーラ・トランジスタである。
【0009】
本発明の特徴は添付の特許請求の範囲において開示される。しかし、本発明自体は以下の例証的な実施形態の詳細な説明を添付の図面と共に読みながら参照することによって最もよく理解されるであろう。
【図面の簡単な説明】
【0010】
【図1】本発明の実施形態を適用することができる例示的なバイポーラ・トランジスタの平面/上面図である。
【図2】図1の線2−2を通る断面図である。
【図3】図1の線3−3を通る断面図である。
【図4】エミッタの外周対面積比に対するコレクタ電流密度のプロットであり、標準的バイポーラ・トランジスタ・モデルによる予測値及び実際のバイポーラ・トランジスタの計測値を示す。
【図5】図5(A)は例示的な多重エミッタ・バイポーラ・トランジスタの平面図であり、図5(B)は図5(A)の線5B−5Bを通る製造デバイスの断面図である。
【図6】実際のバイポーラ・トランジスタのエミッタ面積に対する、飽和領域のコレクタ電流密度の計測値のプロットである。
【図7】実際のバイポーラ・トランジスタのコレクタ電流密度に対する、ベータの計測値のプロットである。
【図8】実際のバイポーラ・トランジスタのエミッタ面積に対する、コレクタ・エミッタ間絶縁破壊電圧の計測値のプロットである。
【図9】図9はバイポーラ・トランジスタのスケーリングを示す平面図を含む。
【図10】図10は、図9に示す縮小された実際のバイポーラ・トランジスタのエミッタ面積に対する、飽和領域のコレクタ電流密度の計測値のプロットである。
【図11】図11(A)及び図11(B)は、エミッタ・浅いトレンチ分離間の長手方向間隔の、飽和領域のコレクタ電流密度に対する効果を示す。
【図12】図12(A)及び図12(B)は、エミッタ・浅いトレンチ分離間の横方向間隔の、飽和領域のコレクタ電流密度に対する効果を示す。
【図13】本発明の実施形態による、浅いトレンチ分離によってコレクタ内に誘起される応力を計算するのに用いられる幾何学的特徴を示すバイポーラ・トランジスタの平面図である。
【図14】本発明の実施形態による、実際のバイポーラ・トランジスタに対するコレクタ応力係数の関数としてのコレクタ電流密度のプロットである。
【図15】本発明の実施形態による、実際のバイポーラ・トランジスタに対するエミッタ面積の関数としての飽和領域のコレクタ電流密度のプロットである。
【図16】本発明の実施形態による、バイポーラ・トランジスタを有する集積回路を設計する方法を示すフローチャートである。
【図17】図17は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。
【図18】図18は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。
【図19】図19は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。
【図20】図20は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。
【図21】図21は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示すバイポーラ・トランジスタの平面図である。
【図22】図22は図21のドッグボーン形コレクタの代替のレイアウトである。
【図23】図23は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示す多重エミッタ・バイポーラ・トランジスタの平面図である。
【図24】図24は、本発明の実施形態による、コレクタ応力除去の幾何学的配置に基づく方法を示す多重エミッタ・バイポーラ・トランジスタの平面図である。
【図25】本発明の実施形態による、縮小デバイスを生成する方法のフローチャートである。
【図26】図3に類似の図であるが、本発明の実施形態による付加的な処理が行われている。
【図27】図25の方法のステップ255を実施するためのマスキング層を示す、バイポーラ・トランジスタの平面図である。
【図28】本発明の実施形態による、コレクタ応力除去の物理的方法のフローチャートである。
【図29】本発明の実施形態を実施するのに使用することができる汎用コンピュータの略ブロック図である。
【発明を実施するための形態】
【0011】
デバイス(例えば、バイポーラ・トランジスタ)の幾何学的スケーリングは、第1のデバイスの設計から、第1のデバイスの1つ又は複数の要素(例えば、コレクタ、ベース、エミッタ)の長さ、幅、フィンガ数、多重度、又は深さのうちの1つ又は複数を縮小することによって第2のデバイスの設計を生成することと定義される。特に断りのない限り、用語「デバイス」はバイポーラ・トランジスタを意味し、用語「縮小デバイス」はコレクタ及びエミッタのレイアウト寸法が大きなバイポーラ・トランジスタの設計から縮小されて小さなバイポーラ・トランジスタの設計を生成する場合を意味し、逆も同様であることを理解されたい。一般にエミッタの長さはエミッタの幅よりも大きいが、エミッタの長さと幅を等しくすることもできる。レイアウト寸法は、上面且つ平面図内の長さ及び幅の寸法である。
【0012】
コンパクト・モデルは、複雑な3次元現象の物理学を、より単純な2次元記述(等式、モデル又はアルゴリズムにおいて具体化される)で、そして多くの場合、より簡単にソフトウェアにコード化されコンピュータ時間をあまり消費しない形態で記述するが、複雑な現象の正確な解と実質的に同じ結果を与える近似的解析モデルと定義される。一般にコンパクト・モデルは、長さ及び幅の寸法(即ち、レイアウトの幾何学的寸法)並びに深さの寸法(例えば、基板内への延長)をコンパクト・モデル特有のモデル・パラメータを用いてモデル化する。
【0013】
図1は、本発明の実施形態を適用することができる例示的なバイポーラ・トランジスタの平面/上面図である。図1において、バイポーラ・トランジスタ100は、シリコン基板140(図2参照)内に形成された浅いトレンチ分離(STI)110によって画定されたコレクタ105を含む。コレクタ・コンタクト115がコレクタ105に電気的に接続される(図2参照)。ベース120(太線)がコレクタ105の上に形成され、STI110と重なる。単結晶エミッタ125がベース120上に形成され、ポリシリコン・エミッタ層130がエミッタ125及び重なったベース120の上に形成される。深いトレンチ分離(DTI)135の領域がSTI110の領域に隣接して形成される。STI110及びDTI135は明瞭のためにクロスハッチングして示す。エミッタ125は長手方向の長さLe及び横方向の幅Weを有する。長手方向は横方向に垂直である。以下で論じるSTI110の寸法は、頂点A、B、C及びDによって定められ、これら頂点は辺
【数1】
並びに面積
【数2】
を定める。
【数3】
のような表記は、以降ABバーとも記載する。以下で論じるコレクタ105の寸法は、頂点E、F、G及びHによって定めされ、これら頂点は辺EFバー、FGバー、GHバー及びEHバー並びに面積EFGHバーを定める。以下で論じる2つの間隔は、長手方向におけるエミッタ125の外側端部からSTI110の内側端部までの距離D1と、横方向におけるエミッタ125の外側端部からSTI110の内側端部までの距離D2を含む。エミッタ125の長さLeは、コレクタ・コンタクト115長さLccと平行に延びる。
【0014】
図2は図1の線2−2を通る断面図であり、図3は図1の線3−3を通る断面図である。図2及び図3においては、サブコレクタ140が単結晶シリコン基板145内に形成され、DTI135によって境界を付けられる。コレクタ105はサブコレクタ140内に形成され、STI110によって境界を付けられる。コレクタ・コンタクト115はサブコレクタ140を通してコレクタ105に電気的に接続する。ベース120は、ポリシリコン外因性ベース領域121、単結晶シリコン外因性ベース領域122、及び内部にエミッタ125が形成される単結晶真性ベース領域123を含む。誘電体層150は、エミッタ125の上を除いて、ベース120とポリシリコン・エミッタ層130との間に形成される。図2は、頂点対C/D、G/H、E/F及びA/Bによって定められる紙面内の線の位置を示し、距離D2が計測される場所を示す。図3は、頂点対A/D、E/G、F/H及びB/Cによって定められる紙面内の線の位置を示し、距離D1が計測される場所を示す。
【0015】
一実施例において、バイポーラ・トランジスタ100はNPNトランジスタであり、サブコレクタ140、コレクタ105及びエミッタ125はN型にドープされ、外因性ベース領域121及び122はP型にドープされ、真性ベース領域123はドープされないか又は非常に僅かに(例えば、約5E15atm/cm3未満)P型にドープされる。一実施例において、ベース120はSiGeの傾斜層を含んでバイポーラ・トランジスタ100をヘテロ接合トランジスタ(HJBT)にする。一実施例において、STI110は二酸化シリコンである。一実施例において、DTI135はポリシリコン・コア、並びにポリシリコン・コアとSTI110、サブコレクタ140及び基板145との間の二酸化シリコン・ライナを含む。
【0016】
図1、図2及び図3のバイポーラ・トランジスタ100を形成するための簡略化したプロセスは、(1)サブコレクタ140を基板145内に形成すること、(2)エピタキシャル層を基板145上に成長させてコレクタ105を形成すること、(3)DTI135を形成すること、(4)STI110を形成すること、(5)コレクタ・コンタクト115を形成すること、(6)ポリシリコン・ベース層を形成し、同時に単結晶真性ベース領域123を形成すること、(7)ポリシリコン・ベース層(真性ベース領域123を除いて)をドーピングして外因性ベース領域121及び122を形成すること、(8)ポリシリコン・エミッタ層を形成し、同時に単結晶シリコン・エミッタ125を形成すること、(9)ポリシリコン・エミッタ層をマスクしエチングしてポリシリコン・エミッタ層130を形成すること、及び(10)ポリシリコン・ベース層をマスクしエッチングしてベース120を形成することを含む。
【0017】
N型チャネル電界効果トランジスタ(NFET)及びP型チャネル電界効果トランジスタ(PFET)を含む相補型金属酸化物シリコン(CMOS)デバイスは、随意にステップ(5)と(6)の間で形成することができる。
【0018】
図4は、エミッタの外周対面積比に対するコレクタ電流密度のプロットであり、標準的バイポーラ・トランジスタ・モデルによる予測値と実際のバイポーラ・トランジスタの計測値とを示す。伝統的に、式(1)で表されるように、エミッタの面積及び外周の関数としてのエミッタ電流の変化を用いてバイポーラ・トランジスタ内のコレクタ電流がスケーリングされる。
Ic=Ica.A+Icp.P (1)
ここで、
Icはコレクタ電流であり、
Icaはコレクタ電流のエミッタ面積成分であり、
Icpはコレクタ電流のエミッタ外周成分であり、
Aはエミッタ面積(図1のLe×We)であり、
Pはエミッタ外周(図1の2Le+2We)である。
式(1)をAで割ると式(2)が得られる。
Jc=Ica+Icp(P/A) (2)
ここで、Jcはコレクタ電流密度である。
P/Aの関数としてのJcのプロットは、図4の「モデル」とラベル付けした曲線で示すように勾配Icp及び切片Icaを有する直線である。式(1)はコンパクト・モデルにおけるスケーリング式であると考えることができる。
【0019】
しかし、式(1)は、図4の曲線「Le変化」及び「We変化」によって示されるように非常に小さいエミッタを有する縮小デバイスには成立しないことが分かっている。曲線「Le変化」に関しては、エミッタ長さLeは約10μmであり、エミッタ幅Weは約0.4μmから約0.9μmまで変化した。曲線「We変化」に関しては、エミッタ幅Weは約0.8μmであり、エミッタ長さLeは約1.2μmから約25μmまで変化した。3つの曲線全てに関して、Vbeは約0.7vであった。
【0020】
図5(A)は例示的な多重エミッタ・バイポーラ・トランジスタの平面図であり、図5(B)は図5(A)の線5B−5Bを通る製造デバイスの断面図である。図5(A)において、バイポーラ・トランジスタ155のレイアウトは、STI/コレクタ設計レベル(RXで表示することができる)のレイアウト、ベース設計レベル(太線でPBと表示することができる)のレイアウト、及びエミッタ設計レベル(EXと表示することができる)のレイアウトを含んで示される。図5(A)において、STIは明瞭のためにクロスハッチを付けている。図5(B)から、バイポーラ・トランジスタ155は、別々のコレクタ及びエミッタを伴う共通サブコレクタ及びベースを有することが分かる。
【0021】
図6は、実際のバイポーラ・トランジスタのエミッタ面積に対する、飽和領域におけるコレクタ電流密度の計測値のプロットである。飽和領域におけるコレクタ電流密度Jsは式(3)によってコレクタ電流密度Jcに関連付けられる。
【数4】
ここで、
qは電子電荷であり、
VBEはエミッタとベースの間の電位差であり、
kはボルツマン定数であり、
Tはデバイスの温度である。
図6には、エミッタの数「n」のJsに対する効果が示される。より多数のエミッタを有するが、それ以外は同じエミッタ面積を有する縮小デバイスは、より高いJsを示す。例えば、2つの0.8μm×5μmのエミッタを有するデバイスは、1つの0.8μm×10μmのエミッタを有するデバイスより高いJsを有する。図6は式(1)のスケーリング・エラーが単一エミッタ・トランジスタだけでなく、多重エミッタ・トランジスタにも当てはまることを示す。
【0022】
図7は、実際のバイポーラ・トランジスタに関する、コレクタ電流密度に対するベータ(β)の計測値のプロットである。図7において、β対Jcは4つの縮小デバイスについてプロットされている(曲線1、2、3及び4)。曲線1はLe=20μm、We=0.8μm及びn(エミッタの数)=3を有するデバイスについてである。曲線2はLe=10μm、We=0.8μm及びn=3を有するデバイスについてである。曲線3はLe=5μm、We=0.8μm及びn=1を有するデバイスについてである。曲線4はLe=1.2μm、We=0.8μm及びn=1を有するデバイスについてである。図7は、より小さいデバイスが通常予測されるよりもより高いβを示すことを示している。βは式(4)に示すようにコレクタ電流をベース電流で割ったものとして定義される。
β=Ic/Ib (4)
ここで、
β=トランジスタの利得、であり、
Icはコレクタ電流であり、
Ibはベース電流である。
【0023】
図8は、実際のバイポーラ・トランジスタのエミッタ面積に対する、コレクタ・エミッタ間絶縁破壊電圧の計測値のプロットである。図8は、縮小デバイスにおいて、絶縁破壊電圧が式(5)から予測されるよりも小さいことを示す。
BVceo∝β-1/m (5)
ここで、
mは次式によってなだれ倍増率(M)に関連付けられる。
【数5】
ここで、VCB=印加電圧、であり、
BVCBOはベース開放状態での絶縁破壊電圧であり、
mは経験的に導かれた、2と6の間の値である(シリコンに対しては約3)。
【0024】
ここまでの議論は、エミッタ面積が約20μm2より小さく、そして確かにエミッタ面積が約10μm2より小さく縮小されたデバイスは、現行のデバイス・モデル、具体的には式(1)から予測される挙動を示さないことを示した。特定の縮小された寸法、具体的にはエミッタ・STI間隔(例えば、図1、図2及び図3のD1及びD2)の間の関係についてこれから議論する。
【0025】
従って、式(1)を用いて縮小された(即ち、以前の設計からサイズが縮小されたレイアウト)単一又は多重エミッタ・バイポーラ・トランジスタを設計すると、製造された縮小単一又は多重エミッタ・バイポーラ・トランジスタの実際のデバイス・パラメータIc及びIcに依存するそれらのパラメータ(例えば、β)は予測されるのとは異なることになる。式(1)により縮小された単一又は多重エミッタ・バイポーラ・トランジスタを回路設計に用いると、縮小単一又は多重エミッタ・バイポーラ・トランジスタを含む回路のシミュレーション結果は製造された回路の結果とは異なることになる。
【0026】
図9は、バイポーラ・トランジスタのスケーリングを示す平面図を含む。図9には4つのデバイス・レイアウト、即ち、大きいデバイスA、小さいデバイスA、大きいデバイスB及び小さいデバイスBが示される。小さいデバイスAは、大きいデバイスAの全てのコレクタ及びエミッタの寸法を縮小して生成された。小さいデバイスBは、大きいデバイスBの全てのコレクタ及びエミッタの寸法を縮小して生成された。大きいデバイスAと大きいデバイスBの唯一の違いはエミッタとSTIの間の横方向の距離であり、これは大きいデバイスAにおいては距離DLであり、大きいデバイスBにおいては距離1.6DLである。小さいデバイスAと小さいデバイスBの唯一の違いはエミッタとSTIの間の距離であり、これは小さいデバイスAにおいては距離DSであり、小さいデバイスBにおいてはDSの1.6倍の距離である。図9のものと類似のデバイス(図5(A)におけるように3つのエミッタを有することを除いて)を製造し、結果を図10にプロットした。
【0027】
図10は、図9に示したように小さい実際のバイポーラ・トランジスタのエミッタ面積に対する、飽和領域におけるコレクタ電流密度の計測値のプロットである。Aデバイス曲線に関しては、We=0.16X、Le=0.4Xμm、Xμm、2Xμm及び4Xμm、並びにn=3を有するデバイス(Xに規格化)についてプロットした。Bデバイス曲線に関しては、We=0.16X、Le=0.4Xμm、Xμm、2Xμm、4Xμm及び5Xμm、並びにn=3を有するデバイスについてプロットした。エミッタ・STI間隔は、BデバイスについてはAデバイスの1.6倍であった。図10は、同じエミッタ面積を有するAデバイスとBデバイスを比較して、エミッタ・STI間隔の増加によりJsが減少することを示す。さらに図10は、同じエミッタ面積を有する小さいAデバイスと小さいBデバイスの間のJs(dS)の差は、同じエミッタ面積を有する大きいデバイスの間のJs(dL)の差よりも大きいことを示す。従って、エミッタ・STI間隔の単純な変更はJsを変えることになる。図10のプロットは、STIによりコレクタ内に誘起される応力によって説明することができ、小さいデバイスは大きいデバイスよりもSTIからより大きな応力を受ける。
【0028】
図11(A)及び図11(B)は、長手方向のエミッタ・浅いトレンチ分離間隔が、飽和領域におけるコレクタ電流密度に及ぼす効果を示す。図11(A)は、エミッタ・STI間距離を示し、これが図11(B)のX軸上にプロットされる。図11(B)において、Le=Xμmに対する第1の曲線及びLe=8Xμmに対する第2の曲線(両方ともに同じWeの値に対する)が、長手方向における種々のエミッタ・STI間距離に対してプロットされている。小さいデバイスのJs(Le=Xμm曲線)はエミッタ・STI間距離の非常に強い関数であり、いずれのエミッタ・STI間距離に対しても、小さいデバイス(Le=X曲線)は大きいデバイス(Le=8Xμm曲線)よりも大きな影響を受けることが分かる。
【0029】
図12(A)及び図12(B)は、横方向のエミッタ・浅いトレンチ分離間隔が、飽和領域におけるコレクタ電流密度に及ぼす効果を示す。図12(A)は、エミッタ・STI間距離を示し、これが図12(B)のX軸上にプロットされる。図12(B)において、Le=Xμmに対する第1の曲線及びLe=8Xμmに対する第2の曲線(両方ともに同じWeの値に対する)が、横方向における種々のエミッタ・STI間距離に対してプロットされている。大きいデバイス及び小さいデバイスのJs(Le=Xμm曲線)はエミッタ・STI間距離の非常に強い関数であり、いずれのエミッタ・STI間距離に対しても、小さいデバイス(Le=X曲線)は大きいデバイス(Le=8Xμm曲線)よりも大きな影響を受けることが分かる。
【0030】
図4、図6、図7及び図8に見られる結果は、STIによってコレクタ内に誘起される応力に起因するものである。特に図7は、コレクタ電流の変化がベース電流よりも強い応力の関数であることを示す。図10、図11(A)、図11(B)、図12(A)及び図12(B)に示されるような、STI・エミッタ間距離とJs(及び従ってJc)の関係は予期されない結果であり、その理由は、エミッタとコレクタが別々の設計レベルによって画定され、異なるマスクを用いて製造され、デバイスの2つの異なる層(コレクタ・レベル及びエミッタ・レベル、ベースが介在する)の中に形成されるためである。
【0031】
縮小デバイスの標準モデルからのずれ及びエミッタ・STI間隔の関係について議論してきた。スケーリングの問題に対して2つの手法を取ることができる。第1の手法においては、新しいコンパクト・モデルを開発してシミュレーション精度を高めることができる。第2の手法においては、デバイスのスケーリング則に変更を加えて縮小デバイスが式(1)の標準モデルに従うようにすることができる。エミッタ及びSTI/コレクタの幾何学的配置を用いてバイポーラ・トランジスタをモデル化するための新しい方法についてこれから議論する。
【0032】
式(6)を用いて、バイポーラ・トランジスタのコレクタ内に誘起される応力を計算することができる。
【数6】
ここで、
ΔVbeは、ベース・エミッタ間電圧の変化であり、
Js(x)は応力下におけるコレクタ飽和電流であり、
Js(0)は無応力状態でのコレクタ飽和電流である。
ΔVbeが正であり、コレクタが圧縮応力下にあるとき、これはNPNバイポーラ・トランジスタに対して意味するが、多数キャリアの移動度が減少する。シリコン内の静水圧に対するVbeの感受性が1.5E−11V/Paであるとすると、検討中の最小のデバイス(エミッタ面積=約5μm2)のコレクタ内に誘起される応力は約1GPaの程度となる。
【0033】
図13は、本発明の実施形態による、浅いトレンチ分離によってコレクタ内に誘起される応力を計算するのに用いる幾何学的特徴を示すバイポーラ・トランジスタの平面図である。図13においてデバイス全体の面積は、頂点A、B、C、及びDによって定められ、面積ABCDバーによって与えられる。各々のコレクタの面積は頂点E、F、G及びHによって定められ、各々のコレクタは面積EFGHバーを有し、全シリコン面積はEFGHバーの3倍となる。式(6)に関する上記の議論及び図13から応力係数を式(7)によって定義することができる。
【数7】
ここで、nはエミッタの数である。
【0034】
図14は、本発明の実施形態による、実際のバイポーラ・トランジスタのコレクタ応力係数の関数としてのコレクタ電流密度のプロットである。図14において、曲線(5)は図10の「Aデバイス曲線」のものと類似のデバイスに関するものであり、曲線(6)は図10の「Bデバイス曲線」のものと類似のデバイスに関するものである。曲線(5)のデバイスのエミッタ・STI間距離は、曲線(6)のデバイスの対応するエミッタ・STI間距離よりも約60%小さい。小さい方のデバイスには、約0.06GPaの付加的な応力量が存在する。
【0035】
従って、Icの標準モデル(式(1))の値を式(7)の応力アルゴリズムによって生成した応力パラメータに基づいて調節する第1のコンパクト・モデルを作ることができる。このアルゴリズムに対する入力は、STIの外周の寸法、コレクタの寸法及びエミッタの数のレイアウト・パラメータである。標準モデルに対する入力はエミッタの面積及び外周のレイアウト・パラメータである。
【0036】
図15は、本発明の実施形態による、実際のバイポーラ・トランジスタのエミッタ面積の関数としての飽和領域におけるコレクタ電流密度のプロットである。図15には、実際のバイポーラ・トランジスタの計測に基づく「データ」曲線、及びNPNバイポーラ・トランジスタにおけるIcに対する式(8)に基づく「モデル」曲線がある。
【数8】
ここで、
【数9】
であり、
Aはベース面積であり、
μnは電子(少数キャリア)の移動度であり、
niは固有キャリア濃度であり、
NAはアクセプタ濃度であり、
wは空乏領域の幅であり、
Ncは伝導帯内の有効状態密度であり、
Nvは価電子帯内の有効状態密度であり、
Egはベースのエネルギー・バンドギャップであり、
Eg=ΔEg/Le (10)
であり、
Leはエミッタの長さであり、
ΔEgは24.5meV−μmである(この定式化において、コレクタ内に誘起される応力が約1GPaの場合)。
図15は、式(8)は実際のデバイスに完全には適合しないが、応力を含めることによってよい近似となり、ベース面積及びエミッタ長さの寸法のレイアウト・パラメータに基づくIcの第2のコンパクト・モデルとして機能し得ることを示す。図15はまた、式(1)によって予測されるJs対エミッタ面積のプロット(破線)を含む。
【0037】
図16は、本発明の実施形態による、バイポーラ・トランジスタを有する集積回路を設計する方法を示すフローチャートである。ステップ200において初期回路設計が準備される。集積回路設計はコンピュータ可読コードによる集積回路の表現である。集積回路設計は、例えば、回路内のデバイスのグラフィカル・レイアウト・データを含むことができる。バイポーラ・トランジスタに関する設計は、コレクタ、ベース及びエミッタを画定する設計レベルを含む。一実施例において、集積回路の表現はGL1又はGDSII形式である。GL1(グラフィックス言語1、IBM社により開発された)及びGDSII(グラフィカル・データ・システム・バージョン2、GE CALMAにより開発された)は、コンピュータ・システム内で2Dグラフィカル設計データを転送及びアーカイブするための標準ファイル形式を与えるグラフィックス言語を指す。
【0038】
次にステップ205において、ネットリストを抽出してレイアウト・パラメータにより注釈を付ける。ネットリストは電子的設計の接続性を記述する。ネットリストはデバイスの要素(例えば、バイポーラ・トランジスタのコレクタ、ベース、エミッタ)について言及する。ネットリスト内であるデバイスが用いられるたびにそのデバイスはインスタンスと呼ばれる。同じデバイスが10回用いられる場合、10のインスタンスが存在することになる。2つの異なるデバイスの各々が5回及び10回用いられる場合、15のインスタンスが存在することになる。インスタンスは名称を有するピンを有する。ネットは、回路内でピンを相互に接続するワイヤである。例えば、デバイスがバイポーラ・トランジスタであるとき、ピンはコレクタ、ベース及びエミッタのコンタクトを含む。
【0039】
ネットリスト抽出は集積回路レイアウトのネットリストへの変換である。異なる抽出プログラムは、ネットリストが用いられることになる回路シミュレーションの型、例えば、静的タイミング解析、信号完全性、電力解析及び最適化、並びに論理・レイアウト比較などに応じて、ネットリストの異なる表現を生成する。設計デバイス(設計者によって意図的に作成されたデバイス)及び寄生デバイス(設計者によって明示的に意図されないが回路の層内に内在するデバイス)の両方を抽出することができる。
【0040】
次のステップ210又は215は、用いるコレクタ電流モデルに応じて実行される。
【0041】
ステップ210において、前述の第1のコンパクト・モデルが用いられる。式(7)のデバイス面積対シリコン面積の応力アルゴリズムを用いて式(1)のモデルからのデバイス・パラメータが修正されて応力パラメータが生成される。式(1)に対する入力は、エミッタの寸法のレイアウト・パラメータである。式(1)の出力はIc及び/又はβである。応力アルゴリズムに対する入力は、STIの外周の寸法、コレクタの寸法、及びエミッタの数のレイアウト・パラメータである。応力アルゴリズムの出力は応力係数である。第1のコンパクト・モデルの出力は応力コレクタ電流IcSTRESSED及び/又はβSTRESSEDである。本方法はステップ220に進む。
【0042】
ステップ215において、前述の第2のコンパクト・モデルがレイアウト・パラメータに直接適用されてデバイス・パラメータが生成される。レイアウト・パラメータは、コレクタの寸法及びエミッタ長さのレイアウト・パラメータである。デバイス・パラメータはIc及び/又はβである。次にステップ220に進む。
【0043】
ステップ220において、ステップ210又は215によって生成されたデバイス・パラメータを用いて回路シミュレーションが実行される。ステップ225において、所定の回路性能目標が満たされたかどうか、シミュレーション結果に基づいて判断される。性能目標の一例は、設計の種々の回路を通る信号伝搬速度である。ステップ225において性能目標が満たされた場合には本方法は完了し、そうでなければ本方法はステップ230に進む。ステップ230において、例えば、回路のバイポーラ・トランジスタ設計を修正することにより、回路設計が修正され、本方法は200にループ・バックする。ステップ230における回路レイアウトの修正は、手動で又は自動プログラムによって行うことができる。ステップ230は、ステップ230、200、205、210、220及び225を通る、又はステップ230、200、205、215、220及び225を通る自動ループの特定の回数の後、又は人間オペレータの指示によって終了させる選択肢を含む。初めのループがステップ210を通った場合、全てのその後のループはステップ210を通る。初めのループがステップ215を通った場合、全てのその後のループはステップ215を通る。
【0044】
次に、式(1)の現行の標準モデルからの縮小デバイスのずれの問題に対する第2の手法を論じる。
【0045】
図17乃至図21は、本発明の実施形態による、幾何学的配置に基づくコレクタ応力除去の方法を示すバイポーラ・トランジスタの平面図である。図17乃至図21においては、STI/コレクタ、ベース及びエミッタのレベルのみを示す。ベースは太線で示す。STIレベルは明瞭にするためにクロスハッチを付けてある。図17において、普通に縮小したデバイス160Aは長さLe及び幅Weのエミッタを有し、横方向にS1及び長手方向にS2のエミッタ・STI間隔を有する。デバイス160Aが式(1)の標準モデルに基づいて縮小されたと仮定し、エミッタ面積及び外周が十分に小さく、デバイス160Aの実際のIcが、上記のSTI応力のためにデバイス160Aの標準モデルIc値よりも著しく大きいと予測される場合、デバイス160Aの設計に対する調節は、図18乃至図22に示すように行うことができる。
【0046】
図18において、デバイス160Bは、図17のデバイス160Aと同様のものであるが、デバイス160Bは、横方向及び長手方向の両方でエミッタ・STI間隔を広くすることにより応力が除去されている点で異なる。デバイス160Bは横方向にS3及び長手方向にS4のエミッタ・STI間隔を有する。S3はS1より大きく(図17参照)、S4はS2より大きい(図17参照)。
【0047】
図19において、デバイス160Cは、図17のデバイス160Aと同様のものであるが、デバイス160Cは、横方向のエミッタ・STI間隔を広くすることにより応力が除去されている点で異なる。デバイス160Cは横方向にS3及び長手方向にS2のエミッタ・STI間隔を有する。
【0048】
図20において、デバイス160Dは、図17のデバイス160Aと同様のものであるが、デバイス160Dは、長手方向のエミッタ・STI間隔を広くすることにより応力が除去されている点で異なる。デバイス160Dは横方向にS1及び長手方向にS4のエミッタ・STI間隔を有する。
【0049】
図21において、デバイス160Eは、図17のデバイス160Aと同様のものであるが、デバイス160Eは、デバイス160AのSTIの内側頂点に切り込みを入れてデバイス160Eのコレクタが横方向及び長手方向(これらはまた、実際のデバイスが内部に作成されることになる基板の上面に平行である)により定められる平面内でドッグボーン形を有するようにすることによって、応力が除去されている点で異なる。図21において、コレクタは実質的に長方形の本体を有し、2つの辺の上の、コレクタの隅から突き出た突出し部分I、J、K及びLを有する。図21において、コレクタは、ある長さ、及びコレクタの中央において第1の幅を有し、第1の幅はコレクタの端部におけるコレクタの第2の幅よりも小さい。デバイス160Eは、エミッタの外周からどこにも垂直にSTIの端部まで計測すると、図17の160Aと同じく、横方向にS1及び長手方向にS2のエミッタ・STI間隔を有する。コレクタの幅(横方向における)はS5であるが、エミッタがその上で位置合せされるコレクタの領域の少なくとも一部分の幅(横方向における)は2S1+Weであり、ここでS5は2S1+Weよりも大きい。
【0050】
図22は、図21のドッグボーン形コレクタの別のレイアウトである。図22において、突出し部分I’、J’、K’及びL’は、図21における2つの辺だけとは異なり、4つの辺全てから延びている。ドッグボーン形にすることは、STIによってコレクタ内に誘起される応力を減少させ、その理由は、隅に応力が集まり、ドッグボーン形にすると隅が「除去」されるからである。
【0051】
図23及び図24は、本発明の実施形態における、幾何学的配置に基づくコレクタ応力除去の方法を示す多重エミッタ型バイポーラ・トランジスタの平面図である。図23及び図24においては、STI/コレクタ、ベース及びエミッタのレベルのみを示す。ベースは太線で示す。STIレベルは明瞭にするためにクロスハッチを付けてある。図23において、普通に縮小したデバイス165Aは、各々が長さLe及び幅Weを有する2つのエミッタ、エミッタ1及びエミッタ2と、幅Wstiを有するSTIの領域によって隔てられた2つのコレクタ、コレクタ1及びコレクタ2とを有する。コレクタ1の上で、エミッタ1・STI間隔は横方向でS1及び長手方向でS2である。コレクタ2の上で、エミッタ2・STI間隔は横方向でS1及び長手方向でS2である。デバイス165Aが式(1)の標準モデルに基づいて縮小されたと仮定し、エミッタ1及びエミッタ2の面積並びに外周が十分に小さく、デバイス165Aの実際のIcが、上記のSTI応力のためにデバイス165Aの標準モデルIc値よりも著しく大きいと予測される場合、デバイス165Aの設計に対する調節は、図24に示すように行うことができる
【0052】
図24において、デバイス165Bは図23のデバイス165Aと同様のものであるが、デバイス165Bは、デバイス165Aのエミッタ1とエミッタ2の間のSTI領域を取り除いて単一のコレクタ3を形成することによって、応力が除去されている点で異なる。デバイス165Bは、横方向にS6及び長手方向にS7のエミッタ・STI間隔を有し、エミッタ間は距離S8だけ離される。一実施例において、S6は図23のデバイス165AのS1に等しく、S7はS2に等しい。一実施例において、S8はWstiに等しい(図23参照)。一実施例において、S8は2S1に等しい(図23参照)。一実施例において、S8はS1に等しい(図23参照)。随意に、エミッタ・エミッタ間隔及び/又はエミッタ・STI間隔を、長手方向及び横方向のいずれか又は両方において、同様に調節することができる。
【0053】
それぞれ図17、図18、図19、図20、図21、図23及び図24のデバイス160A、160B、160C、160D、160E、165A及び165Bは、それぞれのエミッタがそれぞれのコレクタの上の中央に位置するように示した。しかし、それぞれのエミッタは、パラメタライズド・セル(paramaterizeed cell)などのトランジスタ設計ライブラリ要素内での変化に基づいて、それぞれのコレクタの上の中央に配置しなくてもよい。パラメタライズド・セル(Pセル)は、その支配的パラメータの値に基づいて電子設計自動化(EDA)ソフトウェアにより自動的に生成される「セル」である。例えば、エミッタを横方向に移動させて、コレクタの2つの平行な辺のうちの第1の辺との間隔を、コレクタの2つの平行な辺のうちの第2の辺との間隔よりも狭くすることができる。同様に、エミッタを長手方向に移動させて、コレクタの2つの平行な辺のうちの第1の辺との間隔を、コレクタの2つの平行な辺のうちの第2の辺との間隔よりも狭くすることができる。最後に、エミッタを長手方向及び横方向の両方に移動させることができる。それぞれ図17、図18、図19、図20、図21、図23及び図24のデバイス160A、160B、160C、160D、160E、165A及び165Bは、浅いトレンチ分離レイアウト・レベル(これはまたコレクタを画定する)のレイアウト配置を、バイポーラ・トランジスタの縮小設計のエミッタ・レイアウト・レベルのレイアウト配置に対して調節してバイポーラ・トランジスタの応力補償縮小設計を生成する方法を示す。
【0054】
図25は、本発明の実施形態による縮小デバイスを生成する方法のフローチャートである。ステップ240において、縮小する初期デバイスを選択する。ステップ245において、初期デバイスの寸法を縮小することによってスケーリングを実行してより小さな縮小デバイスを生成する。ステップ250において、縮小デバイスのSTI応力調節が必要かどうかをエミッタの長さ、面積、外周又はそれらの組合せに基づいて判断する。応力調節が必要ない場合、本方法はステップ260に進み、そうでない場合には本方法はステップ255に進む。ステップ255において、縮小デバイスのエミッタのSTIに対する配置を、(i)エミッタ・STI間隔を長手方向及び横方向のいずれか又は両方において調節することにより、又は(ii)コレクタの隅に隣接するSTIに切り込みを入れてドッグボーン形コレクタを生成することにより、又は(iii)STIにより隔てられた(横方向において)複数のコレクタを有する多重エミッタ・デバイスについて、デバイスの隣り合うコレクタの間のSTIを取り除き、そして随意にエミッタ・エミッタ間隔及び/又はエミッタ・STI間隔を長手方向及び横方向のいずれか又は両方において調節することにより、調節して応力補償縮小デバイスを生成する。応力を補償する縮小デバイスの選択は手動で又は自動的に行うことができる。次にステップ260において、ステップ255において生成された応力補償縮小デバイス、又はステップ245において生成された縮小デバイスのいずれかを、集積回路の設計に用いるデバイス・ライブラリに加える。本方法はステップ240にループ・バックして必要に応じて何度も縮小する別のデバイスを選択する。
【0055】
図26は図3に似ているが、本発明の実施形態による付加的な処理を行ってデバイス100Aが形成されている。図26においては、例えば希フッ化水素酸による湿式エッチングにより、マスキング層、例えばパターン化フォトレジスト層を通して、STI110の一部及び随意にDTI135の一部を除去することによって、STI110の部分が等方的に除去されている。代替的に、コレクタ105の側壁170を露出するようにSTI110を除去することもできる。マスキング層を除去した後、キャッピング層175を形成してボイド180を形成する。キャッピング層175はボイド180を密閉するが完全には充填しない。このようにしてデバイス100AはSTI応力補償される。一実施例においてキャッピング層175はホウリン酸シリケート・ガラス(BPSG)とする。代替的に、STI110を除去して、生じるボイド180を非応力誘起材料、例えばスピン・オン・ガラス又は多孔質誘電体で充填することもできる。
【0056】
図27は、図25の方法のステップ255を実施するためのマスキング層を示すバイポーラ・トランジスタの平面図である。図27には、STI/コレクタ・レベル(クロスハッチ付き)、ベース・レベル(太線)、ポリシリコン・エミッタ層、及びエミッタ層を示す。破線は、ベースの端部と重なり、STIのリングを露出させるマスキング層内の開口を表す。図27にはリング状のSTIエッチング・マスク開口を示すが、開口は、長手方向又は横方向に延びる平行開口を含むことによりSTIがコレクタの対向する側の一対(コレクタを画定する対向する側の2つの直交する対)だけからエッチングされるようにすることができることに留意されたい。換言すれば、STIはコレクタの2つの対向する側から除去され、コレクタの他の2つの対向する側からは除去されない。
【0057】
図28は、本発明の実施形態によるコレクタ応力除去の実際的方法のフローチャートである。ステップ265において、デバイスはベース・エッチング(前述のステップ10)を通して処理される。ステップ270において、マスキング層はフォトリソグラフィにより画定され、コレクタの回りのSTIがエッチングされてトレンチが形成される。ステップ275において、キャッピング層が堆積されてトレンチを密閉し、ボイドが形成される。ステップ280において、さらに別の処理、例えば、誘電体層、コンタクト、レベル間誘電体層及びワイヤを形成することが実行されて集積回路チップの製造が完了する。
【0058】
一般に、バイポーラ・トランジスタを有する集積回路を設計し、及びバイポーラ・トランジスタを設計する方法に関する本明細書で説明した方法は、汎用コンピュータにより実施され、図16及び図25のフロー図において前述した方法は、汎用コンピュータによって使用するための取り外し可能媒体又はハード媒体上の一組の命令としてコード化することができる。
【0059】
図29は、本発明の実施形態を実施するのに使用する汎用コンピュータの略ブロック図である。図29において、コンピュータ・システム300は少なくとも1つのマイクロプロセッサ又は中央処理ユニット(CPU)305を有する。CPU305は、システム・バス310を介してランダム・アクセス・メモリ(RAM)315、読み出し専用メモリ(ROM)320、取り外し可能データ及び/又はプログラム記憶デバイス330並びに大容量データ及び/又はプログラム記憶デバイス335を接続するための入力/出力(I/O)アダプタ325、キーボード345及びマウス350を接続するためのユーザ・インタフェース・アダプタ340、データ・ポート360を接続するためのポート・アダプタ355、並びに表示デバイス370を接続するためのディスプレイ・アダプタ365に相互接続される。
【0060】
ROM320は、コンピュータ・システム300の基本オペレーティング・システムを含む。代替的に、オペレーティング・システムはRAM315又は当技術分野で既知の他の場所に常駐することができる。取り外し可能データ及び/又はプログラム記憶デバイス330の例としては、フロッピー・ドライブ及びテープ・ドライブなどの磁気媒体、CD−ROMドライブなどの光媒体が挙げられる。大容量データ及び/又はプログラム記憶デバイス335の例としては、電子、磁気、光、電磁気、赤外線、及び半導体デバイスが挙げられる。コンピュータ可読媒体の例としては、半導体又は固体メモリ、磁気テープ、取り外し可能コンピュータ・ディスケット、ランダム・アクセス・メモリ(RAM)、読み出し専用メモリ(ROM)、剛体磁気ディスク及び光ディスクが挙げられる。光ディスクの現在の例としては、コンパクト・ディスク読み出し専用メモリ(CD−ROM)、コンパクト・ディスク読み出し/書き込み(CD−R/W)及びDVDが挙げられる。キーボード345及びマウス350に加えて、他のユーザ入力デバイス、例えばトラックボール、ライティング・タブレット、圧力パッド、マイクロフォン、ライトペン及び位置検出スクリーン・ディスプレイなどをユーザ・インタフェース340に接続することができる。表示デバイスの例としては、陰極線管(CRT)及び液晶ディスプレイ(LCD)が挙げられる。
【0061】
当業者であれば、適切なアプリケーション・インタフェースを有するコンピュータ・プログラムを作成し、システム、又はデータ及び/又はプログラム記憶デバイスの上にストアして、本発明の実施を簡略にすることができる。動作中、本発明を実行するために作成された情報、又はコンピュータ・プログラムが、適切な取り外し可能データ及び/又はプログラム記憶デバイス330上に搭載され、データ・ポート360を介して供給され、又はキーボード345を用いてタイプ入力される。
【0062】
このように、本発明の実施形態は、バイポーラ・トランジスタ内の応力をモデル化する方法、バイポーラ・トランジスタ内の応力を減少させる方法及び構造体、バイポーラ・トランジスタを製造する方法、並びに、バイポーラ・トランジスタを有する集積回路を設計する方法及びバイポーラ・トランジスタを設計する方法を提供する。
【0063】
本発明を理解するための本発明の実施形態の説明を上記に与えた。本発明は、本明細書で説明した特定の実施形態に限定されず、いまや当業者には明白なように、本発明の範囲から逸脱しない様々な修正、再配置及び置き換えが可能であることを理解されたい。従って、添付の特許請求の範囲は、全てのそのような修正及び変更を本発明の真の趣旨及び範囲内に入るものとして含むことが意図されている。
【符号の説明】
【0064】
100、155:バイポーラ・トランジスタ
100A:デバイス
105:コレクタ
110:浅いトレンチ分離(STI)
115:コレクタ・コンタクト
120:ベース
121:ポリシリコン外因性ベース領域
122:単結晶シリコン外因性ベース領域
123:単結晶真性ベース領域
125:単結晶エミッタ
130:ポリシリコン・エミッタ層
135:深いトレンチ分離(DTI)
140:サブコレクタ
145:単結晶シリコン基板
150:誘電体層
160A、165A:普通に縮小されたデバイス
160B、160C、160D、160E、165B:応力除去縮小デバイス
170:コレクタ105の側壁
175:キャッピング層
180:ボイド
300:コンピュータ・システム
305:マイクロプロセッサ/中央処理ユニット(CPU)
310:システム・バス
315:ランダム・アクセス・メモリ(RAM)
320:読み出し専用メモリ(ROM)
325:入力/出力(I/O)アダプタ
330:取り外し可能データ及び/又はプログラム記憶デバイス
335:大容量データ及び/又はプログラム記憶デバイス
340:ユーザ・インタフェース・アダプタ
345:キーボード
350:マウス
355:ポート・アダプタ
360:データ・ポート
365:ディスプレイ・アダプタ
370:表示デバイス
【特許請求の範囲】
【請求項1】
バイポーラ・トランジスタの初期設計を選択するステップと、
前記バイポーラ・トランジスタの前記初期設計をスケーリングして前記バイポーラ・トランジスタの縮小設計を生成するステップと、
前記バイポーラ・トランジスタの前記縮小設計の応力補償が必要かどうかを、前記スケーリング後の前記のバイポーラ・トランジスタのエミッタの寸法に基づいて判断するステップと、
前記バイポーラ・トランジスタの前記縮小設計の応力補償が必要である場合、前記縮小設計のトレンチ分離レイアウト・レベルのレイアウトを、前記縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節して前記バイポーラ・トランジスタの応力補償縮小設計を生成するステップと
を含む方法。
【請求項2】
前記トレンチ分離レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記エミッタ・レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの前記エミッタを画定し、
前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記縮小設計のエミッタ・トレンチ分離間隔を横方向、又は長手方向、又は前記横方向と前記長手方向の両方において増加させるステップを含み、前記エミッタは長手方向に延びる長さ及び横方向に延びる幅を有し、前記横方向は前記長手方向に垂直である、
請求項1に記載の方法。
【請求項3】
前記トレンチ分離レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記エミッタ・レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの前記エミッタを画定し、
前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記コレクタの隅の前記トレンチ分離に切れ込みを入れてドッグボーン形を有するコレクタを形成するステップを含む、
請求項1に記載の方法。
【請求項4】
前記トレンチ分離レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの複数のコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、前記誘電体分離は前記複数のコレクタを互いに分離させ、
前記エミッタ・レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの複数のエミッタを画定し、各々の前記エミッタは前記複数のコレクタのそれぞれのコレクタの上で位置合せされ、
前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記複数のコレクタの間から前記誘電体分離を除去して前記トレンチ分離レイアウト・レベル内の単一のコレクタを生成するステップを含む、
請求項1に記載の方法。
【請求項5】
前記エミッタ・レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの前記エミッタを画定し、
前記スケーリング後の前記バイポーラ・トランジスタの前記エミッタの前記寸法は、前記エミッタの幅、前記エミッタの長さ、前記エミッタの外周、前記エミッタの面積又はそれらの組合せから成る群から選択される、
請求項1に記載の方法。
【請求項6】
(a)回路設計を選択するステップと、
(b)1つ又は複数のコンピュータ・プロセッサを用いて、前記回路設計からバイポーラ・トランジスタのレイアウト・レベル及び対応するレイアウト・パラメータを抽出するステップと、
(c)前記1つ又は複数のコンピュータ・プロセッサを用いて、前記レイアウト・パラメータから前記バイポーラ・トランジスタのデバイス・パラメータを決定するステップと、
(d)前記1つ又は複数のコンピュータ・プロセッサを用いて、前記回路設計の回路シミュレーションを実行するステップと、
(e)前記シミュレーションの結果に基づいて、前記回路設計が所定の性能目標を満たすかどうか判断するステップと、
(f)前記性能目標が満たされない場合、少なくとも1つの前記バイポーラ・トランジスタについて、前記少なくとも1つのバイポーラ・トランジスタのトレンチ分離レイアウト・レベルのレイアウトを前記少なくとも1つのバイポーラ・トランジスタのエミッタ・レイアウト・レベルのレイアウトに対して調節するステップと、
(g)ステップ(b)からステップ(f)までを、前記性能目標がみたされるまで、又は所定の回数まで繰り返すステップと
を含む方法。
【請求項7】
前記トレンチ分離レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記エミッタ・レイアウト・レベルは、前記すくなくとも1つのバイポーラ・トランジスタのエミッタを画定し、
前記レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのベースを画定するベース・レイアウト・レベルを含み、
前記レイアウト・パラメータは、前記エミッタの幅、前記エミッタの長さ、前記エミッタの外周、前記エミッタの面積、前記エミッタ及びトレンチ分離の辺の間の距離、前記ベースの面積、及びそれらの組合せから成る群から選択される、
請求項6に記載の方法。
【請求項8】
前記トレンチ分離レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記エミッタ・レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのエミッタを画定し、
前記レイアウト・パラメータは、前記誘電体分離の外周によって定められる全バイポーラ・トランジスタ面積、全コレクタ面積、前記エミッタの面積及び前記エミッタの外周を含み、
前記デバイス・パラメータは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ電流を含み、
ステップ(c)は、
前記1つ又は複数のコンピュータ・プロセッサを用いて、前記エミッタの面積及び外周から定格コレクタ電流を生成するステップと、
前記1つ又は複数のコンピュータ・プロセッサを用いて、前記全バイポーラ・トランジスタ面積及び前記全コレクタ面積から応力係数を生成するステップと、
前記1つ又は複数のコンピュータ・プロセッサを用いて、前記定格コレクタ電流及び前記応力係数に基づいて応力デバイスのコレクタ電流を計算するステップと
を含む、
請求項6に記載の方法。
【請求項9】
前記トレンチ分離レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのベースを画定するベース・レイアウト・レベルを含み、
前記レイアウト・パラメータは、エミッタの長さ及び前記ベースの面積を含み、
前記デバイス・パラメータは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ電流を含み、
ステップ(c)は、前記1つ又は複数のコンピュータ・プロセッサを用いて、前記トレンチ分離によって前記コレクタ内に誘起された応力に起因する前記ベースのエネルギー・バンドギャップの変化、前記ベース面積、及び前記エミッタの前記長さに基づいて前記コレクタ電流を計算するステップを含む、
請求項6に記載の方法。
【請求項10】
前記トレンチ分離レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記エミッタ・レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのエミッタを画定し、
前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記少なくとも1つのバイポーラ・トランジスタのエミッタ・トレンチ分離間隔を横方向、又は長手方向、又は前記横方向と前記長手方向の両方において増加させるステップを含み、前記エミッタは長手方向に延びる長さ及び横方向に延びる幅を有し、前記横方向は前記長手方向に垂直である、
請求項6に記載の方法。
【請求項11】
前記トレンチ分離レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記エミッタ・レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのエミッタを画定し、
前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記コレクタの隅の前記トレンチ分離に切れ込みを入れてドッグボーン形を有するコレクタを形成するステップを含む、
請求項6に記載の方法。
【請求項12】
前記トレンチ分離レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタの複数のコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、前記誘電体分離は前記複数のコレクタを互いに分離させ、
前記エミッタ・レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタの複数のエミッタを画定し、各々の前記エミッタは前記複数のコレクタのそれぞれのコレクタの上で位置合せされ、
前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記複数のコレクタの隣り合うコレクタの間から前記誘電体分離を除去して前記トレンチ分離レイアウト・レベル内の単一のコレクタを生成するステップを含む、
請求項6に記載の方法。
【請求項13】
基板内にトレンチを形成し、前記トレンチを誘電体材料で充填して前記基板内のコレクタの外周を画定するトレンチ分離を形成するステップと、
前記コレクタの上にベースを形成するステップと、
前記ベース内にエミッタを形成するステップと、
前記トレンチから前記誘電体材料の全て又は一部分を除去するステップと、
前記基板、前記ベース及び前記エミッタの露出領域の上にあり、且つ前記トレンチを覆う誘電体キャッピング層を形成するステップと
を含み、
前記キャッピング層は前記トレンチの上部分を密閉し、前記コレクタの前記外周の回りのボイドを形成する、
方法。
【請求項14】
前記ベースはゲルマニウムを含む、請求項13に記載の方法。
【請求項15】
前記ベースは前記トレンチ分離と重なり、前記トレンチ分離の外周は露出し、
前記トレンチから前記誘電体材料の全て又は一部分を前記除去するステップは、
マスキング層を前記基板の上に形成するステップと、
前記マスキング層内に開口を形成し、前記トレンチ分離の一領域が前記開口内に露出するようにするステップと、
前記誘電体材料を等方的にエッチングするステップと
を含む、
請求項13に記載の方法。
【請求項16】
前記ベースを前記形成するステップは、
前記コレクタの上にポリシリコン層を形成して、前記ポリシリコン層が前記トレンチ分離と重なって前記誘電体材料の上のポリシリコン・ベース領域及び前記コレクタ上の単結晶ベース領域を形成するようにするステップと、
前記ポリシリコン・ベース領域から外因性ポリシリコン・ベース領域を形成し、単結晶真性ベース領域を取り囲む単結晶外因性ベース領域を形成するステップと
を含む、請求項13に記載の方法。
【請求項17】
前記エミッタを前記形成するステップは、
前記ベースの上及び前記コレクタの上に誘電体層を形成するステップと、
前記誘電体層内に、前記コレクタの上で位置合せされたトレンチを形成し、前記真性ベース領域が前記トレンチの底面において露出するようにするステップと、
前記トレンチ内の前記真性ベース領域の上に、前記誘電体層と重なるドープ・ポリシリコン層を形成して、前記誘電体層の上のポリシリコン・エミッタ層及び前記真性ベース領域内の単結晶エミッタを形成するステップと
を含む、請求項13に記載の方法。
【請求項18】
基板内にあって、前記基板内のコレクタの外周に近接するトレンチと、
前記コレクタの上のベースと、
前記ベース内のエミッタと、
前記基板、前記ベース及び前記エミッタの露出領域の上にあって、前記トレンチを覆って延びる誘電体キャッピング層と
を備え、
前記キャッピング層は前記トレンチを密閉するが充填しない、
バイポーラ・トランジスタ。
【請求項19】
前記ベースはゲルマニウムを含む、請求項18に記載のバイポーラ・トランジスタ。
【請求項20】
前記ベースは前記トレンチと重なる、請求項18に記載のバイポーラ・トランジスタ。
【請求項21】
前記ベースは、
単結晶真性ベース領域を取り囲む単結晶外因性ベース領域と、
前記単結晶外因性ベース領域を取り囲む外因性ポリシリコン・ベース領域と
を含む、請求項18に記載のバイポーラ・トランジスタ。
【請求項22】
前記エミッタは、
前記ベース領域の上の誘電体層の上のポリシリコン・エミッタ層と、
前記真性ベース領域内の単結晶エミッタと
を含み、
前記ポリシリコン・エミッタ層は、前記誘電体層内の開口を通して前記単結晶エミッタと接触する、
請求項18に記載のバイポーラ・トランジスタ。
【請求項23】
基板内の誘電体充填トレンチであって、前記基板内のコレクタの外周を画定し、前記コレクタは前記基板の上面に平行な面内にドッグボーン形断面を有する、前記誘電体充填トレンチと、
前記コレクタ上のベースと、
前記ベース内のエミッタと
を備えるバイポーラ・トランジスタ。
【請求項24】
前記コレクタは、前記コレクタの中央部に長さと第1の幅を有し、前記第1の幅は前記コレクタの端部における前記コレクタの第2の幅よりも小さい、請求項23に記載のバイポーラ・トランジスタ。
【請求項25】
前記コレクタは、実質的に長方形の本体、及び前記本体の隅から延びる突出し部分を有する、請求項23に記載のバイポーラ・トランジスタ。
【請求項26】
前記エミッタは、横方向に延びて前記エミッタの幅を定める一対の向き合う第1の辺と、長手方向に延びて前記エミッタの長さを定める一対の向き合う第2の辺とを有し、前記横方向は前記長手方向に垂直であり、前記エミッタの前記長さは前記エミッタの前記幅よりも大きく、
前記コレクタは、前記横方向に延びる一対の向き合う第3の辺と、前記長手方向に延びる一対の向き合う第4の辺とを有し、
前記コレクタは、前記コレクタの前記第3の辺にそって計測される第1の幅を有し、前記第1の幅は、前記第3の辺の間の前記コレクタの領域内において前記コレクタの前記第4の辺の間で計測される前記コレクタの第2の幅よりも大きい、
請求項23に記載のバイポーラ・トランジスタ。
【請求項1】
バイポーラ・トランジスタの初期設計を選択するステップと、
前記バイポーラ・トランジスタの前記初期設計をスケーリングして前記バイポーラ・トランジスタの縮小設計を生成するステップと、
前記バイポーラ・トランジスタの前記縮小設計の応力補償が必要かどうかを、前記スケーリング後の前記のバイポーラ・トランジスタのエミッタの寸法に基づいて判断するステップと、
前記バイポーラ・トランジスタの前記縮小設計の応力補償が必要である場合、前記縮小設計のトレンチ分離レイアウト・レベルのレイアウトを、前記縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節して前記バイポーラ・トランジスタの応力補償縮小設計を生成するステップと
を含む方法。
【請求項2】
前記トレンチ分離レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記エミッタ・レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの前記エミッタを画定し、
前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記縮小設計のエミッタ・トレンチ分離間隔を横方向、又は長手方向、又は前記横方向と前記長手方向の両方において増加させるステップを含み、前記エミッタは長手方向に延びる長さ及び横方向に延びる幅を有し、前記横方向は前記長手方向に垂直である、
請求項1に記載の方法。
【請求項3】
前記トレンチ分離レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記エミッタ・レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの前記エミッタを画定し、
前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記コレクタの隅の前記トレンチ分離に切れ込みを入れてドッグボーン形を有するコレクタを形成するステップを含む、
請求項1に記載の方法。
【請求項4】
前記トレンチ分離レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの複数のコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、前記誘電体分離は前記複数のコレクタを互いに分離させ、
前記エミッタ・レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの複数のエミッタを画定し、各々の前記エミッタは前記複数のコレクタのそれぞれのコレクタの上で位置合せされ、
前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記複数のコレクタの間から前記誘電体分離を除去して前記トレンチ分離レイアウト・レベル内の単一のコレクタを生成するステップを含む、
請求項1に記載の方法。
【請求項5】
前記エミッタ・レイアウト・レベルは、前記スケーリング後の前記バイポーラ・トランジスタの前記エミッタを画定し、
前記スケーリング後の前記バイポーラ・トランジスタの前記エミッタの前記寸法は、前記エミッタの幅、前記エミッタの長さ、前記エミッタの外周、前記エミッタの面積又はそれらの組合せから成る群から選択される、
請求項1に記載の方法。
【請求項6】
(a)回路設計を選択するステップと、
(b)1つ又は複数のコンピュータ・プロセッサを用いて、前記回路設計からバイポーラ・トランジスタのレイアウト・レベル及び対応するレイアウト・パラメータを抽出するステップと、
(c)前記1つ又は複数のコンピュータ・プロセッサを用いて、前記レイアウト・パラメータから前記バイポーラ・トランジスタのデバイス・パラメータを決定するステップと、
(d)前記1つ又は複数のコンピュータ・プロセッサを用いて、前記回路設計の回路シミュレーションを実行するステップと、
(e)前記シミュレーションの結果に基づいて、前記回路設計が所定の性能目標を満たすかどうか判断するステップと、
(f)前記性能目標が満たされない場合、少なくとも1つの前記バイポーラ・トランジスタについて、前記少なくとも1つのバイポーラ・トランジスタのトレンチ分離レイアウト・レベルのレイアウトを前記少なくとも1つのバイポーラ・トランジスタのエミッタ・レイアウト・レベルのレイアウトに対して調節するステップと、
(g)ステップ(b)からステップ(f)までを、前記性能目標がみたされるまで、又は所定の回数まで繰り返すステップと
を含む方法。
【請求項7】
前記トレンチ分離レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記エミッタ・レイアウト・レベルは、前記すくなくとも1つのバイポーラ・トランジスタのエミッタを画定し、
前記レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのベースを画定するベース・レイアウト・レベルを含み、
前記レイアウト・パラメータは、前記エミッタの幅、前記エミッタの長さ、前記エミッタの外周、前記エミッタの面積、前記エミッタ及びトレンチ分離の辺の間の距離、前記ベースの面積、及びそれらの組合せから成る群から選択される、
請求項6に記載の方法。
【請求項8】
前記トレンチ分離レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記エミッタ・レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのエミッタを画定し、
前記レイアウト・パラメータは、前記誘電体分離の外周によって定められる全バイポーラ・トランジスタ面積、全コレクタ面積、前記エミッタの面積及び前記エミッタの外周を含み、
前記デバイス・パラメータは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ電流を含み、
ステップ(c)は、
前記1つ又は複数のコンピュータ・プロセッサを用いて、前記エミッタの面積及び外周から定格コレクタ電流を生成するステップと、
前記1つ又は複数のコンピュータ・プロセッサを用いて、前記全バイポーラ・トランジスタ面積及び前記全コレクタ面積から応力係数を生成するステップと、
前記1つ又は複数のコンピュータ・プロセッサを用いて、前記定格コレクタ電流及び前記応力係数に基づいて応力デバイスのコレクタ電流を計算するステップと
を含む、
請求項6に記載の方法。
【請求項9】
前記トレンチ分離レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのベースを画定するベース・レイアウト・レベルを含み、
前記レイアウト・パラメータは、エミッタの長さ及び前記ベースの面積を含み、
前記デバイス・パラメータは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ電流を含み、
ステップ(c)は、前記1つ又は複数のコンピュータ・プロセッサを用いて、前記トレンチ分離によって前記コレクタ内に誘起された応力に起因する前記ベースのエネルギー・バンドギャップの変化、前記ベース面積、及び前記エミッタの前記長さに基づいて前記コレクタ電流を計算するステップを含む、
請求項6に記載の方法。
【請求項10】
前記トレンチ分離レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記エミッタ・レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのエミッタを画定し、
前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記少なくとも1つのバイポーラ・トランジスタのエミッタ・トレンチ分離間隔を横方向、又は長手方向、又は前記横方向と前記長手方向の両方において増加させるステップを含み、前記エミッタは長手方向に延びる長さ及び横方向に延びる幅を有し、前記横方向は前記長手方向に垂直である、
請求項6に記載の方法。
【請求項11】
前記トレンチ分離レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、
前記エミッタ・レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタのエミッタを画定し、
前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記コレクタの隅の前記トレンチ分離に切れ込みを入れてドッグボーン形を有するコレクタを形成するステップを含む、
請求項6に記載の方法。
【請求項12】
前記トレンチ分離レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタの複数のコレクタ及び前記コレクタの外周に沿った誘電体分離を画定し、前記誘電体分離は前記複数のコレクタを互いに分離させ、
前記エミッタ・レイアウト・レベルは、前記少なくとも1つのバイポーラ・トランジスタの複数のエミッタを画定し、各々の前記エミッタは前記複数のコレクタのそれぞれのコレクタの上で位置合せされ、
前記トレンチ分離レイアウト・レベルの前記レイアウトを前記調節するステップは、前記複数のコレクタの隣り合うコレクタの間から前記誘電体分離を除去して前記トレンチ分離レイアウト・レベル内の単一のコレクタを生成するステップを含む、
請求項6に記載の方法。
【請求項13】
基板内にトレンチを形成し、前記トレンチを誘電体材料で充填して前記基板内のコレクタの外周を画定するトレンチ分離を形成するステップと、
前記コレクタの上にベースを形成するステップと、
前記ベース内にエミッタを形成するステップと、
前記トレンチから前記誘電体材料の全て又は一部分を除去するステップと、
前記基板、前記ベース及び前記エミッタの露出領域の上にあり、且つ前記トレンチを覆う誘電体キャッピング層を形成するステップと
を含み、
前記キャッピング層は前記トレンチの上部分を密閉し、前記コレクタの前記外周の回りのボイドを形成する、
方法。
【請求項14】
前記ベースはゲルマニウムを含む、請求項13に記載の方法。
【請求項15】
前記ベースは前記トレンチ分離と重なり、前記トレンチ分離の外周は露出し、
前記トレンチから前記誘電体材料の全て又は一部分を前記除去するステップは、
マスキング層を前記基板の上に形成するステップと、
前記マスキング層内に開口を形成し、前記トレンチ分離の一領域が前記開口内に露出するようにするステップと、
前記誘電体材料を等方的にエッチングするステップと
を含む、
請求項13に記載の方法。
【請求項16】
前記ベースを前記形成するステップは、
前記コレクタの上にポリシリコン層を形成して、前記ポリシリコン層が前記トレンチ分離と重なって前記誘電体材料の上のポリシリコン・ベース領域及び前記コレクタ上の単結晶ベース領域を形成するようにするステップと、
前記ポリシリコン・ベース領域から外因性ポリシリコン・ベース領域を形成し、単結晶真性ベース領域を取り囲む単結晶外因性ベース領域を形成するステップと
を含む、請求項13に記載の方法。
【請求項17】
前記エミッタを前記形成するステップは、
前記ベースの上及び前記コレクタの上に誘電体層を形成するステップと、
前記誘電体層内に、前記コレクタの上で位置合せされたトレンチを形成し、前記真性ベース領域が前記トレンチの底面において露出するようにするステップと、
前記トレンチ内の前記真性ベース領域の上に、前記誘電体層と重なるドープ・ポリシリコン層を形成して、前記誘電体層の上のポリシリコン・エミッタ層及び前記真性ベース領域内の単結晶エミッタを形成するステップと
を含む、請求項13に記載の方法。
【請求項18】
基板内にあって、前記基板内のコレクタの外周に近接するトレンチと、
前記コレクタの上のベースと、
前記ベース内のエミッタと、
前記基板、前記ベース及び前記エミッタの露出領域の上にあって、前記トレンチを覆って延びる誘電体キャッピング層と
を備え、
前記キャッピング層は前記トレンチを密閉するが充填しない、
バイポーラ・トランジスタ。
【請求項19】
前記ベースはゲルマニウムを含む、請求項18に記載のバイポーラ・トランジスタ。
【請求項20】
前記ベースは前記トレンチと重なる、請求項18に記載のバイポーラ・トランジスタ。
【請求項21】
前記ベースは、
単結晶真性ベース領域を取り囲む単結晶外因性ベース領域と、
前記単結晶外因性ベース領域を取り囲む外因性ポリシリコン・ベース領域と
を含む、請求項18に記載のバイポーラ・トランジスタ。
【請求項22】
前記エミッタは、
前記ベース領域の上の誘電体層の上のポリシリコン・エミッタ層と、
前記真性ベース領域内の単結晶エミッタと
を含み、
前記ポリシリコン・エミッタ層は、前記誘電体層内の開口を通して前記単結晶エミッタと接触する、
請求項18に記載のバイポーラ・トランジスタ。
【請求項23】
基板内の誘電体充填トレンチであって、前記基板内のコレクタの外周を画定し、前記コレクタは前記基板の上面に平行な面内にドッグボーン形断面を有する、前記誘電体充填トレンチと、
前記コレクタ上のベースと、
前記ベース内のエミッタと
を備えるバイポーラ・トランジスタ。
【請求項24】
前記コレクタは、前記コレクタの中央部に長さと第1の幅を有し、前記第1の幅は前記コレクタの端部における前記コレクタの第2の幅よりも小さい、請求項23に記載のバイポーラ・トランジスタ。
【請求項25】
前記コレクタは、実質的に長方形の本体、及び前記本体の隅から延びる突出し部分を有する、請求項23に記載のバイポーラ・トランジスタ。
【請求項26】
前記エミッタは、横方向に延びて前記エミッタの幅を定める一対の向き合う第1の辺と、長手方向に延びて前記エミッタの長さを定める一対の向き合う第2の辺とを有し、前記横方向は前記長手方向に垂直であり、前記エミッタの前記長さは前記エミッタの前記幅よりも大きく、
前記コレクタは、前記横方向に延びる一対の向き合う第3の辺と、前記長手方向に延びる一対の向き合う第4の辺とを有し、
前記コレクタは、前記コレクタの前記第3の辺にそって計測される第1の幅を有し、前記第1の幅は、前記第3の辺の間の前記コレクタの領域内において前記コレクタの前記第4の辺の間で計測される前記コレクタの第2の幅よりも大きい、
請求項23に記載のバイポーラ・トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【公表番号】特表2012−532449(P2012−532449A)
【公表日】平成24年12月13日(2012.12.13)
【国際特許分類】
【出願番号】特願2012−517547(P2012−517547)
【出願日】平成22年6月3日(2010.6.3)
【国際出願番号】PCT/US2010/037149
【国際公開番号】WO2011/008359
【国際公開日】平成23年1月20日(2011.1.20)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
【公表日】平成24年12月13日(2012.12.13)
【国際特許分類】
【出願日】平成22年6月3日(2010.6.3)
【国際出願番号】PCT/US2010/037149
【国際公開番号】WO2011/008359
【国際公開日】平成23年1月20日(2011.1.20)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.フロッピー
【出願人】(390009531)インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】INTERNATIONAL BUSINESS MASCHINES CORPORATION
【Fターム(参考)】
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