【課題】バイポーラトランジスタの形成領域において半導体層の下部に絶縁層を有する基板が用いられた半導体装置において、バイポーラトランジスタの電流増幅率を向上させる。
【解決手段】バイポーラトランジスタは、半導体層１ｃに形成されたコレクタ５、ベース７、エミッタ９、ベース用高濃度オーミック拡散層１１及びコレクタ用高濃度オーミック拡散層１３、並びに半導体層１ｃ上に形成されたゲート絶縁膜１５及びゲート電極１７を備えている。ベース７は、絶縁層１ｂに達する深さで形成され、上方から見てゲート電極１７と一部重複して形成され、ゲート電極１７下でコレクタ５に隣接して形成されている。ベース７は、ベース７側のゲート電極１７の端部からコレクタ５側に向かってＰ型不純物濃度が低くなる濃度傾斜をもっている。 （もっと読む）

【課題】バイポーラトランジスタのエミッタ窓における絶縁膜厚の変動をなくし、素子特性が安定した半導体装置を提供する。
【解決手段】バイポーラトランジスタを、コレクタ領域を含む基板１、基板１上にエピタキシャル成長で形成されたＳｉＧｅ層１２６、ＳｉＧｅ層１２６上にポリシリコンによって形成されたエミッタ１０８を備え、エミッタ１０８とＳｉＧｅ層１２６との界面において、ポリシリコン膜１０６とＳｉＮ膜１２７とでエミッタ窓１２０を形成し、ＳｉＮ膜１２７がＳｉＧｅ層１２６の直上に配置されるように形成する。 （もっと読む）

【課題】パターン形成不良が発生することを抑制する。
【解決手段】まず、Ｎ型コレクタとなる基板１１０上に、第１開口部（不図示）を有するシリコン酸化膜１２０を形成する。次いで、シリコン酸化膜１２０及び第１開口部に露出した基板１１０の表面上に第１絶縁膜を形成する。次いで、第１絶縁膜をエッチバックすることにより、シリコン酸化膜１２０の第１開口部における側壁のみに、第１絶縁膜を残存させて、側壁部を形成する。次いで、シリコン酸化膜１２０等の上に、ベース引出部１４４となるポリシリコン膜を形成する。次いで、ポリシリコン膜上に、第２開口部（不図示）を有する第２絶縁膜を形成する。次いで、第２絶縁膜をマスクとして、ポリシリコン膜のうち、第２開口部により露出している部分を酸化してシリコン酸化膜に変化させる。次いで、シリコン酸化膜に変化させた部分を選択的に除去する。次いで、側壁部と第２絶縁膜を選択的に除去する。 （もっと読む）

【課題】バイポーラトランジスタの動作速度を高速化できるようにした半導体装置の製造方法を提供する。
【解決手段】単結晶Ｓｉ基板１に設けられたｎ型のコレクタ層２０と、コレクタ層２０の表面の周辺部上に設けられたＳｉＯ₂膜２１と、ＳｉＯ₂膜２１を覆ってコレクタ層２０の表面の中央部に接合するｐ型のベース層３０と、を有し、ベース層３０は、コレクタ層２０の表面の中央部上に設けられた単結晶ＳｉＧｅ膜３１ａと、ＳｉＯ₂膜２１を覆うように単結晶ＳｉＧｅ膜２１上に積層された単結晶Ｓｉ膜３５ａとを含む。ベース層３０とコレクタ層２０との接合領域６０がコレクタ層２０の表面の中央部に限定されるため、接合面積を小さくすることができ、ベース層とコレクタ層との間の容量Ｃ_BCを低減することができる。 （もっと読む）

【課題】半導体層の不純物濃度およびプロファイルを正確に制御することを可能とする不純物濃度プロファイルの測定方法、その方法に用いられるウェーハ、および、それを用いた半導体装置の製造方法を提供する。
【解決手段】基板１０と、前記基板１０の主面上に設けられた半導体層１２，１７であって、前記主面上において互いに面積の異なる複数の第１領域１７ａ，１７ｂに形成された第１の部分と、前記主面上で前記第１領域１７ａ，１７ｂを取り囲む第２領域１７ｃに形成され前記第１の部分とは異なる構造を有する第２の部分と、を有する半導体層１２，１７と、を有するウェーハを用いる。そして、前記半導体層のうちの複数の前記第１の部分の表面から深さ方向の不純物濃度プロファイルを測定し、前記第１の部分の面積に依存する前記不純物濃度プロファイルの変化を求める。 （もっと読む）

【課題】本発明の実施形態は、ベース層の幅を狭く形成しエミッタ層の不純物濃度を高くした低雑音特性を有する半導体装置の製造方法を提供することを目的とする。
【解決手段】一実施形態に係る半導体装置の製造方法は、第１導電型の第１半導体層の上に第２導電型の第２半導体層を成長する半導体装置の製造方法であって、前記第１半導体層の表面を常圧よりも低い圧力の還元性雰囲気に曝して熱処理する工程（Ｓ０２〜Ｓ０４）と、前記第１半導体層の表面上に、前記第２半導体層を常圧の雰囲気でエピタキシャル成長する工程（Ｓ０５〜Ｓ０７）と、を備えたことを特徴とする。 （もっと読む）

【課題】高速動作性・高電流駆動力を有するヘテロ接合バイポーラトランジスタ及びその製造方法を提供する。
【解決手段】バイポーラトランジスタは、コレクタとして機能するＳｉ単結晶層３と、Ｓｉ単結晶層３の上に形成された単結晶のＳｉ／ＳｉＧｅＣ層３０ａ及び多結晶のＳｉ／ＳｉＧｅＣ層３０ｂと、エミッタ開口部を有する酸化膜３１と、エミッタ電極５０と、エミッタ層３５とを備えている。単結晶のＳｉ／ＳｉＧｅＣ層３０ａに真性ベース層５２が形成され、単結晶のＳｉ／ＳｉＧｅＣ層３０ａの一部と多結晶のＳｉ／ＳｉＧｅＣ層３０ｂとＣｏシリサイド層３７ｂとにより、外部ベース層５１が構成されている。エミッタ電極の厚みは、エミッタ電極５０に注入されたボロンがエミッタ電極５０内を拡散して、エミッタ−ベース接合部まで達しないように設定されている。 （もっと読む）

【課題】犠牲エミッタ膜を高い選択性で除去することにより特性のバラツキを抑制し、高精度なホトリソグラフィー技術を必要としないシリコンゲルマニウムトランジスタの製造方法を提供する。
【解決手段】ＳｉＧｅ膜６上のシリコン酸化膜８上にＮ型の犠牲エミッタポリシリコン２３を形成し、その周囲にシリコン窒化膜からなるサイドウォール７を形成する。次に、ノンドープのポリシリコン膜２４を形成し、サイドウォール７及び犠牲エミッタポリシリコン２３をマスクにＳｉＧｅ膜６にＰ型不純物をイオン注入して、外部ベース領域を形成する。次に、犠牲エミッタポリシリコン２３をエッチングして除去し、その下のシリコン酸化膜８も除去する。その後、犠牲エミッタポリシリコン２３等が除去されたエミッタ部分にエミッタポリシリコンを形成する。犠牲エミッタポリシリコン２３をエッチングして除去する工程では、エッチャントとしてＴＭＡＨ水溶液を使用する。 （もっと読む）

【課題】結晶欠陥による接合リークを防止しながら、バイポーラトランジスタの面積を縮小し、コレクタ容量の低減によってトランジスタ特性を向上できるようにした半導体装置及びその製造方法を提供する。
【解決手段】活性領域１からＳＴＩ４上にかけて連続して形成したＳｉＧｅ膜は、半導体基板３上ではＳｉＧｅエピ膜６となり、ＳＴＩ４上ではＳｉＧｅポリ膜７となる。半導体基板３とＳＴＩ４の境界はＳｉＧｅ−ＨＢＴ形成工程以前の洗浄工程によって段差１５が生じており、ＳｉＧｅエピ膜６及び半導体基板３には、上記境界を基点とした結晶欠陥が応力によって発生する可能性がある。この境界に第１のＰ型不純物層８及び第２のＰ型不純物層９を設けることで、結晶欠陥をこれらＰ型不純物層８、９に内包し、接合リークの発生を抑制する。 （もっと読む）

【課題】薄膜トランジスタ用半導体層の材料として、高い正孔移動度を示すｐ形半導体多結晶薄膜を、かつ、低い成膜温度でのプラスチック基板上への成膜をも行うことのできるｐ形半導体多結晶薄膜を、提供する。
【解決手段】ガラスまたはプラスチックまたはステンレス基板のような非結晶質または多結晶基板１上に、該基板の温度を３００℃以下とし、成長膜へのガリウム（Ga）、アンチモン（Sb）、及びヒ素（As）原子のそれぞれの供給量J_Ga，J_Sb，及びJ_Asを、J_Sb＜J_Ga＜J_As+J_Sbを満たすような値として、Ga,Sb,及びAs原子を同時供給して真空蒸着により成膜してなる、Sb組成yが０.５＜y＜1を満たすｐ形GaSb_yAs_1-y多結晶薄膜６を形成する製造方法による。 （もっと読む）

【課題】ＳＯＳ基板の異方性を低減して半導体装置のデバイス特性の面内均一性を向上する。
【解決手段】絶縁体基板１０１の主面上にＳｉ層（またはＳｉ基板）１００を有する半導体装置１０において、絶縁体基板１０１はサファイア基板１０１であり、絶縁体基板１０１の主面はｃ面である。サファイア基板１０１において異方性の少ないｃ面にＳｉ層１００を形成するので、Ｓｉ層１００上に形成された半導体装置１０のデバイス特性の面内均一性を向上することができる。 （もっと読む）

【課題】異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる半導体装置の製造方法を提供すこと。
【解決手段】第２バイポーラトランジスタ２０のエミッタ領域２５又はその周囲上であって、当該エミッタ領域２５におけるコンタクト領域２５Ａの周辺上にダミー層５２を形成することで、その後、層間絶縁層５３の厚みを厚層化することができるため、第２バイポーラトランジスタ２０のエミッタ領域２５では第１バイポーラトランジスタ１０のエミッタ領域１５に比べコンタクト深さを浅くしてコンタクトホール５４が形成される。これにより、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更できる。ダミー層５２の形成は第２バイポーラトランジスタ２０のベース領域２６、コレクタ領域２７であってもよい。 （もっと読む）

【課題】低コストで性能向上が可能なＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】ｎ型の半導体基板１の表面から所定の深さに、コレクタ領域を構成するｎ型の不純物領域２６を備える。当該不純物領域２６の上方、かつ半導体基板１に形成されたシャロートレンチ分離１４で挟まれた領域１８にはｐ型のベース領域２０を備える。ベース領域２０には、ｎ型の半導体膜からなるエミッタ電極が接触して設けられている。当該半導体装置は、不純物領域２６がベース領域２０下からシャロートレンチ分離１４下まで延在し、当該シャロートレンチ分離１４を貫通して不純物領域２６に電気的に接続するコンタクトプラグ５２を備える。 （もっと読む）

【課題】本発明は、簡素な工程で、デバイスの特性を均一化することができる半導体装置の製造方法及び半導体集積回路装置を提供することを目的とする。
【解決手段】半導体基板４０の表面の所定領域４１に、ＬＯＣＯＳ酸化膜７０を形成するＬＯＣＯＳ酸化膜形成工程と、
該ＬＯＣＯＳ酸化膜７０と前記半導体基板４０の表面の境界を覆うように、ポリシリコン膜９０を形成するポリシリコン形成工程と、
該ポリシリコン膜９０をマスクとして、前記半導体基板４０の表面にイオンの打ち込みを行い、前記半導体基板４０の表面に、不純物領域６０を形成するイオン打ち込み工程と、を含むことを特徴とする。 （もっと読む）

【課題】 バイポーラ・トランジスタ構造体、バイポーラ・トランジスタを設計し製造する方法、及びバイポーラ・トランジスタを有する回路を設計する方法を提供する。
【解決手段】 バイポーラ・トランジスタを設計する方法は、バイポーラ・トランジスタの初期設計を選択するステップ（図２５の２４０）と、バイポーラ・トランジスタの初期設計をスケーリングしてバイポーラ・トランジスタの縮小設計を生成するステップ（２４５）と、バイポーラ・トランジスタの縮小設計の応力補償が必要かどうかを、スケーリング後のバイポーラ・トランジスタのエミッタの寸法に基づいて判断するステップ（２５０）と、バイポーラ・トランジスタの縮小設計の応力補償が必要な場合に、縮小設計のトレンチ分離レイアウト・レベルのレイアウトを、縮小設計のエミッタ・レイアウト・レベルのレイアウトに対して調節して（２５５）バイポーラ・トランジスタの応力補償縮小設計を生成するステップ（２６０）と、を含む。 （もっと読む）

【課題】エミッタ電極の膜厚が均一であり、このために素子特性のばらつきが少ない特性が良好な半導体装置を提供する。
【解決手段】Ｓｉ基板１上のＮ−ｈｉｌｌ層１１と、Ｎ−ｈｉｌｌ層１１を囲む素子分離領域であるシャロートレンチアイソレーション６に開口されたオープン領域２１と、を備えたＨＣＢＴ１００を含む半導体装置において、オープン領域２１上に面方位のないアモルファスＳｉ膜３０，３１を形成する。アモルファスシリコン膜３０、３１を、Ｎ−ｈｉｌｌ層１１がアモルファスシリコン膜３０、３１から露出する厚みにまでエッチングして電極とする。 （もっと読む）

【課題】エミッタ接地直流増幅率のばらつきを低減し、かつ抵抗の増大を防止できる、信頼性に優れるバイポーラトランジスタを得ること。
【解決手段】本発明は、Ｎ−型エピ層３ａやＰ−型シリコン基板１ａを含む半導体基板、Ｎ＋型ポリシリコン層２１ａ、タングステン層２５、シリサイド層２７ａ、シリサイド層３９ａ、ベース電極３６ａ、エミッタ電極３６ｂ及びコレクタ電極３６ｃを少なくとも備える。半導体基板上に形成されたＮ＋型ポリシリコン層２１ａはシリサイド層２７ａに覆われる。シリサイド層２７ａ上の形成されたタングステン層２５はシリサイド層３９ａに覆われる。 （もっと読む）

【課題】従来の半導体装置では、容量素子の誘電体膜の膜厚がフォトレジストの剥離の際に一部除去され、その容量値がばらつき、耐圧特性が劣化するという問題があった。
【解決手段】本発明の半導体装置では、容量素子１の下部電極８上面に誘電体膜としてのシリコン窒化膜１２が形成され、シリコン窒化膜１２上面に上部電極１５が形成される。上部電極１５は、シリコン窒化膜１２を保護する多結晶シリコン膜１３とシリコン膜１４の積層構造から成る。この構造により、フォトレジストの剥離の際等にシリコン窒化膜１２の一部が除去され、容量素子１の容量値がばらつきや耐圧劣化が防止される。 （もっと読む）

【課題】バイポーラトランジスタの高速化に伴うMOSトランジスタの分離特性の低下を抑制する半導体装置を提供する。
【解決手段】半導体装置１０００ａは、第一導電型のバイポーラトランジスタ１００及びMOSトランジスタ２００を備え、MOSトランジスタ２００は、第二導電型の半導体基板１と半導体基板１上に形成された第一導電型のエピタキシャル層２との界面付近に形成された、半導体基板１上面から第一の深さに不純物濃度のピークを持つ第一導電型埋込層１６と、第一導電型埋込層１６上に形成された第二導電型埋込層１７及びウェル層１８と、第二導電型ウェル層１８に形成された第一導電型のソース層１９及びドレイン層２０と、第一の深さより浅い第二の深さに不純物濃度のピークを持つ第一導電型埋込層２７とを有し、第一導電型埋込層２７は、第一導電型埋込層１６と接し、かつ、第二導電型埋込層１７の外縁部を囲むように形成されている。 （もっと読む）

【課題】 半導体構成体がバイポーラトランジスタ（１０１）及び間隔構成体（２６５−１又は２６５−２）を包含している。
【解決手段】 該トランジスタはエミッタ（２４１）、ベース（２４３）、コレクタ（２４５）を有している。該ベースはベースコンタクト部分（２４３−１）、該エミッタの下側で且つ該コレクタの物質上方に位置されているイントリンシックベース部分（２４３Ｉ−１）、該イントリンシックベース部分とベースコンタクト部分との間に延在しているベースリンク部分（２４３Ｌ−１）を包含している。該間隔構成体は、間隔コンポーネント及び上部半導体表面に沿って延在する分離用誘電体層（２６７−１又は２６７−２）を包含している。該間隔コンポーネントは、該ベースリンク部分の上方で該誘電体層上に位置されており、好適には多結晶半導体物質であるほぼ非単結晶の半導体物質の横方向間隔部分（２６９−１又は２６９−２）を包含している。該横方向間隔部分の両側の第１及び第２下部端部（３０５−１及び３０７−１）は該ベースリンク部分の両側の第１及び第２上部端部（２９７−１及び２９９−１）に対して横方向に適合し、その長さを決定し且つそれにより制御する。 （もっと読む）