半導体装置の製造方法
【課題】バイポーラトランジスタの動作速度を高速化できるようにした半導体装置の製造方法を提供する。
【解決手段】単結晶Ｓｉ基板１に設けられたｎ型のコレクタ層２０と、コレクタ層２０の表面の周辺部上に設けられたＳｉＯ2膜２１と、ＳｉＯ2膜２１を覆ってコレクタ層２０の表面の中央部に接合するｐ型のベース層３０と、を有し、ベース層３０は、コレクタ層２０の表面の中央部上に設けられた単結晶ＳｉＧｅ膜３１ａと、ＳｉＯ2膜２１を覆うように単結晶ＳｉＧｅ膜２１上に積層された単結晶Ｓｉ膜３５ａとを含む。ベース層３０とコレクタ層２０との接合領域６０がコレクタ層２０の表面の中央部に限定されるため、接合面積を小さくすることができ、ベース層とコレクタ層との間の容量ＣBCを低減することができる。
【解決手段】単結晶Ｓｉ基板１に設けられたｎ型のコレクタ層２０と、コレクタ層２０の表面の周辺部上に設けられたＳｉＯ2膜２１と、ＳｉＯ2膜２１を覆ってコレクタ層２０の表面の中央部に接合するｐ型のベース層３０と、を有し、ベース層３０は、コレクタ層２０の表面の中央部上に設けられた単結晶ＳｉＧｅ膜３１ａと、ＳｉＯ2膜２１を覆うように単結晶ＳｉＧｅ膜２１上に積層された単結晶Ｓｉ膜３５ａとを含む。ベース層３０とコレクタ層２０との接合領域６０がコレクタ層２０の表面の中央部に限定されるため、接合面積を小さくすることができ、ベース層とコレクタ層との間の容量ＣBCを低減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バイポーラトランジスタを備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示されたものがある。かかる文献には、断面視でコレクタ層とエミッタ層とに挟まれたベース層のうちの、コレクタ層側の面（即ち、底面）の全てがコレクタ層に接した構造のバイポーラトランジスタが開示されている。即ち、特許文献１には、ベース層とコレクタ層との接合領域が、ベース層の底面全体となっている構造のバイポーラトランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−３４９８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来から、バイポーラトランジスタは、種々の電子デバイス（例えば、無線通信機器）に適用されている。また、近年では、無線通信技術の大きな進展等に伴い、より高速で動作可能なバイポーラトランジスタが嘱望されている。
そこで、この発明は、このような事情に鑑みてなされたものであって、バイポーラトランジスタの動作速度を高速化できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、バイポーラトランジスタを備えた半導体装置の製造方法であって、基板に第１導電型のコレクタ層を形成する工程と、前記コレクタ層上にＳｉＧｅ膜とＳｉ膜とを順次形成して、前記ＳｉＧｅ膜と前記Ｓｉ膜とが積層された構造のベース層を形成する工程と、前記Ｓｉ膜よりも前記ＳｉＧｅ膜の方がエッチングされ易い条件で、前記ベース層にエッチング処理を施すことにより、前記コレクタ層の中央部上に前記ＳｉＧｅ膜を残しつつ、前記コレクタ層の周辺部上から前記ＳｉＧｅ膜を除去する工程と、前記コレクタ層の周辺部と前記Ｓｉ膜との間を埋め込むように前記基板上に絶縁膜を形成する工程と、を有することを特徴とする。ここで、「第１導電型」はｎ型又はｐ型のうちの一方であり、「第２導電型」はｎ型又はｐ型のうちの他方である。また、「絶縁膜」としては、例えば、後述するＳｉＯ2膜２１が該当する。
【０００６】
このような方法であれば、ベース層とコレクタ層との接合（接触）領域をコレクタ層の表面の中央部に限定することができ、ベース層とコレクタ層とが接する面積（即ち、ＢＣ間の接合面積）を削減し、容量ＣBCを低減することができる。
この容量ＣBCと、バイポーラトランジスタの動作速度の指標となる、遮断周波数ｆＴ及び最大発振周波数ｆｍａｘとの間には、それぞれ下記の（１）式、（２）式の関係が成り立つ。（１）式から明らかなように、ＣBCが小さいほどｆＴは大きくなる。また、（２）式から明らかなように、ＣBCが小さいほど（また、ｆＴが大きいほど）ｆｍａｘは大きくなる。
【０００７】
【数１】
【０００８】
従って、容量ＣBCを低減することで、バイポーラトランジスタの遮断周波数ｆＴと最大発振周波数ｆｍａｘをそれぞれ高めることができる。このため、より高速で動作可能なバイポーラトランジスタを提供することができる。
また、上記の半導体装置の製造方法において、前記ベース層を形成する工程では、前記ＳｉＧｅ膜をエピタキシャル成長法で形成することにより、前記コレクタ層上に単結晶構造のＳｉＧｅ膜を形成し、続いて、前記Ｓｉ膜をエピタキシャル成長法で形成することにより、前記単結晶ＳｉＧｅ膜上に単結晶Ｓｉ膜を形成し、前記ベース層にエッチング処理を施す工程では、ＣｌＦ3（三フッ化塩素）を用いたドライエッチングにより前記コレクタ層の周辺部上から前記単結晶ＳｉＧｅ膜を除去することを特徴としてもよい。このような方法であれば、Ｓｉ膜の削れを抑えつつ、ＳｉＧｅ膜を選択性高くエッチングすることができる。
【０００９】
また、上記の半導体装置の製造方法において、前記基板のうちの前記コレクタ層に隣接する領域に素子分離層を形成する工程、をさらに備え、前記ベース層を形成する工程では、前記ＳｉＧｅ膜をエピタキシャル成長法で形成することにより、前記単結晶ＳｉＧｅ膜を形成すると同時に、前記素子分離層上に多結晶ＳｉＧｅ膜を形成し、続いて、前記Ｓｉ膜をエピタキシャル成長法で形成することにより、前記単結晶Ｓｉ膜を形成すると同時に、前記多結晶ＳｉＧｅ膜上に多結晶Ｓｉ膜を形成し、前記ベース層にエッチング処理を施す工程では、ＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いたウェットエッチングにより前記多結晶Ｓｉ膜を除去し、続いて、前記ＣｌＦ3を用いたドライエッチングにより前記多結晶ＳｉＧｅ膜を除去することを特徴としてもよい。
【００１０】
このような方法であれば、ＴＭＡＨを用いたウェットエッチング時には、単結晶Ｓｉ膜の削れを抑えつつ、多結晶Ｓｉ膜を選択性高くエッチングし除去することができる。これにより、多結晶Ｓｉ膜下から多結晶ＳｉＧｅ膜を露出させることができる。また、ＣｌＦ3を用いたドライエッチング時には、単結晶Ｓｉ膜の削れを抑えつつ、多結晶ＳｉＧｅ膜を選択性高くエッチングし除去することができる。これにより、単結晶ＳｉＧｅ膜の側面が露出するため、単結晶ＳｉＧｅ膜を選択性高くサイドエッチングすることが可能となる。
【発明の効果】
【００１１】
本発明によれば、バイポーラトランジスタのベース層とコレクタ層との間の容量ＣBCを低減することができ、遮断周波数ｆＴと最大発振周波数ｆｍａｘをそれぞれ高めることができる。これにより、バイポーラトランジスタの動作速度を高速化することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る半導体装置１００の構成例を示す図。
【図２】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図３】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図４】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図５】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図６】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図７】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図８】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図９】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１０】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１１】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１２】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１３】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１４】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１５】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１６】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１７】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１８】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１９】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図２０】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図２１】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図２２】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図２３】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図２４】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【発明を実施するための形態】
【００１３】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。
図１（ａ）は、本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。また、図１（ｂ）は、図１（ａ）に示すバイポーラトランジスタ５０の要部を拡大した図である。
【００１４】
図１（ａ）及び（ｂ）に示すように、この半導体装置１００は、例えば、ｐ型の単結晶シリコン（Ｓｉ）基板１と、この単結晶Ｓｉ基板１に形成された高濃度ｎ型埋込層（ｎ＋層）３と、エピタキシャル成長法により単結晶Ｓｉ基板１上に形成されたＳｉ層（即ち、エピタキシャルＳｉ層）５と、このエピタキシャルＳｉ層５に形成されたｎ型ディープウェル層（ｎ−層）７と、このｎ−層７を素子分離するディープトレンチアイソレーション（ＤＴＩ層）と、ＤＴＩ層１０により素子分離された領域に形成されたバイポーラトランジスタ５０と、を備える。
これらの中で、ＤＴＩ層１０は、例えばトレンチと、トレンチの内壁及び底面を覆うように形成されたＳｉＯ2膜（シリコン酸化膜）１１と、このＳｉＯ2膜１１内に埋め込まれた多結晶Ｓｉ膜１３と、を有する。
【００１５】
また、バイポーラトランジスタ５０は、エピタキシャルＳｉ層５に形成され、ｎ−層７上に位置するｎ型のコレクタ層２０と、このコレクタ層２０の表面の周辺部上に形成されたＳｉＯ2膜２１と、このＳｉＯ2膜２１を覆ってコレクタ層２０の表面の中央部に接合するベース層３０と、ベース層を覆うＳｉＯ2膜３６及び多結晶Ｓｉ膜３４と、このＳｉＯ2膜３６及び多結晶膜Ｓｉ膜３７に形成された開口部を介してベース層３０に接続するエミッタ層４０と、を有する。ここで、ベース層３０は、コレクタ層２０の表面の中央部上に設けられたｐ型の単結晶ＳｉＧｅ膜３１ａと、ＳｉＯ2膜２１を覆うように単結晶ＳｉＧｅ膜３１ａ上に積層されたｐ型の単結晶Ｓｉ膜３５ａとを含む、積層構造となっている
また、このバイポーラトランジスタ５０において、エピタキシャルＳｉ層５の表面近くにはシャロートレンチアイソレーション（ＳＴＩ層）１５が部分的に形成されている。このＳＴＩ層１５の上にはベース層３０を層間絶縁膜５１上に引き出すための（即ち、外部ベースとなる）多結晶Ｓｉ膜３４ｂが形成されている。また、このＳＴＩ層１５を挟んでコレクタ層２０の反対側の領域には、コレクタ層２０に接続するためのｎ型不純物拡散層（ｎ層）２５が形成されている。
これら多結晶Ｓｉ膜３４ｂ、ｎ層２５及び、エミッタ層４０の表面はそれぞれシリサイド化されており、シリサイド層４５を介して、ベース電極４６と、コレクタ電極４７と、エミッタ電極４８とがそれぞれ形成されている。
【００１６】
ところで、このバイポーラトランジスタ５０において、ベース層３０とコレクタ層２０との接合（接触）領域６０は、コレクタ層２０の表面の中央部上に限定されている。コレクタ層２０の表面の周辺部上にはＳｉＯ2膜２１が形成されており、コレクタ層２０の周辺部はベース層３０と直に接触しないようになっている。このため、コレクタ層とベース層との接合領域がコレクタ層の表面全体（即ち、中央部と周辺部の両方）となっている場合と比較して、接合領域の面積（即ち、接合面積）を小さくすることができ、ベース層とコレクタ層との間の容量ＣBCを低減することができる。次に、図１（ａ）及び（ｂ）に示した半導体装置１００の製造方法について説明する。
【００１７】
図２〜図２４は、本発明の実施形態に係る半導体装置１００の製造方法を示す工程図である。図２では、まず始めに、ｐ型の単結晶Ｓｉ基板１にｎ型不純物をイオン注入してｎ＋層３を形成する。このｎ＋層３を形成するためのイオン注入の条件は、例えば、不純物種がヒ素（Ａｓ）、注入エネルギーが１００ｋｅＶ、ドーズ量が５．０Ｅ＋１５／ｃｍ2である。次に、この単結晶Ｓｉ基板１上にエピタキシャルＳｉ層５を形成する。エピタキシャルＳｉ層５の厚さは、例えば、９５００Åである。
【００１８】
そして、このエピタキシャルＳｉ層５及び単結晶Ｓｉ基板１にＤＴＩ層１０を形成すると共に、エピタキシャルＳｉ層５にＳＴＩ層１５を形成する。具体的には、ＤＴＩ層１０は、エピタキシャルＳｉ層５の表面から単結晶Ｓｉ基板１の内部にかけて、深さが例えば８００００Åのディープトレンチを形成し、このディープトレンチ内にＳｉＯ2膜１１と多結晶Ｓｉ膜１３を埋め込むことにより形成する。また、ＳＴＩ層１５は、エピタキシャルＳｉ層５にシャロートレンチを形成し、このシャロートレンチ内にＳｉＯ2膜を埋め込むことにより形成する。
【００１９】
次に、エピタキシャルＳｉ層５のうちの、ＤＴＩ層１０で素子分離された領域内に、ｎ−層７を形成する。このｎ−層７を形成するためのイオン注入の条件は、例えば、不純物種がリン（Ｐ）、注入エネルギーが３２０ｋｅＶ、ドーズ量が６．０Ｅ＋１２／ｃｍ2である。
次に、図３に示すように、単結晶Ｓｉ基板上にＳｉＯ2膜６１を形成する。ＳｉＯ2膜６１の形成方法は例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）であり、その厚さは例えば１０００Åである。次に、図４に示すように、フォトリソグラフィ技術及びイオン注入技術により、エピタキシャルＳｉ層５にｎ型不純物を部分的にイオン注入して、ｎ型のコレクタ層２０を形成する。このコレクタ層２０を形成するためのイオン注入の条件は、例えば、不純物種がリン（Ｐ）、注入エネルギーが３３０ｋｅＶ、ドーズ量が１．０Ｅ＋１３／ｃｍ2である。
【００２０】
次に、図５に示すように、ＳｉＯ2膜６１上に多結晶Ｓｉ膜６３を形成する。この多結晶Ｓｉ膜６３の形成方法は例えばＣＶＤであり、その厚さは例えば１０００Åである。次に、フォトリソグラフィ技術及びエッチング技術により、多結晶Ｓｉ膜６３を部分的にエッチングする。これにより、図６に示すように、コレクタ層２０上と、その両側にあるＳＴＩ層１５上から多結晶Ｓｉ膜６３を除去する。また、これ以外の領域上には多結晶Ｓｉ膜６３を残しておく。
【００２１】
次に、この多結晶Ｓｉ膜６３をマスクにＳｉＯ2膜６１をエッチングする。このＳｉＯ2膜６１のエッチングは、例えば、フッ酸（ＨＦ）溶液を用いたウェットエッチングにより行う。一例として、希ＨＦ水溶液（４９％ＨＦ：Ｈ２Ｏ＝１：９９）を用いる。これにより、図７に示すように、コレクタ層２０の表面と、その両側にあるＳＴＩ層１５の表面をそれぞれ露出させる。
【００２２】
次に、図８に示すように、例えばエピタキシャル成長法により、単結晶Ｓｉ基板の上方全面にＳｉＧｅ膜３１と、ボロンをｉｎ−ｓｉｔｕ（即ち、成膜過程）でドープしたＳｉ膜３３とを順次形成する。
ここで、エピタキシャル成長法で成膜される膜は下地の結晶構造を引き継ぐ。このため、ＳｉＧｅ膜３１は、エピタキシャルＳｉ層５上ではエピタキシャル成長して単結晶ＳｉＧｅ膜３１ａに形成され、ＳＴＩ層１５上や多結晶Ｓｉ膜上では多結晶ＳｉＧｅ膜３１ｂに形成される。同様に、Ｓｉ膜３３は、単結晶ＳｉＧｅ膜３１ａ上では単結晶Ｓｉ膜３３ａに形成され、多結晶ＳｉＧｅ膜３１ｂ上では多結晶Ｓｉ膜３３ｂに形成される。単結晶ＳｉＧｅ膜３１ａの厚さは例えば３００Åであり、多結晶ＳｉＧｅ膜３１ｂの厚さは例えば３００Åである。また、単結晶Ｓｉ膜３３ａの厚さは例えば５００Åであり、多結晶Ｓｉ膜３３ｂの厚さは例えば５００Åである。なお、Ｓｉ膜３３にドープされているボロンは、後の熱処理を伴う工程で、単結晶ＳｉＧｅ膜３１ａに拡散する。
【００２３】
次に、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）水溶液を用いたウェットエッチングにより、多結晶Ｓｉ膜３３ｂをエッチングし除去する。ここで、ＴＭＡＨ水溶液を用いたウェットエッチングでは、単結晶Ｓｉ膜に対するエッチレートよりも、多結晶Ｓｉ膜に対するエッチレートの方が大きい。本発明者らが行った実験によれば、例えば、温度が７０℃で濃度が２０％であるＴＭＡＨ水溶液のエッチレートについて、多結晶Ｓｉ膜に対するエッチレートは８３．７Å／ｓｅｃであり、単結晶Ｓｉ膜に対するエッチレートは５８．１Å／ｓｅｃであった。
【００２４】
そこで、この工程では、例えば、上記のＴＭＡＨ水溶液（７０℃、２０％）を用いて、６．９ｓｅｃのウェットエッチングを行う。これにより、図９に示すように、単結晶Ｓｉ膜３３ａを１００Å程度残しつつ、多結晶ＳｉＧｅ膜３１ｂ上から多結晶Ｓｉ膜を除去することができる。即ち、上記エッチレートの差から、多結晶ＳｉＧｅ膜を完全に除去する一方で、単結晶Ｓｉ膜３３ａを１００Å程度残すことができる。
【００２５】
次に、ＣｌＦ3を用いたドライエッチングにより、多結晶ＳｉＧｅ膜３１ｂをエッチングし除去すると共に、単結晶ＳｉＧｅ膜３１ａもサイドエッチングする。ここで、ＣｌＦ3を用いたドライエッチングでは、Ｇｅが触媒となりエッチングが加速するため、Ｓｉ膜に対するエッチレートよりも、ＳｉＧｅ膜に対するエッチレートの方が格段に大きい。また、ＳｉＧｅのエッチレートはその結晶構造にあまり依存しない。つまり、単結晶Ｓｉ膜３３ａや多結晶Ｓｉ膜６３よりも、単結晶ＳｉＧｅ膜３１ａ及び多結晶ＳｉＧｅ膜３１ｂの方が極めて選択性高くエッチングされる。
例えば、真空チャンバ内でのＣｌＦ3の圧力が０．０２ｍｂａｒであるときのエッチレートについて、Ｓｉ膜に対するエッチレートは０．１６Å／ｓｅｃであるのに対し、ＳｉＧｅ膜に対するエッチレートは３３３Å／ｓｅｃである。
【００２６】
そこで、この工程では、例えば、上記の条件（ＣｌＦ3、０．０２ｍｂａｒ）で、９ｓｅｃのドライエッチングを行う。これにより、図１０に示すように、単結晶Ｓｉ膜３３ａをほとんど削ることなく、多結晶ＳｉＧｅ膜３１ｂをほぼ完全に除去することができ、さらに、多結晶ＳｉＧｅ膜３１ｂが除去されることにより露出する単結晶ＳｉＧｅ膜３１ａの両側面を、水平方向（即ち、サイド方向）に２６００Å程度それぞれ削ることができる。このサイドエッチングにより、コレクタ層２０の周辺部と単結晶Ｓｉ膜３３ａとの間には、単結晶ＳｉＧｅ膜３１ａの厚さに対応した高さ（例えば、３００Å）の空隙６５が形成される。
【００２７】
次に、図１１に示すように、単結晶Ｓｉ基板の上方全面にＳｉＯ2膜２１を形成する。このＳｉＯ2膜２１の形成方法は例えばＣＶＤであり、その厚さは例えば１０００Åである。これにより、上記の空隙はＳｉＯ2膜２１で埋め込まれることとなる。
次に、このＳｉＯ2膜２１の上方全面に対して、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性ドライエッチング処理を施す。即ち、ＳｉＯ2膜２１をエッチバックする。これにより、図１２に示すように、単結晶Ｓｉ膜３３ａ下（即ち、コレクタ層２０の周辺部上）にＳｉＯ2膜２１を残しつつ、それ以外の領域からＳｉＯ2膜２１を除去する。
【００２８】
次に、図１３に示すように、例えばエピタキシャル成長法により、単結晶Ｓｉ基板の上方全面に、ボロンをｉｎ−ｓｉｔｕでドープしたＳｉ膜３４を形成する。ここで、Ｓｉ膜３４は、単結晶Ｓｉ膜３３ａ上ではエピタキシャル成長して単結晶Ｓｉ膜３４ａに形成され、ＳＴＩ層１５上や多結晶Ｓｉ膜６３上では多結晶Ｓｉ膜３４ｂに形成される。単結晶Ｓｉ膜３４ａの厚さは例えば３００Åであり、多結晶Ｓｉ膜３４ｂの厚さも例えば３００Åである。
なお、下地の単結晶Ｓｉ膜３３ａと、当該工程で形成される単結晶Ｓｉ膜３４ａは同じ結晶構造であり、単結晶Ｓｉ膜３４ａは下地の単結晶Ｓｉ膜３３ａと一体の膜となる。このため、以降の説明では、これらを合わせて、単結晶Ｓｉ膜３５ａと称する。単結晶Ｓｉ膜３５ａの厚さは例えば４００Å（＝１００Å＋３００Å）である。
【００２９】
次に、図１４に示すように、単結晶Ｓｉ基板の上方全面にＳｉＯ2膜３６を形成し、続いて、このＳｉＯ2膜３６上に多結晶Ｓｉ膜３７を形成する。ＳｉＯ2膜３６の形成方法は例えばＣＶＤであり、その厚さは例えば３００Åである。また、多結晶Ｓｉ膜３７の形成方法は例えばＣＶＤであり、その厚さは例えば５００Åである。
【００３０】
次に、図１５に示すように、フォトリソグラフィ技術及びエッチング技術により、多結晶Ｓｉ膜３７を部分的にエッチングする。これにより、例えば、単結晶ＳｉＧｅ層の真上において、ＳｉＯ2膜３６を露出する開口部６７を多結晶Ｓｉ膜３７に形成する。次に、この開口部６７が形成された多結晶Ｓｉ膜３７をマスクに、ＳｉＯ2膜３６をエッチングする。このＳｉＯ2膜３６のエッチングは、例えば、希ＨＦ水溶液（４９％ＨＦ：Ｈ２Ｏ＝１：９９）を用いたウェットエッチングにより行う。これにより、開口部６７の底面に単結晶Ｓｉ膜３５ａを露出させる。
【００３１】
次に、図１６に示すように、この開口部６７を埋め込むように単結晶Ｓｉ基板の上方全面に多結晶Ｓｉ膜４０´を形成する。この多結晶Ｓｉ膜４０´の形成方法は例えばＣＶＤであり、その厚さは例えば２５００Åである。次に、この多結晶Ｓｉ膜４０´にｎ型不純物をイオン注入する。このイオン注入の条件は、例えば、不純物種がリン（Ｐ）、注入エネルギーが２０ｋｅＶ、ドーズ量が７．０Ｅ＋１５／ｃｍ2である。
【００３２】
次に、フォトリソグラフィ技術及びエッチング技術により、多結晶Ｓｉ膜４０´を部分的にエッチングする。これにより、図１７に示すように、多結晶Ｓｉ膜からなるエミッタ層４０を形成する。次に、図１８に示すように、単結晶ＳｉＧｅ膜３１ａと単結晶Ｓｉ膜３５ａとが積層された構造のベース層３０と、その上に形成されたエミッタ層４０とを覆い、その他の領域を露出する形状のレジストパターン６９を単結晶Ｓｉ基板の上方に形成する。そして、このレジストパターン６９をマスクにＳｉＯ2膜３６と、多結晶Ｓｉ膜３４ｂ及び多結晶Ｓｉ膜６３を順次エッチングして除去する。
【００３３】
さらに、図１９において、レジストパターン６９をマスクにＳｉＯ2膜６１をエッチングし、除去する。これにより、図２０に示すように、レジストパターンで覆われていない領域において、ＤＴＩ層１０の表面やＳＴＩ層１５の表面、エピタキシャルＳｉ層５の表面がそれぞれ露出した状態となる。次に、レジストパターン６９を除去する。
【００３４】
次に、図２１に示すように、例えばＣＶＤ法により、単結晶Ｓｉ基板の上方全面にＳｉＯ2膜３８を形成する。そして、このＳｉＯ2膜３８で覆われたエピタキシャルＳｉ層５にｎ型不純物をイオン注入する。このイオン注入の条件は、例えば、不純物種がリン（Ｐ）、注入エネルギーが３２０ｋｅＶ、ドーズ量が６．０Ｅ＋１２／ｃｍ2である。これにより、エピタキシャルＳｉ層５のうちのＳＴＩ層１５及びＤＴＩ層１０で囲まれた領域に、コレクタ接続用のｎ層２５を形成する。
次に、例えばＣＶＤ法により、単結晶Ｓｉ基板の上方全面にＳｉＯ2膜（図示せず）を形成する。そして、このＳｉＯ2膜をエッチバックする。これにより、図２２に示すように、ベース層３０の側面やエミッタ層４０の側面、及び、外部ベースとなる多結晶Ｓｉ膜３４ｂの側面にＳｉＯ2膜からなるサイドウォール３９をそれぞれ形成する。
【００３５】
次に、図２３に示すように、サイドウォール３９から露出しているＳｉの表面（即ち、エミッタ層４０の表面やｎ層２５の表面、多結晶Ｓｉ膜３４ｂの表面）をそれぞれシリサイド化して、シリサイド層４５を形成する。そして、図２４に示すように、単結晶Ｓｉ基板の上方全面に層間絶縁膜５１を形成し、この層間絶縁膜５１にコンタクトホール７３を形成する。そして、コンタクトホール７３内に例えば金属膜を埋め込んで、ベース電極とコレクタ電極及びエミッタ電極をそれぞれ形成する。このようにして、図１（ａ）及び（ｂ）に示した半導体装置１００が完成する。
【００３６】
以上説明したように、本発明の実施形態によれば、ベース層３０とコレクタ層２０との接合（接触）領域６０がコレクタ層２０の表面の中央部に限定される。このため、ベース層とコレクタ層との接合面積を小さくすることができ、ベース層とコレクタ層との間の容量ＣBCを低減することができる。例えば、接合領域をコレクタ層の表面全体とする場合と比べて、接合面積を約７０％削減することができ、その場合は、容量ＣBCを約７０％低減することができる。
【００３７】
上述したように、容量ＣBCと、バイポーラトランジスタ５０の動作速度の指標となる、遮断周波数ｆＴ及び最大発振周波数ｆｍａｘとの間には、それぞれ上記の（１）式、（２）式の関係が成り立つが、（１）式から明らかなように、ＣBCが小さいほどｆＴは大きくなる。また、（２）式から明らかなように、ＣBCが小さいほど（また、ｆＴが大きいほど）ｆｍａｘは大きくなる。このため、バイポーラトランジスタ５０の動作速度を高速化することができる。
【００３８】
なお、上記の実施形態では、ｎｐｎ型のバイポーラトランジスタ５０の場合について説明したが、本発明はｎｐｎ型に限定されるものではなく、ｐｎｐ型であってもよい。ｐｎｐ型バイポーラトランジスタについても、ｎ型とｐ型とを入れ替えた同様の構造により、ベース層とコレクタ層との接合面積を小さくすることができ、容量ＣBCを低減することができるため、その動作速度を高速化することが可能である。
【符号の説明】
【００３９】
１ 単結晶Ｓｉ基板
３ 高濃度ｎ型埋込層（ｎ＋層）
５ エピタキシャルＳｉ層
６ 特開平
７ ｎ型ディープウェル層（ｎ−層）
１０ ＤＴＩ層
１１、２１、３６、３８、６１ ＳｉＯ2膜
１３、３７ 多結晶Ｓｉ膜
１５ ＳＴＩ層
２０ コレクタ層
２５ ｎ型不純物拡散層（ｎ層）
３０ ベース層
３１ ＳｉＧｅ膜
３１ａ 単結晶ＳｉＧｅ膜
３１ｂ 多結晶ＳｉＧｅ膜
３３、３４ Ｓｉ膜
３３ａ、３４ａ、３５ａ 単結晶Ｓｉ膜
３３ｂ、３４ｂ、４０´、６３ 多結晶Ｓｉ膜
３９ サイドウォール
４０ エミッタ層
４５ シリサイド層
４６ ベース電極
４７ コレクタ電極
４８ エミッタ電極
５０ バイポーラトランジスタ
５１ 層間絶縁膜
６０ 接合領域
６５ 空隙
６７ 開口部
６９ レジストパターン
７３ コンタクトホール
１００ 半導体装置
【技術分野】
【０００１】
本発明は、バイポーラトランジスタを備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示されたものがある。かかる文献には、断面視でコレクタ層とエミッタ層とに挟まれたベース層のうちの、コレクタ層側の面（即ち、底面）の全てがコレクタ層に接した構造のバイポーラトランジスタが開示されている。即ち、特許文献１には、ベース層とコレクタ層との接合領域が、ベース層の底面全体となっている構造のバイポーラトランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−３４９８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来から、バイポーラトランジスタは、種々の電子デバイス（例えば、無線通信機器）に適用されている。また、近年では、無線通信技術の大きな進展等に伴い、より高速で動作可能なバイポーラトランジスタが嘱望されている。
そこで、この発明は、このような事情に鑑みてなされたものであって、バイポーラトランジスタの動作速度を高速化できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、バイポーラトランジスタを備えた半導体装置の製造方法であって、基板に第１導電型のコレクタ層を形成する工程と、前記コレクタ層上にＳｉＧｅ膜とＳｉ膜とを順次形成して、前記ＳｉＧｅ膜と前記Ｓｉ膜とが積層された構造のベース層を形成する工程と、前記Ｓｉ膜よりも前記ＳｉＧｅ膜の方がエッチングされ易い条件で、前記ベース層にエッチング処理を施すことにより、前記コレクタ層の中央部上に前記ＳｉＧｅ膜を残しつつ、前記コレクタ層の周辺部上から前記ＳｉＧｅ膜を除去する工程と、前記コレクタ層の周辺部と前記Ｓｉ膜との間を埋め込むように前記基板上に絶縁膜を形成する工程と、を有することを特徴とする。ここで、「第１導電型」はｎ型又はｐ型のうちの一方であり、「第２導電型」はｎ型又はｐ型のうちの他方である。また、「絶縁膜」としては、例えば、後述するＳｉＯ2膜２１が該当する。
【０００６】
このような方法であれば、ベース層とコレクタ層との接合（接触）領域をコレクタ層の表面の中央部に限定することができ、ベース層とコレクタ層とが接する面積（即ち、ＢＣ間の接合面積）を削減し、容量ＣBCを低減することができる。
この容量ＣBCと、バイポーラトランジスタの動作速度の指標となる、遮断周波数ｆＴ及び最大発振周波数ｆｍａｘとの間には、それぞれ下記の（１）式、（２）式の関係が成り立つ。（１）式から明らかなように、ＣBCが小さいほどｆＴは大きくなる。また、（２）式から明らかなように、ＣBCが小さいほど（また、ｆＴが大きいほど）ｆｍａｘは大きくなる。
【０００７】
【数１】
【０００８】
従って、容量ＣBCを低減することで、バイポーラトランジスタの遮断周波数ｆＴと最大発振周波数ｆｍａｘをそれぞれ高めることができる。このため、より高速で動作可能なバイポーラトランジスタを提供することができる。
また、上記の半導体装置の製造方法において、前記ベース層を形成する工程では、前記ＳｉＧｅ膜をエピタキシャル成長法で形成することにより、前記コレクタ層上に単結晶構造のＳｉＧｅ膜を形成し、続いて、前記Ｓｉ膜をエピタキシャル成長法で形成することにより、前記単結晶ＳｉＧｅ膜上に単結晶Ｓｉ膜を形成し、前記ベース層にエッチング処理を施す工程では、ＣｌＦ3（三フッ化塩素）を用いたドライエッチングにより前記コレクタ層の周辺部上から前記単結晶ＳｉＧｅ膜を除去することを特徴としてもよい。このような方法であれば、Ｓｉ膜の削れを抑えつつ、ＳｉＧｅ膜を選択性高くエッチングすることができる。
【０００９】
また、上記の半導体装置の製造方法において、前記基板のうちの前記コレクタ層に隣接する領域に素子分離層を形成する工程、をさらに備え、前記ベース層を形成する工程では、前記ＳｉＧｅ膜をエピタキシャル成長法で形成することにより、前記単結晶ＳｉＧｅ膜を形成すると同時に、前記素子分離層上に多結晶ＳｉＧｅ膜を形成し、続いて、前記Ｓｉ膜をエピタキシャル成長法で形成することにより、前記単結晶Ｓｉ膜を形成すると同時に、前記多結晶ＳｉＧｅ膜上に多結晶Ｓｉ膜を形成し、前記ベース層にエッチング処理を施す工程では、ＴＭＡＨ（水酸化テトラメチルアンモニウム）を用いたウェットエッチングにより前記多結晶Ｓｉ膜を除去し、続いて、前記ＣｌＦ3を用いたドライエッチングにより前記多結晶ＳｉＧｅ膜を除去することを特徴としてもよい。
【００１０】
このような方法であれば、ＴＭＡＨを用いたウェットエッチング時には、単結晶Ｓｉ膜の削れを抑えつつ、多結晶Ｓｉ膜を選択性高くエッチングし除去することができる。これにより、多結晶Ｓｉ膜下から多結晶ＳｉＧｅ膜を露出させることができる。また、ＣｌＦ3を用いたドライエッチング時には、単結晶Ｓｉ膜の削れを抑えつつ、多結晶ＳｉＧｅ膜を選択性高くエッチングし除去することができる。これにより、単結晶ＳｉＧｅ膜の側面が露出するため、単結晶ＳｉＧｅ膜を選択性高くサイドエッチングすることが可能となる。
【発明の効果】
【００１１】
本発明によれば、バイポーラトランジスタのベース層とコレクタ層との間の容量ＣBCを低減することができ、遮断周波数ｆＴと最大発振周波数ｆｍａｘをそれぞれ高めることができる。これにより、バイポーラトランジスタの動作速度を高速化することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る半導体装置１００の構成例を示す図。
【図２】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図３】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図４】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図５】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図６】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図７】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図８】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図９】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１０】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１１】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１２】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１３】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１４】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１５】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１６】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１７】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１８】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図１９】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図２０】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図２１】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図２２】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図２３】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【図２４】本発明の実施形態に係る半導体装置１００の製造方法を示す図。
【発明を実施するための形態】
【００１３】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。
図１（ａ）は、本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。また、図１（ｂ）は、図１（ａ）に示すバイポーラトランジスタ５０の要部を拡大した図である。
【００１４】
図１（ａ）及び（ｂ）に示すように、この半導体装置１００は、例えば、ｐ型の単結晶シリコン（Ｓｉ）基板１と、この単結晶Ｓｉ基板１に形成された高濃度ｎ型埋込層（ｎ＋層）３と、エピタキシャル成長法により単結晶Ｓｉ基板１上に形成されたＳｉ層（即ち、エピタキシャルＳｉ層）５と、このエピタキシャルＳｉ層５に形成されたｎ型ディープウェル層（ｎ−層）７と、このｎ−層７を素子分離するディープトレンチアイソレーション（ＤＴＩ層）と、ＤＴＩ層１０により素子分離された領域に形成されたバイポーラトランジスタ５０と、を備える。
これらの中で、ＤＴＩ層１０は、例えばトレンチと、トレンチの内壁及び底面を覆うように形成されたＳｉＯ2膜（シリコン酸化膜）１１と、このＳｉＯ2膜１１内に埋め込まれた多結晶Ｓｉ膜１３と、を有する。
【００１５】
また、バイポーラトランジスタ５０は、エピタキシャルＳｉ層５に形成され、ｎ−層７上に位置するｎ型のコレクタ層２０と、このコレクタ層２０の表面の周辺部上に形成されたＳｉＯ2膜２１と、このＳｉＯ2膜２１を覆ってコレクタ層２０の表面の中央部に接合するベース層３０と、ベース層を覆うＳｉＯ2膜３６及び多結晶Ｓｉ膜３４と、このＳｉＯ2膜３６及び多結晶膜Ｓｉ膜３７に形成された開口部を介してベース層３０に接続するエミッタ層４０と、を有する。ここで、ベース層３０は、コレクタ層２０の表面の中央部上に設けられたｐ型の単結晶ＳｉＧｅ膜３１ａと、ＳｉＯ2膜２１を覆うように単結晶ＳｉＧｅ膜３１ａ上に積層されたｐ型の単結晶Ｓｉ膜３５ａとを含む、積層構造となっている
また、このバイポーラトランジスタ５０において、エピタキシャルＳｉ層５の表面近くにはシャロートレンチアイソレーション（ＳＴＩ層）１５が部分的に形成されている。このＳＴＩ層１５の上にはベース層３０を層間絶縁膜５１上に引き出すための（即ち、外部ベースとなる）多結晶Ｓｉ膜３４ｂが形成されている。また、このＳＴＩ層１５を挟んでコレクタ層２０の反対側の領域には、コレクタ層２０に接続するためのｎ型不純物拡散層（ｎ層）２５が形成されている。
これら多結晶Ｓｉ膜３４ｂ、ｎ層２５及び、エミッタ層４０の表面はそれぞれシリサイド化されており、シリサイド層４５を介して、ベース電極４６と、コレクタ電極４７と、エミッタ電極４８とがそれぞれ形成されている。
【００１６】
ところで、このバイポーラトランジスタ５０において、ベース層３０とコレクタ層２０との接合（接触）領域６０は、コレクタ層２０の表面の中央部上に限定されている。コレクタ層２０の表面の周辺部上にはＳｉＯ2膜２１が形成されており、コレクタ層２０の周辺部はベース層３０と直に接触しないようになっている。このため、コレクタ層とベース層との接合領域がコレクタ層の表面全体（即ち、中央部と周辺部の両方）となっている場合と比較して、接合領域の面積（即ち、接合面積）を小さくすることができ、ベース層とコレクタ層との間の容量ＣBCを低減することができる。次に、図１（ａ）及び（ｂ）に示した半導体装置１００の製造方法について説明する。
【００１７】
図２〜図２４は、本発明の実施形態に係る半導体装置１００の製造方法を示す工程図である。図２では、まず始めに、ｐ型の単結晶Ｓｉ基板１にｎ型不純物をイオン注入してｎ＋層３を形成する。このｎ＋層３を形成するためのイオン注入の条件は、例えば、不純物種がヒ素（Ａｓ）、注入エネルギーが１００ｋｅＶ、ドーズ量が５．０Ｅ＋１５／ｃｍ2である。次に、この単結晶Ｓｉ基板１上にエピタキシャルＳｉ層５を形成する。エピタキシャルＳｉ層５の厚さは、例えば、９５００Åである。
【００１８】
そして、このエピタキシャルＳｉ層５及び単結晶Ｓｉ基板１にＤＴＩ層１０を形成すると共に、エピタキシャルＳｉ層５にＳＴＩ層１５を形成する。具体的には、ＤＴＩ層１０は、エピタキシャルＳｉ層５の表面から単結晶Ｓｉ基板１の内部にかけて、深さが例えば８００００Åのディープトレンチを形成し、このディープトレンチ内にＳｉＯ2膜１１と多結晶Ｓｉ膜１３を埋め込むことにより形成する。また、ＳＴＩ層１５は、エピタキシャルＳｉ層５にシャロートレンチを形成し、このシャロートレンチ内にＳｉＯ2膜を埋め込むことにより形成する。
【００１９】
次に、エピタキシャルＳｉ層５のうちの、ＤＴＩ層１０で素子分離された領域内に、ｎ−層７を形成する。このｎ−層７を形成するためのイオン注入の条件は、例えば、不純物種がリン（Ｐ）、注入エネルギーが３２０ｋｅＶ、ドーズ量が６．０Ｅ＋１２／ｃｍ2である。
次に、図３に示すように、単結晶Ｓｉ基板上にＳｉＯ2膜６１を形成する。ＳｉＯ2膜６１の形成方法は例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）であり、その厚さは例えば１０００Åである。次に、図４に示すように、フォトリソグラフィ技術及びイオン注入技術により、エピタキシャルＳｉ層５にｎ型不純物を部分的にイオン注入して、ｎ型のコレクタ層２０を形成する。このコレクタ層２０を形成するためのイオン注入の条件は、例えば、不純物種がリン（Ｐ）、注入エネルギーが３３０ｋｅＶ、ドーズ量が１．０Ｅ＋１３／ｃｍ2である。
【００２０】
次に、図５に示すように、ＳｉＯ2膜６１上に多結晶Ｓｉ膜６３を形成する。この多結晶Ｓｉ膜６３の形成方法は例えばＣＶＤであり、その厚さは例えば１０００Åである。次に、フォトリソグラフィ技術及びエッチング技術により、多結晶Ｓｉ膜６３を部分的にエッチングする。これにより、図６に示すように、コレクタ層２０上と、その両側にあるＳＴＩ層１５上から多結晶Ｓｉ膜６３を除去する。また、これ以外の領域上には多結晶Ｓｉ膜６３を残しておく。
【００２１】
次に、この多結晶Ｓｉ膜６３をマスクにＳｉＯ2膜６１をエッチングする。このＳｉＯ2膜６１のエッチングは、例えば、フッ酸（ＨＦ）溶液を用いたウェットエッチングにより行う。一例として、希ＨＦ水溶液（４９％ＨＦ：Ｈ２Ｏ＝１：９９）を用いる。これにより、図７に示すように、コレクタ層２０の表面と、その両側にあるＳＴＩ層１５の表面をそれぞれ露出させる。
【００２２】
次に、図８に示すように、例えばエピタキシャル成長法により、単結晶Ｓｉ基板の上方全面にＳｉＧｅ膜３１と、ボロンをｉｎ−ｓｉｔｕ（即ち、成膜過程）でドープしたＳｉ膜３３とを順次形成する。
ここで、エピタキシャル成長法で成膜される膜は下地の結晶構造を引き継ぐ。このため、ＳｉＧｅ膜３１は、エピタキシャルＳｉ層５上ではエピタキシャル成長して単結晶ＳｉＧｅ膜３１ａに形成され、ＳＴＩ層１５上や多結晶Ｓｉ膜上では多結晶ＳｉＧｅ膜３１ｂに形成される。同様に、Ｓｉ膜３３は、単結晶ＳｉＧｅ膜３１ａ上では単結晶Ｓｉ膜３３ａに形成され、多結晶ＳｉＧｅ膜３１ｂ上では多結晶Ｓｉ膜３３ｂに形成される。単結晶ＳｉＧｅ膜３１ａの厚さは例えば３００Åであり、多結晶ＳｉＧｅ膜３１ｂの厚さは例えば３００Åである。また、単結晶Ｓｉ膜３３ａの厚さは例えば５００Åであり、多結晶Ｓｉ膜３３ｂの厚さは例えば５００Åである。なお、Ｓｉ膜３３にドープされているボロンは、後の熱処理を伴う工程で、単結晶ＳｉＧｅ膜３１ａに拡散する。
【００２３】
次に、ＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）水溶液を用いたウェットエッチングにより、多結晶Ｓｉ膜３３ｂをエッチングし除去する。ここで、ＴＭＡＨ水溶液を用いたウェットエッチングでは、単結晶Ｓｉ膜に対するエッチレートよりも、多結晶Ｓｉ膜に対するエッチレートの方が大きい。本発明者らが行った実験によれば、例えば、温度が７０℃で濃度が２０％であるＴＭＡＨ水溶液のエッチレートについて、多結晶Ｓｉ膜に対するエッチレートは８３．７Å／ｓｅｃであり、単結晶Ｓｉ膜に対するエッチレートは５８．１Å／ｓｅｃであった。
【００２４】
そこで、この工程では、例えば、上記のＴＭＡＨ水溶液（７０℃、２０％）を用いて、６．９ｓｅｃのウェットエッチングを行う。これにより、図９に示すように、単結晶Ｓｉ膜３３ａを１００Å程度残しつつ、多結晶ＳｉＧｅ膜３１ｂ上から多結晶Ｓｉ膜を除去することができる。即ち、上記エッチレートの差から、多結晶ＳｉＧｅ膜を完全に除去する一方で、単結晶Ｓｉ膜３３ａを１００Å程度残すことができる。
【００２５】
次に、ＣｌＦ3を用いたドライエッチングにより、多結晶ＳｉＧｅ膜３１ｂをエッチングし除去すると共に、単結晶ＳｉＧｅ膜３１ａもサイドエッチングする。ここで、ＣｌＦ3を用いたドライエッチングでは、Ｇｅが触媒となりエッチングが加速するため、Ｓｉ膜に対するエッチレートよりも、ＳｉＧｅ膜に対するエッチレートの方が格段に大きい。また、ＳｉＧｅのエッチレートはその結晶構造にあまり依存しない。つまり、単結晶Ｓｉ膜３３ａや多結晶Ｓｉ膜６３よりも、単結晶ＳｉＧｅ膜３１ａ及び多結晶ＳｉＧｅ膜３１ｂの方が極めて選択性高くエッチングされる。
例えば、真空チャンバ内でのＣｌＦ3の圧力が０．０２ｍｂａｒであるときのエッチレートについて、Ｓｉ膜に対するエッチレートは０．１６Å／ｓｅｃであるのに対し、ＳｉＧｅ膜に対するエッチレートは３３３Å／ｓｅｃである。
【００２６】
そこで、この工程では、例えば、上記の条件（ＣｌＦ3、０．０２ｍｂａｒ）で、９ｓｅｃのドライエッチングを行う。これにより、図１０に示すように、単結晶Ｓｉ膜３３ａをほとんど削ることなく、多結晶ＳｉＧｅ膜３１ｂをほぼ完全に除去することができ、さらに、多結晶ＳｉＧｅ膜３１ｂが除去されることにより露出する単結晶ＳｉＧｅ膜３１ａの両側面を、水平方向（即ち、サイド方向）に２６００Å程度それぞれ削ることができる。このサイドエッチングにより、コレクタ層２０の周辺部と単結晶Ｓｉ膜３３ａとの間には、単結晶ＳｉＧｅ膜３１ａの厚さに対応した高さ（例えば、３００Å）の空隙６５が形成される。
【００２７】
次に、図１１に示すように、単結晶Ｓｉ基板の上方全面にＳｉＯ2膜２１を形成する。このＳｉＯ2膜２１の形成方法は例えばＣＶＤであり、その厚さは例えば１０００Åである。これにより、上記の空隙はＳｉＯ2膜２１で埋め込まれることとなる。
次に、このＳｉＯ2膜２１の上方全面に対して、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性ドライエッチング処理を施す。即ち、ＳｉＯ2膜２１をエッチバックする。これにより、図１２に示すように、単結晶Ｓｉ膜３３ａ下（即ち、コレクタ層２０の周辺部上）にＳｉＯ2膜２１を残しつつ、それ以外の領域からＳｉＯ2膜２１を除去する。
【００２８】
次に、図１３に示すように、例えばエピタキシャル成長法により、単結晶Ｓｉ基板の上方全面に、ボロンをｉｎ−ｓｉｔｕでドープしたＳｉ膜３４を形成する。ここで、Ｓｉ膜３４は、単結晶Ｓｉ膜３３ａ上ではエピタキシャル成長して単結晶Ｓｉ膜３４ａに形成され、ＳＴＩ層１５上や多結晶Ｓｉ膜６３上では多結晶Ｓｉ膜３４ｂに形成される。単結晶Ｓｉ膜３４ａの厚さは例えば３００Åであり、多結晶Ｓｉ膜３４ｂの厚さも例えば３００Åである。
なお、下地の単結晶Ｓｉ膜３３ａと、当該工程で形成される単結晶Ｓｉ膜３４ａは同じ結晶構造であり、単結晶Ｓｉ膜３４ａは下地の単結晶Ｓｉ膜３３ａと一体の膜となる。このため、以降の説明では、これらを合わせて、単結晶Ｓｉ膜３５ａと称する。単結晶Ｓｉ膜３５ａの厚さは例えば４００Å（＝１００Å＋３００Å）である。
【００２９】
次に、図１４に示すように、単結晶Ｓｉ基板の上方全面にＳｉＯ2膜３６を形成し、続いて、このＳｉＯ2膜３６上に多結晶Ｓｉ膜３７を形成する。ＳｉＯ2膜３６の形成方法は例えばＣＶＤであり、その厚さは例えば３００Åである。また、多結晶Ｓｉ膜３７の形成方法は例えばＣＶＤであり、その厚さは例えば５００Åである。
【００３０】
次に、図１５に示すように、フォトリソグラフィ技術及びエッチング技術により、多結晶Ｓｉ膜３７を部分的にエッチングする。これにより、例えば、単結晶ＳｉＧｅ層の真上において、ＳｉＯ2膜３６を露出する開口部６７を多結晶Ｓｉ膜３７に形成する。次に、この開口部６７が形成された多結晶Ｓｉ膜３７をマスクに、ＳｉＯ2膜３６をエッチングする。このＳｉＯ2膜３６のエッチングは、例えば、希ＨＦ水溶液（４９％ＨＦ：Ｈ２Ｏ＝１：９９）を用いたウェットエッチングにより行う。これにより、開口部６７の底面に単結晶Ｓｉ膜３５ａを露出させる。
【００３１】
次に、図１６に示すように、この開口部６７を埋め込むように単結晶Ｓｉ基板の上方全面に多結晶Ｓｉ膜４０´を形成する。この多結晶Ｓｉ膜４０´の形成方法は例えばＣＶＤであり、その厚さは例えば２５００Åである。次に、この多結晶Ｓｉ膜４０´にｎ型不純物をイオン注入する。このイオン注入の条件は、例えば、不純物種がリン（Ｐ）、注入エネルギーが２０ｋｅＶ、ドーズ量が７．０Ｅ＋１５／ｃｍ2である。
【００３２】
次に、フォトリソグラフィ技術及びエッチング技術により、多結晶Ｓｉ膜４０´を部分的にエッチングする。これにより、図１７に示すように、多結晶Ｓｉ膜からなるエミッタ層４０を形成する。次に、図１８に示すように、単結晶ＳｉＧｅ膜３１ａと単結晶Ｓｉ膜３５ａとが積層された構造のベース層３０と、その上に形成されたエミッタ層４０とを覆い、その他の領域を露出する形状のレジストパターン６９を単結晶Ｓｉ基板の上方に形成する。そして、このレジストパターン６９をマスクにＳｉＯ2膜３６と、多結晶Ｓｉ膜３４ｂ及び多結晶Ｓｉ膜６３を順次エッチングして除去する。
【００３３】
さらに、図１９において、レジストパターン６９をマスクにＳｉＯ2膜６１をエッチングし、除去する。これにより、図２０に示すように、レジストパターンで覆われていない領域において、ＤＴＩ層１０の表面やＳＴＩ層１５の表面、エピタキシャルＳｉ層５の表面がそれぞれ露出した状態となる。次に、レジストパターン６９を除去する。
【００３４】
次に、図２１に示すように、例えばＣＶＤ法により、単結晶Ｓｉ基板の上方全面にＳｉＯ2膜３８を形成する。そして、このＳｉＯ2膜３８で覆われたエピタキシャルＳｉ層５にｎ型不純物をイオン注入する。このイオン注入の条件は、例えば、不純物種がリン（Ｐ）、注入エネルギーが３２０ｋｅＶ、ドーズ量が６．０Ｅ＋１２／ｃｍ2である。これにより、エピタキシャルＳｉ層５のうちのＳＴＩ層１５及びＤＴＩ層１０で囲まれた領域に、コレクタ接続用のｎ層２５を形成する。
次に、例えばＣＶＤ法により、単結晶Ｓｉ基板の上方全面にＳｉＯ2膜（図示せず）を形成する。そして、このＳｉＯ2膜をエッチバックする。これにより、図２２に示すように、ベース層３０の側面やエミッタ層４０の側面、及び、外部ベースとなる多結晶Ｓｉ膜３４ｂの側面にＳｉＯ2膜からなるサイドウォール３９をそれぞれ形成する。
【００３５】
次に、図２３に示すように、サイドウォール３９から露出しているＳｉの表面（即ち、エミッタ層４０の表面やｎ層２５の表面、多結晶Ｓｉ膜３４ｂの表面）をそれぞれシリサイド化して、シリサイド層４５を形成する。そして、図２４に示すように、単結晶Ｓｉ基板の上方全面に層間絶縁膜５１を形成し、この層間絶縁膜５１にコンタクトホール７３を形成する。そして、コンタクトホール７３内に例えば金属膜を埋め込んで、ベース電極とコレクタ電極及びエミッタ電極をそれぞれ形成する。このようにして、図１（ａ）及び（ｂ）に示した半導体装置１００が完成する。
【００３６】
以上説明したように、本発明の実施形態によれば、ベース層３０とコレクタ層２０との接合（接触）領域６０がコレクタ層２０の表面の中央部に限定される。このため、ベース層とコレクタ層との接合面積を小さくすることができ、ベース層とコレクタ層との間の容量ＣBCを低減することができる。例えば、接合領域をコレクタ層の表面全体とする場合と比べて、接合面積を約７０％削減することができ、その場合は、容量ＣBCを約７０％低減することができる。
【００３７】
上述したように、容量ＣBCと、バイポーラトランジスタ５０の動作速度の指標となる、遮断周波数ｆＴ及び最大発振周波数ｆｍａｘとの間には、それぞれ上記の（１）式、（２）式の関係が成り立つが、（１）式から明らかなように、ＣBCが小さいほどｆＴは大きくなる。また、（２）式から明らかなように、ＣBCが小さいほど（また、ｆＴが大きいほど）ｆｍａｘは大きくなる。このため、バイポーラトランジスタ５０の動作速度を高速化することができる。
【００３８】
なお、上記の実施形態では、ｎｐｎ型のバイポーラトランジスタ５０の場合について説明したが、本発明はｎｐｎ型に限定されるものではなく、ｐｎｐ型であってもよい。ｐｎｐ型バイポーラトランジスタについても、ｎ型とｐ型とを入れ替えた同様の構造により、ベース層とコレクタ層との接合面積を小さくすることができ、容量ＣBCを低減することができるため、その動作速度を高速化することが可能である。
【符号の説明】
【００３９】
１ 単結晶Ｓｉ基板
３ 高濃度ｎ型埋込層（ｎ＋層）
５ エピタキシャルＳｉ層
６ 特開平
７ ｎ型ディープウェル層（ｎ−層）
１０ ＤＴＩ層
１１、２１、３６、３８、６１ ＳｉＯ2膜
１３、３７ 多結晶Ｓｉ膜
１５ ＳＴＩ層
２０ コレクタ層
２５ ｎ型不純物拡散層（ｎ層）
３０ ベース層
３１ ＳｉＧｅ膜
３１ａ 単結晶ＳｉＧｅ膜
３１ｂ 多結晶ＳｉＧｅ膜
３３、３４ Ｓｉ膜
３３ａ、３４ａ、３５ａ 単結晶Ｓｉ膜
３３ｂ、３４ｂ、４０´、６３ 多結晶Ｓｉ膜
３９ サイドウォール
４０ エミッタ層
４５ シリサイド層
４６ ベース電極
４７ コレクタ電極
４８ エミッタ電極
５０ バイポーラトランジスタ
５１ 層間絶縁膜
６０ 接合領域
６５ 空隙
６７ 開口部
６９ レジストパターン
７３ コンタクトホール
１００ 半導体装置
【特許請求の範囲】
【請求項１】
バイポーラトランジスタを備えた半導体装置の製造方法であって、
基板に第１導電型のコレクタ層を形成する工程と、
前記コレクタ層上にＳｉＧｅ膜とＳｉ膜とを順次形成して、前記ＳｉＧｅ膜と前記Ｓｉ膜とが積層された構造のベース層を形成する工程と、
前記Ｓｉ膜よりも前記ＳｉＧｅ膜の方がエッチングされ易い条件で、前記ベース層にエッチング処理を施すことにより、前記コレクタ層の中央部上に前記ＳｉＧｅ膜を残しつつ、前記コレクタ層の周辺部上から前記ＳｉＧｅ膜を除去する工程と、
前記コレクタ層の周辺部と前記Ｓｉ膜との間を埋め込むように前記基板上に絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ベース層にエッチング処理を施す工程では、ＣｌＦ3を用いたドライエッチングにより前記コレクタ層の周辺部上から前記単結晶ＳｉＧｅ膜を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ベース層にエッチング処理を施す工程では、
ＴＭＡＨを用いたウェットエッチングにより前記多結晶Ｓｉ膜を除去し、続いて、
前記ＣｌＦ3を用いたドライエッチングにより前記多結晶ＳｉＧｅ膜を除去することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項１】
バイポーラトランジスタを備えた半導体装置の製造方法であって、
基板に第１導電型のコレクタ層を形成する工程と、
前記コレクタ層上にＳｉＧｅ膜とＳｉ膜とを順次形成して、前記ＳｉＧｅ膜と前記Ｓｉ膜とが積層された構造のベース層を形成する工程と、
前記Ｓｉ膜よりも前記ＳｉＧｅ膜の方がエッチングされ易い条件で、前記ベース層にエッチング処理を施すことにより、前記コレクタ層の中央部上に前記ＳｉＧｅ膜を残しつつ、前記コレクタ層の周辺部上から前記ＳｉＧｅ膜を除去する工程と、
前記コレクタ層の周辺部と前記Ｓｉ膜との間を埋め込むように前記基板上に絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ベース層にエッチング処理を施す工程では、ＣｌＦ3を用いたドライエッチングにより前記コレクタ層の周辺部上から前記単結晶ＳｉＧｅ膜を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ベース層にエッチング処理を施す工程では、
ＴＭＡＨを用いたウェットエッチングにより前記多結晶Ｓｉ膜を除去し、続いて、
前記ＣｌＦ3を用いたドライエッチングにより前記多結晶ＳｉＧｅ膜を除去することを特徴とする請求項２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−１３４４２３（Ｐ２０１２−１３４４２３Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８７３７４（Ｐ２０１０−２８７３７４）
【出願日】平成２２年１２月２４日（２０１０．１２．２４）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２４日（２０１０．１２．２４）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
[ Back to top ]