【課題】キャリア捕獲中心の少ないＳｉＣ半導体素子を提供する。
【解決手段】ｎ型またはｐ型のＳｉＣ基板１１と、ｎ型またはｐ型の少なくとも１つのＳｉＣエピタキシャル層１２、あるいはｎ型またはｐ型の少なくとも１つのイオン注入層１４と、を有し、ｐｎ接合界面付近および伝導度変調層（ベース層）内を除いた、ＳｉＣ基板表面付近、ＳｉＣ基板とＳｉＣエピタキシャル層との界面付近、およびＳｉＣエピタキシャル層の表面付近のうち少なくとも１つの領域１００に、炭素注入層、珪素注入層、水素注入層、またはヘリウム注入層を有し、かつ、炭素原子、珪素原子、水素原子、またはヘリウム原子をイオン注入することで導入した格子間炭素原子をアニーリングにより伝導度変調層内へ拡散させるとともに格子間炭素原子と点欠陥とを結合させることで、電気的に活性な点欠陥が低減された領域を伝導度変調層内に有するＳｉＣバイポーラ型半導体素子。 （もっと読む）

【課題】ヘテロ構造のｐｎ接合において、電子が妨げられることなく注入されるようにする。
【解決手段】Ｇａを含む窒化物半導体からなるｎ型の窒化物半導体層１０１と、窒化物半導体層１０１に接合して形成されたｐ型のシリコンからなるｐ型シリコン層１０２とを少なくとも備える。窒化物半導体層１０１とｐ型シリコン層１０２とは、接合界面１０３により接合している。 （もっと読む）

【課題】カーボンによるバンドギャップ・エンジニアリングを可能とし、カーボン原子に基づく多彩なエレクトロニクスを達成して、信頼性の高い電子装置を実現する。
【解決手段】電子装置は、単層のグラフェン膜１と、グラフェン膜１上の両端に設けられた一対の電極２，３とを有しており、グラフェン膜１では、電極２，３間の領域において、中央部位のＢＣ間が複数のアンチドット１０が形成されてなる第１の領域１ａとされており、第１の領域１ａの両側におけるＡＢ間及びＣＤ間がアンチドットの形成されていない第２の領域１ｂとされている。 （もっと読む）

【課題】エミッタ層からコレクタ層を経由してベース層へ移動する電荷の移動を阻止し、エミッタ層からコレクタ層を経由してベース層に注入される電荷を無くすことで、コレクタ層における欠陥の成長を防止することが可能な炭化珪素半導体装置を提供する。
【解決手段】本発明の炭化珪素半導体装置は、炭化珪素半導体基板により構成された炭化珪素半導体装置であり、第１の導電型のコレクタ層１０２と、コレクタ層の上部に設けられた第２の導電型のベース層１０４と、ベース層の一部として設けられたベース電極１０５と、ベース層上に設けられベース電極と離間して設けられたエミッタ層１０７と、ベース電極からエミッタ層に対して移動する電荷の経路において、コレクタ層内に設けられた、コレクタ層内における電荷の経路を遮断する絶縁体層１１２とを有する。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子を提供する。
【解決手段】このダイオード素子１によれば、ｐ型のＳｉＣアノード層１２,ｐ型のＳｉＣドリフト層１３とｎ＋型ＳｉＣカソード層１４をｎ型ＳｉＣ基板２１上にエピタキシャル成長により形成してから、ｎ型ＳｉＣ基板２１を除去した。つまり、ｐ型基板に見立てるｐ＋型４Ｈ-ＳｉＣアノード層１２は、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノード層１２を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣダイオード素子を実現できる。 （もっと読む）

【課題】バイポーラトランジスタのエミッタ窓における絶縁膜厚の変動をなくし、素子特性が安定した半導体装置を提供する。
【解決手段】バイポーラトランジスタを、コレクタ領域を含む基板１、基板１上にエピタキシャル成長で形成されたＳｉＧｅ層１２６、ＳｉＧｅ層１２６上にポリシリコンによって形成されたエミッタ１０８を備え、エミッタ１０８とＳｉＧｅ層１２６との界面において、ポリシリコン膜１０６とＳｉＮ膜１２７とでエミッタ窓１２０を形成し、ＳｉＮ膜１２７がＳｉＧｅ層１２６の直上に配置されるように形成する。 （もっと読む）

【課題】十分な感度を有したｐ型キャリアのホール素子の製造に適した半導体基板を提供する。
【解決手段】表面の全部または一部がシリコン結晶面であるベース基板と、前記ベース基板の上に位置し、前記シリコン結晶面に達する開口を有し、結晶の成長を阻害する阻害体と、前記開口の底部の前記シリコン結晶面の上に位置する第１結晶層と、前記第１結晶層の上に位置し、互いに離して配置した一対の第１金属層と、前記第１結晶層の上に位置し、互いに離して配置した一対の第２金属層と、を有し、前記一対の第１金属層のそれぞれを結ぶ第１最短線と、前記一対の第２金属層のそれぞれを結ぶ第２最短線とが、交わる関係、または、ねじれの位置関係にある半導体基板を提供する。 （もっと読む）

【課題】表面欠陥の発生を低減できて積層欠陥の発生を抑制でき、オン電圧ドリフトを抑制できるＳｉＣバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ｐｉｎダイオード２０は、六方晶構造の炭化珪素半導体で作製され、メサ状の半導体層３１が六角柱形状で６つの側面(メサ面)３１Ａをすべて{０ｍ−ｍ０}面(ｍ,ｎは整数)とした。これにより、メサ面３１Ａに対する〈１１−２０〉方向のバーガーズベクトルＢＶ１,ＢＶ２の角度θ１,θ２(図４)が、{１１−２０}面の素子表面(メサ面)に対するバーガーズベクトルＢＶ１０１,ＢＶ１０２の角度θ１０１,θ１０２(図１２)に比べて小さくなると共に表面欠陥が発生するのに必要なバーガーズベクトルＢＶ１,ＢＶ２の長さが長くなる。これにより、メサ面３１Ａに表面欠陥ＳＤが入り難くなり、メサ状の半導体層３１の各メサ面３１Ａでの表面欠陥を低減できて、積層欠陥の発生を抑制できる。 （もっと読む）

【課題】パターン形成不良が発生することを抑制する。
【解決手段】まず、Ｎ型コレクタとなる基板１１０上に、第１開口部（不図示）を有するシリコン酸化膜１２０を形成する。次いで、シリコン酸化膜１２０及び第１開口部に露出した基板１１０の表面上に第１絶縁膜を形成する。次いで、第１絶縁膜をエッチバックすることにより、シリコン酸化膜１２０の第１開口部における側壁のみに、第１絶縁膜を残存させて、側壁部を形成する。次いで、シリコン酸化膜１２０等の上に、ベース引出部１４４となるポリシリコン膜を形成する。次いで、ポリシリコン膜上に、第２開口部（不図示）を有する第２絶縁膜を形成する。次いで、第２絶縁膜をマスクとして、ポリシリコン膜のうち、第２開口部により露出している部分を酸化してシリコン酸化膜に変化させる。次いで、シリコン酸化膜に変化させた部分を選択的に除去する。次いで、側壁部と第２絶縁膜を選択的に除去する。 （もっと読む）

【課題】表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ＧＴＯによれば、メサ状のｐ型アノードエミッタ層５の長側面５Ｂが延在している方向を、〈１１−２０〉方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向とした。これにより、長側面５Ｂは、{０１−１０}面となり、{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。また、長側面５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。 （もっと読む）

【課題】バイポーラトランジスタの動作速度を高速化できるようにした半導体装置の製造方法を提供する。
【解決手段】単結晶Ｓｉ基板１に設けられたｎ型のコレクタ層２０と、コレクタ層２０の表面の周辺部上に設けられたＳｉＯ₂膜２１と、ＳｉＯ₂膜２１を覆ってコレクタ層２０の表面の中央部に接合するｐ型のベース層３０と、を有し、ベース層３０は、コレクタ層２０の表面の中央部上に設けられた単結晶ＳｉＧｅ膜３１ａと、ＳｉＯ₂膜２１を覆うように単結晶ＳｉＧｅ膜２１上に積層された単結晶Ｓｉ膜３５ａとを含む。ベース層３０とコレクタ層２０との接合領域６０がコレクタ層２０の表面の中央部に限定されるため、接合面積を小さくすることができ、ベース層とコレクタ層との間の容量Ｃ_BCを低減することができる。 （もっと読む）

【課題】半導体層の不純物濃度およびプロファイルを正確に制御することを可能とする不純物濃度プロファイルの測定方法、その方法に用いられるウェーハ、および、それを用いた半導体装置の製造方法を提供する。
【解決手段】基板１０と、前記基板１０の主面上に設けられた半導体層１２，１７であって、前記主面上において互いに面積の異なる複数の第１領域１７ａ，１７ｂに形成された第１の部分と、前記主面上で前記第１領域１７ａ，１７ｂを取り囲む第２領域１７ｃに形成され前記第１の部分とは異なる構造を有する第２の部分と、を有する半導体層１２，１７と、を有するウェーハを用いる。そして、前記半導体層のうちの複数の前記第１の部分の表面から深さ方向の不純物濃度プロファイルを測定し、前記第１の部分の面積に依存する前記不純物濃度プロファイルの変化を求める。 （もっと読む）

【課題】半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。そして、単位トランジスタは、コレクタ層と、ベース層と、エミッタ層とを備えており、エミッタ層上には、エミッタ層と電気的に接続されたエミッタメサ層が形成され、このエミッタメサ層上に、エミッタ層と電気的に接続されたバラスト抵抗層が形成されている。 （もっと読む）

【課題】金属半導体化合物電極の界面抵抗を低減する半導体装置の製造方法を提供する。
【解決手段】実施の形態によればｎ型半導体上に硫黄を含有する硫黄含有膜を堆積し、硫黄含有膜上に第１の金属を含有する第１の金属膜を堆積し、熱処理によりｎ型半導体と第１の金属膜を反応させて金属半導体化合物膜を形成するとともに、ｎ型半導体と金属半導体化合物膜との界面に硫黄を導入することを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、堆積可能なアッド‐オン層形成方法を提供することを目的とする。
【解決手段】堆積可能なアッド‐オン層形成方法であって、第一半導体基板の取り外し層の形成、取り外し層の上の第一半導体基板に多くのドーピング領域の形成、ここで多くのドーピング層の形成は、第一電導型を有するように、ドーピングされ、取り外し層の上の第一半導体基板の第一ドーピング層の形成、第一電導型に対する第二電導型を有するようにドーピングされ、第一ドーピング層の上の第一半導体基板に最低中間ドーピング層の形成、及び中間ドーピング層上の第一半導体基板に最低第三ドーピング層の形成からなり、第三ドーピング層上に第一の電導性ブランケット層の形成、第一電導ブランケット層上に第二の電導性ブランケット層の形成、及び第二電導性ブランケット層が第二半導体基板の対応する電導性上部層と接触するように、第一半導体基板を第二半導体基板への取り付け、からなる。 （もっと読む）

【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 （もっと読む）

【課題】ドリフト層とドリフト層に隣接する層との界面の応力を低減して、順方向電圧を低く抑えることができるバイポーラ半導体素子を提供する。
【解決手段】このｐｉｎダイオード２０は、ｎ型ＳｉＣドリフト層２３の膜厚の各範囲(３００μｍ以下２００μｍ超)，(２００μｍ以下１００μｍ超)，(１００μｍ以下５０μｍ超)に対応して、ｎ型ＳｉＣバッファ層２２の不純物濃度の各上限値(５×１０^１７ｃｍ^−３）,（７×１０^１７ｃｍ^−３）,（１０×１０^１７ｃｍ^−３）が設定されている。これにより、ｎ型ＳｉＣドリフト層２３とｎ型ＳｉＣバッファ層２２との界面の応力を低減でき、順方向電圧を低減できる。 （もっと読む）

【課題】高温や電流密度が高い条件下でも基板へ少数キャリアが到達するのを防いで、順方向電圧の増大を防ぐことができるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ｐｉｎダイオード２０では、ｎ型ＳｉＣ基板２１とｎ型のドリフト層２３との間に形成されている厚さを２０μｍとしたｎ型のバッファ層２２が、ｐ型のアノード層２４,２５からの正孔のトラップとして働いて、正孔(少数キャリア)がｎ型ＳｉＣ基板２１へ到達することを防ぐ。これにより、正孔(少数キャリア)がｎ型ＳｉＣ基板２１へ到達することを防いで、ｎ型ＳｉＣ基板２１から積層欠陥が拡大するのを防いで、順方向電圧の増大を防止できる。 （もっと読む）

【課題】制御電極による制御能力を向上できるバイポーラ半導体素子を提供する。
【解決手段】このゲートターンオフサイリスタは、隣り合う２列Ｒ１,Ｒ２のメサ型のアノードエミッタ層５の間で列方向に延在している列間の第１のコンタクトホール２０Ｂに形成された第１のゲート端子１５だけでなく、各列Ｒ１,Ｒ２の端側で各列Ｒ１,Ｒ２に沿って列方向に延在している端側の第２,第３のコンタクトホール２０Ｃ,２０Ｄに形成された第２,第３のゲート端子１６,１７を有する。これにより、列間の第１のゲート端子１５と端側の第２,第３のゲート端子１６,１７とでターンオフ時の転流を分担できて、転流の不揃いを抑制できる。 （もっと読む）