バイポーラ半導体素子
【課題】表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ＧＴＯによれば、メサ状のｐ型アノードエミッタ層５の長側面５Ｂが延在している方向を、〈１１−２０〉方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向とした。これにより、長側面５Ｂは、{０１−１０}面となり、{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。また、長側面５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。
【解決手段】このＳｉＣ ＧＴＯによれば、メサ状のｐ型アノードエミッタ層５の長側面５Ｂが延在している方向を、〈１１−２０〉方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向とした。これにより、長側面５Ｂは、{０１−１０}面となり、{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。また、長側面５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体で作製されたＧＴＯ(ゲートターンオフサイリスタ),バイポーラトランジスタ等のバイポーラ半導体素子に関する。
【背景技術】
【０００２】
従来、炭化珪素半導体の結晶を用いてＳｉＣバイポーラ半導体素子を作製する場合、炭化珪素半導体層の表面に縞状もしくはストライプ状のメサ加工を施す。例えば、ＧＴＯの場合、図２０に示すように、メサ状のｐ型アノードエミッタ層１００５をｎ型ベース層１００４上に形成する。このＧＴＯは、ｎ型カソードエミッタ層１００１上にｐ型ＳｉＣベース層１００３が形成され、このｐ型ＳｉＣベース層１００３上にｎ型ベース層１００４が形成されている。
【０００３】
ところで、このようなＧＴＯでは、順方向に電流を通電すると、電子と正孔が再結合するエネルギーにより面状の積層欠陥(stacking fault)がドリフト層(ｐ型ＳｉＣベース層１００３)中で拡大して、順方向電圧ＶＦが大きくなるＶＦドリフトという現象が発生する。このような積層欠陥の種となる半導体層の欠陥には、基底面転位(ＢＰＤ;basal Plane Dislocation)と表面欠陥(ハーフループ)がある。
【０００４】
この基底面転位に起因する積層欠陥は、メサ端部に到達するまでしか拡大しない性質があるため、アノード電極のストライプ方向と半導体基板のオフ方向を平行にすることにより、積層欠陥の拡大を止めて、「ＶFドリフト」を低減するバイポーラ型半導体装置が提案されている(例えば、特開２００４−３３５７２０号公報(特許文献１)参照)。
【０００５】
また、図２０に示すようにＳｉＣ ＧＴＯのアノードエミッタ１００５層をストライプ状に形成する場合、このアノードエミッタ１００５層の長手方向をオフ方向と直交させることにより、表面欠陥に起因する積層欠陥が基底面に沿って成長してストライプ状のアノードエミッタ層１００５間の凹部を横断しないようにして、リークパスを回避することが提案されている(特開２０１０−６２２５２号公報(特許文献２)参照)。
【０００６】
しかし、前者(特許文献１)も後者(特許文献２)も、表面欠陥に起因する積層欠陥を防止するものではない。
【０００７】
この表面欠陥は、素子作製プロセス中に発生するもので、表面欠陥自体では素子劣化を引き起こさないが、表面欠陥部分で少数キャリアの再結合が起こると、表面欠陥が拡大し、電流を流しにくい積層欠陥となる。この積層欠陥によって通電領域が狭くなり、ＶＦドリフトが発生する。少数キャリアの再結合が起こる領域は、ドリフト層とｐｎ接合近辺である。このｐｎ接合は、ＲＩＥ(反応性イオンエッチング)によって上記ストライプ状のメサ加工を行なった場合、メサ表面に現れる。そして、このメサ表面に表面欠陥が存在すると、上記ＶＦドリフトが発生するという問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３３５７２０号公報
【特許文献２】特開２０１０−６２２５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、この発明の課題は、表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この発明のバイポーラ半導体素子は、炭化珪素半導体の結晶の{０００１}面に対して予め定められたオフ角を有する表面を形成した第１の炭化珪素半導体層と、
上記第１の炭化珪素半導体層の表面上にエピタキシャル成長により形成したメサ状の第２の炭化珪素半導体層と
を備え、
上記メサ状の第２の炭化珪素半導体層の結晶の{０００１}面が上記第１の炭化珪素半導体層の上記表面に対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、
上記メサ状の第２の炭化珪素半導体層は、長側面と短側面とを有し、
上記長側面が延在している延在方向を、上記オフ方向から、上記第１の炭化珪素半導体層の上記表面の法線を中心軸として回転する方向に、５０°から７５°の範囲で傾斜させた方向としたことを特徴としている。
【００１１】
この発明のバイポーラ半導体素子によれば、上記メサ状の炭化珪素半導体層は、長側面が延在している延在方向を、〈１１−２０〉方向であるオフ方向から、上記基板の上記表面の法線を中心軸として回転する方向に、５０°から７５°の範囲で傾斜させた方向とした。これにより、上記メサ状の半導体層の長側面を、表面欠陥が入りやすい{１１−２０}面から離して表面欠陥が入りにくい{０１−１０}面に近づけると共に、上記長側面の延在方向が〈１１−２０〉であるオフ方向と一致している場合に比べて、メサ状の炭化珪素半導体層の側面に現れる{０００１}面の層の数を減らすことができる。よって、{０００１}面の層内に入る表面欠陥を減少できるので、オン電圧ドリフトを抑制できる。
【００１２】
ここで、図１６,図１７を参照して、{０１−１０}面の方が、{１１−２０}面に比べて、表面欠陥が入りにくくなる理由を説明する。図１６に示す{０１−１０}面の法線と〈１１−２０〉方向のバーガーズベクトルＢＶ１とが挟む角度は、図１７に示す{１１−２０}面の法線と〈１１−２０〉方向のバーガーズベクトルＢＶ１とが挟む角度に比べて大きい。このため、{０１−１０}面に対する〈１１−２０〉方向のバーガーズベクトルＢＶ１の角度が、{１１−２０}面に対する〈１１−２０〉方向のバーガーズベクトルＢＶ１の角度よりも、浅くなる。したがって、{０１−１０}面では、{１１−２０}面に比べて、表面欠陥が発生するのに必要なバーガーズベクトルの長さが長くなる。よって、{０１−１０}面の方が、{１１−２０}面に比べて表面欠陥が入りにくくなる。表面欠陥の発生には、表面から結晶内部に向かって、〈１１−２０〉方向のバーガーズベクトルを持つ欠陥(基底面転位)が入る必要がある。
【００１３】
この発明では、上記メサ状の炭化珪素半導体層の長側面が延在している延在方向を、〈１１−２０〉方向であるオフ方向から、上記第１の炭化珪素半導体層(例えば基板)の上記表面の法線を中心軸として回転する方向に、５０°〜７５°の範囲で傾斜させた方向とした。これにより、図１９に示すように、上記オフ方向を〈１１−２０〉方向と同じ方向にした場合(φ＝０°)に比べて、積層欠陥を確実に低減できる。
【００１４】
その理由は、上記メサ状の半導体層の長側面を表面欠陥が入りにくい{０１−１０}面に近づけるだけでなく、図１２,図１３を参照して後述するように、上記メサ状の半導体層の{０１−１０}面であるか{０１−１０}面に近い長側面に現れる{０００１}面の層の数を減らすことができ、{０００１}面の層内に入る表面欠陥を減らすことができることによる。
【００１５】
また、一実施形態のバイポーラ半導体素子では、上記第１の炭化珪素半導体層は、
炭化珪素半導体の結晶の{０００１}面に対して予め定められたオフ角を有する表面を形成した基板である。
【００１６】
この実施形態によれば、上記第１の炭化珪素半導体層を基板としたバイポーラ半導体素子において、表面欠陥を低減でき、オン電圧ドリフトを抑制できる。
【００１７】
また、一実施形態のバイポーラ半導体素子では、上記第１の炭化珪素半導体層は、
炭化珪素半導体の結晶の{０００１}面に対して予め定められたオフ角を有する表面を形成した基板の表面上にエピタキシャル成長により形成したものであり、上記基板は除去されている。
【００１８】
この実施形態によれば、上記基板が除去されているから、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。したがって、この実施形態のバイポーラ半導体素子によれば、高温や電流密度が高い条件下でも順方向電圧の増大を防ぐことができる。
【００１９】
また、一実施形態のバイポーラ半導体素子では、上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の一方がカソードエミッタ層であり、上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の他方がアノードエミッタ層であるゲートターンオフサイリスタである。
【００２０】
この実施形態によれば、表面欠陥を低減でき、オン電圧ドリフトを抑制できるＳｉＣ ＧＴＯを提供できる。
【００２１】
また、一実施形態のバイポーラ半導体素子では、上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の一方がコレクタ層であると共に上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の他方がエミッタ層であるバイポーラトランジスタである。
【００２２】
この実施形態によれば、表面欠陥を低減でき、オン電圧ドリフトを抑制できるＳｉＣ バイポーラトランジスタを提供できる。
【００２３】
また、一実施形態のバイポーラ半導体素子では、上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の一方がコレクタ層であり、
上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の他方がエミッタ層であるＩＧＢＴである。
【００２４】
この実施形態によれば、表面欠陥を低減でき、オン電圧ドリフトを抑制できるＳｉＣ ＩＧＢＴを提供できる。
【発明の効果】
【００２５】
この発明のバイポーラ半導体素子によれば、メサ状の炭化珪素半導体層は、長側面が延在している延在方向を、オフ方向から、第１の炭化珪素半導体層(例えば基板)の表面の法線を中心軸として回転する方向に、５０°から７５°の範囲で傾斜させた方向とした。これにより、上記メサ状の半導体層の長側面を、表面欠陥が入りやすい{１１−２０}面から離して表面欠陥が入りにくい{０１−１０}面に近づけると共に、上記長側面の延在方向が〈１１−２０〉方向と一致している場合に比べて、メサ状の炭化珪素半導体層の側面に現れる{０００１}面の層の数を減らすことができ、{０００１}面の層内に入る表面欠陥を減少できるので、オン電圧ドリフトを抑制できる。
【図面の簡単な説明】
【００２６】
【図１】本発明のバイポーラ半導体素子の第１実施形態であるゲートターンオフサイリスタの平面図である。
【図２】上記第１実施形態の断面図である。
【図３】上記第１実施形態の要部を模式的に示す斜視図である。
【図４】上記第１実施形態の変形例の平面図である。
【図５】上記第１変形例の断面図である。
【図６】本発明のバイポーラ半導体素子の第２実施形態であるバイポーラトランジスタの平面図である。
【図７】上記第２実施形態の断面図である。
【図８】本発明のバイポーラ半導体素子の第３実施形態であるＩＧＢＴの平面図である。
【図９】上記第３実施形態の断面図である。
【図１０】上記第１実施形態の比較例(φ＝０°)のメサ構造とオフ方向との関係を説明する模式的な斜視図である。
【図１１】上記比較例(φ＝０°)のメサ状のｐ型アノードエミッタ層の斜視図である。
【図１２】上記第１実施形態のメサ状のｐ型アノードエミッタ層の斜視図である。
【図１３】(０１−１０)面からの長側面の傾斜角φとメサ状のｐ型アノードエミッタ層の長側面に現れる{０００１}面による線の長さの合計との関係を示すグラフである。
【図１４】上記第１実施形態のｎ型ＳｉＣベース層の表面に形成されたメサ状のｐ型アノードエミッタ層の斜視図である。
【図１５】上記第１実施形態の比較例の長側面が{１１−２０}面であるメサ状のｐ型アノードエミッタ層の斜視図である。
【図１６】上記第１実施形態のメサ状のｐ型アノードエミッタ層の長側面からエピ層内部に生じる基底面転位のバーガーズベクトル,表面欠陥,積層欠陥を示す模式図である。
【図１７】長側面が{１１−２０}面である比較例のメサ状のｐ型アノードエミッタ層の長側面からエピ層内部に生じる基底面転位のバーガーズベクトル,表面欠陥,積層欠陥を示す模式図である。
【図１８】表面欠陥発生割合のメサ状長側面の面方位依存性を示す特性図である。
【図１９】(０１−１０)面からの長側面の傾斜角度φと積層欠陥が発生する割合との関係を示す特性図である。
【図２０】従来のＧＴＯの要部を模式的に示す斜視図である。
【発明を実施するための形態】
【００２７】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２８】
(第１の実施の形態)
図１はこの発明のバイポーラ半導体素子としてのゲートターンオフサイリスタ(以下、ＧＴＯという)の実施形態の平面図であり、図２は上記実施形態のＧＴＯの断面図であり、図１のＡ‐Ａ’断面を示している。
【００２９】
図２に示すように、この実施形態のＧＴＯは、カソード端子に接続される第１の主電極としてのカソード電極１１を下面に有する厚さが約３５０μｍ、不純物濃度が１０１９ｃｍ−３程度以上の高不純物濃度の第１の導電型としてのｎ型のＳｉＣ半導体のカソードエミッタ層１を第１のエミッタ層として有する。このカソードエミッタ層１はｎ型の４Ｈ型ＳｉＣ基板であり、第１の炭化珪素半導体層をなす。なお、４Ｈ型の「Ｈ」は六方晶を表し、４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表している。
【００３０】
上記カソードエミッタ層１の上に、順に、厚さが約１５μｍで不純物濃度が１０１７ｃｍ−３程度のｐ型ＳｉＣ層によるバッファ層２、厚さが約７５μｍで不純物濃度が１０１６〜１０１３ｃｍ−３程度の低不純物濃度の第２の導電型としてのｐ型のＳｉＣ半導体のベース層３を第１のベース層として形成する。このｐ型ベース層３の上に厚さ数μｍ程度の薄いｎ型ベース層４を第２のベース層として形成する。ｎ型ベース層４の全面に、後の工程で中央領域を残してｐ型アノードエミッタ層５とするｐ型層をエピタキシャル成長法により形成する。なお、上記バッファ層２は必ずしも必要ではなく、これを形成しない場合もある。また、ｎ型カソードエミッタ層１とｐ型バッファ層２の間に、ｎ型バッファ層を形成してもよい。上記ｐ型アノードエミッタ層５が、メサ状の第２の炭化珪素半導体層となる。
【００３１】
次に、第２のエミッタ層としてのｐ型層のアノードエミッタ層５となる領域を残して、他の領域を反応性イオンエッチング法により、ｎ型ベース層４の表面が露出しかつ表面部分がいくらか除去される程度に深くエッチングしてメサ状のアノードエミッタ層５を形成する。露出したｎ型ベース層４にイオン注入をして、順次、ｎ型の低抵抗ゲート領域６およびｎ型のゲートコンタクト領域７を、メサ状のｐ型アノードエミッタ層５を取り囲むように形成する。なお、低抵抗ゲート領域６は必ずしも必要でなく、これを形成しない場合もある。
【００３２】
ｎ型の低抵抗ゲート領域６の不純物濃度は、ｎ型ベース層４の不純物濃度の３倍以上であるのが好ましい。イオン注入の工程で低抵抗ゲート領域６がベース層４の上面近傍にまで形成されてもよい。低抵抗ゲート領域６はアノードエミッタ層５とベース層４の接合部Ｊから若干離れて形成される。
【００３３】
ゲートコンタクト領域７は低抵抗ゲート領域６より更に不純物濃度の高い低抵抗領域であり、接合部Ｊから離れた位置に形成される。アノードエミッタ層５にアノード端子１３につながるアノード電極１２を第２の主電極として形成する。また、図２の断面図に示すように、上記メサ状のｐ型アノードエミッタ層５上に第２の主電極としてのアノード電極１２が形成され、上記ｎ型ゲートコンタクト領域７上にゲート電極１９が形成される。
【００３４】
また、上記ゲート電極１９,ｎ型ＳｉＣベース層４,メサ状のｐ型アノードエミッタ層５およびアノード電極１２上に絶縁層としての酸化膜２０が形成される。この酸化膜２０には、アノード電極用のコンタクトホール２０Ａが形成され、このコンタクトホール２０Ａを通してアノード電極１２に電気的に接続されるようにアノード端子１３が形成される。なお、上記絶縁層としては、ＳｉＯ２,ＳｉＮ等を採用できる。
【００３５】
図１の平面図および図３の模式的な斜視図に示すように、この実施形態のＧＴＯでは、上記メサ状のアノードエミッタ層５は、上記ｎ型ベース層４の上面に沿ってＲ１,Ｒ２の２列の列状に配列されている。なお、図３の模式図では、ゲート電極１９,酸化膜２０,アノード電極１２,アノード端子１３,１４の記載を省略している。各アノードエミッタ層５上には上記アノード電極１２が形成されており、１つの列Ｒ１に配列された複数のメサ状のｐ型アノードエミッタ層５上のアノード電極１２上に１つのアノード端子１３が形成されている。また、もう１つの列Ｒ２に配列された各メサ状のアノードエミッタ層５上にもアノード電極１２が形成されている。この列Ｒ２の各アノード電極１２に亘って１つのアノード端子１４が形成されている。このアノード端子１４は、上記酸化膜２０に形成されたコンタクトホールを通して上記各アノード電極１２に電気的に接続されている。
【００３６】
また、この実施形態のＧＴＯでは、図１に示すように、上記メサ状のアノードエミッタ層５による２列Ｒ１,Ｒ２の間で列方向に延在している列間の第１のコンタクトホール２０Ｂが上記酸化膜２０に形成され、この第１のコンタクトホール２０Ｂに上記ゲート電極１９を露出させる。この第１のコンタクトホール２０Ｂに露出されたゲート電極１９に上記第１のコンタクトホール２０Ｂを通して電気的に接続されるように第１のゲート端子１５が形成される。
【００３７】
また、この実施形態のＧＴＯでは、第２,第３の制御端子としての端側のゲート端子１６,１７を有する。この端側のゲート端子１６は、上記メサ状のアノードエミッタ層５による上記１つの列Ｒ１よりも端側で上記列に沿って列方向に延在している。この端側のゲート端子１６は、上記酸化膜２０に形成されて上記ゲート電極１９を露出させる第２のコンタクトホール２０Ｃに形成されている。これにより、上記端側のゲート端子１６は第２のコンタクトホール２０Ｃを通して上記ゲート電極１９に電気的に接続されている。
【００３８】
また、上記端側のゲート端子１７は、上記メサ状のアノードエミッタ層５によるもう１つの列Ｒ２よりも端側で上記列に沿って列方向に延在している。この端側のゲート端子１７は、上記酸化膜２０に形成されて上記ゲート電極１９を露出させる第３のコンタクトホール２０Ｄに形成されている。これにより、上記端側のゲート端子１７は第３のコンタクトホール２０Ｄを通して上記ゲート電極１９に電気的に接続されている。
【００３９】
なお、図１の平面図には酸化膜２０を示していないが、図１において酸化膜２０の外周縁はｎ型成長層４の外周縁と同様である。また、図１の平面図ではＮ型ゲートコンタクト領域７,ゲート電極１９の外周縁のみを描いている。図２の断面図から分かるように、Ｎ型ゲートコンタクト領域７,ゲート電極１９は図１の平面図に示す列Ｒ１,列Ｒ２の領域では列方向に連続して延在しているのではなくて、図１において列方向に隣り合う２つのメサ状ｐ型アノードエミッタ層５間で存在していない領域が有る。一方、Ｎ型ゲートコンタクト領域７,ゲート電極１９は、図１の平面図に示す列Ｒ１,列Ｒ２の領域の外では連続的に延在している。すなわち、図１では詳細に描いていないが、Ｎ型ゲートコンタクト領域７,ゲート電極１９は、図１の平面図に示す列Ｒ１および列Ｒ２の領域において各メサ状ｐ型アノードエミッタ層５に沿ってメサ状ｐ型アノードエミッタ層５と重ならずに間隔を隔てて梯子状に延在している。
【００４０】
この実施形態では、ｎ型ＳｉＣベース層４の表面４Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。したがって、上記カソードエミッタ層１をなすｎ型の４Ｈ型ＳｉＣ基板の表面１Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。また、この実施形態では、図１,図１２,図１４に示すように、上記メサ状のｐ型アノードエミッタ層５は、ｎ型ＳｉＣベース層４の表面４Ａの法線Ｑ１を中心軸として回転する方向に、〈１１−２０〉方向であるオフ方向から角度φ＝６０°で傾斜させた方向に延在している。これにより、短側面５Ｃは{１１−２０}面となり、長側面５Ｂは{０１−１０}面となる。
【００４１】
この実施形態のＧＴＯの動作を以下に説明する。上記アノード端子１３,１４の電位が上記カソード電極１１の電位より高い状態で、上記ゲート端子１５,１６,１７の電位を上記アノード端子１３,１４の電位よりも低くして上記アノード端子１３,１４と上記ゲート端子１５,１６,１７との間に順バイアス電圧を印加すると、上記アノード端子１３,１４から上記ゲート端子１５,１６,１７に電流が流れる。この状態では、上記メサ状のアノードエミッタ層５からｎ型ベース層４にホールが注入されてｐ型のベース層３に入ると共に、電子がｎ型のカソードエミッタ層１からｐ型のベース層３に注入され、ＧＴＯはターンオンしてオン状態となる。一方、上記アノード端子１３,１４と上記ゲート端子１５,１６,１７との間に逆バイアス電圧を印加し、上記カソード電極１１から上記アノード端子１３,１４に流れる電子流を上記ゲート端子１５,１６,１７に転流すると、ＧＴＯはターンオフする。
【００４２】
この実施形態のＳｉＣ ＧＴＯによれば、上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂが{０１−１０}面になるので、この{０１−１０}面である長側面５Ｂには上記{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。
【００４３】
ここで、図１６,図１７を参照して、上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂを{０１−１０}面としたことにより、表面欠陥を低減できる理由を説明する。図１６は、この実施形態の上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂから結晶内部に向かって入る基底面転位(ＢＰＤ)のバーガーズベクトルＢＶを示す模式図である。この実施形態では、上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂは、{０１−１０}面である。一方、図１７は、比較例のメサ状のｐ型アノードエミッタ層５０５の長側面５０５Ｂから結晶内部に向かって入る基底面転位(ＢＰＤ)のバーガーズベクトルＢＶを示す模式図である。この比較例では、上記メサ状のｐ型アノードエミッタ層５０５の長側面５０５Ｂは、{１１−２０}面である。つまり、この比較例は、図１５に示すように、ｎ型ＳｉＣベース層５０４の表面５０４Ａ上にメサ状のｐ型アノードエミッタ層５０５が形成され、このメサ状のｐ型アノードエミッタ層５０５は、長側面５０５Ｂが{１１−２０}面であり、短側面５０５Ｃが{０１−１０}面である。
【００４４】
また、図１６,図１７において、ＳＦは積層欠陥を示し、ＳＤは表面欠陥を示す。この表面欠陥ＳＤにおいて、実線部分は表面欠陥と素子の表面とが交わっている領域を示し、１点鎖線の部分はＣコア、波線の部分はＳｉコアを表している。この表面欠陥ＳＤは、通電による少数キャリアの再結合が起こると拡大し、電流の流れを妨げる積層欠陥ＳＦとなる。図１６に示す本実施形態のメサ状のｐ型アノードエミッタ層５の長側面５Ｂから結晶内部に向かって入る〈１１−２０〉方向のバーガーズベクトルＢＶ１と長側面５Ｂ({０１−１０}面)の法線とが挟む角度は、図１７に示す比較例のメサ状のｐ型アノードエミッタ層５０５の長側面５０５Ｂから結晶内部に向かって入る〈１１−２０〉方向のバーガーズベクトルＢＶ１と長側面５０５Ｂ({１１−２０}面)の法線とが挟む角度よりも大きい。また、図１６に示す本実施形態のメサ状のｐ型アノードエミッタ層５の長側面５Ｂから結晶内部に向かって入る〈１１−２０〉方向のバーガーズベクトルＢＶ２と長側面５Ｂ({０１−１０}面)の法線とが挟む角度は、図１７に示す比較例のメサ状のｐ型アノードエミッタ層５０５の長側面５０５Ｂから結晶内部に向かって入る〈１１−２０〉方向のバーガーズベクトルＢＶ２と長側面５０５Ｂ({１１−２０}面)の法線とが挟む角度よりも大きい。これにより、{１１−２０}面の長側面５０５Ｂを持つ比較例に比べて、{０１−１０}面の長側面５Ｂを持つ本実施形態の方が、〈１１−２０〉方向のバーガーズベクトルの角度が浅くなって表面欠陥が発生するのに必要なバーガーズベクトルの長さが長くなる。これにより、本実施形態では、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに表面欠陥が入り難くなる。したがって、本実施形態では、ｐｎ接合近傍で通電による少数キャリアの再結合が起こることで表面欠陥が拡大して発生する積層欠陥の発生を抑制できる。よって、電流の流れを妨げて通電領域を狭める積層欠陥の発生を抑制できるので、オン電圧ドリフトを抑制できる。
【００４５】
尚、図１８に、上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂが、(０１−１０)面から傾斜した場合の角度を横軸とし、縦軸は上記傾斜の角度φが０°のときに発生した表面欠陥発生割合を１としたときの表面欠陥発生割合を示す。上記傾斜角度φが６０°,１２０°,１８０°２４０°,３００°,３６０°の場合、上記長側面５Ｂは(−１１００)，(−１０１０)，(０−１１０)，(１−１００)，(１０−１０)，(０１−１０)となる。これらの面は、いずれも{０１−１０}面に該当する。図１８から、上記長側面５Ｂが{０１−１０}面に該当する場合に、表面欠陥発生割合が極小値１となることが分かる。また、上記長側面５Ｂが、{１１−２０}面である(−１２−１０),(−２１１０),(−１−１２０),(１−２１０),(２−１−１０),(１１−２０)の場合に、表面欠陥発生割合が極大値５．５となることが分かる。なお、図１８の特性図では、放射光トポグラフやＰＬ(フォトルミネセンス)により、欠陥を特定して、欠陥の個数をカウントし、次に、欠陥を計測したエリアの面積を求めている。上記欠陥の個数を上記エリアの面積で除算した値(欠陥密度)を表面欠陥発生の割合としている。
【００４６】
また、この実施形態のＳｉＣ ＧＴＯによれば、図１２に示すように、上記ＳｉＣ半導体結晶の{０００１}面が上記ｎ型４Ｈ型ＳｉＣ基板の表面１Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とした。また、上記長側面５Ｂが延在している延在方向を、上記オフ方向から、上記基板の上記表面１Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向とした。図１９の特性図に示すように、この実施形態によれば、図１０,図１１に示す比較例のように、〈１１−２０〉方向であるオフ方向を長側面６０５Ｂの延在方向と一致させた場合(φ＝０°)に比べて、積層欠陥を低減できる。なお、図１９の特性図においても、図１８の特性図と同様、放射光トポグラフやＰＬ(フォトルミネセンス)により、欠陥を特定して、欠陥の個数をカウントし、次に、欠陥を計測したエリアの面積を求めている。上記欠陥の個数を上記エリアの面積で除算した値(欠陥密度)を積層欠陥発生の割合としている。
【００４７】
以下に、延在方向がオフ方向に対して角度φ＝６０°で傾斜している本実施形態が、延在方向とオフ方向とが一致している比較例(角度φ＝０°)に比べて、積層欠陥を低減できる理由を説明する。図１０,図１１に示す比較例では、ｎ型ＳｉＣベース層６０４の表面６０４Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。上記{０００１}面が上記ｎ型ＳｉＣベース層４の表面４Ａに対して傾斜している方向であるオフ方向は、〈１１−２０〉方向であり、このオフ方向と長側面６０５Ｂの延在方向とは一致している。上記{０００１}面は、メサ状のｐ型アノードエミッタ層６０５の長側面６０５Ｂに角度θで傾斜した線として現れる。この長側面６０５Ｂは、{０１−１０}面となり、短側面６０５Ｃは{１１−２０}面となる。ここで、上記メサ状のｐ型アノードエミッタ層６０５の長さをＬとすると、上記長側面６０５Ｂに現れる上記線の長さＺ１の合計ΣＺ１は、次式(１)で算出される。
ΣＺ１＝(ｈ/ｓｉｎθ)×(Ｌｓｉｎθ)/ｄ＝Ｌ×ｈ/ｄ …(１)
【００４８】
上式(１)において、ｈは、上記メサ状のｐ型アノードエミッタ層６０５の厚さ、ｄは、上記{０００１}面間の距離である。上記厚さｈは、一例として、２０００ｎｍである。また、Ｓｉ-Ｃペアで上記{０００１}面を構成すると仮定すると、上記距離ｄは、０.２５２ｎｍである。
【００４９】
これに対し、図１２に示す本実施形態では、ｎ型ＳｉＣベース層４の表面４Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している点、および、上記{０００１}面が上記ｎ型ＳｉＣベース層４の表面４Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とした点は、図１１の比較例と同様である。一方、本実施形態では、上記長側面５Ｂが延在している方向を、上記{０００１}面が上記ｎ型ＳｉＣベース層４の表面４Ａに対して傾斜している方向であるオフ方向から、上記ベース層４の上記表面４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向とした。この場合、上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる上記{０００１}面による線は、アノードエミッタ層５のエッジに対して傾斜角θ’で傾斜する。この長側面５Ｂに現れる{０００１}面による線の長さＺ２の合計ΣＺ２は、次式(２)で算出される。また、上記角度θ’と角度θと角度φとの間には、次式(３)が成り立つ。
ΣＺ２＝Ｌｈｃｏｓθ/(ｄｃｏｓθ’) …(２)
ｔａｎθ’＝ｔａｎθ×ｃｏｓφ …(３)
【００５０】
上式(２)において、ｈは、上記メサ状のｐ型アノードエミッタ層６０５の厚さ、ｄは、上記{０００１}面間の距離である。上記厚さｈは、一例として、２０００ｎｍである。また、Ｓｉ-Ｃペアで上記{０００１}面を構成すると仮定すると、上記距離ｄは、０.２５２ｎｍである。
【００５１】
上式(３)において、角度φが０°から９０°に向かって増加すると、ｃｏｓφが減少するから、角度θ’が減少し、ｃｏｓθ’が増加するので、上式(２)から{０００１}面による線の長さＺ２の合計ΣＺ２が減少する。図１３は、上記長側面５Ｂの傾斜の角度φ＝０°のときの線の長さＺ２の合計ΣＺ２を１とした場合の角度φと線の長さＺ２の合計ΣＺ２との関係を示すグラフである。図１３に示すように、角度φを０°から９０°に向かって増加させることにより、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる上記{０００１}面による線の合計長さを減少させることができる。これにより、上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができる。これにより、図１９に示すように、上記角度φ＝６０°にすることで、角度φ＝０°の場合に比べて、積層欠陥が発生する割合を確実に低減できる。
【００５２】
したがって、この実施形態ＳｉＣ ＧＴＯによれば、表面欠陥を低減でき、オン電圧ドリフトを抑制できる。
【００５３】
また、この実施形態のゲートターンオフサイリスタによれば、隣り合う２列Ｒ１,Ｒ２のメサ状のｐ型アノードエミッタ層５の間で列方向に延在している列間の第１のゲート端子１５だけでなく、各列Ｒ１,Ｒ２の端側で各列Ｒ１,Ｒ２に沿って列方向に延在している端側の第２,第３のゲート端子１６,１７を有する。これにより、上記メサ状のアノードエミッタ層５による列Ｒ１と列Ｒ２との間に配列された第１のゲート端子１５と端側の第２,第３のゲート端子１６,１７とでターンオフ時の転流を分担できて、転流の不揃いを抑制でき、転流能力を向上できる。
【００５４】
また、この実施形態では、上記メサ状のアノードエミッタ層５の上記列方向と直交する行方向の寸法が上記アノード端子１３,１４の上記行方向の寸法よりも長い。これにより、上記メサ状のアノードエミッタ層５の行方向の端部が上記アノード端子１３,１４から行方向にはみ出ており、電気特性が不安定になりやすい上記メサ状のアノードエミッタ層５の行方向の端部に上記アノード端子１３,１４が被さらなくなる。よって、アノード端子１３,１４とゲート電極１９との間の耐電圧を向上できる。
【００５５】
尚、上記実施形態では、上記ＳｉＣ半導体結晶の{０００１}面が上記ｎ型ＳｉＣベース層４の表面４Ａに対して傾斜している方向であるオフ方向を〈１１−２０〉方向とし、上記長側面５Ｂが延在している方向を、上記オフ方向から、上記ベース層４の上記表面４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向としたが、上記角度φを５０°〜７５°の範囲内の角度に設定してもよい。この角度設定により、図１９に示すように、角度φ＝０°の場合に比べて、積層欠陥が発生する割合を確実に低減できる。また、上記実施形態では、ｎ型の４Ｈ型ＳｉＣ基板の表面１Ａを、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜させたが、オフ角θを８°としてもよい。
【００５６】
また、上記実施形態では、図１に示すように、ｎ型ベース層４上に２列に配列されたメサ状のアノードエミッタ層５を備えたが、このメサ状のアノードエミッタ層５を図１において上記行方向に３列以上の複数列に配列し、複数列のメサ状アノードエミッタ層５の各列間で列方向に延在する複数の第１のコンタクトホールを酸化膜２０に形成し、この複数の第１のコンタクトホールに露出したゲート電極１９に複数の第１のゲート端子を電気的に接続してもよい。この場合、第２,第３のゲート端子１６,１７と複数の第１のゲート端子とによるさらに多くのゲート端子で転流を分担できて転流の不均一を抑制でき、ゲート電極による転流能力を向上できる。さらに、上記メサ状のアノードエミッタ層５を、図１において上下方向に複数の列に配列してもよい。また、ｎ型ベース層４上にメサ状のアノードエミッタ層５を一列に配列してもよく、ｎ型ベース層４上にメサ状のアノードエミッタ層５を一つだけ配置してもよい。
【００５７】
尚、上記実施形態では、第１の炭化珪素半導体層をｎ型の４Ｈ型ＳｉＣ基板によるカソードエミッタ層１としたが、このｎ型の４Ｈ型ＳｉＣ基板によるカソードエミッタ層１に替えて、第１の炭化珪素半導体層として図２に仮想線で示すｎ型の４Ｈ型ＳｉＣカソードエミッタ層３１を備えてもよい。この場合、カソード電極１１は、ｎ型の４Ｈ型ＳｉＣカソードエミッタ層３１の下面に形成される。このｎ型カソードエミッタ層３１は、一例として、厚さが１５０μｍで、不純物濃度が１０１８ｃｍ−３である。このｎ型の４Ｈ型ＳｉＣカソードエミッタ層３１は、厚さが２００μｍで不純物濃度が１０１９ｃｍ−３であるｎ型の４Ｈ型ＳｉＣ基板３０の表面上にエピタキシャル成長により形成したものである。このｎ型の４Ｈ型ＳｉＣ基板３０の表面３０Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。このｎ型の４Ｈ型ＳｉＣ基板３０は、上記ｎ型の４Ｈ型ＳｉＣカソードエミッタ層３１を形成した後、上記ｎ型の４Ｈ型ＳｉＣ基板３０の全て部分をＣＭＰ(化学的機械的研磨)にて除去した。この場合、上述のようなエピタキシャル成長の後、ｎ型４ＨＳｉＣ基板３０の全ての部分をＣＭＰ(化学的機械的研磨)にて除去したので、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。
【００５８】
また、上記実施形態における各層の導電型のｐ型とｎ型とを入れ替えて、図５に示すように、ｐ型アノードエミッタ層５１,ｎ型バッファ層５２,ｎ型ベース層５３,ｐ型ベース層５４,メサ状のｎ型カソードエミッタ層５５と露出したｐ型ベース層５４に形成されたｐ型の低抵抗ゲート領域５６およびｐ型のゲートコンタクト領域５７を備える構成としてもよい。図５の断面図に示すように、上記メサ状のｎ型カソードエミッタ層５５上に第２の主電極としてのカソード電極６２が形成され、上記ｐ型ゲートコンタクト領域５７上にゲート電極５９が形成される。
【００５９】
また、上記ゲート電極５９,ｐ型ＳｉＣベース層５４,メサ状ｎ型カソードエミッタ層５５およびカソード電極６２上に絶縁層としての酸化膜７０が形成される。この酸化膜７０には、カソード電極用のコンタクトホール７０Ａが形成され、このコンタクトホール７０Ａを通してカソード電極６２に電気的に接続されるようにカソード端子６３が形成される。
【００６０】
また、図４の平面図に示すように、上記メサ状のカソードエミッタ層５５は、上記ｐ型ベース層５４の上面に沿ってＲ１,Ｒ２の２列の列状に配列されている。各カソードエミッタ層５５上には上記カソード電極６２が形成されており、１つの列Ｒ１に配列された複数のメサ状のｐ型カソードエミッタ層５５上のカソード電極６２上に１つのカソード端子６３が形成されている。また、もう１つの列Ｒ２に配列された各メサ状のカソードエミッタ層５５上にもカソード電極６２が形成されている。この列Ｒ２の各カソード電極６２に亘って１つのカソード端子６４が形成されている。このカソード端子６４は、上記酸化膜７０に形成されたコンタクトホールを通して上記各カソード電極６２に電気的に接続されている。この場合、ｐ型アノードエミッタ層５１の下面に形成される電極６１はアノード電極となる。また、図４に示すように、酸化膜７０に形成された第１のコンタクトホール７０Ｂに上記ゲート端子６５が形成されている。この第１のコンタクトホール７０Ｂとゲート端子６５は列Ｒ１と列Ｒ２との間で列方向に延在している。また、酸化膜７０に形成された第２,第３のコンタクトホール７０Ｃ,７０Ｄに第２,第３のゲート端子６６,６７が形成され、この第２,第３のゲート端子６６,６７は上記ゲート電極５９に電気的に接続されている。上記メサ状ｎ型カソードエミッタ層５５の列Ｒ１の両脇に第２のコンタクトホール７０Ｃと第１のコンタクトホール７０Ｂが位置し、上記メサ状ｎ型カソードエミッタ層５５の列Ｒ２の両脇に第３のコンタクトホール７０Ｄと第１のコンタクトホール７０Ｂが位置している。
【００６１】
この構成では、第１,第２,第３のゲート端子６５,６６,６７とカソード端子６３,６４とが近接しているので、アノード電極６１の電位がカソード端子６３,６４の電位よりも高い状態で、カソード端子６３,６４とゲート端子６５,６６,６７との間に順バイアス電圧を印加すると、ゲート端子６５,６６,６７からカソード端子６３,６４に電流が流れる。その結果、ｐ型アノードエミッタ層５１からｎ型ベース層５３にホールが注入されてｐ型のベース層５４に入ると共に、電子がｎ型カソードエミッタ層５５からｐ型ベース層５４に注入され、ＧＴＯはターンオンしてオン状態となる。一方、カソード端子６３,６４とゲート端子６５,６６,６７との間に逆バイアス電圧を印加し、アノード電極６１からカソード端子６３,６４に流れる電流をゲート端子６５,６６,６７に転流させると、ＧＴＯはターンオフする。この場合の構成においても、上記メサ状のカソードエミッタ層５５による列Ｒ１と列Ｒ２との間に配列された列間の第１のゲート端子６５と端側の第２,第３のゲート端子６６,６７とでターンオフ時の転流を分担できて、転流の不揃いを抑制できる。
【００６２】
また、この変形例においても、上記実施形態と同様、上記メサ状のｎ型カソードエミッタ層５５は、〈１１−２０〉方向に延在していて、短側面５５Ｃを{１１−２０}面とし、長側面５５Ｂを{０１−１０}面としている。したがって、この変形例のＳｉＣ ＧＴＯにおいても、上記メサ状のｎ型カソードエミッタ層５５の長側面５５Ｂを{０１−１０}面としたことにより、この{０１−１０}面である長側面５５Ｂには上記{１１−２０}面である短側面５５Ｃに比べて、表面欠陥が入りにくくなる。したがって、上記メサ状のｎ型カソードエミッタ層５５の長側面５５Ｂと短側面５５Ｃとを合わせた側面全体に入る表面欠陥を低減でき、積層欠陥を低減できるので、オン電圧ドリフトを抑制できる。また、この変形例においても、上記ＳｉＣ半導体結晶の{０００１}面が上記ｐ型ＳｉＣベース層５４の表面５４Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、上記長側面５５Ｂが延在している方向を、上記オフ方向から、上記ベース層５４の上記表面５４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝５０°〜７５°の範囲で傾斜させた方向とした。したがって、この変形例においても、上記長側面５５Ｂの延在方向を上記オフ方向と一致させた場合(φ＝０°)に比べて、メサ状のｎ型カソードエミッタ層５５で発生する積層欠陥を低減でき、オン電圧ドリフトを抑制できる。
【００６３】
なお、この変形例において、第１の炭化珪素半導体層としてのｐ型４Ｈ型アノードエミッタ層５１に替えて、図５に仮想線で示すｐ型４Ｈ型アノードエミッタ層７１を第１の炭化珪素半導体層として備えてもよい。この場合、アノード電極６１は、ｐ型の４Ｈ型ＳｉＣアノードエミッタ層７１の下面に形成される。このｐ型の４Ｈ型ＳｉＣアノードエミッタ層７１は、ｐ型の４Ｈ型ＳｉＣ基板７０の表面上にエピタキシャル成長により形成したものである。このｐ型の４Ｈ型ＳｉＣ基板７０の表面７０Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。このｐ型の４Ｈ型ＳｉＣ基板７０は、上記ｐ型の４Ｈ型ＳｉＣアノードエミッタ層７１を形成した後、上記ｐ型の４Ｈ型ＳｉＣ基板７０の全て部分がＣＭＰ(化学的機械的研磨)にて除去されている。この場合、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。
【００６４】
(第２の実施の形態)
図６はこの発明のバイポーラ半導体素子としてのバイポーラトランジスタの実施形態の平面図であり、図７は上記実施形態のバイポーラトランジスタの断面図であり、図６のＡ‐Ａ’断面を示している。
【００６５】
図６に示すように、この実施形態のバイポーラトランジスタは、第１の炭化珪素半導体層をなすｎ型の４Ｈ型ＳｉＣの基板８１上に、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させて作製したｎｐｎバイポーラトランジスタ８０である。
【００６６】
ｎ型の４Ｈ型ＳｉＣの基板８１は、改良レーリー法によって成長したインゴットをオフ角θが４度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板８１はｎ型であり、ホール効果測定法によって測定したキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。この基板８１のＣ面(カーボン面)の上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層のバッファ層８２とドリフト層８３を成膜する。バッファ層８２とドリフト層８３がｎ型コレクタ層になる。なお、上記バッファ層８２は必ずしも必要ではなく、これを形成しない場合もある。
【００６７】
このドリフト層８３の上にアルミドープｐ型ＳｉＣのｐ型成長層８４、および窒素ドープｎ型ＳｉＣ層のｎ型成長層８５を順番にエピタキシャル成長法で成膜した。バッファ層８２はドナー密度７×１０１７ｃｍ−３、膜厚は１０μｍである。一方、上記ドリフト層８３はドナー密度約５×１０１５ｃｍ−３、膜厚は１５μｍである。また、ｐ型ベース層となるｐ型成長層８４はアクセプタ密度２×１０１７ｃｍ−３、膜厚は１μｍである。また、ｎ型エミッタ層となるｎ型成長層８５はドナー密度約７×１０１７ｃｍ−３、膜厚は０．７５μｍである。上記ｎ型エミッタ層となるｎ型成長層８５が、メサ状の第２の炭化珪素半導体層となる。
【００６８】
次に、上記ｎｐｎバイポーラトランジスタ８０の製造工程を説明する。
【００６９】
ｎ型の４Ｈ型ＳｉＣの基板８１は、改良レーリー法によって成長したインゴットをオフ角θが４度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板８１はｎ型であり、ホール効果測定法によって測定したキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。この基板８１のＣ面の上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層のバッファ層８２とドリフト層８３を成膜する。
【００７０】
まず、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム{Ａｌ(ＣＨ３)３}を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。ＳｉＣ基板８１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
【００７１】
基板８１のＣ面にバッファ層８２を形成する工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は４０分である。ドリフト層８３の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（０．２ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は６０分である。Ｐ型接合層８４の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（６ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は４分である。ｎ型成長層８５の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は３分である。
【００７２】
上記の処理により、この第２実施形態のｎｐｎバイポーラトランジスタ用のＳｉＣエピタキシャルウェハができる。このＳｉＣエピタキシャルウェハに以下に説明する加工を施すことにより、図７に示す本実施形態のｎｐｎバイポーラトランジスタ８０ができあがる。
【００７３】
まず、反応性イオンエッチング（ＲＩＥ）によりｎ型成長層８５を幅１０μｍ、深さ０．７５μｍ、ピッチ２３μｍでエッチングし、エミッタとなるｎ型成長層８５を残す。ＲＩＥのエッチングガスにはＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件でエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜（厚さ１０μｍ）を用いた。
【００７４】
次に、ベース領域において素子分離を行うために、反応性イオンエッチング（ＲＩＥ）によりメサ構造にする。ＲＩＥのエッチングガスにはＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件で深さ約１μｍまでエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。上記エミッタとなるメサ構造のｎ型成長層８５が第２導電型の凸型の第２の半導体層をなす。
【００７５】
本実施形態では、ベース端部での電界集中を緩和するためのガードリング(図示せず)と、ベースのコンタクト領域８７を同一プロセスのＡｌ(アルミニウム)イオン注入によってｐ型ベース層となるｐ型成長層８４に形成した。このｐ型成長層８４が第１導電型の第１の半導体層をなす。ベースのコンタクト領域８７は幅３μｍでエミッタとの間隔は５μｍであり、ｐ型ガードリング(図示せず)の幅は１５０μｍである。深さは共に０．５μｍである。ｐ型ガードリング(図示せず)、あるいはベースのコンタクト領域８７形成時のＡｌイオン注入のエネルギーは４０〜５６０ｋｅＶであり、トータルドーズ量は１．０×１０１３ｃｍ−２である。イオン注入のマスクには、ＣＶＤにより形成したＳｉＯ２膜（厚さ５μｍ）を用いた。イオン注入はすべて室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中の温度１６００℃、時間５分の条件で行った。
【００７６】
次に、基板８１の下面に第１の主電極としてのコレクタ電極８９を形成する。ベースをなすｐ型成長層８４のコンタクト領域８７に、制御電極をなすベース電極１００を形成する。また、上記エミッタとなるメサ構造のｎ型成長層８５上にエミッタ電極１０４が形成される。
【００７７】
さらにＣＶＤによってＳｉＯ２膜を堆積させ、合計１５μｍの酸化膜９０を形成した。この酸化膜９０には、エミッタ電極用のコンタクトホール９０Ａが形成され、このコンタクトホール９０Ａを通してエミッタ電極１０４に電気的に接続されるようにエミッタ端子１０５が形成される。
【００７８】
図６の平面図に示すように、この第２実施形態のｎｐｎバイポーラトランジスタでは、上記メサ状のｎ型成長層(エミッタ層)８５は、上記ｐ型成長層(ベース層)８４の上面に沿って２列Ｒ６１,Ｒ６２の列状に配列されている。各メサ状のｎ型成長層８５上には上記エミッタ電極１０４が形成されており、１つの列Ｒ６１に配列された複数のメサ状のｎ型成長層８５上に形成されたエミッタ電極１０４上に１つのエミッタ端子１０５が形成されている。また、もう１つの列Ｒ６２に配列された各メサ状のｎ型成長層８５上にもエミッタ電極１０４が形成されている。この列Ｒ６２の各エミッタ電極１０４に亘って１つのエミッタ端子１０６が形成されている。このエミッタ端子１０６は、上記酸化膜９０に形成されたコンタクトホール(図示せず)を通して上記各エミッタ電極１０４に電気的に接続されている。
【００７９】
また、この実施形態のｎｐｎバイポーラトランジスタ８０では、図６に示すように、上記メサ状のｎ型エミッタ層８５による２列Ｒ６１,Ｒ６２の間で列方向に延在している列間の第１のコンタクトホール９０Ｂが上記酸化膜９０に形成され、この第１のコンタクトホール９０Ｂに上記ベース電極１００を露出させる。この第１のコンタクトホール９０Ｂに露出されたベース電極１００に上記第１のコンタクトホール９０Ｂを通して電気的に接続されるように第１のベース端子１０３が形成される。
【００８０】
また、この実施形態のｎｐｎバイポーラトランジスタでは、第２,第３の制御端子としての端側の第２,第３のベース端子１０１,１０２を有する。この端側のベース端子１０１は、上記メサ状のｎ型成長層８５による上記１つの列Ｒ６１よりも端側で上記列に沿って列方向に延在している。この端側のベース端子１０１は、上記酸化膜９０に形成されて上記ベース電極１００を露出させる第２のコンタクトホール９０Ｃに形成されている。これにより、上記端側のベース端子１０１は第２のコンタクトホール９０Ｃを通して上記ベース電極１００に電気的に接続されている。
【００８１】
また、上記端側のベース端子１０２は、上記メサ状のｎ型成長層８５によるもう１つの列Ｒ６２よりも端側で上記列に沿って列方向に延在している。この端側のベース端子１０２は、上記酸化膜９０に形成されて上記ベース電極１００を露出させる第３のコンタクトホール９０Ｄに形成されている。これにより、上記端側のベース端子１０２は第３のコンタクトホール９０Ｄを通して上記ベース電極１００に電気的に接続されている。
【００８２】
なお、図６の平面図では、酸化膜９０,ベース電極１００の外周縁のみを描いている。図７の断面図から分かるように、上記酸化膜９０,ベース電極１００は、図６の平面図に示す列Ｒ６１,列Ｒ６２の領域では列方向に連続して延在しているのではなくて、列方向に隣り合う２つのメサ状のｎ型成長層８５の間で存在していない領域が有る。一方、上記酸化膜９０,ベース電極１００は、図６の平面図に示す列Ｒ６１,列Ｒ６２の領域の外では連続的に延在している。つまり、図６では詳細に描いていないが、酸化膜９０は、図６の平面図に示す列Ｒ６１および列Ｒ６２の領域においてメサ状のｎ型成長層８５に沿って梯子状に延在している。また、上記ベース電極１００は図６の平面図に示す列Ｒ６１および列Ｒ６２の領域においてメサ状のｎ型成長層８５に沿ってメサ状のｎ型成長層８５に重ならずに間隔を隔てて梯子状に延在している。
【００８３】
この実施形態のｎｐｎバイポーラトランジスタ８０では、ｐ型ＳｉＣベース層８４の表面８４Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。したがって、上記コレクタ層をなすｎ型の４Ｈ型ＳｉＣ基板８１の表面８１Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。
【００８４】
また、この実施形態では、上記{０００１}面が上記ｐ型ＳｉＣベース層８４の表面８４Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、上記メサ状のｎ型成長層８５の長側面８５Ｂの延在方向を、上記オフ方向から上記ベース層８４の上記表面８４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向とした。これにより、上記メサ状のｎ型成長層８５の短側面８５Ｃは{１１−２０}面となり、長側面８５Ｂは{０１−１０}面となる。
【００８５】
したがって、この{０１−１０}面である長側面８５Ｂには上記{１１−２０}面である短側面８５Ｃに比べて、表面欠陥が入りにくくなる。したがって、上記メサ状のｎ型カソードエミッタ層８５の長側面８５Ｂと短側面８５Ｃとを合わせた側面全体として表面欠陥を低減でき、積層欠陥を低減できるので、オン電圧ドリフトを抑制できる。
【００８６】
また、この実施形態では、長側面８５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面８５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｎ型カソードエミッタ層８５の長側面８５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。したがって、図１９の特性図を参照して説明したように、長側面８５Ｂの延在方向を、オフ方向と一致させた場合(φ＝０°)に比べて、メサ状のｎ型カソードエミッタ層８５で発生する積層欠陥を確実に低減でき、オン電圧ドリフトを抑制できる。
【００８７】
また、この実施形態のｎｐｎバイポーラトランジスタ８０によれば、隣り合う２列Ｒ６１,Ｒ６２のメサ状のｎ型成長層８５の間で列方向に延在している列間の第１のベース端子１０３だけでなく、各列Ｒ６１,Ｒ６２の端側で各列Ｒ６１,Ｒ６２に沿って列方向に延在している端側の第２,第３のベース端子１０１,１０２を有する。これにより、上記メサ状のｎ型成長層８５による列Ｒ６１と列Ｒ６２との間に配列された第１のベース端子１０３と端側の第２,第３のベース端子１０１,１０２とでベース電流を分担できて、ベース電流の不揃いを抑制でき、ベース電流の制御能力を向上できる。
【００８８】
また、この実施形態では、上記メサ状のｎ型成長層(エミッタ層)８５の上記列方向と直交する行方向の寸法が上記エミッタ端子１０６,１０５の上記行方向の寸法よりも長い。これにより、上記メサ状のｎ型成長層(エミッタ層)８５の行方向の端部が上記エミッタ端子１０６,１０５から行方向にはみ出ており、上記エミッタ端子１０６,１０５が、電気特性が不安定になりやすい上記メサ状のｎ型成長層(エミッタ層)８５の行方向の端部に被さらなくなる。よって、エミッタ端子１０６,１０５とベース電極１００との間の耐電圧を向上できる。
【００８９】
尚、上記実施形態では、上記ＳｉＣ半導体結晶の{０００１}面が上記ｐ型ＳｉＣベース層８４の表面８４Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、上記長側面８５Ｂが延在している方向を、上記オフ方向から、上記ベース層８４の上記表面８４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向としたが、上記角度φを５０°〜７５°の範囲内の角度にすることで、図１９に示したのと同様、角度φ＝０°の場合に比べて、積層欠陥が発生する割合を確実に低減できる。また、上記実施形態では、ｎ型の４Ｈ型ＳｉＣ基板８１の表面８１Ａを、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜させたが、オフ角θを８°としてもよい。
【００９０】
また、上記実施形態では、図６に示すように、ｐ型成長層８４上に２列に配列されたメサ状のｎ型成長層８５を備えたが、このメサ状のｎ型成長層８５を図６において上記行方向に３列以上の複数列に配列し、複数列のメサ状のｎ型成長層８５の各列間で列方向に延在する複数の第１のコンタクトホールを酸化膜９０に形成し、この複数の第１のコンタクトホールに露出したベース電極に複数の第１のベース端子を電気的に接続してもよい。この場合、第２,第３のベース端子１０１,１０２と複数の第１のゲート端子とによるさらに多くのベース端子でベース電流を分担できてベース電流の不揃いを抑制でき、ベース電流の制御能力を向上できる。さらに、上記メサ状のｎ型成長層８５を図６において上下方向に複数の列に配列してもよい。また、ｐ型成長層８４上にメサ状のｎ型成長層８５を一列に配列してもよく、ｐ型成長層８４上にメサ状のｎ型成長層８５を一つだけ配置してもよい。
【００９１】
尚、上記実施形態では、第１の炭化珪素半導体層をｎ型の４Ｈ型ＳｉＣ基板８１としたが、このｎ型の４Ｈ型ＳｉＣ基板８１に替えて、第１の炭化珪素半導体層として図７に仮想線で示すｎ型の４Ｈ型ＳｉＣ半導体層１１１を備えてもよい。この場合、コレクタ電極８９は、ｎ型の４Ｈ型ＳｉＣ半導体層１１１の下面に形成される。このｎ型４Ｈ型ＳｉＣ半導体層１１１は、一例として、厚さが１００μｍで、不純物濃度が１×１０１８ｃｍ−３である。このｎ型の４Ｈ型ＳｉＣ半導体層１１１は、厚さが３００μｍで不純物濃度が８×１０１８ｃｍ−３であるｎ型の４Ｈ型ＳｉＣ基板１１０の表面上にエピタキシャル成長により形成したものである。このｎ型の４Ｈ型ＳｉＣ基板１１０の表面１１０Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。このｎ型の４Ｈ型ＳｉＣ基板１１０は、上記ｎ型の４Ｈ型ＳｉＣ半導体層１１１を形成した後、上記ｎ型の４Ｈ型ＳｉＣ基板１１０の全て部分をＣＭＰ(化学的機械的研磨)にて除去した。この場合、上述のようなエピタキシャル成長の後、ｎ型４ＨＳｉＣ基板１１０の全ての部分をＣＭＰ(化学的機械的研磨)にて除去したので、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。
【００９２】
また、上記実施形態における各層の導電型のｐ型とｎ型とを入れ替えて、ｐ型ＳｉＣ基板８１,ｐ型ＳｉＣバッファ層８２,ｐ型ＳｉＣドリフト層８３,ｎ型ベース層８４,メサ状のｐ型エミッタ層８５と露出したｎ型ベース層８４に形成されたｎ型のベースコンタクト領域８７を備える構成としてもよい。
【００９３】
(第３の実施の形態)
図８はこの発明のバイポーラ半導体素子としてのＩＧＢＴ(インシュレーテッド・ゲート・バイポーラトランジスタ)の実施形態の平面図であり、図９は上記実施形態のＩＧＢＴの断面図であり、図８のＡ‐Ａ’断面を示している。
【００９４】
図９に示すように、この実施形態のＩＧＢＴは、第１の炭化珪素半導体層をなすｎ型の４Ｈ型ＳｉＣによる基板１２１上に、一例として膜厚の時間(ｈ)当たりの増加速度が１５μｍ／ｈで、ｐ型４Ｈ−ＳｉＣ層、ｎ型４Ｈ−ＳｉＣ層、ｐ型４Ｈ−ＳｉＣ層の順番で３つの層をエピタキシャル成長させ、以下に詳しく説明するようにして、ＩＧＢＴ１２０を作製した。このＩＧＢＴ１２０では、ｐ層とｎ層の主たる接合面(図において紙面に垂直な方向に広がる面)は、{０００１}面から４度のオフ角θの面となっている。
【００９５】
次に、このＩＧＢＴ１２０の作製方法を説明する。すなわち、面方位が、{０００１}面から４度のオフ角θの面をもつｎ型の４Ｈ型ＳｉＣを用いた基板上に、１５μｍ／ｈの成膜速度で、ｐ型４Ｈ−ＳｉＣ層、ｎ型４Ｈ−ＳｉＣ層、ｐ型４Ｈ−ＳｉＣ層を順次形成する。
【００９６】
上記ＳｉＣ基板１２１は、改良レーリー法によって成長したインゴットを{０００１}面からから４度傾いた面でスライスし、鏡面研磨することによって作製した。コレクタとなる基板１２１はｎ型で、厚さは４００μｍ、ホール効果測定法によって求めたキャリヤ密度は５×１０１８ｃｍ−３である。
【００９７】
このＳｉＣ基板１２１上に、ＣＶＤ法によって、アルミニウムドープｐ型ＳｉＣ層、窒素ドープｎ型ＳｉＣ層、アルミニウムドープｐ型ＳｉＣ層の三層を連続的にエピタキシャル成長した。このｐ型ＳｉＣ層は、図９のバッファ層１２２とドリフト層１２３となる。このバッファ層１２２はアクセプタ密度が１×１０１７ｃｍ−３、膜厚は３μｍである。また、ドリフト層１２３はアクセプタ密度が約５×１０１５ｃｍ−３、膜厚は１５μｍである。また、ドリフト層１２３の上に形成される第１導電型の成長層としてのｎ型成長層１２４はドナー密度２×１０１７ｃｍ−３、膜厚は２μｍである。このｎ型成長層１２４の上に形成されるｐ型成長層１２５はアクセプタ密度が約１×１０１８ｃｍ−３、膜厚は０．７５μｍである。
【００９８】
次に、このＩＧＢＴ１２０を作製するときの処理条件を説明する。
まず、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。また、ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム｛Ａｌ(ＣＨ３)３｝を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。ここで、各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
【００９９】
基板１２１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。ｎ型ＳｉＣ基板１２１のＣ面上にｐ型ＳｉＣバッファ層１２２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は１２分である。ドリフト層１２３の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（０．１５ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は６０分である。
【０１００】
ｎ型成長層１２４の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（９ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は８分である。ｐ型成長層１２５の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は３分である。
【０１０１】
上記の処理により、本実施形態のＩＧＢＴ用のＳｉＣエピタキシャルウェーハができる。このようにして作製したＳｉＣエピタキシャルウェーハから図９に示す構造のＩＧＢＴ１２０を作製する。
【０１０２】
まず、フォトリソグラフ法を用いて、第２導電型のｐ＋成長層１２５のメサ状の中央部１２５ＡをＲＩＥでエッチングして孔１２６Ａを設け、窒素をイオン注入することにより、コレクタとなるコンタクト領域１２６を形成する。上記メサ状のｐ型中央部１２５Ａがメサ状の第２の炭化珪素半導体層であり第２導電型の凸型の第２の半導体層としての第２導電型の成長層となる。
【０１０３】
ゲート領域を形成するために、ＲＩＥによりｐ＋成長層１２５とｎ＋成長層１２４をエッチングして孔１２８Ａ(図９では２つ)をあける。次に孔１２８Ａの壁面にＭＯＳ構造を形成するために、ＣＶＤによりＳｉＯ２膜を堆積させ絶縁膜１２７を形成する。基板１２１のコレクタ領域にＮｉを蒸着しコレクタ端子１２９とする。またコンタクト領域１２６にエミッタ電極１３３を蒸着する。次に熱処理を行って、それぞれオーミック接合を形成する。さらに、酸化膜１２７の上にＭｏ電極を形成し制御電極としてのゲート電極１３０とする。
【０１０４】
この実施形態のＩＧＢＴ１２０では、ＣＶＤによってＳｉＯ２膜を堆積させ、合計３μｍの酸化膜１４０を形成した。この酸化膜１４０には、エミッタ電極用のコンタクトホール１４０Ａが形成され、このコンタクトホール１４０Ａを通してエミッタ電極１３３に電気的に接続されるようにエミッタ端子１４１が形成される。
【０１０５】
この実施形態のＩＧＢＴ１２０では、図８の平面図に示すように、凸型の第２の半導体層としてのメサ状の中央部１２５Ａが、上記ｎ型成長層１２４の上面に沿って２列Ｒ７１,Ｒ７２の列状に配列されている。各メサ状のｐ型中央部１２５Ａ上には上記エミッタ電極１３３が形成されており、１つの列Ｒ７１に配列された複数のメサ状のｐ型中央部１２５上に形成されたエミッタ電極１３３上に１つのエミッタ端子１４１が列方向に延在するように形成されている。また、もう１つの列Ｒ７２に配列された各メサ状のｐ型中央部１２５上にもエミッタ電極１３３が形成されている。この列Ｒ７２の各エミッタ電極１３３に亘って１つのエミッタ端子１４２が列方向に延在するように形成されている。このエミッタ端子１４２は、上記酸化膜１４０に形成されたコンタクトホール(図示せず)を通して上記列Ｒ７２の各エミッタ電極１３３に電気的に接続されている。
【０１０６】
また、この実施形態のＩＧＢＴ１２０では、図８に示すように、上記メサ状の中央部１２５Ａによる２列Ｒ７１,Ｒ７２の間で列方向に延在している列間の第１のコンタクトホール１４０Ｂが上記酸化膜１４０に形成され、この第１のコンタクトホール１４０Ｂに上記ゲート電極１３０を露出させる。この第１のコンタクトホール１４０Ｂに露出されたゲート電極１３０に上記第１のコンタクトホール１４０Ｂを通して電気的に接続されるように第１のゲート端子１３７が形成される。
【０１０７】
また、この実施形態のＩＧＢＴ１２０では、第２,第３の制御端子としての端側のゲート端子１３５,１３６を有する。この端側のゲート端子１３５は、上記メサ状のｐ型中央部１２５Ａによる上記１つの列Ｒ７２よりも端側で上記列Ｒ７２に沿って列方向に延在している。この端側のゲート端子１３５は、上記酸化膜１４０に形成されて上記ゲート電極１３０を露出させる第２のコンタクトホール１４０Ｃに形成されている。これにより、上記端側のゲート端子１３５は第２のコンタクトホール１４０Ｃを通して上記ゲート電極１３０に電気的に接続されている。
【０１０８】
また、上記端側のゲート端子１３６は、上記メサ状のｐ型中央部１２５Ａによるもう１つの列Ｒ７１よりも端側で上記列Ｒ７１に沿って列方向に延在している。この端側のゲート端子１３６は、上記酸化膜１４０に形成されて上記ゲート電極１３０を露出させる第３のコンタクトホール１４０Ｄに形成されている。これにより、上記端側のゲート端子１３６は第３のコンタクトホール１４０Ｄを通して上記ゲート電極１３０に電気的に接続されている。
【０１０９】
なお、図８の平面図では、ゲート電極１３０の外周縁のみを描いている。図９の断面図から分かるように、上記ゲート電極１３０は、図８の平面図に示す列Ｒ７１,Ｒ７２の領域では列方向に連続して延在しているのではなくて、図８において列方向に隣り合う２つのメサ状ｐ型中央部１２５Ａ間で存在していない領域が有る。一方、上記ゲート電極１３０は、図８の平面図に示す列Ｒ７１,列Ｒ７２の領域の外では連続的に延在している。つまり、図８では詳細に描いていないが、上記ゲート電極１３０は、図８の平面図に示す列Ｒ７１,Ｒ７２の領域においてメサ状ｐ型中央部１２５Ａに沿ってメサ状ｐ型中央部１２５Ａに重ならずに間隔を隔てて梯子状に延在している。
【０１１０】
この実施形態のＩＧＢＴ１２０では、ｎ型ＳｉＣ成長層１２４の表面１２４Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。したがって、上記コレクタをなすｎ型の４Ｈ型ＳｉＣ基板１２１の表面１２１Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。
【０１１１】
また、この実施形態では、上記{０００１}面が、ｎ型ＳｉＣ成長層１２４の表面１２４Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、上記メサ状のｐ型中央部１２５Ａの長側面１２５Ａ-１の延在方向を、上記オフ方向から上記ｎ型ＳｉＣ成長層１２４の表面１２４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向とした。これにより、上記メサ状のｐ型中央部１２５Ａの短側面１２５Ａ-２は{１１−２０}面となり、長側面１２５Ａ-１は{０１−１０}面となる。
【０１１２】
したがって、この{０１−１０}面である長側面１２５Ａ-１には上記{１１−２０}面である短側面１２５Ａ-２に比べて、表面欠陥が入りにくくなる。したがって、上記メサ状のｐ型中央部１２５Ａの長側面１２５Ａ-１と短側面１２５Ａ-２とを合わせた側面全体として表面欠陥を低減でき、積層欠陥を低減できるので、オン電圧ドリフトを抑制できる。
【０１１３】
また、この実施形態では、長側面１２５Ａ-１の延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面１２５Ａ-１の延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型中央部１２５Ａの長側面１２５Ａ-１に現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。したがって、図１９の特性図を参照して説明したように、長側面１２５Ａ-１の延在方向を、オフ方向と一致させた場合(φ＝０°)に比べて、メサ状のｐ型中央部１２５Ａで発生する積層欠陥を確実に低減でき、オン電圧ドリフトを抑制できる。
【０１１４】
また、この実施形態のＩＧＢＴ１２０によれば、隣り合う２つの列Ｒ７１,Ｒ７２のメサ型のｐ型中央部１２５Ａの間で列方向に延在している列間の第１のゲート端子１３７だけでなく、各列Ｒ７１,Ｒ７２よりも端側で各列Ｒ７１,Ｒ７２に沿って列方向に延在している端側の第２,第３のゲート端子１３５,１３６を有する。これにより、上記メサ型のｐ型中央部１２５Ａによる列Ｒ７１と列Ｒ７２との間に配列された第１のゲート端子１３７と端側の第２,第３のゲート端子１３５,１３６とでゲート電界によるチャネル形成を分担できてチャネル形成の不揃いを抑制でき、ゲート電極１３０による制御能力を向上できる。
【０１１５】
また、この実施形態では、上記メサ型の中央部１２５Ａの上記列方向と直交する行方向の寸法が上記エミッタ端子１４２,１４１の上記行方向の寸法よりも長い。これにより、上記メサ型の中央部１２５Ａの行方向の端部が上記エミッタ端子１４２,１４１から行方向にはみ出ており、電気特性が不安定になりやすい上記メサ型のｎ型成長層(エミッタ層)８５の行方向の端部に上記エミッタ端子１４２,１４１が被さらなくなる。よって、エミッタ端子１４２,１４１とゲート電極１３０との間の耐電圧を向上できる。
【０１１６】
尚、上記実施形態では、上記ＳｉＣ半導体結晶の{０００１}面が上記ｎ型ＳｉＣ成長層１２４の表面１２４Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、メサ状のｐ型中央部１２５Ａの長側面１２５Ａ-１の延在方向を、上記オフ方向から上記ｎ型ＳｉＣ成長層１２４の表面１２４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向としたが、上記角度φを５０°〜７５°の範囲内の角度にすることで、図１９に示したのと同様、角度φ＝０°の場合に比べて、積層欠陥が発生する割合を確実に低減できる。また、上記実施形態では、ｎ型の４Ｈ型ＳｉＣ基板１２１の表面１２１Ａを、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜させたが、オフ角θを８°としてもよい。
【０１１７】
また、上記実施形態では、図８に示すように、２列に配列されたメサ型のｐ型中央部１２５Ａを備えたが、このメサ型のｐ型中央部１２５Ａを図８において上記行方向に３列以上の複数列に配列し、複数列のメサ型のｐ型中央部１２５Ａの各列間で列方向に延在する複数の第１のコンタクトホールを酸化膜１４０に形成し、この複数の第１のコンタクトホールに露出したゲート電極１３０に複数の第１のゲート端子を電気的に接続してもよい。この場合、第２,第３のゲート端子１３５,１３６と複数の第１のゲート端子とによるさらに多くのゲート端子でゲート電界によるチャネル形成を分担できてチャネル形成の不揃いを抑制でき、ゲート電極１３０による制御能力を向上できる。さらに、上記メサ型のｐ型中央部１２５Ａを図８において上下方向に複数の列に配列してもよい。また、メサ状のｐ型中央部１２５Ａを一列に配列してもよく、メサ状のｐ型中央部１２５Ａを一つだけ配置してもよい。
【０１１８】
尚、上記実施形態では、第１の炭化珪素半導体層をｎ型の４Ｈ型ＳｉＣ基板１２１としたが、このｎ型の４Ｈ型ＳｉＣ基板１２１に替えて、第１の炭化珪素半導体層として図９に仮想線で示すｎ型の４Ｈ型ＳｉＣ半導体層１５１を備えてもよい。この場合、コレクタ電極１２９は、ｎ型の４Ｈ型ＳｉＣ半導体層１５１の下面に形成される。このｎ型４Ｈ型ＳｉＣ半導体層１５１は、一例として、厚さが１００μｍで、不純物濃度が１×１０１８ｃｍ−３である。このｎ型の４Ｈ型ＳｉＣ半導体層１５１は、厚さが３００μｍで不純物濃度が５×１０１８ｃｍ−３であるｎ型の４Ｈ型ＳｉＣ基板１５０の表面上にエピタキシャル成長により形成したものである。このｎ型の４Ｈ型ＳｉＣ基板１５０の表面１５０Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。このｎ型の４Ｈ型ＳｉＣ基板１５０は、上記ｎ型の４Ｈ型ＳｉＣ半導体層１５１を形成した後、上記ｎ型の４Ｈ型ＳｉＣ基板１５０の全て部分をＣＭＰ(化学的機械的研磨)にて除去した。この場合、上述のようなエピタキシャル成長の後、ｎ型４ＨＳｉＣ基板１５０の全ての部分をＣＭＰ(化学的機械的研磨)にて除去したので、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。
【０１１９】
また、上記実施形態における各層の導電型のｐ型とｎ型とを入れ替えて、ｐ型ＳｉＣ基板１２１,ｎ型ＳｉＣバッファ層１２２,ｎ型ＳｉＣドリフト層１２３,ｐ型成長層１２４,ｎ型成長層１２５,メサ型のｎ型中央部１２５Ａを備える構成としてもよい。
【産業上の利用可能性】
【０１２０】
この発明のＳｉＣバイポーラ半導体素子は、表面欠陥を低減できてオン電圧ドリフトを抑制でき、通電時の損失も抑制でき、大電流での使用が可能となると共に信頼性を向上できる。よって、一例として、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組み込まれて使用される電力制御装置に適用すると、大電流化が可能となるとともに、装置の信頼性を向上できる。
【符号の説明】
【０１２１】
１ ｎ型ＳｉＣカソードエミッタ層
２ ｐ型ＳｉＣバッファ層
３ ｐ型ＳｉＣベース層
４ ｎ型ＳｉＣベース層
５ メサ状のＳｉＣアノードエミッタ層
５Ｂ 長側面
５Ｃ 短側面
６ ｎ型低抵抗ゲート領域
７ ｎ型ゲートコンタクト領域
１１ カソード電極
１２ アノード電極
１３,１４ アノード端子
１５ 第１のゲート端子
１６ 第２のゲート端子
１７ 第３のゲート端子
１９ ゲート電極
２０ 酸化膜
２０Ａ〜２０Ｄ コンタクトホール
３０ ｎ型４Ｈ型ＳｉＣ基板
３１ ｎ型の４Ｈ型カソードエミッタ層
５１ ｐ型アノードエミッタ層
５２ ｎ型バッファ層
５３ ｎ型ベース層
５４ ｐ型ベース層
５４Ａ 表面
５５ メサ状のｎ型カソードエミッタ層
５５Ｂ 長側面
５６ ｐ型の低抵抗ゲート領域
５７ ｐ型のゲートコンタクト領域
５９ ゲート電極
６１ アノード電極
６２ カソード電極
６３,６４ カソード端子
６５,６６,６７ ゲート端子
７０ 酸化膜
７０Ａ〜７０Ｄ コンタクトホール
７０ ｐ型４Ｈ型ＳｉＣ基板
７１ ｐ型の４Ｈ型アノードエミッタ層
８０ ｎｐｎバイポーラトランジスタ
８１ ｎ型４Ｈ型ＳｉＣ基板
８２ ｎ型ＳｉＣバッファ層
８３ ｎ型ＳｉＣドリフト層
８４ ｐ型ＳｉＣベース層
８５ メサ状のｎ型エミッタ層
８５Ｂ 長側面
８５Ｃ 短側面
８７ ベースコンタクト領域
８９ コレクタ電極
９０ 酸化膜
９０Ａ〜９０Ｄ コンタクトホール
１００ ベース電極
１０１〜１０３ ベース端子
１０４ エミッタ電極
１０５,１０６ エミッタ端子
１１０ ｎ型４ＨＳｉＣ基板
１１１ ｎ型の４Ｈ型ＳｉＣ半導体層
１２０ ＩＧＢＴ
１２１ ｎ型４Ｈ型ＳｉＣ基板
１２２ ｐ型ＳｉＣバッファ層
１２３ ｐ型ＳｉＣドリフト層
１２４ ｎ型ＳｉＣ成長層
１２５ ｐ型ＳｉＣ成長層
１２５Ａ メサ状のｐ型中央部
１２５Ａ−１ 長側面
１２５Ａ−２ 短側面
１２６ コンタクト領域
１２６Ａ 孔
１２７ 絶縁膜
１２８Ａ 孔
１２９ コレクタ端子
１３０ ゲート電極
１３３ エミッタ電極
１３５〜１３７ ゲート端子
１４０ 酸化膜
１４０Ａ〜１４０Ｄ コンタクトホール
１４１,１４２ エミッタ端子
１５０ ｎ型の４Ｈ型ＳｉＣ基板
１５１ ｎ型の４Ｈ型ＳｉＣ半導体層
【技術分野】
【０００１】
この発明は、炭化珪素半導体で作製されたＧＴＯ(ゲートターンオフサイリスタ),バイポーラトランジスタ等のバイポーラ半導体素子に関する。
【背景技術】
【０００２】
従来、炭化珪素半導体の結晶を用いてＳｉＣバイポーラ半導体素子を作製する場合、炭化珪素半導体層の表面に縞状もしくはストライプ状のメサ加工を施す。例えば、ＧＴＯの場合、図２０に示すように、メサ状のｐ型アノードエミッタ層１００５をｎ型ベース層１００４上に形成する。このＧＴＯは、ｎ型カソードエミッタ層１００１上にｐ型ＳｉＣベース層１００３が形成され、このｐ型ＳｉＣベース層１００３上にｎ型ベース層１００４が形成されている。
【０００３】
ところで、このようなＧＴＯでは、順方向に電流を通電すると、電子と正孔が再結合するエネルギーにより面状の積層欠陥(stacking fault)がドリフト層(ｐ型ＳｉＣベース層１００３)中で拡大して、順方向電圧ＶＦが大きくなるＶＦドリフトという現象が発生する。このような積層欠陥の種となる半導体層の欠陥には、基底面転位(ＢＰＤ;basal Plane Dislocation)と表面欠陥(ハーフループ)がある。
【０００４】
この基底面転位に起因する積層欠陥は、メサ端部に到達するまでしか拡大しない性質があるため、アノード電極のストライプ方向と半導体基板のオフ方向を平行にすることにより、積層欠陥の拡大を止めて、「ＶFドリフト」を低減するバイポーラ型半導体装置が提案されている(例えば、特開２００４−３３５７２０号公報(特許文献１)参照)。
【０００５】
また、図２０に示すようにＳｉＣ ＧＴＯのアノードエミッタ１００５層をストライプ状に形成する場合、このアノードエミッタ１００５層の長手方向をオフ方向と直交させることにより、表面欠陥に起因する積層欠陥が基底面に沿って成長してストライプ状のアノードエミッタ層１００５間の凹部を横断しないようにして、リークパスを回避することが提案されている(特開２０１０−６２２５２号公報(特許文献２)参照)。
【０００６】
しかし、前者(特許文献１)も後者(特許文献２)も、表面欠陥に起因する積層欠陥を防止するものではない。
【０００７】
この表面欠陥は、素子作製プロセス中に発生するもので、表面欠陥自体では素子劣化を引き起こさないが、表面欠陥部分で少数キャリアの再結合が起こると、表面欠陥が拡大し、電流を流しにくい積層欠陥となる。この積層欠陥によって通電領域が狭くなり、ＶＦドリフトが発生する。少数キャリアの再結合が起こる領域は、ドリフト層とｐｎ接合近辺である。このｐｎ接合は、ＲＩＥ(反応性イオンエッチング)によって上記ストライプ状のメサ加工を行なった場合、メサ表面に現れる。そして、このメサ表面に表面欠陥が存在すると、上記ＶＦドリフトが発生するという問題がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３３５７２０号公報
【特許文献２】特開２０１０−６２２５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、この発明の課題は、表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この発明のバイポーラ半導体素子は、炭化珪素半導体の結晶の{０００１}面に対して予め定められたオフ角を有する表面を形成した第１の炭化珪素半導体層と、
上記第１の炭化珪素半導体層の表面上にエピタキシャル成長により形成したメサ状の第２の炭化珪素半導体層と
を備え、
上記メサ状の第２の炭化珪素半導体層の結晶の{０００１}面が上記第１の炭化珪素半導体層の上記表面に対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、
上記メサ状の第２の炭化珪素半導体層は、長側面と短側面とを有し、
上記長側面が延在している延在方向を、上記オフ方向から、上記第１の炭化珪素半導体層の上記表面の法線を中心軸として回転する方向に、５０°から７５°の範囲で傾斜させた方向としたことを特徴としている。
【００１１】
この発明のバイポーラ半導体素子によれば、上記メサ状の炭化珪素半導体層は、長側面が延在している延在方向を、〈１１−２０〉方向であるオフ方向から、上記基板の上記表面の法線を中心軸として回転する方向に、５０°から７５°の範囲で傾斜させた方向とした。これにより、上記メサ状の半導体層の長側面を、表面欠陥が入りやすい{１１−２０}面から離して表面欠陥が入りにくい{０１−１０}面に近づけると共に、上記長側面の延在方向が〈１１−２０〉であるオフ方向と一致している場合に比べて、メサ状の炭化珪素半導体層の側面に現れる{０００１}面の層の数を減らすことができる。よって、{０００１}面の層内に入る表面欠陥を減少できるので、オン電圧ドリフトを抑制できる。
【００１２】
ここで、図１６,図１７を参照して、{０１−１０}面の方が、{１１−２０}面に比べて、表面欠陥が入りにくくなる理由を説明する。図１６に示す{０１−１０}面の法線と〈１１−２０〉方向のバーガーズベクトルＢＶ１とが挟む角度は、図１７に示す{１１−２０}面の法線と〈１１−２０〉方向のバーガーズベクトルＢＶ１とが挟む角度に比べて大きい。このため、{０１−１０}面に対する〈１１−２０〉方向のバーガーズベクトルＢＶ１の角度が、{１１−２０}面に対する〈１１−２０〉方向のバーガーズベクトルＢＶ１の角度よりも、浅くなる。したがって、{０１−１０}面では、{１１−２０}面に比べて、表面欠陥が発生するのに必要なバーガーズベクトルの長さが長くなる。よって、{０１−１０}面の方が、{１１−２０}面に比べて表面欠陥が入りにくくなる。表面欠陥の発生には、表面から結晶内部に向かって、〈１１−２０〉方向のバーガーズベクトルを持つ欠陥(基底面転位)が入る必要がある。
【００１３】
この発明では、上記メサ状の炭化珪素半導体層の長側面が延在している延在方向を、〈１１−２０〉方向であるオフ方向から、上記第１の炭化珪素半導体層(例えば基板)の上記表面の法線を中心軸として回転する方向に、５０°〜７５°の範囲で傾斜させた方向とした。これにより、図１９に示すように、上記オフ方向を〈１１−２０〉方向と同じ方向にした場合(φ＝０°)に比べて、積層欠陥を確実に低減できる。
【００１４】
その理由は、上記メサ状の半導体層の長側面を表面欠陥が入りにくい{０１−１０}面に近づけるだけでなく、図１２,図１３を参照して後述するように、上記メサ状の半導体層の{０１−１０}面であるか{０１−１０}面に近い長側面に現れる{０００１}面の層の数を減らすことができ、{０００１}面の層内に入る表面欠陥を減らすことができることによる。
【００１５】
また、一実施形態のバイポーラ半導体素子では、上記第１の炭化珪素半導体層は、
炭化珪素半導体の結晶の{０００１}面に対して予め定められたオフ角を有する表面を形成した基板である。
【００１６】
この実施形態によれば、上記第１の炭化珪素半導体層を基板としたバイポーラ半導体素子において、表面欠陥を低減でき、オン電圧ドリフトを抑制できる。
【００１７】
また、一実施形態のバイポーラ半導体素子では、上記第１の炭化珪素半導体層は、
炭化珪素半導体の結晶の{０００１}面に対して予め定められたオフ角を有する表面を形成した基板の表面上にエピタキシャル成長により形成したものであり、上記基板は除去されている。
【００１８】
この実施形態によれば、上記基板が除去されているから、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。したがって、この実施形態のバイポーラ半導体素子によれば、高温や電流密度が高い条件下でも順方向電圧の増大を防ぐことができる。
【００１９】
また、一実施形態のバイポーラ半導体素子では、上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の一方がカソードエミッタ層であり、上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の他方がアノードエミッタ層であるゲートターンオフサイリスタである。
【００２０】
この実施形態によれば、表面欠陥を低減でき、オン電圧ドリフトを抑制できるＳｉＣ ＧＴＯを提供できる。
【００２１】
また、一実施形態のバイポーラ半導体素子では、上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の一方がコレクタ層であると共に上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の他方がエミッタ層であるバイポーラトランジスタである。
【００２２】
この実施形態によれば、表面欠陥を低減でき、オン電圧ドリフトを抑制できるＳｉＣ バイポーラトランジスタを提供できる。
【００２３】
また、一実施形態のバイポーラ半導体素子では、上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の一方がコレクタ層であり、
上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の他方がエミッタ層であるＩＧＢＴである。
【００２４】
この実施形態によれば、表面欠陥を低減でき、オン電圧ドリフトを抑制できるＳｉＣ ＩＧＢＴを提供できる。
【発明の効果】
【００２５】
この発明のバイポーラ半導体素子によれば、メサ状の炭化珪素半導体層は、長側面が延在している延在方向を、オフ方向から、第１の炭化珪素半導体層(例えば基板)の表面の法線を中心軸として回転する方向に、５０°から７５°の範囲で傾斜させた方向とした。これにより、上記メサ状の半導体層の長側面を、表面欠陥が入りやすい{１１−２０}面から離して表面欠陥が入りにくい{０１−１０}面に近づけると共に、上記長側面の延在方向が〈１１−２０〉方向と一致している場合に比べて、メサ状の炭化珪素半導体層の側面に現れる{０００１}面の層の数を減らすことができ、{０００１}面の層内に入る表面欠陥を減少できるので、オン電圧ドリフトを抑制できる。
【図面の簡単な説明】
【００２６】
【図１】本発明のバイポーラ半導体素子の第１実施形態であるゲートターンオフサイリスタの平面図である。
【図２】上記第１実施形態の断面図である。
【図３】上記第１実施形態の要部を模式的に示す斜視図である。
【図４】上記第１実施形態の変形例の平面図である。
【図５】上記第１変形例の断面図である。
【図６】本発明のバイポーラ半導体素子の第２実施形態であるバイポーラトランジスタの平面図である。
【図７】上記第２実施形態の断面図である。
【図８】本発明のバイポーラ半導体素子の第３実施形態であるＩＧＢＴの平面図である。
【図９】上記第３実施形態の断面図である。
【図１０】上記第１実施形態の比較例(φ＝０°)のメサ構造とオフ方向との関係を説明する模式的な斜視図である。
【図１１】上記比較例(φ＝０°)のメサ状のｐ型アノードエミッタ層の斜視図である。
【図１２】上記第１実施形態のメサ状のｐ型アノードエミッタ層の斜視図である。
【図１３】(０１−１０)面からの長側面の傾斜角φとメサ状のｐ型アノードエミッタ層の長側面に現れる{０００１}面による線の長さの合計との関係を示すグラフである。
【図１４】上記第１実施形態のｎ型ＳｉＣベース層の表面に形成されたメサ状のｐ型アノードエミッタ層の斜視図である。
【図１５】上記第１実施形態の比較例の長側面が{１１−２０}面であるメサ状のｐ型アノードエミッタ層の斜視図である。
【図１６】上記第１実施形態のメサ状のｐ型アノードエミッタ層の長側面からエピ層内部に生じる基底面転位のバーガーズベクトル,表面欠陥,積層欠陥を示す模式図である。
【図１７】長側面が{１１−２０}面である比較例のメサ状のｐ型アノードエミッタ層の長側面からエピ層内部に生じる基底面転位のバーガーズベクトル,表面欠陥,積層欠陥を示す模式図である。
【図１８】表面欠陥発生割合のメサ状長側面の面方位依存性を示す特性図である。
【図１９】(０１−１０)面からの長側面の傾斜角度φと積層欠陥が発生する割合との関係を示す特性図である。
【図２０】従来のＧＴＯの要部を模式的に示す斜視図である。
【発明を実施するための形態】
【００２７】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２８】
(第１の実施の形態)
図１はこの発明のバイポーラ半導体素子としてのゲートターンオフサイリスタ(以下、ＧＴＯという)の実施形態の平面図であり、図２は上記実施形態のＧＴＯの断面図であり、図１のＡ‐Ａ’断面を示している。
【００２９】
図２に示すように、この実施形態のＧＴＯは、カソード端子に接続される第１の主電極としてのカソード電極１１を下面に有する厚さが約３５０μｍ、不純物濃度が１０１９ｃｍ−３程度以上の高不純物濃度の第１の導電型としてのｎ型のＳｉＣ半導体のカソードエミッタ層１を第１のエミッタ層として有する。このカソードエミッタ層１はｎ型の４Ｈ型ＳｉＣ基板であり、第１の炭化珪素半導体層をなす。なお、４Ｈ型の「Ｈ」は六方晶を表し、４Ｈ型の「４」は原子積層が４層周期となる結晶構造を表している。
【００３０】
上記カソードエミッタ層１の上に、順に、厚さが約１５μｍで不純物濃度が１０１７ｃｍ−３程度のｐ型ＳｉＣ層によるバッファ層２、厚さが約７５μｍで不純物濃度が１０１６〜１０１３ｃｍ−３程度の低不純物濃度の第２の導電型としてのｐ型のＳｉＣ半導体のベース層３を第１のベース層として形成する。このｐ型ベース層３の上に厚さ数μｍ程度の薄いｎ型ベース層４を第２のベース層として形成する。ｎ型ベース層４の全面に、後の工程で中央領域を残してｐ型アノードエミッタ層５とするｐ型層をエピタキシャル成長法により形成する。なお、上記バッファ層２は必ずしも必要ではなく、これを形成しない場合もある。また、ｎ型カソードエミッタ層１とｐ型バッファ層２の間に、ｎ型バッファ層を形成してもよい。上記ｐ型アノードエミッタ層５が、メサ状の第２の炭化珪素半導体層となる。
【００３１】
次に、第２のエミッタ層としてのｐ型層のアノードエミッタ層５となる領域を残して、他の領域を反応性イオンエッチング法により、ｎ型ベース層４の表面が露出しかつ表面部分がいくらか除去される程度に深くエッチングしてメサ状のアノードエミッタ層５を形成する。露出したｎ型ベース層４にイオン注入をして、順次、ｎ型の低抵抗ゲート領域６およびｎ型のゲートコンタクト領域７を、メサ状のｐ型アノードエミッタ層５を取り囲むように形成する。なお、低抵抗ゲート領域６は必ずしも必要でなく、これを形成しない場合もある。
【００３２】
ｎ型の低抵抗ゲート領域６の不純物濃度は、ｎ型ベース層４の不純物濃度の３倍以上であるのが好ましい。イオン注入の工程で低抵抗ゲート領域６がベース層４の上面近傍にまで形成されてもよい。低抵抗ゲート領域６はアノードエミッタ層５とベース層４の接合部Ｊから若干離れて形成される。
【００３３】
ゲートコンタクト領域７は低抵抗ゲート領域６より更に不純物濃度の高い低抵抗領域であり、接合部Ｊから離れた位置に形成される。アノードエミッタ層５にアノード端子１３につながるアノード電極１２を第２の主電極として形成する。また、図２の断面図に示すように、上記メサ状のｐ型アノードエミッタ層５上に第２の主電極としてのアノード電極１２が形成され、上記ｎ型ゲートコンタクト領域７上にゲート電極１９が形成される。
【００３４】
また、上記ゲート電極１９,ｎ型ＳｉＣベース層４,メサ状のｐ型アノードエミッタ層５およびアノード電極１２上に絶縁層としての酸化膜２０が形成される。この酸化膜２０には、アノード電極用のコンタクトホール２０Ａが形成され、このコンタクトホール２０Ａを通してアノード電極１２に電気的に接続されるようにアノード端子１３が形成される。なお、上記絶縁層としては、ＳｉＯ２,ＳｉＮ等を採用できる。
【００３５】
図１の平面図および図３の模式的な斜視図に示すように、この実施形態のＧＴＯでは、上記メサ状のアノードエミッタ層５は、上記ｎ型ベース層４の上面に沿ってＲ１,Ｒ２の２列の列状に配列されている。なお、図３の模式図では、ゲート電極１９,酸化膜２０,アノード電極１２,アノード端子１３,１４の記載を省略している。各アノードエミッタ層５上には上記アノード電極１２が形成されており、１つの列Ｒ１に配列された複数のメサ状のｐ型アノードエミッタ層５上のアノード電極１２上に１つのアノード端子１３が形成されている。また、もう１つの列Ｒ２に配列された各メサ状のアノードエミッタ層５上にもアノード電極１２が形成されている。この列Ｒ２の各アノード電極１２に亘って１つのアノード端子１４が形成されている。このアノード端子１４は、上記酸化膜２０に形成されたコンタクトホールを通して上記各アノード電極１２に電気的に接続されている。
【００３６】
また、この実施形態のＧＴＯでは、図１に示すように、上記メサ状のアノードエミッタ層５による２列Ｒ１,Ｒ２の間で列方向に延在している列間の第１のコンタクトホール２０Ｂが上記酸化膜２０に形成され、この第１のコンタクトホール２０Ｂに上記ゲート電極１９を露出させる。この第１のコンタクトホール２０Ｂに露出されたゲート電極１９に上記第１のコンタクトホール２０Ｂを通して電気的に接続されるように第１のゲート端子１５が形成される。
【００３７】
また、この実施形態のＧＴＯでは、第２,第３の制御端子としての端側のゲート端子１６,１７を有する。この端側のゲート端子１６は、上記メサ状のアノードエミッタ層５による上記１つの列Ｒ１よりも端側で上記列に沿って列方向に延在している。この端側のゲート端子１６は、上記酸化膜２０に形成されて上記ゲート電極１９を露出させる第２のコンタクトホール２０Ｃに形成されている。これにより、上記端側のゲート端子１６は第２のコンタクトホール２０Ｃを通して上記ゲート電極１９に電気的に接続されている。
【００３８】
また、上記端側のゲート端子１７は、上記メサ状のアノードエミッタ層５によるもう１つの列Ｒ２よりも端側で上記列に沿って列方向に延在している。この端側のゲート端子１７は、上記酸化膜２０に形成されて上記ゲート電極１９を露出させる第３のコンタクトホール２０Ｄに形成されている。これにより、上記端側のゲート端子１７は第３のコンタクトホール２０Ｄを通して上記ゲート電極１９に電気的に接続されている。
【００３９】
なお、図１の平面図には酸化膜２０を示していないが、図１において酸化膜２０の外周縁はｎ型成長層４の外周縁と同様である。また、図１の平面図ではＮ型ゲートコンタクト領域７,ゲート電極１９の外周縁のみを描いている。図２の断面図から分かるように、Ｎ型ゲートコンタクト領域７,ゲート電極１９は図１の平面図に示す列Ｒ１,列Ｒ２の領域では列方向に連続して延在しているのではなくて、図１において列方向に隣り合う２つのメサ状ｐ型アノードエミッタ層５間で存在していない領域が有る。一方、Ｎ型ゲートコンタクト領域７,ゲート電極１９は、図１の平面図に示す列Ｒ１,列Ｒ２の領域の外では連続的に延在している。すなわち、図１では詳細に描いていないが、Ｎ型ゲートコンタクト領域７,ゲート電極１９は、図１の平面図に示す列Ｒ１および列Ｒ２の領域において各メサ状ｐ型アノードエミッタ層５に沿ってメサ状ｐ型アノードエミッタ層５と重ならずに間隔を隔てて梯子状に延在している。
【００４０】
この実施形態では、ｎ型ＳｉＣベース層４の表面４Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。したがって、上記カソードエミッタ層１をなすｎ型の４Ｈ型ＳｉＣ基板の表面１Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。また、この実施形態では、図１,図１２,図１４に示すように、上記メサ状のｐ型アノードエミッタ層５は、ｎ型ＳｉＣベース層４の表面４Ａの法線Ｑ１を中心軸として回転する方向に、〈１１−２０〉方向であるオフ方向から角度φ＝６０°で傾斜させた方向に延在している。これにより、短側面５Ｃは{１１−２０}面となり、長側面５Ｂは{０１−１０}面となる。
【００４１】
この実施形態のＧＴＯの動作を以下に説明する。上記アノード端子１３,１４の電位が上記カソード電極１１の電位より高い状態で、上記ゲート端子１５,１６,１７の電位を上記アノード端子１３,１４の電位よりも低くして上記アノード端子１３,１４と上記ゲート端子１５,１６,１７との間に順バイアス電圧を印加すると、上記アノード端子１３,１４から上記ゲート端子１５,１６,１７に電流が流れる。この状態では、上記メサ状のアノードエミッタ層５からｎ型ベース層４にホールが注入されてｐ型のベース層３に入ると共に、電子がｎ型のカソードエミッタ層１からｐ型のベース層３に注入され、ＧＴＯはターンオンしてオン状態となる。一方、上記アノード端子１３,１４と上記ゲート端子１５,１６,１７との間に逆バイアス電圧を印加し、上記カソード電極１１から上記アノード端子１３,１４に流れる電子流を上記ゲート端子１５,１６,１７に転流すると、ＧＴＯはターンオフする。
【００４２】
この実施形態のＳｉＣ ＧＴＯによれば、上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂが{０１−１０}面になるので、この{０１−１０}面である長側面５Ｂには上記{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。
【００４３】
ここで、図１６,図１７を参照して、上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂを{０１−１０}面としたことにより、表面欠陥を低減できる理由を説明する。図１６は、この実施形態の上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂから結晶内部に向かって入る基底面転位(ＢＰＤ)のバーガーズベクトルＢＶを示す模式図である。この実施形態では、上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂは、{０１−１０}面である。一方、図１７は、比較例のメサ状のｐ型アノードエミッタ層５０５の長側面５０５Ｂから結晶内部に向かって入る基底面転位(ＢＰＤ)のバーガーズベクトルＢＶを示す模式図である。この比較例では、上記メサ状のｐ型アノードエミッタ層５０５の長側面５０５Ｂは、{１１−２０}面である。つまり、この比較例は、図１５に示すように、ｎ型ＳｉＣベース層５０４の表面５０４Ａ上にメサ状のｐ型アノードエミッタ層５０５が形成され、このメサ状のｐ型アノードエミッタ層５０５は、長側面５０５Ｂが{１１−２０}面であり、短側面５０５Ｃが{０１−１０}面である。
【００４４】
また、図１６,図１７において、ＳＦは積層欠陥を示し、ＳＤは表面欠陥を示す。この表面欠陥ＳＤにおいて、実線部分は表面欠陥と素子の表面とが交わっている領域を示し、１点鎖線の部分はＣコア、波線の部分はＳｉコアを表している。この表面欠陥ＳＤは、通電による少数キャリアの再結合が起こると拡大し、電流の流れを妨げる積層欠陥ＳＦとなる。図１６に示す本実施形態のメサ状のｐ型アノードエミッタ層５の長側面５Ｂから結晶内部に向かって入る〈１１−２０〉方向のバーガーズベクトルＢＶ１と長側面５Ｂ({０１−１０}面)の法線とが挟む角度は、図１７に示す比較例のメサ状のｐ型アノードエミッタ層５０５の長側面５０５Ｂから結晶内部に向かって入る〈１１−２０〉方向のバーガーズベクトルＢＶ１と長側面５０５Ｂ({１１−２０}面)の法線とが挟む角度よりも大きい。また、図１６に示す本実施形態のメサ状のｐ型アノードエミッタ層５の長側面５Ｂから結晶内部に向かって入る〈１１−２０〉方向のバーガーズベクトルＢＶ２と長側面５Ｂ({０１−１０}面)の法線とが挟む角度は、図１７に示す比較例のメサ状のｐ型アノードエミッタ層５０５の長側面５０５Ｂから結晶内部に向かって入る〈１１−２０〉方向のバーガーズベクトルＢＶ２と長側面５０５Ｂ({１１−２０}面)の法線とが挟む角度よりも大きい。これにより、{１１−２０}面の長側面５０５Ｂを持つ比較例に比べて、{０１−１０}面の長側面５Ｂを持つ本実施形態の方が、〈１１−２０〉方向のバーガーズベクトルの角度が浅くなって表面欠陥が発生するのに必要なバーガーズベクトルの長さが長くなる。これにより、本実施形態では、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに表面欠陥が入り難くなる。したがって、本実施形態では、ｐｎ接合近傍で通電による少数キャリアの再結合が起こることで表面欠陥が拡大して発生する積層欠陥の発生を抑制できる。よって、電流の流れを妨げて通電領域を狭める積層欠陥の発生を抑制できるので、オン電圧ドリフトを抑制できる。
【００４５】
尚、図１８に、上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂが、(０１−１０)面から傾斜した場合の角度を横軸とし、縦軸は上記傾斜の角度φが０°のときに発生した表面欠陥発生割合を１としたときの表面欠陥発生割合を示す。上記傾斜角度φが６０°,１２０°,１８０°２４０°,３００°,３６０°の場合、上記長側面５Ｂは(−１１００)，(−１０１０)，(０−１１０)，(１−１００)，(１０−１０)，(０１−１０)となる。これらの面は、いずれも{０１−１０}面に該当する。図１８から、上記長側面５Ｂが{０１−１０}面に該当する場合に、表面欠陥発生割合が極小値１となることが分かる。また、上記長側面５Ｂが、{１１−２０}面である(−１２−１０),(−２１１０),(−１−１２０),(１−２１０),(２−１−１０),(１１−２０)の場合に、表面欠陥発生割合が極大値５．５となることが分かる。なお、図１８の特性図では、放射光トポグラフやＰＬ(フォトルミネセンス)により、欠陥を特定して、欠陥の個数をカウントし、次に、欠陥を計測したエリアの面積を求めている。上記欠陥の個数を上記エリアの面積で除算した値(欠陥密度)を表面欠陥発生の割合としている。
【００４６】
また、この実施形態のＳｉＣ ＧＴＯによれば、図１２に示すように、上記ＳｉＣ半導体結晶の{０００１}面が上記ｎ型４Ｈ型ＳｉＣ基板の表面１Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とした。また、上記長側面５Ｂが延在している延在方向を、上記オフ方向から、上記基板の上記表面１Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向とした。図１９の特性図に示すように、この実施形態によれば、図１０,図１１に示す比較例のように、〈１１−２０〉方向であるオフ方向を長側面６０５Ｂの延在方向と一致させた場合(φ＝０°)に比べて、積層欠陥を低減できる。なお、図１９の特性図においても、図１８の特性図と同様、放射光トポグラフやＰＬ(フォトルミネセンス)により、欠陥を特定して、欠陥の個数をカウントし、次に、欠陥を計測したエリアの面積を求めている。上記欠陥の個数を上記エリアの面積で除算した値(欠陥密度)を積層欠陥発生の割合としている。
【００４７】
以下に、延在方向がオフ方向に対して角度φ＝６０°で傾斜している本実施形態が、延在方向とオフ方向とが一致している比較例(角度φ＝０°)に比べて、積層欠陥を低減できる理由を説明する。図１０,図１１に示す比較例では、ｎ型ＳｉＣベース層６０４の表面６０４Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。上記{０００１}面が上記ｎ型ＳｉＣベース層４の表面４Ａに対して傾斜している方向であるオフ方向は、〈１１−２０〉方向であり、このオフ方向と長側面６０５Ｂの延在方向とは一致している。上記{０００１}面は、メサ状のｐ型アノードエミッタ層６０５の長側面６０５Ｂに角度θで傾斜した線として現れる。この長側面６０５Ｂは、{０１−１０}面となり、短側面６０５Ｃは{１１−２０}面となる。ここで、上記メサ状のｐ型アノードエミッタ層６０５の長さをＬとすると、上記長側面６０５Ｂに現れる上記線の長さＺ１の合計ΣＺ１は、次式(１)で算出される。
ΣＺ１＝(ｈ/ｓｉｎθ)×(Ｌｓｉｎθ)/ｄ＝Ｌ×ｈ/ｄ …(１)
【００４８】
上式(１)において、ｈは、上記メサ状のｐ型アノードエミッタ層６０５の厚さ、ｄは、上記{０００１}面間の距離である。上記厚さｈは、一例として、２０００ｎｍである。また、Ｓｉ-Ｃペアで上記{０００１}面を構成すると仮定すると、上記距離ｄは、０.２５２ｎｍである。
【００４９】
これに対し、図１２に示す本実施形態では、ｎ型ＳｉＣベース層４の表面４Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している点、および、上記{０００１}面が上記ｎ型ＳｉＣベース層４の表面４Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とした点は、図１１の比較例と同様である。一方、本実施形態では、上記長側面５Ｂが延在している方向を、上記{０００１}面が上記ｎ型ＳｉＣベース層４の表面４Ａに対して傾斜している方向であるオフ方向から、上記ベース層４の上記表面４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向とした。この場合、上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる上記{０００１}面による線は、アノードエミッタ層５のエッジに対して傾斜角θ’で傾斜する。この長側面５Ｂに現れる{０００１}面による線の長さＺ２の合計ΣＺ２は、次式(２)で算出される。また、上記角度θ’と角度θと角度φとの間には、次式(３)が成り立つ。
ΣＺ２＝Ｌｈｃｏｓθ/(ｄｃｏｓθ’) …(２)
ｔａｎθ’＝ｔａｎθ×ｃｏｓφ …(３)
【００５０】
上式(２)において、ｈは、上記メサ状のｐ型アノードエミッタ層６０５の厚さ、ｄは、上記{０００１}面間の距離である。上記厚さｈは、一例として、２０００ｎｍである。また、Ｓｉ-Ｃペアで上記{０００１}面を構成すると仮定すると、上記距離ｄは、０.２５２ｎｍである。
【００５１】
上式(３)において、角度φが０°から９０°に向かって増加すると、ｃｏｓφが減少するから、角度θ’が減少し、ｃｏｓθ’が増加するので、上式(２)から{０００１}面による線の長さＺ２の合計ΣＺ２が減少する。図１３は、上記長側面５Ｂの傾斜の角度φ＝０°のときの線の長さＺ２の合計ΣＺ２を１とした場合の角度φと線の長さＺ２の合計ΣＺ２との関係を示すグラフである。図１３に示すように、角度φを０°から９０°に向かって増加させることにより、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる上記{０００１}面による線の合計長さを減少させることができる。これにより、上記メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができる。これにより、図１９に示すように、上記角度φ＝６０°にすることで、角度φ＝０°の場合に比べて、積層欠陥が発生する割合を確実に低減できる。
【００５２】
したがって、この実施形態ＳｉＣ ＧＴＯによれば、表面欠陥を低減でき、オン電圧ドリフトを抑制できる。
【００５３】
また、この実施形態のゲートターンオフサイリスタによれば、隣り合う２列Ｒ１,Ｒ２のメサ状のｐ型アノードエミッタ層５の間で列方向に延在している列間の第１のゲート端子１５だけでなく、各列Ｒ１,Ｒ２の端側で各列Ｒ１,Ｒ２に沿って列方向に延在している端側の第２,第３のゲート端子１６,１７を有する。これにより、上記メサ状のアノードエミッタ層５による列Ｒ１と列Ｒ２との間に配列された第１のゲート端子１５と端側の第２,第３のゲート端子１６,１７とでターンオフ時の転流を分担できて、転流の不揃いを抑制でき、転流能力を向上できる。
【００５４】
また、この実施形態では、上記メサ状のアノードエミッタ層５の上記列方向と直交する行方向の寸法が上記アノード端子１３,１４の上記行方向の寸法よりも長い。これにより、上記メサ状のアノードエミッタ層５の行方向の端部が上記アノード端子１３,１４から行方向にはみ出ており、電気特性が不安定になりやすい上記メサ状のアノードエミッタ層５の行方向の端部に上記アノード端子１３,１４が被さらなくなる。よって、アノード端子１３,１４とゲート電極１９との間の耐電圧を向上できる。
【００５５】
尚、上記実施形態では、上記ＳｉＣ半導体結晶の{０００１}面が上記ｎ型ＳｉＣベース層４の表面４Ａに対して傾斜している方向であるオフ方向を〈１１−２０〉方向とし、上記長側面５Ｂが延在している方向を、上記オフ方向から、上記ベース層４の上記表面４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向としたが、上記角度φを５０°〜７５°の範囲内の角度に設定してもよい。この角度設定により、図１９に示すように、角度φ＝０°の場合に比べて、積層欠陥が発生する割合を確実に低減できる。また、上記実施形態では、ｎ型の４Ｈ型ＳｉＣ基板の表面１Ａを、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜させたが、オフ角θを８°としてもよい。
【００５６】
また、上記実施形態では、図１に示すように、ｎ型ベース層４上に２列に配列されたメサ状のアノードエミッタ層５を備えたが、このメサ状のアノードエミッタ層５を図１において上記行方向に３列以上の複数列に配列し、複数列のメサ状アノードエミッタ層５の各列間で列方向に延在する複数の第１のコンタクトホールを酸化膜２０に形成し、この複数の第１のコンタクトホールに露出したゲート電極１９に複数の第１のゲート端子を電気的に接続してもよい。この場合、第２,第３のゲート端子１６,１７と複数の第１のゲート端子とによるさらに多くのゲート端子で転流を分担できて転流の不均一を抑制でき、ゲート電極による転流能力を向上できる。さらに、上記メサ状のアノードエミッタ層５を、図１において上下方向に複数の列に配列してもよい。また、ｎ型ベース層４上にメサ状のアノードエミッタ層５を一列に配列してもよく、ｎ型ベース層４上にメサ状のアノードエミッタ層５を一つだけ配置してもよい。
【００５７】
尚、上記実施形態では、第１の炭化珪素半導体層をｎ型の４Ｈ型ＳｉＣ基板によるカソードエミッタ層１としたが、このｎ型の４Ｈ型ＳｉＣ基板によるカソードエミッタ層１に替えて、第１の炭化珪素半導体層として図２に仮想線で示すｎ型の４Ｈ型ＳｉＣカソードエミッタ層３１を備えてもよい。この場合、カソード電極１１は、ｎ型の４Ｈ型ＳｉＣカソードエミッタ層３１の下面に形成される。このｎ型カソードエミッタ層３１は、一例として、厚さが１５０μｍで、不純物濃度が１０１８ｃｍ−３である。このｎ型の４Ｈ型ＳｉＣカソードエミッタ層３１は、厚さが２００μｍで不純物濃度が１０１９ｃｍ−３であるｎ型の４Ｈ型ＳｉＣ基板３０の表面上にエピタキシャル成長により形成したものである。このｎ型の４Ｈ型ＳｉＣ基板３０の表面３０Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。このｎ型の４Ｈ型ＳｉＣ基板３０は、上記ｎ型の４Ｈ型ＳｉＣカソードエミッタ層３１を形成した後、上記ｎ型の４Ｈ型ＳｉＣ基板３０の全て部分をＣＭＰ(化学的機械的研磨)にて除去した。この場合、上述のようなエピタキシャル成長の後、ｎ型４ＨＳｉＣ基板３０の全ての部分をＣＭＰ(化学的機械的研磨)にて除去したので、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。
【００５８】
また、上記実施形態における各層の導電型のｐ型とｎ型とを入れ替えて、図５に示すように、ｐ型アノードエミッタ層５１,ｎ型バッファ層５２,ｎ型ベース層５３,ｐ型ベース層５４,メサ状のｎ型カソードエミッタ層５５と露出したｐ型ベース層５４に形成されたｐ型の低抵抗ゲート領域５６およびｐ型のゲートコンタクト領域５７を備える構成としてもよい。図５の断面図に示すように、上記メサ状のｎ型カソードエミッタ層５５上に第２の主電極としてのカソード電極６２が形成され、上記ｐ型ゲートコンタクト領域５７上にゲート電極５９が形成される。
【００５９】
また、上記ゲート電極５９,ｐ型ＳｉＣベース層５４,メサ状ｎ型カソードエミッタ層５５およびカソード電極６２上に絶縁層としての酸化膜７０が形成される。この酸化膜７０には、カソード電極用のコンタクトホール７０Ａが形成され、このコンタクトホール７０Ａを通してカソード電極６２に電気的に接続されるようにカソード端子６３が形成される。
【００６０】
また、図４の平面図に示すように、上記メサ状のカソードエミッタ層５５は、上記ｐ型ベース層５４の上面に沿ってＲ１,Ｒ２の２列の列状に配列されている。各カソードエミッタ層５５上には上記カソード電極６２が形成されており、１つの列Ｒ１に配列された複数のメサ状のｐ型カソードエミッタ層５５上のカソード電極６２上に１つのカソード端子６３が形成されている。また、もう１つの列Ｒ２に配列された各メサ状のカソードエミッタ層５５上にもカソード電極６２が形成されている。この列Ｒ２の各カソード電極６２に亘って１つのカソード端子６４が形成されている。このカソード端子６４は、上記酸化膜７０に形成されたコンタクトホールを通して上記各カソード電極６２に電気的に接続されている。この場合、ｐ型アノードエミッタ層５１の下面に形成される電極６１はアノード電極となる。また、図４に示すように、酸化膜７０に形成された第１のコンタクトホール７０Ｂに上記ゲート端子６５が形成されている。この第１のコンタクトホール７０Ｂとゲート端子６５は列Ｒ１と列Ｒ２との間で列方向に延在している。また、酸化膜７０に形成された第２,第３のコンタクトホール７０Ｃ,７０Ｄに第２,第３のゲート端子６６,６７が形成され、この第２,第３のゲート端子６６,６７は上記ゲート電極５９に電気的に接続されている。上記メサ状ｎ型カソードエミッタ層５５の列Ｒ１の両脇に第２のコンタクトホール７０Ｃと第１のコンタクトホール７０Ｂが位置し、上記メサ状ｎ型カソードエミッタ層５５の列Ｒ２の両脇に第３のコンタクトホール７０Ｄと第１のコンタクトホール７０Ｂが位置している。
【００６１】
この構成では、第１,第２,第３のゲート端子６５,６６,６７とカソード端子６３,６４とが近接しているので、アノード電極６１の電位がカソード端子６３,６４の電位よりも高い状態で、カソード端子６３,６４とゲート端子６５,６６,６７との間に順バイアス電圧を印加すると、ゲート端子６５,６６,６７からカソード端子６３,６４に電流が流れる。その結果、ｐ型アノードエミッタ層５１からｎ型ベース層５３にホールが注入されてｐ型のベース層５４に入ると共に、電子がｎ型カソードエミッタ層５５からｐ型ベース層５４に注入され、ＧＴＯはターンオンしてオン状態となる。一方、カソード端子６３,６４とゲート端子６５,６６,６７との間に逆バイアス電圧を印加し、アノード電極６１からカソード端子６３,６４に流れる電流をゲート端子６５,６６,６７に転流させると、ＧＴＯはターンオフする。この場合の構成においても、上記メサ状のカソードエミッタ層５５による列Ｒ１と列Ｒ２との間に配列された列間の第１のゲート端子６５と端側の第２,第３のゲート端子６６,６７とでターンオフ時の転流を分担できて、転流の不揃いを抑制できる。
【００６２】
また、この変形例においても、上記実施形態と同様、上記メサ状のｎ型カソードエミッタ層５５は、〈１１−２０〉方向に延在していて、短側面５５Ｃを{１１−２０}面とし、長側面５５Ｂを{０１−１０}面としている。したがって、この変形例のＳｉＣ ＧＴＯにおいても、上記メサ状のｎ型カソードエミッタ層５５の長側面５５Ｂを{０１−１０}面としたことにより、この{０１−１０}面である長側面５５Ｂには上記{１１−２０}面である短側面５５Ｃに比べて、表面欠陥が入りにくくなる。したがって、上記メサ状のｎ型カソードエミッタ層５５の長側面５５Ｂと短側面５５Ｃとを合わせた側面全体に入る表面欠陥を低減でき、積層欠陥を低減できるので、オン電圧ドリフトを抑制できる。また、この変形例においても、上記ＳｉＣ半導体結晶の{０００１}面が上記ｐ型ＳｉＣベース層５４の表面５４Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、上記長側面５５Ｂが延在している方向を、上記オフ方向から、上記ベース層５４の上記表面５４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝５０°〜７５°の範囲で傾斜させた方向とした。したがって、この変形例においても、上記長側面５５Ｂの延在方向を上記オフ方向と一致させた場合(φ＝０°)に比べて、メサ状のｎ型カソードエミッタ層５５で発生する積層欠陥を低減でき、オン電圧ドリフトを抑制できる。
【００６３】
なお、この変形例において、第１の炭化珪素半導体層としてのｐ型４Ｈ型アノードエミッタ層５１に替えて、図５に仮想線で示すｐ型４Ｈ型アノードエミッタ層７１を第１の炭化珪素半導体層として備えてもよい。この場合、アノード電極６１は、ｐ型の４Ｈ型ＳｉＣアノードエミッタ層７１の下面に形成される。このｐ型の４Ｈ型ＳｉＣアノードエミッタ層７１は、ｐ型の４Ｈ型ＳｉＣ基板７０の表面上にエピタキシャル成長により形成したものである。このｐ型の４Ｈ型ＳｉＣ基板７０の表面７０Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。このｐ型の４Ｈ型ＳｉＣ基板７０は、上記ｐ型の４Ｈ型ＳｉＣアノードエミッタ層７１を形成した後、上記ｐ型の４Ｈ型ＳｉＣ基板７０の全て部分がＣＭＰ(化学的機械的研磨)にて除去されている。この場合、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。
【００６４】
(第２の実施の形態)
図６はこの発明のバイポーラ半導体素子としてのバイポーラトランジスタの実施形態の平面図であり、図７は上記実施形態のバイポーラトランジスタの断面図であり、図６のＡ‐Ａ’断面を示している。
【００６５】
図６に示すように、この実施形態のバイポーラトランジスタは、第１の炭化珪素半導体層をなすｎ型の４Ｈ型ＳｉＣの基板８１上に、ｎ型４Ｈ−ＳｉＣ、ｐ型４Ｈ−ＳｉＣ、ｎ型４Ｈ−ＳｉＣの順番で連続的にエピタキシャル成長させて作製したｎｐｎバイポーラトランジスタ８０である。
【００６６】
ｎ型の４Ｈ型ＳｉＣの基板８１は、改良レーリー法によって成長したインゴットをオフ角θが４度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板８１はｎ型であり、ホール効果測定法によって測定したキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。この基板８１のＣ面(カーボン面)の上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層のバッファ層８２とドリフト層８３を成膜する。バッファ層８２とドリフト層８３がｎ型コレクタ層になる。なお、上記バッファ層８２は必ずしも必要ではなく、これを形成しない場合もある。
【００６７】
このドリフト層８３の上にアルミドープｐ型ＳｉＣのｐ型成長層８４、および窒素ドープｎ型ＳｉＣ層のｎ型成長層８５を順番にエピタキシャル成長法で成膜した。バッファ層８２はドナー密度７×１０１７ｃｍ−３、膜厚は１０μｍである。一方、上記ドリフト層８３はドナー密度約５×１０１５ｃｍ−３、膜厚は１５μｍである。また、ｐ型ベース層となるｐ型成長層８４はアクセプタ密度２×１０１７ｃｍ−３、膜厚は１μｍである。また、ｎ型エミッタ層となるｎ型成長層８５はドナー密度約７×１０１７ｃｍ−３、膜厚は０．７５μｍである。上記ｎ型エミッタ層となるｎ型成長層８５が、メサ状の第２の炭化珪素半導体層となる。
【００６８】
次に、上記ｎｐｎバイポーラトランジスタ８０の製造工程を説明する。
【００６９】
ｎ型の４Ｈ型ＳｉＣの基板８１は、改良レーリー法によって成長したインゴットをオフ角θが４度となるようにスライスし、鏡面研磨することによって作製した。コレクタとなる基板８１はｎ型であり、ホール効果測定法によって測定したキャリヤ密度は８×１０１８ｃｍ−３、厚さは４００μｍである。この基板８１のＣ面の上に、ＣＶＤ法によって窒素ドープｎ型ＳｉＣ層のバッファ層８２とドリフト層８３を成膜する。
【００７０】
まず、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム{Ａｌ(ＣＨ３)３}を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。そして、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。ＳｉＣ基板８１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。
【００７１】
基板８１のＣ面にバッファ層８２を形成する工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は４０分である。ドリフト層８３の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（０．２ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は６０分である。Ｐ型接合層８４の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（６ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は４分である。ｎ型成長層８５の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は３分である。
【００７２】
上記の処理により、この第２実施形態のｎｐｎバイポーラトランジスタ用のＳｉＣエピタキシャルウェハができる。このＳｉＣエピタキシャルウェハに以下に説明する加工を施すことにより、図７に示す本実施形態のｎｐｎバイポーラトランジスタ８０ができあがる。
【００７３】
まず、反応性イオンエッチング（ＲＩＥ）によりｎ型成長層８５を幅１０μｍ、深さ０．７５μｍ、ピッチ２３μｍでエッチングし、エミッタとなるｎ型成長層８５を残す。ＲＩＥのエッチングガスにはＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件でエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜（厚さ１０μｍ）を用いた。
【００７４】
次に、ベース領域において素子分離を行うために、反応性イオンエッチング（ＲＩＥ）によりメサ構造にする。ＲＩＥのエッチングガスにはＣＦ４とＯ２を用い、圧力は０．０５Ｔｏｒｒ、高周波電力２６０Ｗの条件で深さ約１μｍまでエッチングした。このときのマスク材料として、ＣＶＤによって堆積したＳｉＯ２膜(厚さ１０μｍ)を用いた。上記エミッタとなるメサ構造のｎ型成長層８５が第２導電型の凸型の第２の半導体層をなす。
【００７５】
本実施形態では、ベース端部での電界集中を緩和するためのガードリング(図示せず)と、ベースのコンタクト領域８７を同一プロセスのＡｌ(アルミニウム)イオン注入によってｐ型ベース層となるｐ型成長層８４に形成した。このｐ型成長層８４が第１導電型の第１の半導体層をなす。ベースのコンタクト領域８７は幅３μｍでエミッタとの間隔は５μｍであり、ｐ型ガードリング(図示せず)の幅は１５０μｍである。深さは共に０．５μｍである。ｐ型ガードリング(図示せず)、あるいはベースのコンタクト領域８７形成時のＡｌイオン注入のエネルギーは４０〜５６０ｋｅＶであり、トータルドーズ量は１．０×１０１３ｃｍ−２である。イオン注入のマスクには、ＣＶＤにより形成したＳｉＯ２膜（厚さ５μｍ）を用いた。イオン注入はすべて室温で行い、注入イオン活性化のための熱処理はアルゴンガス雰囲気中の温度１６００℃、時間５分の条件で行った。
【００７６】
次に、基板８１の下面に第１の主電極としてのコレクタ電極８９を形成する。ベースをなすｐ型成長層８４のコンタクト領域８７に、制御電極をなすベース電極１００を形成する。また、上記エミッタとなるメサ構造のｎ型成長層８５上にエミッタ電極１０４が形成される。
【００７７】
さらにＣＶＤによってＳｉＯ２膜を堆積させ、合計１５μｍの酸化膜９０を形成した。この酸化膜９０には、エミッタ電極用のコンタクトホール９０Ａが形成され、このコンタクトホール９０Ａを通してエミッタ電極１０４に電気的に接続されるようにエミッタ端子１０５が形成される。
【００７８】
図６の平面図に示すように、この第２実施形態のｎｐｎバイポーラトランジスタでは、上記メサ状のｎ型成長層(エミッタ層)８５は、上記ｐ型成長層(ベース層)８４の上面に沿って２列Ｒ６１,Ｒ６２の列状に配列されている。各メサ状のｎ型成長層８５上には上記エミッタ電極１０４が形成されており、１つの列Ｒ６１に配列された複数のメサ状のｎ型成長層８５上に形成されたエミッタ電極１０４上に１つのエミッタ端子１０５が形成されている。また、もう１つの列Ｒ６２に配列された各メサ状のｎ型成長層８５上にもエミッタ電極１０４が形成されている。この列Ｒ６２の各エミッタ電極１０４に亘って１つのエミッタ端子１０６が形成されている。このエミッタ端子１０６は、上記酸化膜９０に形成されたコンタクトホール(図示せず)を通して上記各エミッタ電極１０４に電気的に接続されている。
【００７９】
また、この実施形態のｎｐｎバイポーラトランジスタ８０では、図６に示すように、上記メサ状のｎ型エミッタ層８５による２列Ｒ６１,Ｒ６２の間で列方向に延在している列間の第１のコンタクトホール９０Ｂが上記酸化膜９０に形成され、この第１のコンタクトホール９０Ｂに上記ベース電極１００を露出させる。この第１のコンタクトホール９０Ｂに露出されたベース電極１００に上記第１のコンタクトホール９０Ｂを通して電気的に接続されるように第１のベース端子１０３が形成される。
【００８０】
また、この実施形態のｎｐｎバイポーラトランジスタでは、第２,第３の制御端子としての端側の第２,第３のベース端子１０１,１０２を有する。この端側のベース端子１０１は、上記メサ状のｎ型成長層８５による上記１つの列Ｒ６１よりも端側で上記列に沿って列方向に延在している。この端側のベース端子１０１は、上記酸化膜９０に形成されて上記ベース電極１００を露出させる第２のコンタクトホール９０Ｃに形成されている。これにより、上記端側のベース端子１０１は第２のコンタクトホール９０Ｃを通して上記ベース電極１００に電気的に接続されている。
【００８１】
また、上記端側のベース端子１０２は、上記メサ状のｎ型成長層８５によるもう１つの列Ｒ６２よりも端側で上記列に沿って列方向に延在している。この端側のベース端子１０２は、上記酸化膜９０に形成されて上記ベース電極１００を露出させる第３のコンタクトホール９０Ｄに形成されている。これにより、上記端側のベース端子１０２は第３のコンタクトホール９０Ｄを通して上記ベース電極１００に電気的に接続されている。
【００８２】
なお、図６の平面図では、酸化膜９０,ベース電極１００の外周縁のみを描いている。図７の断面図から分かるように、上記酸化膜９０,ベース電極１００は、図６の平面図に示す列Ｒ６１,列Ｒ６２の領域では列方向に連続して延在しているのではなくて、列方向に隣り合う２つのメサ状のｎ型成長層８５の間で存在していない領域が有る。一方、上記酸化膜９０,ベース電極１００は、図６の平面図に示す列Ｒ６１,列Ｒ６２の領域の外では連続的に延在している。つまり、図６では詳細に描いていないが、酸化膜９０は、図６の平面図に示す列Ｒ６１および列Ｒ６２の領域においてメサ状のｎ型成長層８５に沿って梯子状に延在している。また、上記ベース電極１００は図６の平面図に示す列Ｒ６１および列Ｒ６２の領域においてメサ状のｎ型成長層８５に沿ってメサ状のｎ型成長層８５に重ならずに間隔を隔てて梯子状に延在している。
【００８３】
この実施形態のｎｐｎバイポーラトランジスタ８０では、ｐ型ＳｉＣベース層８４の表面８４Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。したがって、上記コレクタ層をなすｎ型の４Ｈ型ＳｉＣ基板８１の表面８１Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。
【００８４】
また、この実施形態では、上記{０００１}面が上記ｐ型ＳｉＣベース層８４の表面８４Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、上記メサ状のｎ型成長層８５の長側面８５Ｂの延在方向を、上記オフ方向から上記ベース層８４の上記表面８４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向とした。これにより、上記メサ状のｎ型成長層８５の短側面８５Ｃは{１１−２０}面となり、長側面８５Ｂは{０１−１０}面となる。
【００８５】
したがって、この{０１−１０}面である長側面８５Ｂには上記{１１−２０}面である短側面８５Ｃに比べて、表面欠陥が入りにくくなる。したがって、上記メサ状のｎ型カソードエミッタ層８５の長側面８５Ｂと短側面８５Ｃとを合わせた側面全体として表面欠陥を低減でき、積層欠陥を低減できるので、オン電圧ドリフトを抑制できる。
【００８６】
また、この実施形態では、長側面８５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面８５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｎ型カソードエミッタ層８５の長側面８５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。したがって、図１９の特性図を参照して説明したように、長側面８５Ｂの延在方向を、オフ方向と一致させた場合(φ＝０°)に比べて、メサ状のｎ型カソードエミッタ層８５で発生する積層欠陥を確実に低減でき、オン電圧ドリフトを抑制できる。
【００８７】
また、この実施形態のｎｐｎバイポーラトランジスタ８０によれば、隣り合う２列Ｒ６１,Ｒ６２のメサ状のｎ型成長層８５の間で列方向に延在している列間の第１のベース端子１０３だけでなく、各列Ｒ６１,Ｒ６２の端側で各列Ｒ６１,Ｒ６２に沿って列方向に延在している端側の第２,第３のベース端子１０１,１０２を有する。これにより、上記メサ状のｎ型成長層８５による列Ｒ６１と列Ｒ６２との間に配列された第１のベース端子１０３と端側の第２,第３のベース端子１０１,１０２とでベース電流を分担できて、ベース電流の不揃いを抑制でき、ベース電流の制御能力を向上できる。
【００８８】
また、この実施形態では、上記メサ状のｎ型成長層(エミッタ層)８５の上記列方向と直交する行方向の寸法が上記エミッタ端子１０６,１０５の上記行方向の寸法よりも長い。これにより、上記メサ状のｎ型成長層(エミッタ層)８５の行方向の端部が上記エミッタ端子１０６,１０５から行方向にはみ出ており、上記エミッタ端子１０６,１０５が、電気特性が不安定になりやすい上記メサ状のｎ型成長層(エミッタ層)８５の行方向の端部に被さらなくなる。よって、エミッタ端子１０６,１０５とベース電極１００との間の耐電圧を向上できる。
【００８９】
尚、上記実施形態では、上記ＳｉＣ半導体結晶の{０００１}面が上記ｐ型ＳｉＣベース層８４の表面８４Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、上記長側面８５Ｂが延在している方向を、上記オフ方向から、上記ベース層８４の上記表面８４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向としたが、上記角度φを５０°〜７５°の範囲内の角度にすることで、図１９に示したのと同様、角度φ＝０°の場合に比べて、積層欠陥が発生する割合を確実に低減できる。また、上記実施形態では、ｎ型の４Ｈ型ＳｉＣ基板８１の表面８１Ａを、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜させたが、オフ角θを８°としてもよい。
【００９０】
また、上記実施形態では、図６に示すように、ｐ型成長層８４上に２列に配列されたメサ状のｎ型成長層８５を備えたが、このメサ状のｎ型成長層８５を図６において上記行方向に３列以上の複数列に配列し、複数列のメサ状のｎ型成長層８５の各列間で列方向に延在する複数の第１のコンタクトホールを酸化膜９０に形成し、この複数の第１のコンタクトホールに露出したベース電極に複数の第１のベース端子を電気的に接続してもよい。この場合、第２,第３のベース端子１０１,１０２と複数の第１のゲート端子とによるさらに多くのベース端子でベース電流を分担できてベース電流の不揃いを抑制でき、ベース電流の制御能力を向上できる。さらに、上記メサ状のｎ型成長層８５を図６において上下方向に複数の列に配列してもよい。また、ｐ型成長層８４上にメサ状のｎ型成長層８５を一列に配列してもよく、ｐ型成長層８４上にメサ状のｎ型成長層８５を一つだけ配置してもよい。
【００９１】
尚、上記実施形態では、第１の炭化珪素半導体層をｎ型の４Ｈ型ＳｉＣ基板８１としたが、このｎ型の４Ｈ型ＳｉＣ基板８１に替えて、第１の炭化珪素半導体層として図７に仮想線で示すｎ型の４Ｈ型ＳｉＣ半導体層１１１を備えてもよい。この場合、コレクタ電極８９は、ｎ型の４Ｈ型ＳｉＣ半導体層１１１の下面に形成される。このｎ型４Ｈ型ＳｉＣ半導体層１１１は、一例として、厚さが１００μｍで、不純物濃度が１×１０１８ｃｍ−３である。このｎ型の４Ｈ型ＳｉＣ半導体層１１１は、厚さが３００μｍで不純物濃度が８×１０１８ｃｍ−３であるｎ型の４Ｈ型ＳｉＣ基板１１０の表面上にエピタキシャル成長により形成したものである。このｎ型の４Ｈ型ＳｉＣ基板１１０の表面１１０Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。このｎ型の４Ｈ型ＳｉＣ基板１１０は、上記ｎ型の４Ｈ型ＳｉＣ半導体層１１１を形成した後、上記ｎ型の４Ｈ型ＳｉＣ基板１１０の全て部分をＣＭＰ(化学的機械的研磨)にて除去した。この場合、上述のようなエピタキシャル成長の後、ｎ型４ＨＳｉＣ基板１１０の全ての部分をＣＭＰ(化学的機械的研磨)にて除去したので、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。
【００９２】
また、上記実施形態における各層の導電型のｐ型とｎ型とを入れ替えて、ｐ型ＳｉＣ基板８１,ｐ型ＳｉＣバッファ層８２,ｐ型ＳｉＣドリフト層８３,ｎ型ベース層８４,メサ状のｐ型エミッタ層８５と露出したｎ型ベース層８４に形成されたｎ型のベースコンタクト領域８７を備える構成としてもよい。
【００９３】
(第３の実施の形態)
図８はこの発明のバイポーラ半導体素子としてのＩＧＢＴ(インシュレーテッド・ゲート・バイポーラトランジスタ)の実施形態の平面図であり、図９は上記実施形態のＩＧＢＴの断面図であり、図８のＡ‐Ａ’断面を示している。
【００９４】
図９に示すように、この実施形態のＩＧＢＴは、第１の炭化珪素半導体層をなすｎ型の４Ｈ型ＳｉＣによる基板１２１上に、一例として膜厚の時間(ｈ)当たりの増加速度が１５μｍ／ｈで、ｐ型４Ｈ−ＳｉＣ層、ｎ型４Ｈ−ＳｉＣ層、ｐ型４Ｈ−ＳｉＣ層の順番で３つの層をエピタキシャル成長させ、以下に詳しく説明するようにして、ＩＧＢＴ１２０を作製した。このＩＧＢＴ１２０では、ｐ層とｎ層の主たる接合面(図において紙面に垂直な方向に広がる面)は、{０００１}面から４度のオフ角θの面となっている。
【００９５】
次に、このＩＧＢＴ１２０の作製方法を説明する。すなわち、面方位が、{０００１}面から４度のオフ角θの面をもつｎ型の４Ｈ型ＳｉＣを用いた基板上に、１５μｍ／ｈの成膜速度で、ｐ型４Ｈ−ＳｉＣ層、ｎ型４Ｈ−ＳｉＣ層、ｐ型４Ｈ−ＳｉＣ層を順次形成する。
【００９６】
上記ＳｉＣ基板１２１は、改良レーリー法によって成長したインゴットを{０００１}面からから４度傾いた面でスライスし、鏡面研磨することによって作製した。コレクタとなる基板１２１はｎ型で、厚さは４００μｍ、ホール効果測定法によって求めたキャリヤ密度は５×１０１８ｃｍ−３である。
【００９７】
このＳｉＣ基板１２１上に、ＣＶＤ法によって、アルミニウムドープｐ型ＳｉＣ層、窒素ドープｎ型ＳｉＣ層、アルミニウムドープｐ型ＳｉＣ層の三層を連続的にエピタキシャル成長した。このｐ型ＳｉＣ層は、図９のバッファ層１２２とドリフト層１２３となる。このバッファ層１２２はアクセプタ密度が１×１０１７ｃｍ−３、膜厚は３μｍである。また、ドリフト層１２３はアクセプタ密度が約５×１０１５ｃｍ−３、膜厚は１５μｍである。また、ドリフト層１２３の上に形成される第１導電型の成長層としてのｎ型成長層１２４はドナー密度２×１０１７ｃｍ−３、膜厚は２μｍである。このｎ型成長層１２４の上に形成されるｐ型成長層１２５はアクセプタ密度が約１×１０１８ｃｍ−３、膜厚は０．７５μｍである。
【００９８】
次に、このＩＧＢＴ１２０を作製するときの処理条件を説明する。
まず、材料ガスとして、シラン(ＳｉＨ４)およびプロパン(Ｃ３Ｈ８)を用いる。また、ドーパントガスとして窒素(Ｎ２)およびトリメチルアルミニウム｛Ａｌ(ＣＨ３)３｝を用いる。また、キャリアガスとして水素(Ｈ２)を用いる。ここで、各ガスの流量は、ｓｃｃｍ(standard cc per minute)または、ｓｌｍ(standard liter minute)で表す。また、圧力は、ｋＰａ(ｋilo pascal)で表す。また、以下の説明において、各ガスの名称の後に付したかっこ内の数値は流量を表す。
【００９９】
基板１２１の温度は１５５０℃に保たれており、処理チャンバー内の圧力は５．６ｋＰａに保たれている。ｎ型ＳｉＣ基板１２１のＣ面上にｐ型ＳｉＣバッファ層１２２を形成する工程では、シラン(３０ｓｃｃｍ)、プロパン(１２ｓｃｃｍ)、トリメチルアルミニウム(３ｓｃｃｍ)および水素(１０ｓｌｍ)を供給する。この工程の処理時間は１２分である。ドリフト層１２３の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（０．１５ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は６０分である。
【０１００】
ｎ型成長層１２４の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、窒素（９ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は８分である。ｐ型成長層１２５の形成工程では、シラン（３０ｓｃｃｍ）、プロパン（１２ｓｃｃｍ）、トリメチルアルミニウム（３０ｓｃｃｍ）及び水素（１０ｓｌｍ）を供給する。処理時間は３分である。
【０１０１】
上記の処理により、本実施形態のＩＧＢＴ用のＳｉＣエピタキシャルウェーハができる。このようにして作製したＳｉＣエピタキシャルウェーハから図９に示す構造のＩＧＢＴ１２０を作製する。
【０１０２】
まず、フォトリソグラフ法を用いて、第２導電型のｐ＋成長層１２５のメサ状の中央部１２５ＡをＲＩＥでエッチングして孔１２６Ａを設け、窒素をイオン注入することにより、コレクタとなるコンタクト領域１２６を形成する。上記メサ状のｐ型中央部１２５Ａがメサ状の第２の炭化珪素半導体層であり第２導電型の凸型の第２の半導体層としての第２導電型の成長層となる。
【０１０３】
ゲート領域を形成するために、ＲＩＥによりｐ＋成長層１２５とｎ＋成長層１２４をエッチングして孔１２８Ａ(図９では２つ)をあける。次に孔１２８Ａの壁面にＭＯＳ構造を形成するために、ＣＶＤによりＳｉＯ２膜を堆積させ絶縁膜１２７を形成する。基板１２１のコレクタ領域にＮｉを蒸着しコレクタ端子１２９とする。またコンタクト領域１２６にエミッタ電極１３３を蒸着する。次に熱処理を行って、それぞれオーミック接合を形成する。さらに、酸化膜１２７の上にＭｏ電極を形成し制御電極としてのゲート電極１３０とする。
【０１０４】
この実施形態のＩＧＢＴ１２０では、ＣＶＤによってＳｉＯ２膜を堆積させ、合計３μｍの酸化膜１４０を形成した。この酸化膜１４０には、エミッタ電極用のコンタクトホール１４０Ａが形成され、このコンタクトホール１４０Ａを通してエミッタ電極１３３に電気的に接続されるようにエミッタ端子１４１が形成される。
【０１０５】
この実施形態のＩＧＢＴ１２０では、図８の平面図に示すように、凸型の第２の半導体層としてのメサ状の中央部１２５Ａが、上記ｎ型成長層１２４の上面に沿って２列Ｒ７１,Ｒ７２の列状に配列されている。各メサ状のｐ型中央部１２５Ａ上には上記エミッタ電極１３３が形成されており、１つの列Ｒ７１に配列された複数のメサ状のｐ型中央部１２５上に形成されたエミッタ電極１３３上に１つのエミッタ端子１４１が列方向に延在するように形成されている。また、もう１つの列Ｒ７２に配列された各メサ状のｐ型中央部１２５上にもエミッタ電極１３３が形成されている。この列Ｒ７２の各エミッタ電極１３３に亘って１つのエミッタ端子１４２が列方向に延在するように形成されている。このエミッタ端子１４２は、上記酸化膜１４０に形成されたコンタクトホール(図示せず)を通して上記列Ｒ７２の各エミッタ電極１３３に電気的に接続されている。
【０１０６】
また、この実施形態のＩＧＢＴ１２０では、図８に示すように、上記メサ状の中央部１２５Ａによる２列Ｒ７１,Ｒ７２の間で列方向に延在している列間の第１のコンタクトホール１４０Ｂが上記酸化膜１４０に形成され、この第１のコンタクトホール１４０Ｂに上記ゲート電極１３０を露出させる。この第１のコンタクトホール１４０Ｂに露出されたゲート電極１３０に上記第１のコンタクトホール１４０Ｂを通して電気的に接続されるように第１のゲート端子１３７が形成される。
【０１０７】
また、この実施形態のＩＧＢＴ１２０では、第２,第３の制御端子としての端側のゲート端子１３５,１３６を有する。この端側のゲート端子１３５は、上記メサ状のｐ型中央部１２５Ａによる上記１つの列Ｒ７２よりも端側で上記列Ｒ７２に沿って列方向に延在している。この端側のゲート端子１３５は、上記酸化膜１４０に形成されて上記ゲート電極１３０を露出させる第２のコンタクトホール１４０Ｃに形成されている。これにより、上記端側のゲート端子１３５は第２のコンタクトホール１４０Ｃを通して上記ゲート電極１３０に電気的に接続されている。
【０１０８】
また、上記端側のゲート端子１３６は、上記メサ状のｐ型中央部１２５Ａによるもう１つの列Ｒ７１よりも端側で上記列Ｒ７１に沿って列方向に延在している。この端側のゲート端子１３６は、上記酸化膜１４０に形成されて上記ゲート電極１３０を露出させる第３のコンタクトホール１４０Ｄに形成されている。これにより、上記端側のゲート端子１３６は第３のコンタクトホール１４０Ｄを通して上記ゲート電極１３０に電気的に接続されている。
【０１０９】
なお、図８の平面図では、ゲート電極１３０の外周縁のみを描いている。図９の断面図から分かるように、上記ゲート電極１３０は、図８の平面図に示す列Ｒ７１,Ｒ７２の領域では列方向に連続して延在しているのではなくて、図８において列方向に隣り合う２つのメサ状ｐ型中央部１２５Ａ間で存在していない領域が有る。一方、上記ゲート電極１３０は、図８の平面図に示す列Ｒ７１,列Ｒ７２の領域の外では連続的に延在している。つまり、図８では詳細に描いていないが、上記ゲート電極１３０は、図８の平面図に示す列Ｒ７１,Ｒ７２の領域においてメサ状ｐ型中央部１２５Ａに沿ってメサ状ｐ型中央部１２５Ａに重ならずに間隔を隔てて梯子状に延在している。
【０１１０】
この実施形態のＩＧＢＴ１２０では、ｎ型ＳｉＣ成長層１２４の表面１２４Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。したがって、上記コレクタをなすｎ型の４Ｈ型ＳｉＣ基板１２１の表面１２１Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。
【０１１１】
また、この実施形態では、上記{０００１}面が、ｎ型ＳｉＣ成長層１２４の表面１２４Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、上記メサ状のｐ型中央部１２５Ａの長側面１２５Ａ-１の延在方向を、上記オフ方向から上記ｎ型ＳｉＣ成長層１２４の表面１２４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向とした。これにより、上記メサ状のｐ型中央部１２５Ａの短側面１２５Ａ-２は{１１−２０}面となり、長側面１２５Ａ-１は{０１−１０}面となる。
【０１１２】
したがって、この{０１−１０}面である長側面１２５Ａ-１には上記{１１−２０}面である短側面１２５Ａ-２に比べて、表面欠陥が入りにくくなる。したがって、上記メサ状のｐ型中央部１２５Ａの長側面１２５Ａ-１と短側面１２５Ａ-２とを合わせた側面全体として表面欠陥を低減でき、積層欠陥を低減できるので、オン電圧ドリフトを抑制できる。
【０１１３】
また、この実施形態では、長側面１２５Ａ-１の延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面１２５Ａ-１の延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型中央部１２５Ａの長側面１２５Ａ-１に現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。したがって、図１９の特性図を参照して説明したように、長側面１２５Ａ-１の延在方向を、オフ方向と一致させた場合(φ＝０°)に比べて、メサ状のｐ型中央部１２５Ａで発生する積層欠陥を確実に低減でき、オン電圧ドリフトを抑制できる。
【０１１４】
また、この実施形態のＩＧＢＴ１２０によれば、隣り合う２つの列Ｒ７１,Ｒ７２のメサ型のｐ型中央部１２５Ａの間で列方向に延在している列間の第１のゲート端子１３７だけでなく、各列Ｒ７１,Ｒ７２よりも端側で各列Ｒ７１,Ｒ７２に沿って列方向に延在している端側の第２,第３のゲート端子１３５,１３６を有する。これにより、上記メサ型のｐ型中央部１２５Ａによる列Ｒ７１と列Ｒ７２との間に配列された第１のゲート端子１３７と端側の第２,第３のゲート端子１３５,１３６とでゲート電界によるチャネル形成を分担できてチャネル形成の不揃いを抑制でき、ゲート電極１３０による制御能力を向上できる。
【０１１５】
また、この実施形態では、上記メサ型の中央部１２５Ａの上記列方向と直交する行方向の寸法が上記エミッタ端子１４２,１４１の上記行方向の寸法よりも長い。これにより、上記メサ型の中央部１２５Ａの行方向の端部が上記エミッタ端子１４２,１４１から行方向にはみ出ており、電気特性が不安定になりやすい上記メサ型のｎ型成長層(エミッタ層)８５の行方向の端部に上記エミッタ端子１４２,１４１が被さらなくなる。よって、エミッタ端子１４２,１４１とゲート電極１３０との間の耐電圧を向上できる。
【０１１６】
尚、上記実施形態では、上記ＳｉＣ半導体結晶の{０００１}面が上記ｎ型ＳｉＣ成長層１２４の表面１２４Ａに対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、メサ状のｐ型中央部１２５Ａの長側面１２５Ａ-１の延在方向を、上記オフ方向から上記ｎ型ＳｉＣ成長層１２４の表面１２４Ａの法線Ｑ１を中心軸として回転する方向に、角度φ＝６０°だけ傾斜させた方向としたが、上記角度φを５０°〜７５°の範囲内の角度にすることで、図１９に示したのと同様、角度φ＝０°の場合に比べて、積層欠陥が発生する割合を確実に低減できる。また、上記実施形態では、ｎ型の４Ｈ型ＳｉＣ基板１２１の表面１２１Ａを、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜させたが、オフ角θを８°としてもよい。
【０１１７】
また、上記実施形態では、図８に示すように、２列に配列されたメサ型のｐ型中央部１２５Ａを備えたが、このメサ型のｐ型中央部１２５Ａを図８において上記行方向に３列以上の複数列に配列し、複数列のメサ型のｐ型中央部１２５Ａの各列間で列方向に延在する複数の第１のコンタクトホールを酸化膜１４０に形成し、この複数の第１のコンタクトホールに露出したゲート電極１３０に複数の第１のゲート端子を電気的に接続してもよい。この場合、第２,第３のゲート端子１３５,１３６と複数の第１のゲート端子とによるさらに多くのゲート端子でゲート電界によるチャネル形成を分担できてチャネル形成の不揃いを抑制でき、ゲート電極１３０による制御能力を向上できる。さらに、上記メサ型のｐ型中央部１２５Ａを図８において上下方向に複数の列に配列してもよい。また、メサ状のｐ型中央部１２５Ａを一列に配列してもよく、メサ状のｐ型中央部１２５Ａを一つだけ配置してもよい。
【０１１８】
尚、上記実施形態では、第１の炭化珪素半導体層をｎ型の４Ｈ型ＳｉＣ基板１２１としたが、このｎ型の４Ｈ型ＳｉＣ基板１２１に替えて、第１の炭化珪素半導体層として図９に仮想線で示すｎ型の４Ｈ型ＳｉＣ半導体層１５１を備えてもよい。この場合、コレクタ電極１２９は、ｎ型の４Ｈ型ＳｉＣ半導体層１５１の下面に形成される。このｎ型４Ｈ型ＳｉＣ半導体層１５１は、一例として、厚さが１００μｍで、不純物濃度が１×１０１８ｃｍ−３である。このｎ型の４Ｈ型ＳｉＣ半導体層１５１は、厚さが３００μｍで不純物濃度が５×１０１８ｃｍ−３であるｎ型の４Ｈ型ＳｉＣ基板１５０の表面上にエピタキシャル成長により形成したものである。このｎ型の４Ｈ型ＳｉＣ基板１５０の表面１５０Ａは、ＳｉＣ半導体結晶の{０００１}面に対して、角度θ＝４°のオフ角で傾斜している。このｎ型の４Ｈ型ＳｉＣ基板１５０は、上記ｎ型の４Ｈ型ＳｉＣ半導体層１５１を形成した後、上記ｎ型の４Ｈ型ＳｉＣ基板１５０の全て部分をＣＭＰ(化学的機械的研磨)にて除去した。この場合、上述のようなエピタキシャル成長の後、ｎ型４ＨＳｉＣ基板１５０の全ての部分をＣＭＰ(化学的機械的研磨)にて除去したので、順方向通電時に少数キャリアが基板に到達することで基板に含まれる基底面転位が積層欠陥へ拡大するという現象をなくすることができる。これにより、順方向電圧劣化がほとんど生じなくなるので、長時間の使用が可能となり寿命が長くなる。
【０１１９】
また、上記実施形態における各層の導電型のｐ型とｎ型とを入れ替えて、ｐ型ＳｉＣ基板１２１,ｎ型ＳｉＣバッファ層１２２,ｎ型ＳｉＣドリフト層１２３,ｐ型成長層１２４,ｎ型成長層１２５,メサ型のｎ型中央部１２５Ａを備える構成としてもよい。
【産業上の利用可能性】
【０１２０】
この発明のＳｉＣバイポーラ半導体素子は、表面欠陥を低減できてオン電圧ドリフトを抑制でき、通電時の損失も抑制でき、大電流での使用が可能となると共に信頼性を向上できる。よって、一例として、家電分野、産業分野、電気自動車などの車両分野、送電などの電力系統分野等において、例えばインバータなどの電力制御装置等に組み込まれて使用される電力制御装置に適用すると、大電流化が可能となるとともに、装置の信頼性を向上できる。
【符号の説明】
【０１２１】
１ ｎ型ＳｉＣカソードエミッタ層
２ ｐ型ＳｉＣバッファ層
３ ｐ型ＳｉＣベース層
４ ｎ型ＳｉＣベース層
５ メサ状のＳｉＣアノードエミッタ層
５Ｂ 長側面
５Ｃ 短側面
６ ｎ型低抵抗ゲート領域
７ ｎ型ゲートコンタクト領域
１１ カソード電極
１２ アノード電極
１３,１４ アノード端子
１５ 第１のゲート端子
１６ 第２のゲート端子
１７ 第３のゲート端子
１９ ゲート電極
２０ 酸化膜
２０Ａ〜２０Ｄ コンタクトホール
３０ ｎ型４Ｈ型ＳｉＣ基板
３１ ｎ型の４Ｈ型カソードエミッタ層
５１ ｐ型アノードエミッタ層
５２ ｎ型バッファ層
５３ ｎ型ベース層
５４ ｐ型ベース層
５４Ａ 表面
５５ メサ状のｎ型カソードエミッタ層
５５Ｂ 長側面
５６ ｐ型の低抵抗ゲート領域
５７ ｐ型のゲートコンタクト領域
５９ ゲート電極
６１ アノード電極
６２ カソード電極
６３,６４ カソード端子
６５,６６,６７ ゲート端子
７０ 酸化膜
７０Ａ〜７０Ｄ コンタクトホール
７０ ｐ型４Ｈ型ＳｉＣ基板
７１ ｐ型の４Ｈ型アノードエミッタ層
８０ ｎｐｎバイポーラトランジスタ
８１ ｎ型４Ｈ型ＳｉＣ基板
８２ ｎ型ＳｉＣバッファ層
８３ ｎ型ＳｉＣドリフト層
８４ ｐ型ＳｉＣベース層
８５ メサ状のｎ型エミッタ層
８５Ｂ 長側面
８５Ｃ 短側面
８７ ベースコンタクト領域
８９ コレクタ電極
９０ 酸化膜
９０Ａ〜９０Ｄ コンタクトホール
１００ ベース電極
１０１〜１０３ ベース端子
１０４ エミッタ電極
１０５,１０６ エミッタ端子
１１０ ｎ型４ＨＳｉＣ基板
１１１ ｎ型の４Ｈ型ＳｉＣ半導体層
１２０ ＩＧＢＴ
１２１ ｎ型４Ｈ型ＳｉＣ基板
１２２ ｐ型ＳｉＣバッファ層
１２３ ｐ型ＳｉＣドリフト層
１２４ ｎ型ＳｉＣ成長層
１２５ ｐ型ＳｉＣ成長層
１２５Ａ メサ状のｐ型中央部
１２５Ａ−１ 長側面
１２５Ａ−２ 短側面
１２６ コンタクト領域
１２６Ａ 孔
１２７ 絶縁膜
１２８Ａ 孔
１２９ コレクタ端子
１３０ ゲート電極
１３３ エミッタ電極
１３５〜１３７ ゲート端子
１４０ 酸化膜
１４０Ａ〜１４０Ｄ コンタクトホール
１４１,１４２ エミッタ端子
１５０ ｎ型の４Ｈ型ＳｉＣ基板
１５１ ｎ型の４Ｈ型ＳｉＣ半導体層
【特許請求の範囲】
【請求項１】
炭化珪素半導体の結晶の{０００１}面に対して予め定められたオフ角を有する表面を形成した第１の炭化珪素半導体層と、
上記第１の炭化珪素半導体層の表面上にエピタキシャル成長により形成したメサ状の第２の炭化珪素半導体層と
を備え、
上記メサ状の第２の炭化珪素半導体層の結晶の{０００１}面が上記第１の炭化珪素半導体層の上記表面に対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、
上記メサ状の第２の炭化珪素半導体層は、長側面と短側面とを有し、
上記長側面が延在している延在方向を、上記オフ方向から、上記第１の炭化珪素半導体層の上記表面の法線を中心軸として回転する方向に、５０°から７５°の範囲で傾斜させた方向としたことを特徴とするバイポーラ半導体素子。
【請求項２】
請求項１に記載のバイポーラ半導体素子において、
上記第１の炭化珪素半導体層は、
炭化珪素半導体の結晶の{０００１}面に対して予め定められたオフ角を有する表面を形成した基板であることを特徴とするバイポーラ半導体素子。
【請求項３】
請求項１に記載のバイポーラ半導体素子において、
上記第１の炭化珪素半導体層は、
炭化珪素半導体の結晶の{０００１}面に対して予め定められたオフ角を有する表面を形成した基板の表面上にエピタキシャル成長により形成したものであり、上記基板は除去されていることを特徴とするバイポーラ半導体素子。
【請求項４】
請求項１から３のいずれか１つに記載のバイポーラ半導体素子において、
上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の一方がカソードエミッタ層であり、上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の他方がアノードエミッタ層であるゲートターンオフサイリスタであることを特徴とするバイポーラ半導体素子。
【請求項５】
請求項１から３のいずれか１つに記載のバイポーラ半導体素子において、
上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の一方がコレクタ層であると共に上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の他方がエミッタ層であるバイポーラトランジスタであることを特徴とするバイポーラ半導体素子。
【請求項６】
請求項１から３のいずれか１つに記載のバイポーラ半導体素子において、
上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の一方がコレクタ層であり、
上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の他方がエミッタ層であるＩＧＢＴであることを特徴とするバイポーラ半導体素子。
【請求項１】
炭化珪素半導体の結晶の{０００１}面に対して予め定められたオフ角を有する表面を形成した第１の炭化珪素半導体層と、
上記第１の炭化珪素半導体層の表面上にエピタキシャル成長により形成したメサ状の第２の炭化珪素半導体層と
を備え、
上記メサ状の第２の炭化珪素半導体層の結晶の{０００１}面が上記第１の炭化珪素半導体層の上記表面に対して傾斜している方向であるオフ方向を、〈１１−２０〉方向とし、
上記メサ状の第２の炭化珪素半導体層は、長側面と短側面とを有し、
上記長側面が延在している延在方向を、上記オフ方向から、上記第１の炭化珪素半導体層の上記表面の法線を中心軸として回転する方向に、５０°から７５°の範囲で傾斜させた方向としたことを特徴とするバイポーラ半導体素子。
【請求項２】
請求項１に記載のバイポーラ半導体素子において、
上記第１の炭化珪素半導体層は、
炭化珪素半導体の結晶の{０００１}面に対して予め定められたオフ角を有する表面を形成した基板であることを特徴とするバイポーラ半導体素子。
【請求項３】
請求項１に記載のバイポーラ半導体素子において、
上記第１の炭化珪素半導体層は、
炭化珪素半導体の結晶の{０００１}面に対して予め定められたオフ角を有する表面を形成した基板の表面上にエピタキシャル成長により形成したものであり、上記基板は除去されていることを特徴とするバイポーラ半導体素子。
【請求項４】
請求項１から３のいずれか１つに記載のバイポーラ半導体素子において、
上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の一方がカソードエミッタ層であり、上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の他方がアノードエミッタ層であるゲートターンオフサイリスタであることを特徴とするバイポーラ半導体素子。
【請求項５】
請求項１から３のいずれか１つに記載のバイポーラ半導体素子において、
上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の一方がコレクタ層であると共に上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の他方がエミッタ層であるバイポーラトランジスタであることを特徴とするバイポーラ半導体素子。
【請求項６】
請求項１から３のいずれか１つに記載のバイポーラ半導体素子において、
上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の一方がコレクタ層であり、
上記第１の炭化珪素半導体層または上記メサ状の第２の炭化珪素半導体層の他方がエミッタ層であるＩＧＢＴであることを特徴とするバイポーラ半導体素子。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−１４６９３２（Ｐ２０１２−１４６９３２Ａ）
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願番号】特願２０１１−６１９３（Ｐ２０１１−６１９３）
【出願日】平成２３年１月１４日（２０１１．１．１４）
【出願人】（０００１５６９３８）関西電力株式会社 (1,442)
【Ｆターム（参考）】
【公開日】平成２４年８月２日（２０１２．８．２）
【国際特許分類】
【出願日】平成２３年１月１４日（２０１１．１．１４）
【出願人】（０００１５６９３８）関西電力株式会社 (1,442)
【Ｆターム（参考）】
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