【課題】サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置を提供する。
【解決手段】第１のｐ型半導体層１２０，１２２と、第１のｎ型半導体層１１０と、第２のｐ型半導体層１３０，１３２と、第２のｎ型半導体層１４０と、第１のｐ型半導体層１２０，１２２に接続されたアノード電極Ａと、第２のｎ型半導体層１４０に接続されたカソード電極Ｋと、第２のｐ型半導体層１３０，１３２に接続されたゲート電極Ｇとを備え、第２のｎ型半導体層、第２のｐ型半導体層及び第１のｎ型半導体層からなる第１のトランジスタＴＲ１と、第１のｐ型半導体層、第１のｎ型半導体層及び第２のｐ型半導体層からなる第２のトランジスタＴＲ２とが組み合わされたサイリスタ構造を有する半導体装置であって、第１のｎ型半導体層１１０，１５０に接続され、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備える半導体装置。 （もっと読む）

【課題】キャリア捕獲中心の少ないＳｉＣ半導体素子を提供する。
【解決手段】ｎ型またはｐ型のＳｉＣ基板１１と、ｎ型またはｐ型の少なくとも１つのＳｉＣエピタキシャル層１２、あるいはｎ型またはｐ型の少なくとも１つのイオン注入層１４と、を有し、ｐｎ接合界面付近および伝導度変調層（ベース層）内を除いた、ＳｉＣ基板表面付近、ＳｉＣ基板とＳｉＣエピタキシャル層との界面付近、およびＳｉＣエピタキシャル層の表面付近のうち少なくとも１つの領域１００に、炭素注入層、珪素注入層、水素注入層、またはヘリウム注入層を有し、かつ、炭素原子、珪素原子、水素原子、またはヘリウム原子をイオン注入することで導入した格子間炭素原子をアニーリングにより伝導度変調層内へ拡散させるとともに格子間炭素原子と点欠陥とを結合させることで、電気的に活性な点欠陥が低減された領域を伝導度変調層内に有するＳｉＣバイポーラ型半導体素子。 （もっと読む）

【課題】水冷設備を準備できない使用環境でサイリスタチップを冷却する。
【解決手段】サイリスタチップ113,123を具備する圧接型大電力用サイリスタモジュール100において、複数の放熱フィン1bを有するヒートシンク1のベース部分1aに対して絶縁板11とコモンバー12とアノードサブスペーサ181とサイリスタチップ113とカソードサブスペーサ183とカソードスペーサ14とカソード端子バー18とを圧接手段19によって上下方向に圧接し、ヒートシンク1のベース部分1aに対して絶縁板21とコモンバー12とカソードスペーサ24とカソードサブスペーサ193とサイリスタチップ123とアノードサブスペーサ191とアノード端子バー22とを圧接手段29によって上下方向に圧接した。 （もっと読む）

【課題】ゲート電極の接触抵抗の値を制御できるサイリスタを提供することを目的としている。
【解決手段】第１導電型半導体基板１４の一方の表面近傍に第１の第２導電型半導体領域１６が形成され、第１の第２導電型半導体領域の表面近傍にカソード電極２０と接合する第１導電型半導体領域１７およびゲート電極２１と接合する第２の第２導電型半導体領域１８が形成され、第１導電型半導体基板の他方の表面近傍にアノード電極２２と接合する第３の第２導電型半導体基板１３が形成されたサイリスタにおいて、ゲート電極と第２の第２導電型半導体領域とが接合してオーミック接触を形成し、ゲート電極と第１の第２導電型半導体領域とが接合して非オーミック接触を形成する。 （もっと読む）

【課題】トライアックが形成された半導体装置の性能を向上させる。
【解決手段】トライアック形成用の半導体領域が形成された半導体基板１の表面に電極Ｔ１，Ｇ１が形成され、裏面に裏面電極が形成されている。電極Ｔ１から裏面電極へ電流を流す場合と、裏面電極から電極Ｔ１へ電流を流す場合の両方の動作モードにおいて、ゲート端子である電極Ｇ１に電極Ｔ１よりも高電位の電圧を印加することで、半導体基板１に形成されたサイリスタをターンオンする。半導体基板１の表面側には、ｐ型半導体領域Ｐ２とそれに内包されるｎ型半導体領域Ｎ２とが形成され、電極Ｔ１はｐ型半導体領域Ｐ２とｎ型半導体領域Ｎ２に接し、電極Ｇ１はｐ型半導体領域Ｐ２のみに接する。そして、平面視において、電極Ｇ１が接する部分のｐ型半導体領域Ｐ２と電極Ｔ１が接する部分のｐ型半導体領域Ｐ２の間に、ｎ型半導体領域Ｎ２が延在している。 （もっと読む）

【課題】表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ＧＴＯによれば、メサ状のｐ型アノードエミッタ層５の長側面５Ｂが延在している方向を、〈１１−２０〉方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向とした。これにより、長側面５Ｂは、{０１−１０}面となり、{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。また、長側面５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。 （もっと読む）

【課題】例えばＳＩＴｈｙに適用した場合に、ゲート電極とカソード電極との短絡を防止すると共に、ゲート電流の増大、チャネル領域の面積の拡大を図る。
【解決手段】半導体基板１２の一主面に複数のランド２０と複数のグルーブ２２が形成されている。ランド２０の表面部にカソード領域２４が形成され、グルーブ２２の底部にゲート領域２６が形成されている。グルーブ２２内にゲート電極１６が形成され、ランド２０の上面にカソード電極１４が形成されている。ランド２０の上面とグルーブ２２の底面にわたって絶縁膜２８が形成されている。カソード電極１４の側面とゲート電極１６と絶縁膜２８とを覆うように層間絶縁膜３０が形成され、カソード電極１４上面と層間絶縁膜３０とを覆うように接続電極３２が形成されて各カソード電極１４が電気的に接続されている。グルーブ２２の側壁とゲート電極１６の側壁との間に絶縁膜２８のみが介在している。 （もっと読む）

【課題】均一なターンオフ動作をさせ、ターンオフ動作の失敗による素子の破壊を抑制可能な圧接型ＧＴＯサイリスタを提供することを目的とする。
【解決手段】本発明にかかる圧接型ＧＴＯサイリスタは、半導体基体１２と半導体基体１２上に平面視環状に配置されてカソード電極１８を形成するエレメントパターンと、環状の中央近傍において、半導体基体１２上に圧接されたゲート電極３８と、ゲート電極３８の所定方向の側面に接続されたゲートリード４４とを備え、環状の中心位置である第１平面中心Ａが、ゲート電極３８の平面視における中心位置である第２平面中心Ｂに対し、所定方向にずれて位置する。 （もっと読む）

【課題】外部圧接電極体と半導体基体との間に形成された空間に異物が混入することを防止しつつ、コーティング体の剥がれを防止することができる圧接型半導体装置を提供する。
【解決手段】半導体基体１の主面の一面及び外部圧接電極体の互いの対向面を半導体基体１の外側から囲むように外部圧接電極体の外周面とコーティング体５との間にまたがって配置され、変形することによりコーティング体５にかかる荷重がコーティング体５を半導体基体１から剥がすのに要する荷重以下となる状態を維持した密閉体２５を備えた。 （もっと読む）

【課題】主電極にめっきを施しつつ、主電極の端部を含む面に圧接電極を面接合させることができる圧接型半導体装置を提供する。
【解決手段】半導体基体１２と、めっき処理され、該半導体基体１２の主面に固着されためっき付き主電極２２と、該めっき付き主電極２２のめっき２２ａが形成された面に重なるように圧接された圧接電極と、を備える。そして、該めっき付き主電極２２の側面には溝２２ｂが形成され、該溝２２ｂは、該半導体基体１２と該めっき付き主電極２２が重なる部分の直上領域より外側に形成されたことを特徴とする。 （もっと読む）

【課題】３次元的に形成したトランジスタやサイリスタのリーク電流を低減する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０の主面に対してほぼ垂直に形成されたシリコンピラー１２と、シリコンピラー１２の下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層１４，１６と、シリコンピラー１２を水平方向に貫いて設けられたゲート電極１８と、ゲート電極１８とシリコンピラー１２との間に設けられたゲート絶縁膜２０と、シリコンピラー１２に隣接して設けられたバックゲート電極４８と、バックゲート電極４８とシリコンピラー１２との間に設けられたバックゲート絶縁膜４６とを備える。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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【課題】 ゲートオン時の雷サージ耐量を向上させたサイリスタを提供する。
【解決手段】 Ｐ型の矩形状の第１領域中にＮ型のエミッタ領域２１，２２が形成された半導体基板１０と、第１領域上に形成されたゲート電極１２と、エミッタ領域２２上に形成されたカソード電極１４とを有し、ゲート電極１２が第１領域のコーナーに配置されたサイリスタ１００であって、第１領域とエミッタ領域２１とにまたがって配置された補助電極１３を備え、補助電極１３が、ゲート電極１２に対向するゲート対向部１３ａと、ゲート電極１２に対向することなく、カソード電極１４の外縁に沿って延伸させたアーム部１３ｂとからなる。 （もっと読む）

集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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【課題】ラッチアップを利用したＥＳＤ保護のための半導体装置において、ラッチアップ発生電圧を任意の値に設定すること。
【解決手段】半導体装置３００は、Ｐ型基板３０１と、Ｐ型基板３０１の表面に形成されたＮ型ウェル領域３０２と、Ｎ型ウェル領域３０２の表面上のＰ＋型拡散領域３０３及びＮ＋型拡散領域３０４と、Ｐ型基板３０１とＮ型ウェル領域３０２との境界上に配置された酸化膜３０５と、酸化膜３０５の一部の上に配置されたポリＳｉ３０６と、Ｐ型基板３０１の表面上のＰ＋型拡散領域３０７及びＮ＋型拡散領域３０８とを備える。フローティング電極３０９は、ポリＳｉ３０６及びＮ型ウェル領域３０２とそれぞれ容量結合するように配置されている。ポリＳｉ３０６は接地されている。 （もっと読む）

【課題】製造工程を簡略化して低コスト化を図る。
【解決手段】半導体複合装置は、シフトレジスタと、これにより時分割駆動される半導体薄膜からなる発光サイリスタアレイとにより構成されている。この製造方法は、例えば、シフトレジスタを構成する複数の回路構成素子２４３が形成されたシリコン基板２４１を用意する。シフトレジスタにより駆動される複数の発光サイリスタ２６１〜２６４が配列された結晶構造を持った半導体薄膜からなる発光サイリスタアレイを、パッシベーション膜２４２を介してシリコン基板２４１上に貼着する。フォトリソグラフィ法により、複数の回路構成素子２４３間を電気的に接続してシフトレジスタを形成すると共に、そのシフトレジスタ及び複数の発光サイリスタ２６１〜２６４間を電気的に接続するメタル配線２６５〜２６７を形成する。 （もっと読む）

【課題】高温度における電圧上昇率（ｄＶ／ｄｔ）耐量を向上し、誤動作を防止することができるサイリスタを提供する。

【解決手段】半導体層（２０）の一方の主面において、第１の導電型（ｐ型）をもつ第１の半導体層（２１）上に第１の主電極（１１）が形成され、前記第１の導電型と反対の第２の導電型（ｎ型）をもち前記第１の半導体層中に局所的に形成された第２の半導体層（２４）と、該第２の半導体層と前記第１の半導体層とに接続するゲート電極（１３）とが、前記第１の主電極が形成されていない箇所に形成され、
前記半導体層の他方の主面において、第２の主電極（１２）が形成され、
前記第１の主電極と前記第２の主電極との間に電流が流れる、サイリスタとしての動作をする半導体装置であって、
前記ゲート電極と前記第１の主電極との間に接続され、ＳＢＤ（３１、３２）から成る双方向ダイオードを具備することを特徴とする半導体装置。 （もっと読む）

【課題】オン電圧を低減した半導体装置を提供する。
【解決手段】第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第２の半導体層と、前記第１の半導体層の上に前記第２の半導体層と接して設けられた前記第１の半導体層よりも不純物濃度の高い第１導電型の第３の半導体層と、前記第２の半導体層に接続された第１の金属層と、前記第３の半導体層に接続され前記第１の金属層とは異なる金属からなる第２の金属層と、を有する第１の主電極と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】ターンオン時に流れる主電流の電流密度を低くして、ターンオン時に破壊されにくい構造を有する３端子サイリスタを提供する。
【解決手段】ｐ型アノード層１１０における第２主面側にはアノード電極１３２が形成され、ｎ^＋型カソード領域１１６及びｐ^＋型第１オーミック領域１１８における第１主面側にはカソード電極１２８が形成され、ｐ^＋型第２オーミック領域１２０における第１主面側にはゲート電極１３０が形成された３端子サイリスタにおいて、ｐ型第２ベース層１１４におけるｎ^＋型カソード領域１１６、ｐ^＋型第１オーミック領域１１８及びｐ^＋型第２オーミック領域１２０よりも深い領域に、平面的に見てｐ^＋型第２オーミック領域１２０からｎ^＋型カソード領域１１６に延在するように、ｐ型第２ベース層１１４よりも高濃度のｐ型不純物を含有するｐ^＋型埋込拡散層１２２が形成されている３端子サイリスタ１００。 （もっと読む）

【課題】オフゲート電流によるサージ電圧によるアノードとゲートとの間の故障の発生を回避可能で信頼性を向上でき、かつ、小型化を図れるゲートターンオフサイリスタ装置を提供する。
【解決手段】このＳｉＣ ＧＴＯ装置によれば、オフゲート電流によって発生するアノード電極１２とゲート電極１３との間のサージ電圧をツェナーダイオード構造部６によって抑制できる。また、ｎ型ＳｉＣ基板１とｎ型ＳｉＣバッファ層２とｐ型ＳｉＣバッファ層３とｐ型ＳｉＣドリフト層４とｎ型ＳｉＣベース層５およびｐ型ＳｉＣアノード層７とｐ型ＳｉＣコンタクト層８が構成するＧＴＯ素子自体にツェナーダイオード構造部６が組み込まれているので、ＧＴＯ素子とは別個にツェナーダイオードを設ける場合に比べて、小型化を図れる。 （もっと読む）