半導体装置
【課題】サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置を提供する。
【解決手段】第１のｐ型半導体層１２０，１２２と、第１のｎ型半導体層１１０と、第２のｐ型半導体層１３０，１３２と、第２のｎ型半導体層１４０と、第１のｐ型半導体層１２０，１２２に接続されたアノード電極Ａと、第２のｎ型半導体層１４０に接続されたカソード電極Ｋと、第２のｐ型半導体層１３０，１３２に接続されたゲート電極Ｇとを備え、第２のｎ型半導体層、第２のｐ型半導体層及び第１のｎ型半導体層からなる第１のトランジスタＴＲ１と、第１のｐ型半導体層、第１のｎ型半導体層及び第２のｐ型半導体層からなる第２のトランジスタＴＲ２とが組み合わされたサイリスタ構造を有する半導体装置であって、第１のｎ型半導体層１１０，１５０に接続され、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備える半導体装置。
【解決手段】第１のｐ型半導体層１２０，１２２と、第１のｎ型半導体層１１０と、第２のｐ型半導体層１３０，１３２と、第２のｎ型半導体層１４０と、第１のｐ型半導体層１２０，１２２に接続されたアノード電極Ａと、第２のｎ型半導体層１４０に接続されたカソード電極Ｋと、第２のｐ型半導体層１３０，１３２に接続されたゲート電極Ｇとを備え、第２のｎ型半導体層、第２のｐ型半導体層及び第１のｎ型半導体層からなる第１のトランジスタＴＲ１と、第１のｐ型半導体層、第１のｎ型半導体層及び第２のｐ型半導体層からなる第２のトランジスタＴＲ２とが組み合わされたサイリスタ構造を有する半導体装置であって、第１のｎ型半導体層１１０，１５０に接続され、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
図２２及び図２３は、従来の半導体装置９００を説明するために示す図である。図２２（ａ）は半導体装置９００の断面図であり、図２２（ｂ）は半導体装置９００の平面図である。図２３（ａ）は半導体装置９００の構造を模式的に示す図であり、図２３（ｂ）は図２３（ａ）を第１のトランジスタＴＲ１（ｎｐｎバイポーラトランジスタ）及び第２のトランジスタＴＲ２（ｐｎｐバイポーラトランジスタ）に分解して示す図であり、図２３（ｃ）は半導体装置９００の動作を説明するために示す半導体装置９００の等価回路図である。
【０００３】
従来の半導体装置９００は、図２２及び図２３に示すように、第１のｐ型半導体層９２０，９２２と、第１のｐ型半導体層９２０，９２２に接して配置された第１のｎ型半導体層９１０と、第１のｎ型半導体層９１０に接して配置された第２のｐ型半導体層９３０，９３２と、第２のｐ型半導体層９３０，９３２に接して配置された第２のｎ型半導体層９４０と、第１のｐ型半導体層９２０，９２２に接続されたアノード電極Ａと、第２のｎ型半導体層９４０に接続されたカソード電極Ｋと、第２のｐ型半導体層９３０，９３２に接続されたゲート電極Ｇとを備え、第１のエミッタ層としての第２のｎ型半導体層９４０、第１のベース層としての第２のｐ型半導体層９３０，９３２及び第１のコレクタ層としての第１のｎ型半導体層９１０からなる第１のトランジスタＴＲ１と、第２のエミッタ層としての第１のｐ型半導体層９２０，９２２、第２のベース層としての第１のｎ型半導体層９１０及び第２のコレクタ層としての前記第２のｐ型半導体層９３０，９３２からなる第２のトランジスタＴＲ２とが組み合わされたサイリスタ構造を有する。
【０００４】
従来の半導体装置９００によれば、第１のトランジスタＴＲ１と第２のトランジスタＴＲ２とが上記のように組み合わされたサイリスタ構造を有するため、アノード電極Ａとカソード電極Ｋとの間に電圧を印加した状態で第１のトランジスタＴＲ１にゲート電流を流した場合には、第１のトランジスタＴＲ１及び第２のトランジスタＴＲ２が順次オンすることによりサイリスタをターンオン状態とすることができる。そして、従来の半導体装置９００によれば、ゲート電流を取り去った後においても、サイリスタをターンオフさせるまでターンオン状態を維持することができる（例えば、非特許文献１参照。）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】柴崎功著、「入門エレクトロニクス３ 魔法のスイッチ サイリスタ」。株式会社誠文堂新光社、昭和６０年１２月２４日発行、ｐ．３８−４１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、電力用半導体装置の分野においては、様々な用途において、従来よりもオン抵抗の低い半導体装置が求められており、サイリスタ構造を有する半導体装置においても例外ではない。
【０００７】
そこで、本発明は、上記した課題に鑑みてなされたもので、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
［１］本発明の半導体装置は、第１のｐ型半導体層と、前記第１のｐ型半導体層に接して配置された第１のｎ型半導体層と、前記第１のｎ型半導体層に接して配置された第２のｐ型半導体層と、前記第２のｐ型半導体層に接して配置された第２のｎ型半導体層と、前記第１のｐ型半導体層に接続されたアノード電極と、前記第２のｐ型半導体層に接続されたゲート電極と、前記第２のｎ型半導体層に接続されたカソード電極とを備え、第１のエミッタ層としての前記第２のｎ型半導体層、第１のベース層としての前記第２のｐ型半導体層及び第１のコレクタ層としての前記第１のｎ型半導体層からなる第１のトランジスタと、第２のエミッタ層としての前記第１のｐ型半導体層、第２のベース層としての前記第１のｎ型半導体層及び第２のコレクタ層としての前記第２のｐ型半導体層からなる第２のトランジスタとが組み合わされたサイリスタ構造を有する半導体装置であって、前記第１のコレクタ層としての前記第１のｎ型半導体層に接続され、前記第１のトランジスタのコレクタ電流を外部に取り出すための第４の電極をさらに備えることを特徴とする。
【０００９】
本発明の半導体装置によれば、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極をさらに備えるため、オン電流は、サイリスタのアノード電極Ａ・カソード電極Ｋ間の２つの電流経路（Ａ→Ｅ２→Ｂ２→Ｃ２→Ｂ１→Ｅ１→Ｋ、Ａ→Ｅ２→Ｂ２→Ｃ１→Ｂ１→Ｅ１→Ｋ）を流れるのに加えて、サイリスタよりもオン抵抗の低いトランジスタ（第１のトランジスタＴＲ１）のコレクタ電流が直接外部に流れる際の別の電流経路（Ｓ→Ｃ１→Ｂ１→Ｅ１→Ｋ）をも流れるようになる（後述する図２参照。）。その結果、本発明の半導体装置は、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置となる。
【００１０】
本発明の半導体装置を使用する際には、外部抵抗をアノード電極に接続することが好ましい。このような構成とすることにより、サイリスタのアノード電極・カソード電極間には保持電流程度の小さな電流を流しながら、第１トランジスタＴＲ１には大きなコレクタ電流を流すことが可能となる。
【００１１】
［２］本発明の半導体装置においては、前記半導体装置は、一の半導体基板に形成され、前記半導体基板の一方の面には、前記カソード電極、前記ゲート電極及び前記第４の電極が形成され、前記半導体基板の他方の面には、前記アノード電極が形成されてなることが好ましい。
【００１２】
このような構成とすることにより、従来の半導体装置９００を製造する工程とほぼ同様の工程で本発明の半導体装置を製造することが可能となる。
【００１３】
［３］本発明の半導体装置（上記［２］に記載の半導体装置）においては、前記第４の電極の面積を「Ｓ４」とし、前記ゲート電極の面積を「ＳＧ」としたとき、「Ｓ４＞ＳＧ」の関係を満たすことが好ましい。
【００１４】
このような構成とすることにより、トリガー電流を流すためのゲート電極の面積ＳＧよりも第１トランジスタＴＲ１のコレクタ電流を外部に流すための第４の電極の面積Ｓ４を大きくすることで、第１トランジスタＴＲ１のコレクタ電流が外部に流れ易くなるため、より一層オン抵抗の低い半導体装置となる。
【００１５】
［４］本発明の半導体装置（上記［２］又は［３］に記載の半導体装置）においては、チップ表面における前記カソード電極と前記第４の電極とが対向する線の長さを「Ｌ１」とし、チップ表面における対角線の長さを「Ｌ０」としたとき、「Ｌ１＞Ｌ０」の関係を満たすことが好ましい。
【００１６】
このような構成とすることにより、カソード電極から第４の電極に至る電流経路（Ｋ→Ｅ１→Ｂ１→Ｃ１→Ｓ）の断面積が広くなって内部抵抗が低くなるため、より一層オン抵抗の低い半導体装置となる。
【００１７】
［５］本発明の半導体装置においては、前記半導体装置は、一の半導体基板に形成され、前記半導体基板の一方の面には、前記カソード電極、前記ゲート電極及び前記アノード電極が形成され、前記半導体基板の他方の面には、前記第４の電極が形成されてなることが好ましい。
【００１８】
このような構成とすることにより、第４の電極（すなわち、第１のトランジスタＴＲ１のコレクタ（第１のコレクタ層Ｃ１））の面積を大きくすることが可能となり、より一層オン抵抗の低い半導体装置となる。
【００１９】
［６］本発明の半導体装置（上記［５］に記載の半導体装置）においては、前記カソード電極の面積を「ＳＫ」とし、前記アノード電極の面積を「ＳＡ」としたとき、「ＳＫ＞ＳＡ」の関係を満たすことが好ましい。
【００２０】
このような構成とすることにより、サイリスタのアノード電極・カソード電極間の電流が流れるアノード電極の面積ＳＡよりも、サイリスタのアノード電極・カソード電極間の電流に加えて第１のトランジスタＴＲ１のコレクタ電流が流れるカソード電極の面積ＳＫを大きくすることで、第１トランジスタＴＲ１のコレクタ電流が外部に流れ易くなるため、より一層オン抵抗の低い半導体装置となる。
【図面の簡単な説明】
【００２１】
【図１】実施形態１に係る半導体装置１００を説明するために示す図である。
【図２】実施形態１に係る半導体装置１００を説明するために示す図である。
【図３】実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。
【図４】実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。
【図５】実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。
【図６】実施形態２に係る半導体装置２００を説明するために示す図である。
【図７】実施形態２に係る半導体装置２００を製造する方法を説明するために示す図である。
【図８】実施形態２に係る半導体装置２００を製造する方法を説明するために示す図である。
【図９】実施形態２に係る半導体装置２００を製造する方法を説明するために示す図である。
【図１０】実施形態３に係る半導体装置１０２を説明するために示す図である。
【図１１】実施形態３に係る半導体装置１０２を製造する工程を説明するために示す図である。
【図１２】実施形態３に係る半導体装置１０２を製造する工程を説明するために示す図である。
【図１３】実施形態３に係る半導体装置１０２を製造する工程を説明するために示す図である。
【図１４】実施形態４に係る半導体装置２０２を説明するために示す図である。
【図１５】実施形態４に係る半導体装置２０２を製造する工程を説明するために示す図である。
【図１６】実施形態４に係る半導体装置２０２を製造する工程を説明するために示す図である。
【図１７】実施形態４に係る半導体装置２０２を製造する工程を説明するために示す図である。
【図１８】実施形態５に係る半導体装置１０４を説明するために示す図である。
【図１９】実施形態６に係る半導体装置１０６を説明するために示す図である。
【図２０】実施形態２に係る半導体装置２００を用いたバッテリー充電装置１０００（実施形態７に係るバッテリー充電装置１０００）の回路図である。
【図２１】バッテリー充電装置１０００の動作を説明するために示す図である。
【図２２】従来の半導体装置９００を説明するために示す図である。
【図２３】従来の半導体装置９００を説明するために示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の半導体装置について、図に示す実施の形態に基づいて説明する。
【００２３】
［実施形態１］
１．半導体装置１００の構成
図１及び図２は、実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の断面図であり、図１（ｂ）は半導体装置１００の平面図である。図２（ａ）は半導体装置１００の構造を模式的に示す図であり、図２（ｂ）は図２（ａ）を第１のトランジスタＴＲ１（ｎｐｎバイポーラトランジスタ）及び第２のトランジスタＴＲ２（ｐｎｐバイポーラトランジスタ）に分解して示す図であり、図２（ｃ）は半導体装置１００の動作を説明するために示す半導体装置１００の等価回路図である。なお、図１（ｂ）は半導体装置１００を一方の面側から見た平面図である。
【００２４】
実施形態１に係る半導体装置１００は、図１及び図２に示すように、第１のｐ型半導体層１２０、１２２と、第１のｐ型半導体層１２０，１２２に接して配置された第１のｎ型半導体層１１０と、第１のｎ型半導体層１１０に接して配置された第２のｐ型半導体層１３０，１３２と、第２のｐ型半導体層１３０，１３２に接して配置された第２のｎ型半導体層１４０と、第１のｐ型半導体層１２０，１２２に接続されたアノード電極Ａと、第２のｐ型半導体層１３０，１３２に接続されたゲート電極Ｇと、第２のｎ型半導体層１４０に接続されたカソード電極Ｋとを備え、第１のエミッタ層Ｅ１としての第２のｎ型半導体層１４０、第１のベース層Ｂ１としての第２のｐ型半導体層１３０及び第１のコレクタ層Ｃ１としての第１のｎ型半導体層１１０，１５０からなる第１のトランジスタＴＲ１と、第２のエミッタ層Ｅ２としての第１のｐ型半導体層１２０，１２２、第２のベース層Ｂ２としての第１のｎ型半導体層１１０及び第２のコレクタ層Ｃ２としての第２のｐ型半導体層１３０，１３２からなる第２のトランジスタＴＲ２とが組み合わされたサイリスタ構造を有する半導体装置である。
【００２５】
そして、実施形態１に係る半導体装置１００においては、第１のコレクタ層Ｃ１としての第１のｎ型半導体層１１０，１５０に接続され、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備えることを特徴としている。
【００２６】
実施形態１に係る半導体装置１００においては、半導体装置１００は、一の半導体基板に形成され、半導体基板の一方の面（図１（ａ）の紙面上側）には、カソード電極Ｋ、ゲート電極Ｇ及び第４の電極Ｓが形成され、半導体基板の他方の面（図１（ａ）の紙面下側）には、アノード電極Ａが形成されてなる。
【００２７】
２．半導体装置１００の効果
実施形態１に係る半導体装置１００によれば、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極をさらに備えるため、オン電流は、サイリスタのアノード電極Ａ・カソード電極Ｋ間の２つの電流経路（Ａ→Ｅ２→Ｂ２→Ｃ２→Ｂ１→Ｅ１→Ｋ、Ａ→Ｅ２→Ｂ２→Ｃ１→Ｂ１→Ｅ１→Ｋ）を流れるのに加えて、サイリスタよりもオン抵抗の低いトランジスタ（第１のトランジスタＴＲ１）のコレクタ電流が直接外部に流れる際の別の電流経路（Ｓ→Ｃ１→Ｂ１→Ｅ１→Ｋ）をも流れるようになる（図２（ｃ）参照。）。その結果、実施形態１に係る半導体装置１００は、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置となる。
【００２８】
実施形態１に係る半導体装置１００によれば、半導体基板の一方の面には、カソード電極Ｋ、ゲート電極Ｇ及び第４の電極Ｓが形成され、半導体基板の他方の面には、アノード電極Ａが形成されてなるため、従来の半導体装置９００を製造する工程とほぼ同様の工程で、実施形態１に係る半導体装置１００を製造することが可能となる（後述する図３〜図５参照。）。
【００２９】
３．半導体装置１００を製造する方法
実施形態１に係る半導体装置１００は、以下のようにして製造することができる。
図３〜図５は、実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。図３（ａ）〜図３（ｃ）、図４（ａ）〜図４（ｃ）及び図５（ａ）〜図５（ｃ）は各工程図である。以下、工程順に説明する。
【００３０】
１．半導体基板の準備
まず、図３（ａ）に示すように、最終的には第１のｎ型半導体層１１０となるｎ−型の半導体基板を準備する。ｎ−型の半導体基板の厚さは例えば２００μｍ〜３００μｍであり、ｎ−型の半導体基板におけるｎ型不純物濃度は例えば５．０×１０１３ｃｍ−３〜１．０×１０１７ｃｍ−３である。
【００３１】
２．ｐ＋型拡散層の作製
次に、図３（ｂ）に示すように、半導体基板の一方の面に所定のマスクＭ１を形成した後、気相法により例えばボロンをデポジションしてｐ型不純物堆積層を形成し、その後、所定の温度条件で熱拡散することにより、半導体基板の一方の面に選択的に第２のｐ型半導体層（ｐ＋型拡散層）１３０を作製し、半導体基板の他方の面に第１のｐ型半導体層（ｐ＋型拡散層）１２０を作製する。第２のｐ型半導体層（ｐ＋型拡散層）１３０及び第１のｐ型半導体層（ｐ＋型拡散層）１２０の深さは例えば３０μｍ〜５０μｍであり、第２のｐ型半導体層（ｐ＋型拡散層）１３０及び第１のｐ型半導体層（ｐ＋型拡散層）１２０の不純物濃度は例えば１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３である。
【００３２】
３．ｐ＋＋型拡散層及びｎ＋＋型拡散層の作製
（１）ｐ型不純物のデポジション
次に、図３（ｃ）に示すように、半導体基板の一方の面に所定のマスクＭ２を形成した後、半導体基板の一方の面及び他方の面に気相法により例えばボロンをデポジションしてｐ型不純物堆積層１２１，１３１を形成する。
【００３３】
（２）ｎ型不純物のデポジション
次に、図４（ａ）に示すように、マスクＭ２を除去し、半導体基板の一方の面に所定のマスクＭ３を形成するとともに、半導体基板の他方の面全面にマスクＭ４を形成した後、半導体基板の一方の面にリンをデポジションしてｎ型不純物堆積層１４１，１５１を形成する。
【００３４】
（３）ｐ型不純物及びｎ型不純物の拡散
次に、所定の温度条件で熱拡散することにより、図４（ｂ）に示すように、半導体基板の一方の面に第２のｐ型半導体層（ｐ＋＋型拡散層、ゲート電極Ｇとのオーミック層）１３２、第２のｎ型半導体層（ｎ＋＋型拡散層、カソード電極Ｋとのオーミック層）１４０及び第１のｎ型半導体層（ｎ＋＋型拡散層、第４の電極Ｓとのオーミック層）１５０を作製し、半導体基板の他方の面に第１のｐ型半導体層（ｐ＋＋型拡散層、アノード電極Ａとのオーミック層）１２２を作製する。第２のｐ型半導体層１３２及び第１のｐ型半導体層１２２の深さは例えば１０μｍ〜３０μｍであり、第２のｐ型半導体層１３２及び第１のｐ型半導体層１２２の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。また、第２のｎ型半導体層１４０及び第１のｎ型半導体層１５０の深さは例えば１０μｍ〜３０μｍであり、第２のｎ型半導体層１４０及び第１のｎ型半導体層１５０の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。
【００３５】
４．溝の形成
次に、図４（ｃ）に示すように、半導体基板の一方の面に所定のマスクＭ５を形成するとともに、半導体基板の他方の面に所定のマスクＭ６を形成した後、半導体基板の一方の面側からエッチングにより溝１６０を形成し、半導体基板の他方の面側からエッチングにより溝１７０を形成する。溝の深さは例えば５０μｍ〜８０μｍであり、溝の幅は例えば２００μｍ〜４００μｍである。
【００３６】
５．絶縁層の形成
次に、図５（ａ）に示すように、半導体基板の一方の面における所定の領域に、例えば二酸化珪素からなる絶縁層１６２を形成する。
【００３７】
６．ガラス層の形成
次に、図５（ｂ）に示すように、半導体基板の一方の面に形成された溝１６０及び半導体基板の他方の面に形成された溝１７０の内部に順次、ガラスを埋め込み、ガラス層１６４，１７２を形成する。
【００３８】
７．電極の形成
次に、図５（ｃ）に示すように、半導体基板の一方の面に形成された第２のｎ型半導体層１４０、第２のｐ型半導体層１３２及び第１のｎ型半導体層１５０の表面に、電極層及び必要な場合は半田層を形成することにより、カソード電極Ｋ、ゲート電極Ｇ及び第４の電極Ｓを形成する。また、半導体基板の他方の面に形成された第１のｐ型半導体層１２２の表面に、電極層及び必要な場合は半田層を形成することにより、アノード電極Ａを形成する。
【００３９】
これにより、実施形態１に係る半導体装置１００を製造することができる。
【００４０】
［実施形態２］
図６は、実施形態２に係る半導体装置２００を説明するために示す図である。図６（ａ）は半導体装置２００の断面図であり、図６（ｂ）は半導体装置２００の平面図である。なお、図６（ｂ）は半導体装置２００を一方の面側から見た平面図である。
【００４１】
実施形態２に係る半導体装置２００は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、アノード電極Ａ及び第４の電極Ｓを形成する面が実施形態１に係る半導体装置１００の場合とは逆の関係にある。
【００４２】
すなわち、実施形態２に係る半導体装置２００においては、図６に示すように、半導体基板の一方の面には、カソード電極Ｋ、ゲート電極Ｇ及びアノード電極Ａが形成され、半導体基板の他方の面には、第４の電極Ｓが形成されてなる。
【００４３】
このように、実施形態２に係る半導体装置２００は、アノード電極Ａ及び第４の電極Ｓを形成する面が実施形態１に係る半導体装置１００の場合とは逆の関係にあるが、実施形態１に係る半導体装置１００の場合と同様に、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備えるため、オン電流は、サイリスタのアノード電極Ａ・カソード電極Ｋ間の２つの電流経路（Ａ→Ｅ２→Ｂ２→Ｃ２→Ｂ１→Ｅ１→Ｋ、Ａ→Ｅ２→Ｂ２→Ｃ１→Ｂ１→Ｅ１→Ｋ）を流れるのに加えて、サイリスタよりもオン抵抗の低いトランジスタ（第１のトランジスタＴＲ１）のコレクタ電流が直接外部に流れる際の別の電流経路（Ｓ→Ｃ１→Ｂ１→Ｅ１→Ｋ）をも流れるようになる（図２（ｃ）参照。）。その結果、実施形態２に係る半導体装置２００は、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置となる。
【００４４】
また、実施形態２に係る半導体装置２００によれば、半導体基板の一方の面には、カソード電極Ｋ、ゲート電極Ｇ及びアノード電極Ａが形成され、半導体基板の他方の面には、第４の電極Ｓが形成されてなるため、第４の電極（すなわち、第１のトランジスタＴＲ１のコレクタ（第１のコレクタ層Ｃ１））の面積を大きくすることが可能となり、より一層オン抵抗の低い半導体装置となる。
【００４５】
また、実施形態２に係る半導体装置２００によれば、カソード電極Ｋの面積を「ＳＫ」とし、アノード電極Ａの面積を「ＳＡ」としたとき、「ＳＫ＞ＳＡ」の関係を満たすため、サイリスタのアノード電極Ａ・カソード電極Ｋ間の電流が流れるアノード電極Ａの面積よりも、サイリスタのアノード電極Ａ・カソード電極Ｋ間の電流に加えて第１のトランジスタＴＲ１のコレクタ電流が流れるカソード電極Ｋの面積を大きくすることで、第１トランジスタＴＲ１のコレクタ電流が外部に流れ易くなるため、より一層オン抵抗の低い半導体装置となる。
【００４６】
なお、実施形態２に係る半導体装置２００は、アノード電極Ａ及び第４の電極Ｓを形成する面が逆の関係にある点以外の点は実施形態１に係る半導体装置１００の場合と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
【００４７】
実施形態２に係る半導体装置２００は、以下のようにして製造することができる。
図７〜図９は、実施形態２に係る半導体装置２００を製造する方法を説明するために示す図である。図７（ａ）〜図７（ｃ）、図８（ａ）〜図８（ｃ）及び図９（ａ）〜図９（ｃ）は各工程図である。以下、工程順に説明する。
【００４８】
１．半導体基板の準備
まず、図７（ａ）に示すように、第１のｎ型半導体層（ｎ＋型半導体層）２５０及び第１のｎ型半導体層（ｎ−型半導体層）２１０を有する半導体基板を準備する。半導体基板の厚さは例えば２００μｍであり、第１のｎ型半導体層２５０の厚さは例えば５０μｍであり、第１のｎ型半導体層２１０の厚さは例えば１５０μｍである。第１のｎ型半導体層２５０におけるｎ型不純物濃度は例えば１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３であり、第１のｎ型半導体層２１０におけるｎ型不純物濃度は例えば５．０×１０１３ｃｍ−３〜１．０×１０１７ｃｍ−３である。
【００４９】
２．ｐ＋型拡散層の作製
次に、図７（ｂ）に示すように、半導体基板の他方の面全面にマスクＭ１１を形成した後、半導体基板の一方の面に気相法により例えばボロンをデポジションしてｐ型不純物堆積層を形成し、その後、所定の温度条件で熱拡散することにより、半導体基板の一方の面全面に第２のｐ型半導体層（ｐ＋型拡散層）２３０を作製する。第２のｐ型半導体層（ｐ＋型拡散層）２３０の深さは例えば３０μｍ〜５０μｍであり、第２のｐ型半導体層（ｐ＋型拡散層）２３０の不純物濃度は例えば１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３である。
【００５０】
３．ｎ＋＋型拡散層及びｐ＋＋型拡散層の作製
（１）ｎ型不純物のデポジション
次に、図７（ｃ）に示すように、マスクＭ１１を除去した後、半導体基板の一方の面に所定のマスクＭ１２を形成するとともに、半導体基板の一方の面及び他方の面に例えばリンをデポジションしてｎ型不純物堆積層２４１，２５１を形成する。
【００５１】
（２）ｐ型不純物のデポジション
次に、図８（ａ）に示すように、マスクＭ１２を除去した後、半導体基板の一方の面に所定のマスクＭ１３を形成し、半導体基板の他方の面全面にマスクＭ１４を形成した後、半導体基板の一方の面に気相法により例えばボロンをデポジションしてｐ型不純物堆積層２２１，２３１を形成する。
【００５２】
（３）ｎ型不純物及びｐ型不純物の拡散
次に、図８（ｂ）に示すように、所定の温度条件で熱拡散することにより、半導体基板の一方の面に、第２のｎ型半導体層２４０（ｎ＋＋型拡散層、カソード電極Ｋとのオーミック層）、第２のｐ型半導体層２３２（ｐ＋＋型拡散層、ゲート電極Ｇとのオーミック層）及び第１のｐ型半導体層２２２（ｐ＋＋型拡散層、アノード電極Ａとのオーミック層）を作製し、半導体基板の他方の面にオーミック層２５２（ｎ＋＋型拡散層、第４の電極Ｓとのオーミック層）を作製する。第２のｐ型半導体層２３２及び第１のｐ型半導体層２２２の深さは例えば１０μｍ〜３０μｍであり、第２のｐ型半導体層２３２及び第１のｐ型半導体層２２２の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。また、第２のｎ型半導体層２４０及び第１のｎ型半導体層２５２の深さは例えば１０μｍ〜３０μｍであり、第２のｎ型半導体層２４０及び第１のｎ型半導体層２５２の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。
【００５３】
４．溝の形成
次に、図８（ｃ）に示すように、半導体基板の一方の面に所定のマスクＭ１５を形成した後、半導体基板の一方の面側からエッチングにより溝２６０を形成する。溝２６０の深さは例えば５０μｍ〜８０μｍであり、溝２６０の幅は２００μｍ〜４００μｍである。
【００５４】
５．絶縁層の形成
次に、図９（ａ）に示すように、半導体基板の一方の面における所定の領域に、例えば二酸化珪素からなる絶縁層２６２を形成する。
【００５５】
６．ガラス層の形成
次に、図９（ｂ）に示すように、半導体基板の一方の面に形成された溝１６０の内部にガラスを埋め込みガラス層２６４を形成する。
【００５６】
７．電極の形成
次に、図９（ｃ）に示すように、半導体基板の一方の面に形成された第２のｎ型半導体層２４０、第２のｐ型半導体層２３２及び第１のｐ型半導体層２２２の表面に、電極層及び必要な場合は半田層を形成することにより、カソード電極Ｋ、ゲート電極Ｇ及びアノード電極Ａを形成する。また、半導体基板の他方の面に形成されたオーミック層２５２の表面に、電極層及び必要な場合は半田層を形成することにより、第４の電極Ｓを形成する。
【００５７】
これにより、実施形態２に係る半導体装置２００を製造することができる。
【００５８】
［実施形態３］
図１０は、実施形態３に係る半導体装置１０２を説明するために示す図である。図１０（ａ）は半導体装置１０２の断面図であり、図１０（ｂ）は半導体装置１０２の平面図である。なお、図１０（ｂ）は半導体装置１０２を一方の面側から見た平面図である。
【００５９】
実施形態３に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、絶縁分離構造の構成が実施形態１に係る半導体装置１００の場合とは異なる。
【００６０】
すなわち、実施形態３に係る半導体装置１０２においては、図１０に示すように、溝にガラス層を埋め込むことによる絶縁分離構造ではなく、半導体基板の表面に絶縁層を形成することによる絶縁分離構造を備える。
【００６１】
このように、実施形態３に係る半導体装置１０２は、絶縁分離構造の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備えるため、オン電流は、サイリスタのアノード電極Ａ・カソード電極Ｋ間の２つの電流経路（Ａ→Ｅ２→Ｂ２→Ｃ２→Ｂ１→Ｅ１→Ｋ、Ａ→Ｅ２→Ｂ２→Ｃ１→Ｂ１→Ｅ１→Ｋ）を流れるのに加えて、サイリスタよりもオン抵抗の低いトランジスタ（第１のトランジスタＴＲ１）のコレクタ電流が直接外部に流れる際の別の電流経路（Ｓ→Ｃ１→Ｂ１→Ｅ１→Ｋ）をも流れるようになる（図２（ｃ）参照。）。その結果、実施形態３に係る半導体装置１０２は、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置となる。
【００６２】
なお、実施形態３に係る半導体装置１０２は、絶縁分離構造の構成以外の点は実施形態１に係る半導体装置１００の場合と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
【００６３】
実施形態３に係る半導体装置１０２は、以下のようにして製造することができる。
図１１〜図１３は、実施形態３に係る半導体装置１０２を製造する方法を説明するために示す図である。図１１（ａ）〜図１１（ｃ）、図１２（ａ）〜図１２（ｃ）並びに図１３（ａ）及び図１３（ｂ）は各工程図である。以下、工程順に説明する。
【００６４】
１．半導体基板の準備
まず、図１１（ａ）に示すように、最終的には第１のｎ型半導体層１１０となるｎ−型の半導体基板を準備する。ｎ−型の半導体基板の厚さは例えば２００μｍ〜３００μｍであり、ｎ−型の半導体基板におけるｎ型不純物濃度は例えば５．０×１０１３ｃｍ−３〜１．０×１０１７ｃｍ−３である。
【００６５】
２．ｐ＋型拡散層の作製
次に、図１１（ｂ）に示すように、半導体基板の一方の面に所定のマスクＭ２１を形成した後、気相法により例えばボロンをデポジションしてｐ型不純物堆積層を形成し、その後、所定の温度条件で熱拡散することにより、半導体基板の一方の面に選択的に第２のｐ型半導体層（ｐ＋型拡散層）１３０を作製し、半導体基板の他方の面に第１のｐ型半導体層（ｐ＋型拡散層）１２０を作製する。第２のｐ型半導体層（ｐ＋型拡散層）１３０及び第１のｐ型半導体層（ｐ＋型拡散層）１２０の深さは例えば３０μｍ〜５０μｍであり、第２のｐ型半導体層（ｐ＋型拡散層）１３０及び第１のｐ型半導体層（ｐ＋型拡散層）１２０の不純物濃度は例えば１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３である。
【００６６】
３．ｐ＋＋型拡散層及びｎ＋＋型拡散層の作製
（１）ｐ型不純物のデポジション
次に、図１１（ｃ）に示すように、半導体基板の一方の面に所定のマスクＭ２２を形成した後、半導体基板の一方の面及び他方の面に気相法により例えばボロンをデポジションしてｐ型不純物堆積層１２１，１３１を形成する。
【００６７】
（２）ｎ型不純物のデポジション
次に、図１２（ａ）に示すように、マスクＭ２２を除去し、半導体基板の一方の面に所定のマスクＭ２３を形成するとともに、半導体基板の他方の面全面にマスクＭ２４を形成した後、半導体基板の一方の面にリンをデポジションしてｎ型不純物堆積層１４１，１５１を形成する。
【００６８】
（３）ｐ型不純物及びｎ型不純物の拡散
次に、所定の温度条件で熱拡散することにより、図１２（ｂ）に示すように、半導体基板の一方の面に第２のｐ型半導体層（ｐ＋＋型拡散層、ゲート電極Ｇとのオーミック層）１３２、第２のｎ型半導体層（ｎ＋＋型拡散層、カソード電極Ｋとのオーミック層）１４０及び第１のｎ型半導体層（ｎ＋＋型拡散層、第４の電極Ｓとのオーミック層）１５０を作製し、半導体基板の他方の面に第１のｐ型半導体層（ｐ＋＋型拡散層、アノード電極とのオーミック層）１２２を作製する。第２のｐ型半導体層１３２及び第１のｐ型半導体層１２２の深さは例えば１０μｍ〜３０μｍであり、第２のｐ型半導体層１３２及び第１のｐ型半導体層１２２の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。また、第２のｎ型半導体層１４０及び第１のｎ型半導体層１５０の深さは例えば１０μｍ〜３０μｍであり、第２のｎ型半導体層１４０及び第１のｎ型半導体層１５０の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。
【００６９】
４．絶縁層の形成
次に、図１２（ｃ）に示すように、半導体基板の一方の面における所定の領域に、例えば二酸化珪素からなる絶縁層１６２を形成する。
【００７０】
５．電極の形成
次に、図１３（ａ）に示すように、半導体基板の一方の面に形成された第２のｎ型半導体層１４０、第２のｐ型半導体層１３２及び第１のｎ型半導体層１５０の表面に、電極層及び必要な場合は半田層を形成することにより、カソード電極Ｋ、ゲート電極Ｇ及び第４の電極Ｓを形成する。また、図１３（ｂ）に示すように、半導体基板の他方の面に形成された第１のｐ型半導体層１２２の表面に、電極層及び必要な場合は半田層を形成することにより、アノード電極Ａを形成する。
【００７１】
これにより、実施形態３に係る半導体装置１０２を製造することができる。
【００７２】
［実施形態４］
図１４は、実施形態４に係る半導体装置２０２を説明するために示す図である。図１４（ａ）は半導体装置２０２の断面図であり、図１４（ｂ）は半導体装置２０２の平面図である。なお、図１４（ｂ）は半導体装置２０２を一方の面側から見た平面図である。
【００７３】
実施形態４に係る半導体装置２０２は、基本的には実施形態２に係る半導体装置２００と同様の構成を有するが、絶縁分離構造の構成が実施形態２に係る半導体装置２００の場合とは異なる。
【００７４】
すなわち、実施形態４に係る半導体装置２０２においては、図１４に示すように、溝にガラス層を埋め込むことによる絶縁分離構造ではなく、半導体基板の表面に絶縁層を形成することによる絶縁分離構造を備える。
【００７５】
このように、実施形態４に係る半導体装置２０２は、絶縁分離構造の構成が実施形態２に係る半導体装置２００の場合とは異なるが、実施形態２に係る半導体装置２００の場合と同様に、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備えるため、オン電流は、サイリスタのアノード電極Ａ・カソード電極Ｋ間の２つの電流経路（Ａ→Ｅ２→Ｂ２→Ｃ２→Ｂ１→Ｅ１→Ｋ、Ａ→Ｅ２→Ｂ２→Ｃ１→Ｂ１→Ｅ１→Ｋ）を流れるのに加えて、サイリスタよりもオン抵抗の低いトランジスタ（第１のトランジスタＴＲ１）のコレクタ電流が直接外部に流れる際の別の電流経路（Ｓ→Ｃ１→Ｂ１→Ｅ１→Ｋ）をも流れるようになる（図２（ｃ）参照。）。その結果、実施形態４に係る半導体装置２０２は、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置となる。
【００７６】
また、実施形態４に係る半導体装置２０２によれば、カソード電極Ｋの面積を「ＳＫ」とし、アノード電極Ａの面積を「ＳＡ」としたとき、「ＳＫ＞ＳＡ」の関係を満たすため、サイリスタのアノード電極Ａ・カソード電極Ｋ間の電流が流れるアノード電極Ａの面積ＳＡよりも、サイリスタのアノード電極Ａ・カソード電極Ｋ間の電流に加えて第１のトランジスタＴＲ１のコレクタ電流が流れるカソード電極Ｋの面積ＳＫを大きくすることで、第１トランジスタＴＲ１のコレクタ電流が外部に流れ易くなるため、より一層オン抵抗の低い半導体装置となる。
【００７７】
なお、実施形態４に係る半導体装置２０２は、絶縁分離構造の構成以外の点は実施形態２に係る半導体装置２００の場合と同様の構成を有するため、実施形態２に係る半導体装置２００が有する効果のうち該当する効果を有する。
【００７８】
実施形態４に係る半導体装置２０２は、以下のようにして製造することができる。
図１５〜図１７は、実施形態４に係る半導体装置２０２を製造する方法を説明するために示す図である。図１５（ａ）〜図１５（ｃ）、図１６（ａ）〜図１６（ｃ）並びに図１７（ａ）及び図１７（ｂ）は各工程図である。以下、工程順に説明する。
【００７９】
１．半導体基板の準備
まず、図１５（ａ）に示すように、第１のｎ型半導体層（ｎ＋型半導体層）２５０及び第１のｎ型半導体層（ｎ−型半導体層）２１０を有する半導体基板を準備する。半導体基板の厚さは例えば２００μｍであり、第１のｎ型半導体層２５０の厚さは例えば５０μｍであり、第１のｎ型半導体層２１０の厚さは例えば１５０μｍである。第１のｎ型半導体層２５０におけるｎ型不純物濃度は例えば１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３であり、第１のｎ型半導体層２１０におけるｎ型不純物濃度は例えば５．０×１０１３ｃｍ−３〜１．０×１０１７ｃｍ−３である。
【００８０】
２．ｐ＋型拡散層の作製
次に、図１５（ｂ）に示すように、半導体基板の一方の面に所定のマスクＭ３１を形成するとともに半導体基板の他方の面の全面にマスクＭ３２を形成した後、半導体基板の一方の面に気相法により例えばボロンをデポジションしてｐ型不純物堆積層２１９，２２９を形成する。
【００８１】
次に、図１５（ｃ）に示すように、マスクＭ３１及びマスク３２を除去した後、半導体基板を所定の温度条件で熱拡散することにより、半導体基板の一方の面の所定領域にｐ＋型拡散層（最終的には第２のｐ型半導体層２３０及び第１のｐ型半導体層２２０となる。）を作製する。ｐ＋型拡散層（最終的には第２のｐ型半導体層２３０及び第１のｐ型半導体層２２０となる。）の深さは例えば３０μｍ〜５０μｍであり、ｐ＋型拡散層（最終的には第２のｐ型半導体層２３０及び第１のｐ型半導体層２２０となる。）の不純物濃度は例えば１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３である。
【００８２】
３．ｎ＋＋型拡散層及びｐ＋＋型拡散層の作製
（１）ｎ型不純物のデポジション
次に、図１６（ａ）に示すように、半導体基板の一方の面に所定のマスクＭ３３を形成するとともに、半導体基板の一方の面及び他方の面に例えばリンをデポジションしてｎ型不純物堆積層２４１，２５１を形成する。
【００８３】
（２）ｐ型不純物のデポジション
次に、図１６（ｂ）に示すように、マスクＭ３３を除去した後、半導体基板の一方の面に所定のマスクＭ３４を形成するとともに、半導体基板の他方の面の全面にマスクＭ３５を形成した後、半導体基板の一方の面に気相法により例えばボロンをデポジションしてｐ型不純物堆積層２３１，２２１を形成する。
【００８４】
（３）ｎ型不純物及びｐ型不純物の拡散
次に、図１６（ｃ）に示すように、マスクＭ３４及びマスクＭ３５を除去した後、所定の温度条件で熱拡散することにより、半導体基板の一方の面に、第２のｎ型半導体層２４０（ｎ＋＋型拡散層、カソード電極Ｋとのオーミック層）、第２のｐ型半導体層２３２（ｐ＋＋型拡散層、ゲート電極Ｇとのオーミック層）及び第１のｐ型半導体層２２２（ｐ＋＋型拡散層、アノード電極Ａとのオーミック層）を作製し、半導体基板の他方の面にオーミック層２５２（ｎ＋＋型拡散層、第４の電極Ｓとのオーミック層）を作製する。第２のｐ型半導体層２３２及び第１のｐ型半導体層２２２の深さは例えば１０μｍ〜３０μｍであり、第２のｐ型半導体層２３２及び第１のｐ型半導体層２２２の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。また、第２のｎ型半導体層２４０及び第１のｎ型半導体層２５２の深さは例えば１０μｍ〜３０μｍであり、第２のｎ型半導体層２４０及び第１のｎ型半導体層２５２の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。
【００８５】
４．絶縁層の形成
次に、図１７（ａ）に示すように、半導体基板の一方の面における所定の領域に、例えば二酸化珪素からなる絶縁層２６２を形成する。
【００８６】
５．電極の形成
次に、図１７（ｂ）に示すように、半導体基板の一方の面に形成された第２のｎ型半導体層２４０、第２のｐ型半導体層２３２及び第１のｐ型半導体層２２２の表面に、電極層及び必要な場合は半田層を形成することにより、カソード電極Ｋ、ゲート電極Ｇ及びアノード電極Ａを形成する。また、半導体基板の他方の面に形成されたオーミック層２５２の表面に、電極層及び必要な場合は半田層を形成することにより、第４の電極Ｓを形成する。
【００８７】
これにより、実施形態４に係る半導体装置２０２を製造することができる。
【００８８】
［実施形態５及び６］
図１８は、実施形態５に係る半導体装置１０４の平面図である。図１９は、実施形態６に係る半導体装置１０６の平面図である。なお、図１８は半導体装置１０４を一方の面側から見た平面図であり、図１９は半導体装置１０６を一方の面側から見た平面図である。
【００８９】
実施形態５に係る半導体装置１０４及び実施形態６に係る半導体装置１０６は、基本的には実施形態３に係る半導体装置１０２と同様の構成を有するが、第４の電極Ｓの平面形状及び配置位置が実施形態３に係る半導体装置１０２の場合とは異なる。
【００９０】
すなわち、実施形態５に係る半導体装置１０４においては、図１８に示すように、第４の電極Ｓがカソード電極Ｋを囲むような平面形状及び配置位置を有する。また、実施形態６に係る半導体装置１０６においては、図１９に示すように、第４の電極Ｓがカソード電極Ｋと曲折した対向面にて対向するような平面形状及び配置位置を有する。
【００９１】
また、実施形態５に係る半導体装置１０４及び実施形態６に係る半導体装置１０６においては、図１８及び図１９からも明らかなように、第４の電極Ｓの面積を「Ｓ４」とし、ゲート電極Ｇの面積を「ＳＧ」としたとき、「Ｓ４＞ＳＧ」の関係を満たすとともに、チップ表面におけるカソード電極Ｋと第４の電極Ｓとが対向する線の長さを「Ｌ１」とし、チップ表面における対角線の長さを「Ｌ０」としたとき、「Ｌ１＞Ｌ０」の関係を満たす。
【００９２】
このように実施形態５に係る半導体装置１０４及び実施形態６に係る半導体装置１０６は、第４の電極Ｓの平面形状及び配置位置が実施形態３に係る半導体装置１０２の場合とは異なるが、実施形態３に係る半導体装置１０２の場合と同様に、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備えるため、オン電流は、サイリスタのアノード電極Ａ・カソード電極Ｋ間の２つの電流経路（Ａ→Ｅ２→Ｂ２→Ｃ２→Ｂ１→Ｅ１→Ｋ、Ａ→Ｅ２→Ｂ２→Ｃ１→Ｂ１→Ｅ１→Ｋ）を流れるのに加えて、サイリスタよりもオン抵抗の低いトランジスタ（第１のトランジスタＴＲ１）のコレクタ電流が直接外部に流れる際の別の電流経路（Ｓ→Ｃ１→Ｂ１→Ｅ１→Ｋ）をも流れるようになる（図２（ｃ）参照。）。その結果、実施形態５に係る半導体装置１０４及び実施形態６に係る半導体装置１０６はともに、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置となる。
【００９３】
また、実施形態５に係る半導体装置１０４及び実施形態６に係る半導体装置１０６によれば、上記したように、「Ｓ４＞ＳＧ」の関係を満たすことから、トリガー電流を流すためのゲート電極Ｇの面積ＳＧよりも第１トランジスタＴＲ１のコレクタ電流を外部に流すための第４の電極Ｓの面積Ｓ４を大きくすることで、第１トランジスタＴＲ１のコレクタ電流が外部に流れ易くなるため、より一層オン抵抗の低い半導体装置となる。
【００９４】
また、実施形態５に係る半導体装置１０４及び実施形態６に係る半導体装置１０６によれば、上記したように、「Ｌ１＞Ｌ０」の関係を満たすため、カソード電極Ｋから第４の電極Ｓに至る電流経路（Ｋ→Ｅ１→Ｂ１→Ｃ１→Ｓ）の断面積が広くなって内部抵抗が低くなるため、より一層オン抵抗の低い半導体装置となる。
【００９５】
なお、実施形態５に係る半導体装置１０４及び実施形態６に係る１０６は、第４の電極Ｓの平面形状及び配置位置以外の点は実施形態３に係る半導体装置１０２の場合と同様の構成を有するため、実施形態３に係る半導体装置１０２が有する効果のうち該当する効果を有する。
【００９６】
［実施形態７］
本発明の半導体装置は、例えばバッテリー充電装置に用いることができる。図２０は、実施形態２に係る半導体装置２００を用いたバッテリー充電装置１０００（実施形態７に係るバッテリー充電装置１０００）の回路図である。図２１は、バッテリー充電装置１０００の動作を説明するために示す図である。
【００９７】
実施形態７に係るバッテリー充電装置１０００は、図２０に示すように、バッテリーＢと、三相交流発電機１０１０と、レギュレータ１０２０とを備える。
【００９８】
バッテリーＢは、＋端子（正側）と−端子（負側）を有し、これらの端子を介して充放電可能になっている。なお、このバッテリーＢの負側は、接地に接続されている。三相交流発電機１０１０は、バッテリーＢを充電するための交流電圧を発生し、各相（Ｕ相、Ｖ相、Ｗ相）の出力端子から該交流電圧を供給するようになっている。レギュレータ１０２０は、三相交流発電機１０１０によるバッテリーＢの充電を制御するようになっている。
【００９９】
レギュレータ１０２０は、整流回路１と、第１の半導体装置Ｔ１と、第２の半導体装置Ｔ２と、第３の半導体装置Ｔ３と、第１の抵抗素子Ｒ１と、第２の抵抗素子Ｒ２、第３の抵抗素子Ｒ３と、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、第３のスイッチ回路ＳＷ３と、コントローラＣＯＮとを有する。そして、第１の半導体装置Ｔ１、第２の半導体装置Ｔ２及び第３の半導体装置Ｔ３として、上述した実施形態２に係る半導体装置２００を用いる。
【０１００】
整流回路１は、三相交流発電機１０１０の各相（Ｕ相、Ｖ相、Ｗ相）の出力端子から出力される交流電流を整流し、バッテリーＢに充電電流を流すようになっている。
【０１０１】
整流回路１は、例えば、図２０に示すように、第１のダイオードＤ１と、第２のダイオードＤ２と、第３のダイオードＤ３と、第４のダイオードＤ４と、第５のダイオードＤ５と、第６のダイオードＤ６と、を有する。第１のダイオードＤ１は、三相交流発電機１０１０のＵ相の出力端子にアノードが接続され、バッテリーＢの正側にカソードが接続されている。第２のダイオードＤ２は、三相交流発電機１０１０のＶ相の出力端子にアノードが接続され、バッテリーＢの正側にカソードが接続されている。第３のダイオードＤ３は、三相交流発電機１０１０のＷ相の出力端子にアノードが接続され、バッテリーＢの正側にカソードが接続されている。第４のダイオードＤ４は、三相交流発電機１０１０のＵ相の出力端子にカソードが接続され、バッテリーＢの負側にアノードが接続されている。第５のダイオードＤ５は、三相交流発電機１０１０のＶ相の出力端子にカソードが接続され、バッテリーＢの負側にアノードが接続されている。第６のダイオードＤ６は、三相交流発電機１０１０のＷ相の出力端子にカソードが接続され、バッテリーＢの負側にアノードが接続されている。
【０１０２】
第１の半導体装置Ｔ１は、制御信号ＳＣＯＮ１が入力される第１の端子ｘ１、バッテリーＢの負側に接続された第２の端子ｘ２、バッテリーＢの正側に接続された第３の端子ｘ３、および、三相交流発電機１０１０のＵ相の出力端子に接続された第４の端子ｘ４を有する。第２の半導体装置Ｔ２は、制御信号ＳＣＯＮ２が入力される第１の端子ｘ１、バッテリーＢの負側に接続された第２の端子ｘ２、バッテリーＢの正側に接続された第３の端子ｘ３、および、三相交流発電機１０１０のＶ相の出力端子に接続された第４の端子ｘ４を有する。第３の半導体装置Ｔ３は、制御信号ＳＣＯＮ３が入力される第１の端子ｘ１、バッテリーＢの負側に接続された第２の端子ｘ２、バッテリーＢの正側に接続された第３の端子ｘ３、および、三相交流発電機１０１０のＷ相の出力端子に接続された第４の端子ｘ４を有する。
【０１０３】
ここで、図２１に示すように、第１ないし第３の半導体装置Ｔ１〜Ｔ３は、例えば、それぞれ、第１導電型の第１のトランジスタ（ｎｐｎバイポーラトランジスタ）ＴＲ１と、第２導電型の第２のトランジスタ（ｐｎｐバイポーラトランジスタ）とを有する。
【０１０４】
第１のトランジスタＴＲ１は、第１の端子ｘ１にベースが接続され、第２の端子ｘ２にエミッタが接続され、第４の端子ｘ４にコレクタが接続されている。また、第２のトランジスタは、第４の端子ｘ４にベースが接続され、第１の端子ｘ１にコレクタが接続され、第３の端子ｘ３にエミッタが接続されている。
【０１０５】
従って、第１の半導体装置Ｔ１、第２の半導体装置Ｔ２及び第３の半導体装置Ｔ３のそれぞれにおいては、第１の端子ｘ１が実施形態２に係る半導体装置２００のゲート電極Ｇに対応し、第２の端子ｘ２が実施形態２に係る半導体装置２００のカソード電極Ｋに対応し、第３の端子ｘ３が実施形態２に係る半導体装置２００のアノード電極Ａに対応し、第４の端子ｘ４が実施形態２に係る半導体装置２００の第４の電極Ｓに対応する。
【０１０６】
例えば、第１の端子ｘ１に制御信号が入力され、第１のトランジスタＴＲ１に所定値以上のベース電流が流れると、第１のトランジスタＴＲ１がオンする。これにより、発電機短絡電流が、第１のトランジスタＴＲ１のコレクタ−エミッタ間を介して、第４の端子ｘ４から第２の端子ｘ２に流れる。これにより、第２のトランジスタＴＲ２に所定値以上のベース電流が流れて、第２のトランジスタＴＲ２がオンする。これにより、第２のトランジスタＴＲ２のエミッタ−コレクタ電流が、第１のトランジスタＴＲ１のベース電流として流れる。すなわち、第２のトランジスタＴＲ２のエミッタ−コレクタ電流が継続して流れる間は、第１のトランジスタＴＲ１がオンし続ける。
【０１０７】
そして、制御信号ＳＣＯＮ１〜ＳＣＯＮ３の入力が停止し且つ第２のトランジスタＴＲ２のエミッタ−コレクタ電流が流れなければ、第１、第２のトランジスタＴ１、ＴＲ２は、オフする。
【０１０８】
このように、第１ないし第３の半導体装置Ｔ１〜Ｔ３は、制御信号ＳＣＯＮ１〜ＳＣＯＮ３の入力で、第３の端子ｘ３と第２の端子ｘ２との間に規定値以上の電流が流れることにより、第４の端子ｘ４と第２の端子ｘ２との間に電流が流れるようになっている。さらに、第１ないし第３の半導体装置Ｔ１〜Ｔ３は、第３の端子ｘ３と第２の端子ｘ２との間に継続して電流が流れている間は、第４の端子ｘ４と第２の端子ｘ２との間に電流が継続して流れるようになっている。
【０１０９】
そして、第１ないし第３の半導体装置Ｔ１〜Ｔ３は、制御信号ＳＣＯＮ１〜ＳＣＯＮ３の入力が停止し且つ第３の端子ｘ３からの電流が遮断されれば、第４の端子ｘ４と第２の端子ｘ２との間に電流が遮断される。
【０１１０】
また、第１の抵抗素子Ｒ１は、バッテリーＢの正側と第１の半導体装置Ｔ１の第３の端子ｘ３との間に接続されている。第２の抵抗素子Ｒ２は、バッテリーＢの正側と第２の半導体装置Ｔ２の第３の端子ｘ３との間に接続されている。第３の抵抗素子Ｒ３は、バッテリーＢの正側と第３の半導体装置Ｔ３の第３の端子ｘ３との間に接続されている。
【０１１１】
また、第１のスイッチ回路ＳＷ１は、バッテリーＢの正側と第１の半導体装置Ｔ１の第３の端子ｘ３との間に接続されている。この第１のスイッチ回路ＳＷ１は、コントローラＣＯＮの制御信号ＳＣＯＮ４により制御され、オンすることによりバッテリーＢの正側と第１の半導体装置Ｔ１の第３の端子ｘ３との間を導通し、オフすることによりバッテリーＢの正側と第１の半導体装置Ｔ１の第３の端子ｘ３との間を遮断する。
【０１１２】
第２のスイッチ回路ＳＷ２は、バッテリーＢの正側と第２の半導体装置Ｔ２の第３の端子ｘ３との間に接続されている。この第２のスイッチ回路ＳＷ２は、コントローラＣＯＮの制御信号ＳＣＯＮ５により制御され、オンすることによりバッテリーＢの正側と第２の半導体装置Ｔ２の第３の端子ｘ３との間を導通し、オフすることによりバッテリーＢの正側と第２の半導体装置Ｔ２の第３の端子ｘ３との間を遮断する。
【０１１３】
第３のスイッチ回路ＳＷ３は、バッテリーＢの正側と第３の半導体装置Ｔ３の第３の端子ｘ３との間に接続されている。この第３のスイッチ回路ＳＷ３は、コントローラＣＯＮの制御信号ＳＣＯＮ６により制御され、オンすることによりバッテリーＢの正側と第３の半導体装置Ｔ３の第３の端子ｘ３との間を導通し、オフすることによりバッテリーＢの正側と第３の半導体装置Ｔ３の第３の端子ｘ３との間を遮断する。
【０１１４】
なお、第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３は、例えば、バッテリーＢの正側と第３の端子ｘ３との間に接続され、ベース（ゲート）に制御信号ＳＣＯＮ４〜ＳＣＯＮ６が入力されるバイポーラトランジスタ（ＭＯＳトランジスタ）で構成される。
【０１１５】
また、コントローラＣＯＮは、バッテリーＢの充電電圧を検出し、この検出結果に応じて、制御信号ＳＣＯＮ１〜ＳＣＯＮ３を出力し、第１ないし第３の半導体装置Ｔ１〜Ｔ３を制御するようになっている。コントローラＣＯＮは、一定期間だけ、制御信号ＳＣＯＮ１〜ＳＣＯＮ３を出力する。したがって、例えば、制御信号ＳＣＯＮ１〜ＳＣＯＮ３は、パルス波である。
【０１１６】
さらに、コントローラＣＯＮは、バッテリーＢの充電電圧を検出し、この検出結果に応じて、制御信号ＳＣＯＮ４〜ＳＣＯＮ６を出力し、第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３を制御するようになっている。
【０１１７】
例えば、コントローラＣＯＮは、バッテリーＢの充電電圧が予め設定された閾値電圧（例えば、過充電電圧）以上になった場合には、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第１の端子ｘ１に制御信号ＳＣＯＮ１〜ＳＣＯＮ３を出力して、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第２の端子ｘ２と第４の端子ｘ４との間を導通させる。
これより、三相交流発電機１０１０の各相（Ｕ相、Ｖ相、Ｗ相）の出力端子とバッテリーの負側との間を短絡する。
【０１１８】
また、例えば、コントローラＣＯＮは、バッテリーＢの充電電圧が該閾値電圧未満になった場合には、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第１の端子ｘ１への制御信号ＳＣＯＮ１〜ＳＣＯＮ３の供給を停止し、且つ第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３に第４ないし第６の制御信号ＳＣＯＮ４〜ＳＣＯＮ６を出力して第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３を一時的にオフする（なお、他の場合は、第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３は、オンしている）。
【０１１９】
これにより、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第１、第３の端子ｘ１、ｘ３に電流が流れなくなる。すなわち、第３の端子ｘ３と第２の端子ｘ２との間に電流が流れなくなる。これにより、既述のように、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第２のトランジスタＴＲ２がオフするとともに、第１のトランジスタＴＲ１もオフする。
【０１２０】
したがって、第１ないし第３の半導体装置Ｔ１〜Ｔ３は、第４の端子ｘ４と第２の端子ｘ２との間に電流が流れなくなる。すなわち、図２１に示す発電機短絡電流が遮断される。
【０１２１】
次に、以上のような構成を有するバッテリー充電システム１０００の動作の一例について、説明する。
先ず、三相交流発電機１０１０は、バッテリーＢを充電するための交流電圧を発生し、各相（Ｕ相、Ｖ相、Ｗ相）の出力端子から該交流電圧を供給する。そして、レギュレータ１０２０の整流回路１は、三相交流発電機１０１０の各相（Ｕ相、Ｖ相、Ｗ相）の出力端子から出力される交流電流を整流し、バッテリーＢに充電電流を流す。これにより、バッテリーＢの充電電圧が上昇する。
【０１２２】
そして、コントローラＣＯＮは、バッテリーＢの充電電圧が予め設定された閾値電圧（例えば、過充電電圧）以上になった場合には、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第１の端子ｘ１に制御信号ＳＣＯＮ１〜ＳＣＯＮ３を出力して、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第２の端子ｘ２と第４の端子ｘ４との間を導通させる。
【０１２３】
これより、三相交流発電機１０１０の各相（Ｕ相、Ｖ相、Ｗ相）の出力端子とバッテリーの負側との間を短絡する。これにより、バッテリーＢの充電が停止する。このとき、既述のように、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第２のトランジスタＴＲ２のエミッタ−ベース間には、発電機短絡電流が流れず、発電機短絡電流より少ない電流が流れることになる。
【０１２４】
次に、コントローラＣＯＮは、バッテリーＢの充電電圧が該閾値電圧未満になった場合には、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第１の端子ｘ１への制御信号ＳＣＯＮ１〜ＳＣＯＮ３の供給を停止し、且つ第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３に第４ないし第６の制御信号ＳＣＯＮ４〜ＳＣＯＮ６を出力して第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３を一時的にオフする。
【０１２５】
これにより、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第１、第２の端子ｘ１、ｘ２に電流が流れなくなり、第３の端子ｘ３と第２の端子ｘ２との間に電流が流れなくなる。これにより、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第２のトランジスタＴＲ２がオフするとともに、第１のトランジスタＴＲ１もオフする。
【０１２６】
したがって、第１ないし第３の半導体装置Ｔ１〜Ｔ３は、第４の端子ｘ４と第２の端子ｘ２との間に電流が流れなくなる。すなわち、図２１に示す発電機短絡電流が遮断される。これにより、バッテリーＢの充電が再開される。
【０１２７】
以上のバッテリー充電システム１０００の動作が繰り返されることにより、バッテリーＢの充電電圧が該閾値電圧近傍に維持される。
【０１２８】
このとき、レギュレータ１０２０では、第１ないし第３の半導体装置Ｔ１〜Ｔ３における、第１トランジスターＴＲ１及び第２トランジスターＴＲ２から構成されるサイリスターのアノード−カソード間に発電機短絡電流を流すのではなく、第１のトランジスタＴＲ１のコレクタ−エミッタ間に発電機短絡電流を流すことにより、三相交流発電機１０１０の各相（Ｕ相、Ｖ相、Ｗ相）の出力端子とバッテリーの負側との間を短絡させている。
【０１２９】
これにより、該第２のトランジスタＴＲ２のジュール熱（第２のトランジスタのＶｂｅと第２トランジスタのエミッタ−ベースに流れる電流の積）が小さくなり、特開２０１０−１５４６８１号公報に記載された従来技術（第１ないし第３の半導体装置として通常のサイリスタを用いたもの）よりも電力損失が低減され、放熱フィンの小型化を図ることができる。また、第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３をオフにすることにより、第１ないし第３の半導体装置Ｔ１〜Ｔ３をより確実にオフすることができる。
【０１３０】
以上のように、実施形態２に係る半導体装置２００を用いたバッテリー充電装置１０００（実施形態７に係るバッテリー充電装置１０００）によれば、電力損失を低減しつつ、バッテリーの充電をより適切に制御することができる。
【０１３１】
以上、本発明の半導体装置を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば次のような変形も可能である。
【０１３２】
（１）上記の各実施形態においては、プレーナー型の半導体装置を例にとって本発明の半導体装置の製造方法を説明したが、本発明のこれに限定されるものではない。例えば、メサ型の半導体装置に本発明を適用することもできる。
【符号の説明】
【０１３３】
１００，１０２，１０４，１０６，２００，２０２，９００…半導体装置、１１０，２１０，９１０…第１のｎ型半導体層（ｎ−型半導体層）、１２０，２２０，９２０…第１のｐ型半導体層（ｐ＋型半導体層）、１２２，２２２，９２２…第１のｐ型半導体層（ｐ＋＋型半導体層）、１３０，２３０，９３０…第２のｐ型半導体層（ｐ＋型半導体層）、１３２，２３２，９３２…第２のｐ型半導体層（ｐ＋＋型半導体層）、１４０，２４０，９４０…第２のｎ型半導体層（ｎ＋＋型半導体層）、１５０，２５０，２５２…第１のｎ型半導体層（ｎ＋型半導体層又はｎ＋＋型半導体層）、１６０，２６４，１７０…溝、１６２，２６２…絶縁層、１６４，１７２…ガラス層、１０００…バッテリー充電装置、１０１０…三相交流発電機、１０２０…レギュレータ、Ａ…アノード電極、Ｂ１…第１のベース層、Ｂ２…第２のベース層、Ｃ１…第１のコレクタ層、Ｃ２…第２のコレクタ層、Ｅ１…第１のエミッタ層、Ｅ２…第２のエミッタ層、Ｇ…ゲート電極、Ｋ…カソード電極、Ｒ…抵抗、Ｓ…第４の電極、ＴＲ１…第１のトランジスタ、ＴＲ２…第２のトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
図２２及び図２３は、従来の半導体装置９００を説明するために示す図である。図２２（ａ）は半導体装置９００の断面図であり、図２２（ｂ）は半導体装置９００の平面図である。図２３（ａ）は半導体装置９００の構造を模式的に示す図であり、図２３（ｂ）は図２３（ａ）を第１のトランジスタＴＲ１（ｎｐｎバイポーラトランジスタ）及び第２のトランジスタＴＲ２（ｐｎｐバイポーラトランジスタ）に分解して示す図であり、図２３（ｃ）は半導体装置９００の動作を説明するために示す半導体装置９００の等価回路図である。
【０００３】
従来の半導体装置９００は、図２２及び図２３に示すように、第１のｐ型半導体層９２０，９２２と、第１のｐ型半導体層９２０，９２２に接して配置された第１のｎ型半導体層９１０と、第１のｎ型半導体層９１０に接して配置された第２のｐ型半導体層９３０，９３２と、第２のｐ型半導体層９３０，９３２に接して配置された第２のｎ型半導体層９４０と、第１のｐ型半導体層９２０，９２２に接続されたアノード電極Ａと、第２のｎ型半導体層９４０に接続されたカソード電極Ｋと、第２のｐ型半導体層９３０，９３２に接続されたゲート電極Ｇとを備え、第１のエミッタ層としての第２のｎ型半導体層９４０、第１のベース層としての第２のｐ型半導体層９３０，９３２及び第１のコレクタ層としての第１のｎ型半導体層９１０からなる第１のトランジスタＴＲ１と、第２のエミッタ層としての第１のｐ型半導体層９２０，９２２、第２のベース層としての第１のｎ型半導体層９１０及び第２のコレクタ層としての前記第２のｐ型半導体層９３０，９３２からなる第２のトランジスタＴＲ２とが組み合わされたサイリスタ構造を有する。
【０００４】
従来の半導体装置９００によれば、第１のトランジスタＴＲ１と第２のトランジスタＴＲ２とが上記のように組み合わされたサイリスタ構造を有するため、アノード電極Ａとカソード電極Ｋとの間に電圧を印加した状態で第１のトランジスタＴＲ１にゲート電流を流した場合には、第１のトランジスタＴＲ１及び第２のトランジスタＴＲ２が順次オンすることによりサイリスタをターンオン状態とすることができる。そして、従来の半導体装置９００によれば、ゲート電流を取り去った後においても、サイリスタをターンオフさせるまでターンオン状態を維持することができる（例えば、非特許文献１参照。）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】柴崎功著、「入門エレクトロニクス３ 魔法のスイッチ サイリスタ」。株式会社誠文堂新光社、昭和６０年１２月２４日発行、ｐ．３８−４１
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、電力用半導体装置の分野においては、様々な用途において、従来よりもオン抵抗の低い半導体装置が求められており、サイリスタ構造を有する半導体装置においても例外ではない。
【０００７】
そこで、本発明は、上記した課題に鑑みてなされたもので、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
［１］本発明の半導体装置は、第１のｐ型半導体層と、前記第１のｐ型半導体層に接して配置された第１のｎ型半導体層と、前記第１のｎ型半導体層に接して配置された第２のｐ型半導体層と、前記第２のｐ型半導体層に接して配置された第２のｎ型半導体層と、前記第１のｐ型半導体層に接続されたアノード電極と、前記第２のｐ型半導体層に接続されたゲート電極と、前記第２のｎ型半導体層に接続されたカソード電極とを備え、第１のエミッタ層としての前記第２のｎ型半導体層、第１のベース層としての前記第２のｐ型半導体層及び第１のコレクタ層としての前記第１のｎ型半導体層からなる第１のトランジスタと、第２のエミッタ層としての前記第１のｐ型半導体層、第２のベース層としての前記第１のｎ型半導体層及び第２のコレクタ層としての前記第２のｐ型半導体層からなる第２のトランジスタとが組み合わされたサイリスタ構造を有する半導体装置であって、前記第１のコレクタ層としての前記第１のｎ型半導体層に接続され、前記第１のトランジスタのコレクタ電流を外部に取り出すための第４の電極をさらに備えることを特徴とする。
【０００９】
本発明の半導体装置によれば、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極をさらに備えるため、オン電流は、サイリスタのアノード電極Ａ・カソード電極Ｋ間の２つの電流経路（Ａ→Ｅ２→Ｂ２→Ｃ２→Ｂ１→Ｅ１→Ｋ、Ａ→Ｅ２→Ｂ２→Ｃ１→Ｂ１→Ｅ１→Ｋ）を流れるのに加えて、サイリスタよりもオン抵抗の低いトランジスタ（第１のトランジスタＴＲ１）のコレクタ電流が直接外部に流れる際の別の電流経路（Ｓ→Ｃ１→Ｂ１→Ｅ１→Ｋ）をも流れるようになる（後述する図２参照。）。その結果、本発明の半導体装置は、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置となる。
【００１０】
本発明の半導体装置を使用する際には、外部抵抗をアノード電極に接続することが好ましい。このような構成とすることにより、サイリスタのアノード電極・カソード電極間には保持電流程度の小さな電流を流しながら、第１トランジスタＴＲ１には大きなコレクタ電流を流すことが可能となる。
【００１１】
［２］本発明の半導体装置においては、前記半導体装置は、一の半導体基板に形成され、前記半導体基板の一方の面には、前記カソード電極、前記ゲート電極及び前記第４の電極が形成され、前記半導体基板の他方の面には、前記アノード電極が形成されてなることが好ましい。
【００１２】
このような構成とすることにより、従来の半導体装置９００を製造する工程とほぼ同様の工程で本発明の半導体装置を製造することが可能となる。
【００１３】
［３］本発明の半導体装置（上記［２］に記載の半導体装置）においては、前記第４の電極の面積を「Ｓ４」とし、前記ゲート電極の面積を「ＳＧ」としたとき、「Ｓ４＞ＳＧ」の関係を満たすことが好ましい。
【００１４】
このような構成とすることにより、トリガー電流を流すためのゲート電極の面積ＳＧよりも第１トランジスタＴＲ１のコレクタ電流を外部に流すための第４の電極の面積Ｓ４を大きくすることで、第１トランジスタＴＲ１のコレクタ電流が外部に流れ易くなるため、より一層オン抵抗の低い半導体装置となる。
【００１５】
［４］本発明の半導体装置（上記［２］又は［３］に記載の半導体装置）においては、チップ表面における前記カソード電極と前記第４の電極とが対向する線の長さを「Ｌ１」とし、チップ表面における対角線の長さを「Ｌ０」としたとき、「Ｌ１＞Ｌ０」の関係を満たすことが好ましい。
【００１６】
このような構成とすることにより、カソード電極から第４の電極に至る電流経路（Ｋ→Ｅ１→Ｂ１→Ｃ１→Ｓ）の断面積が広くなって内部抵抗が低くなるため、より一層オン抵抗の低い半導体装置となる。
【００１７】
［５］本発明の半導体装置においては、前記半導体装置は、一の半導体基板に形成され、前記半導体基板の一方の面には、前記カソード電極、前記ゲート電極及び前記アノード電極が形成され、前記半導体基板の他方の面には、前記第４の電極が形成されてなることが好ましい。
【００１８】
このような構成とすることにより、第４の電極（すなわち、第１のトランジスタＴＲ１のコレクタ（第１のコレクタ層Ｃ１））の面積を大きくすることが可能となり、より一層オン抵抗の低い半導体装置となる。
【００１９】
［６］本発明の半導体装置（上記［５］に記載の半導体装置）においては、前記カソード電極の面積を「ＳＫ」とし、前記アノード電極の面積を「ＳＡ」としたとき、「ＳＫ＞ＳＡ」の関係を満たすことが好ましい。
【００２０】
このような構成とすることにより、サイリスタのアノード電極・カソード電極間の電流が流れるアノード電極の面積ＳＡよりも、サイリスタのアノード電極・カソード電極間の電流に加えて第１のトランジスタＴＲ１のコレクタ電流が流れるカソード電極の面積ＳＫを大きくすることで、第１トランジスタＴＲ１のコレクタ電流が外部に流れ易くなるため、より一層オン抵抗の低い半導体装置となる。
【図面の簡単な説明】
【００２１】
【図１】実施形態１に係る半導体装置１００を説明するために示す図である。
【図２】実施形態１に係る半導体装置１００を説明するために示す図である。
【図３】実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。
【図４】実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。
【図５】実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。
【図６】実施形態２に係る半導体装置２００を説明するために示す図である。
【図７】実施形態２に係る半導体装置２００を製造する方法を説明するために示す図である。
【図８】実施形態２に係る半導体装置２００を製造する方法を説明するために示す図である。
【図９】実施形態２に係る半導体装置２００を製造する方法を説明するために示す図である。
【図１０】実施形態３に係る半導体装置１０２を説明するために示す図である。
【図１１】実施形態３に係る半導体装置１０２を製造する工程を説明するために示す図である。
【図１２】実施形態３に係る半導体装置１０２を製造する工程を説明するために示す図である。
【図１３】実施形態３に係る半導体装置１０２を製造する工程を説明するために示す図である。
【図１４】実施形態４に係る半導体装置２０２を説明するために示す図である。
【図１５】実施形態４に係る半導体装置２０２を製造する工程を説明するために示す図である。
【図１６】実施形態４に係る半導体装置２０２を製造する工程を説明するために示す図である。
【図１７】実施形態４に係る半導体装置２０２を製造する工程を説明するために示す図である。
【図１８】実施形態５に係る半導体装置１０４を説明するために示す図である。
【図１９】実施形態６に係る半導体装置１０６を説明するために示す図である。
【図２０】実施形態２に係る半導体装置２００を用いたバッテリー充電装置１０００（実施形態７に係るバッテリー充電装置１０００）の回路図である。
【図２１】バッテリー充電装置１０００の動作を説明するために示す図である。
【図２２】従来の半導体装置９００を説明するために示す図である。
【図２３】従来の半導体装置９００を説明するために示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の半導体装置について、図に示す実施の形態に基づいて説明する。
【００２３】
［実施形態１］
１．半導体装置１００の構成
図１及び図２は、実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の断面図であり、図１（ｂ）は半導体装置１００の平面図である。図２（ａ）は半導体装置１００の構造を模式的に示す図であり、図２（ｂ）は図２（ａ）を第１のトランジスタＴＲ１（ｎｐｎバイポーラトランジスタ）及び第２のトランジスタＴＲ２（ｐｎｐバイポーラトランジスタ）に分解して示す図であり、図２（ｃ）は半導体装置１００の動作を説明するために示す半導体装置１００の等価回路図である。なお、図１（ｂ）は半導体装置１００を一方の面側から見た平面図である。
【００２４】
実施形態１に係る半導体装置１００は、図１及び図２に示すように、第１のｐ型半導体層１２０、１２２と、第１のｐ型半導体層１２０，１２２に接して配置された第１のｎ型半導体層１１０と、第１のｎ型半導体層１１０に接して配置された第２のｐ型半導体層１３０，１３２と、第２のｐ型半導体層１３０，１３２に接して配置された第２のｎ型半導体層１４０と、第１のｐ型半導体層１２０，１２２に接続されたアノード電極Ａと、第２のｐ型半導体層１３０，１３２に接続されたゲート電極Ｇと、第２のｎ型半導体層１４０に接続されたカソード電極Ｋとを備え、第１のエミッタ層Ｅ１としての第２のｎ型半導体層１４０、第１のベース層Ｂ１としての第２のｐ型半導体層１３０及び第１のコレクタ層Ｃ１としての第１のｎ型半導体層１１０，１５０からなる第１のトランジスタＴＲ１と、第２のエミッタ層Ｅ２としての第１のｐ型半導体層１２０，１２２、第２のベース層Ｂ２としての第１のｎ型半導体層１１０及び第２のコレクタ層Ｃ２としての第２のｐ型半導体層１３０，１３２からなる第２のトランジスタＴＲ２とが組み合わされたサイリスタ構造を有する半導体装置である。
【００２５】
そして、実施形態１に係る半導体装置１００においては、第１のコレクタ層Ｃ１としての第１のｎ型半導体層１１０，１５０に接続され、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備えることを特徴としている。
【００２６】
実施形態１に係る半導体装置１００においては、半導体装置１００は、一の半導体基板に形成され、半導体基板の一方の面（図１（ａ）の紙面上側）には、カソード電極Ｋ、ゲート電極Ｇ及び第４の電極Ｓが形成され、半導体基板の他方の面（図１（ａ）の紙面下側）には、アノード電極Ａが形成されてなる。
【００２７】
２．半導体装置１００の効果
実施形態１に係る半導体装置１００によれば、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極をさらに備えるため、オン電流は、サイリスタのアノード電極Ａ・カソード電極Ｋ間の２つの電流経路（Ａ→Ｅ２→Ｂ２→Ｃ２→Ｂ１→Ｅ１→Ｋ、Ａ→Ｅ２→Ｂ２→Ｃ１→Ｂ１→Ｅ１→Ｋ）を流れるのに加えて、サイリスタよりもオン抵抗の低いトランジスタ（第１のトランジスタＴＲ１）のコレクタ電流が直接外部に流れる際の別の電流経路（Ｓ→Ｃ１→Ｂ１→Ｅ１→Ｋ）をも流れるようになる（図２（ｃ）参照。）。その結果、実施形態１に係る半導体装置１００は、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置となる。
【００２８】
実施形態１に係る半導体装置１００によれば、半導体基板の一方の面には、カソード電極Ｋ、ゲート電極Ｇ及び第４の電極Ｓが形成され、半導体基板の他方の面には、アノード電極Ａが形成されてなるため、従来の半導体装置９００を製造する工程とほぼ同様の工程で、実施形態１に係る半導体装置１００を製造することが可能となる（後述する図３〜図５参照。）。
【００２９】
３．半導体装置１００を製造する方法
実施形態１に係る半導体装置１００は、以下のようにして製造することができる。
図３〜図５は、実施形態１に係る半導体装置１００を製造する方法を説明するために示す図である。図３（ａ）〜図３（ｃ）、図４（ａ）〜図４（ｃ）及び図５（ａ）〜図５（ｃ）は各工程図である。以下、工程順に説明する。
【００３０】
１．半導体基板の準備
まず、図３（ａ）に示すように、最終的には第１のｎ型半導体層１１０となるｎ−型の半導体基板を準備する。ｎ−型の半導体基板の厚さは例えば２００μｍ〜３００μｍであり、ｎ−型の半導体基板におけるｎ型不純物濃度は例えば５．０×１０１３ｃｍ−３〜１．０×１０１７ｃｍ−３である。
【００３１】
２．ｐ＋型拡散層の作製
次に、図３（ｂ）に示すように、半導体基板の一方の面に所定のマスクＭ１を形成した後、気相法により例えばボロンをデポジションしてｐ型不純物堆積層を形成し、その後、所定の温度条件で熱拡散することにより、半導体基板の一方の面に選択的に第２のｐ型半導体層（ｐ＋型拡散層）１３０を作製し、半導体基板の他方の面に第１のｐ型半導体層（ｐ＋型拡散層）１２０を作製する。第２のｐ型半導体層（ｐ＋型拡散層）１３０及び第１のｐ型半導体層（ｐ＋型拡散層）１２０の深さは例えば３０μｍ〜５０μｍであり、第２のｐ型半導体層（ｐ＋型拡散層）１３０及び第１のｐ型半導体層（ｐ＋型拡散層）１２０の不純物濃度は例えば１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３である。
【００３２】
３．ｐ＋＋型拡散層及びｎ＋＋型拡散層の作製
（１）ｐ型不純物のデポジション
次に、図３（ｃ）に示すように、半導体基板の一方の面に所定のマスクＭ２を形成した後、半導体基板の一方の面及び他方の面に気相法により例えばボロンをデポジションしてｐ型不純物堆積層１２１，１３１を形成する。
【００３３】
（２）ｎ型不純物のデポジション
次に、図４（ａ）に示すように、マスクＭ２を除去し、半導体基板の一方の面に所定のマスクＭ３を形成するとともに、半導体基板の他方の面全面にマスクＭ４を形成した後、半導体基板の一方の面にリンをデポジションしてｎ型不純物堆積層１４１，１５１を形成する。
【００３４】
（３）ｐ型不純物及びｎ型不純物の拡散
次に、所定の温度条件で熱拡散することにより、図４（ｂ）に示すように、半導体基板の一方の面に第２のｐ型半導体層（ｐ＋＋型拡散層、ゲート電極Ｇとのオーミック層）１３２、第２のｎ型半導体層（ｎ＋＋型拡散層、カソード電極Ｋとのオーミック層）１４０及び第１のｎ型半導体層（ｎ＋＋型拡散層、第４の電極Ｓとのオーミック層）１５０を作製し、半導体基板の他方の面に第１のｐ型半導体層（ｐ＋＋型拡散層、アノード電極Ａとのオーミック層）１２２を作製する。第２のｐ型半導体層１３２及び第１のｐ型半導体層１２２の深さは例えば１０μｍ〜３０μｍであり、第２のｐ型半導体層１３２及び第１のｐ型半導体層１２２の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。また、第２のｎ型半導体層１４０及び第１のｎ型半導体層１５０の深さは例えば１０μｍ〜３０μｍであり、第２のｎ型半導体層１４０及び第１のｎ型半導体層１５０の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。
【００３５】
４．溝の形成
次に、図４（ｃ）に示すように、半導体基板の一方の面に所定のマスクＭ５を形成するとともに、半導体基板の他方の面に所定のマスクＭ６を形成した後、半導体基板の一方の面側からエッチングにより溝１６０を形成し、半導体基板の他方の面側からエッチングにより溝１７０を形成する。溝の深さは例えば５０μｍ〜８０μｍであり、溝の幅は例えば２００μｍ〜４００μｍである。
【００３６】
５．絶縁層の形成
次に、図５（ａ）に示すように、半導体基板の一方の面における所定の領域に、例えば二酸化珪素からなる絶縁層１６２を形成する。
【００３７】
６．ガラス層の形成
次に、図５（ｂ）に示すように、半導体基板の一方の面に形成された溝１６０及び半導体基板の他方の面に形成された溝１７０の内部に順次、ガラスを埋め込み、ガラス層１６４，１７２を形成する。
【００３８】
７．電極の形成
次に、図５（ｃ）に示すように、半導体基板の一方の面に形成された第２のｎ型半導体層１４０、第２のｐ型半導体層１３２及び第１のｎ型半導体層１５０の表面に、電極層及び必要な場合は半田層を形成することにより、カソード電極Ｋ、ゲート電極Ｇ及び第４の電極Ｓを形成する。また、半導体基板の他方の面に形成された第１のｐ型半導体層１２２の表面に、電極層及び必要な場合は半田層を形成することにより、アノード電極Ａを形成する。
【００３９】
これにより、実施形態１に係る半導体装置１００を製造することができる。
【００４０】
［実施形態２］
図６は、実施形態２に係る半導体装置２００を説明するために示す図である。図６（ａ）は半導体装置２００の断面図であり、図６（ｂ）は半導体装置２００の平面図である。なお、図６（ｂ）は半導体装置２００を一方の面側から見た平面図である。
【００４１】
実施形態２に係る半導体装置２００は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、アノード電極Ａ及び第４の電極Ｓを形成する面が実施形態１に係る半導体装置１００の場合とは逆の関係にある。
【００４２】
すなわち、実施形態２に係る半導体装置２００においては、図６に示すように、半導体基板の一方の面には、カソード電極Ｋ、ゲート電極Ｇ及びアノード電極Ａが形成され、半導体基板の他方の面には、第４の電極Ｓが形成されてなる。
【００４３】
このように、実施形態２に係る半導体装置２００は、アノード電極Ａ及び第４の電極Ｓを形成する面が実施形態１に係る半導体装置１００の場合とは逆の関係にあるが、実施形態１に係る半導体装置１００の場合と同様に、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備えるため、オン電流は、サイリスタのアノード電極Ａ・カソード電極Ｋ間の２つの電流経路（Ａ→Ｅ２→Ｂ２→Ｃ２→Ｂ１→Ｅ１→Ｋ、Ａ→Ｅ２→Ｂ２→Ｃ１→Ｂ１→Ｅ１→Ｋ）を流れるのに加えて、サイリスタよりもオン抵抗の低いトランジスタ（第１のトランジスタＴＲ１）のコレクタ電流が直接外部に流れる際の別の電流経路（Ｓ→Ｃ１→Ｂ１→Ｅ１→Ｋ）をも流れるようになる（図２（ｃ）参照。）。その結果、実施形態２に係る半導体装置２００は、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置となる。
【００４４】
また、実施形態２に係る半導体装置２００によれば、半導体基板の一方の面には、カソード電極Ｋ、ゲート電極Ｇ及びアノード電極Ａが形成され、半導体基板の他方の面には、第４の電極Ｓが形成されてなるため、第４の電極（すなわち、第１のトランジスタＴＲ１のコレクタ（第１のコレクタ層Ｃ１））の面積を大きくすることが可能となり、より一層オン抵抗の低い半導体装置となる。
【００４５】
また、実施形態２に係る半導体装置２００によれば、カソード電極Ｋの面積を「ＳＫ」とし、アノード電極Ａの面積を「ＳＡ」としたとき、「ＳＫ＞ＳＡ」の関係を満たすため、サイリスタのアノード電極Ａ・カソード電極Ｋ間の電流が流れるアノード電極Ａの面積よりも、サイリスタのアノード電極Ａ・カソード電極Ｋ間の電流に加えて第１のトランジスタＴＲ１のコレクタ電流が流れるカソード電極Ｋの面積を大きくすることで、第１トランジスタＴＲ１のコレクタ電流が外部に流れ易くなるため、より一層オン抵抗の低い半導体装置となる。
【００４６】
なお、実施形態２に係る半導体装置２００は、アノード電極Ａ及び第４の電極Ｓを形成する面が逆の関係にある点以外の点は実施形態１に係る半導体装置１００の場合と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
【００４７】
実施形態２に係る半導体装置２００は、以下のようにして製造することができる。
図７〜図９は、実施形態２に係る半導体装置２００を製造する方法を説明するために示す図である。図７（ａ）〜図７（ｃ）、図８（ａ）〜図８（ｃ）及び図９（ａ）〜図９（ｃ）は各工程図である。以下、工程順に説明する。
【００４８】
１．半導体基板の準備
まず、図７（ａ）に示すように、第１のｎ型半導体層（ｎ＋型半導体層）２５０及び第１のｎ型半導体層（ｎ−型半導体層）２１０を有する半導体基板を準備する。半導体基板の厚さは例えば２００μｍであり、第１のｎ型半導体層２５０の厚さは例えば５０μｍであり、第１のｎ型半導体層２１０の厚さは例えば１５０μｍである。第１のｎ型半導体層２５０におけるｎ型不純物濃度は例えば１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３であり、第１のｎ型半導体層２１０におけるｎ型不純物濃度は例えば５．０×１０１３ｃｍ−３〜１．０×１０１７ｃｍ−３である。
【００４９】
２．ｐ＋型拡散層の作製
次に、図７（ｂ）に示すように、半導体基板の他方の面全面にマスクＭ１１を形成した後、半導体基板の一方の面に気相法により例えばボロンをデポジションしてｐ型不純物堆積層を形成し、その後、所定の温度条件で熱拡散することにより、半導体基板の一方の面全面に第２のｐ型半導体層（ｐ＋型拡散層）２３０を作製する。第２のｐ型半導体層（ｐ＋型拡散層）２３０の深さは例えば３０μｍ〜５０μｍであり、第２のｐ型半導体層（ｐ＋型拡散層）２３０の不純物濃度は例えば１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３である。
【００５０】
３．ｎ＋＋型拡散層及びｐ＋＋型拡散層の作製
（１）ｎ型不純物のデポジション
次に、図７（ｃ）に示すように、マスクＭ１１を除去した後、半導体基板の一方の面に所定のマスクＭ１２を形成するとともに、半導体基板の一方の面及び他方の面に例えばリンをデポジションしてｎ型不純物堆積層２４１，２５１を形成する。
【００５１】
（２）ｐ型不純物のデポジション
次に、図８（ａ）に示すように、マスクＭ１２を除去した後、半導体基板の一方の面に所定のマスクＭ１３を形成し、半導体基板の他方の面全面にマスクＭ１４を形成した後、半導体基板の一方の面に気相法により例えばボロンをデポジションしてｐ型不純物堆積層２２１，２３１を形成する。
【００５２】
（３）ｎ型不純物及びｐ型不純物の拡散
次に、図８（ｂ）に示すように、所定の温度条件で熱拡散することにより、半導体基板の一方の面に、第２のｎ型半導体層２４０（ｎ＋＋型拡散層、カソード電極Ｋとのオーミック層）、第２のｐ型半導体層２３２（ｐ＋＋型拡散層、ゲート電極Ｇとのオーミック層）及び第１のｐ型半導体層２２２（ｐ＋＋型拡散層、アノード電極Ａとのオーミック層）を作製し、半導体基板の他方の面にオーミック層２５２（ｎ＋＋型拡散層、第４の電極Ｓとのオーミック層）を作製する。第２のｐ型半導体層２３２及び第１のｐ型半導体層２２２の深さは例えば１０μｍ〜３０μｍであり、第２のｐ型半導体層２３２及び第１のｐ型半導体層２２２の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。また、第２のｎ型半導体層２４０及び第１のｎ型半導体層２５２の深さは例えば１０μｍ〜３０μｍであり、第２のｎ型半導体層２４０及び第１のｎ型半導体層２５２の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。
【００５３】
４．溝の形成
次に、図８（ｃ）に示すように、半導体基板の一方の面に所定のマスクＭ１５を形成した後、半導体基板の一方の面側からエッチングにより溝２６０を形成する。溝２６０の深さは例えば５０μｍ〜８０μｍであり、溝２６０の幅は２００μｍ〜４００μｍである。
【００５４】
５．絶縁層の形成
次に、図９（ａ）に示すように、半導体基板の一方の面における所定の領域に、例えば二酸化珪素からなる絶縁層２６２を形成する。
【００５５】
６．ガラス層の形成
次に、図９（ｂ）に示すように、半導体基板の一方の面に形成された溝１６０の内部にガラスを埋め込みガラス層２６４を形成する。
【００５６】
７．電極の形成
次に、図９（ｃ）に示すように、半導体基板の一方の面に形成された第２のｎ型半導体層２４０、第２のｐ型半導体層２３２及び第１のｐ型半導体層２２２の表面に、電極層及び必要な場合は半田層を形成することにより、カソード電極Ｋ、ゲート電極Ｇ及びアノード電極Ａを形成する。また、半導体基板の他方の面に形成されたオーミック層２５２の表面に、電極層及び必要な場合は半田層を形成することにより、第４の電極Ｓを形成する。
【００５７】
これにより、実施形態２に係る半導体装置２００を製造することができる。
【００５８】
［実施形態３］
図１０は、実施形態３に係る半導体装置１０２を説明するために示す図である。図１０（ａ）は半導体装置１０２の断面図であり、図１０（ｂ）は半導体装置１０２の平面図である。なお、図１０（ｂ）は半導体装置１０２を一方の面側から見た平面図である。
【００５９】
実施形態３に係る半導体装置１０２は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、絶縁分離構造の構成が実施形態１に係る半導体装置１００の場合とは異なる。
【００６０】
すなわち、実施形態３に係る半導体装置１０２においては、図１０に示すように、溝にガラス層を埋め込むことによる絶縁分離構造ではなく、半導体基板の表面に絶縁層を形成することによる絶縁分離構造を備える。
【００６１】
このように、実施形態３に係る半導体装置１０２は、絶縁分離構造の構成が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備えるため、オン電流は、サイリスタのアノード電極Ａ・カソード電極Ｋ間の２つの電流経路（Ａ→Ｅ２→Ｂ２→Ｃ２→Ｂ１→Ｅ１→Ｋ、Ａ→Ｅ２→Ｂ２→Ｃ１→Ｂ１→Ｅ１→Ｋ）を流れるのに加えて、サイリスタよりもオン抵抗の低いトランジスタ（第１のトランジスタＴＲ１）のコレクタ電流が直接外部に流れる際の別の電流経路（Ｓ→Ｃ１→Ｂ１→Ｅ１→Ｋ）をも流れるようになる（図２（ｃ）参照。）。その結果、実施形態３に係る半導体装置１０２は、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置となる。
【００６２】
なお、実施形態３に係る半導体装置１０２は、絶縁分離構造の構成以外の点は実施形態１に係る半導体装置１００の場合と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。
【００６３】
実施形態３に係る半導体装置１０２は、以下のようにして製造することができる。
図１１〜図１３は、実施形態３に係る半導体装置１０２を製造する方法を説明するために示す図である。図１１（ａ）〜図１１（ｃ）、図１２（ａ）〜図１２（ｃ）並びに図１３（ａ）及び図１３（ｂ）は各工程図である。以下、工程順に説明する。
【００６４】
１．半導体基板の準備
まず、図１１（ａ）に示すように、最終的には第１のｎ型半導体層１１０となるｎ−型の半導体基板を準備する。ｎ−型の半導体基板の厚さは例えば２００μｍ〜３００μｍであり、ｎ−型の半導体基板におけるｎ型不純物濃度は例えば５．０×１０１３ｃｍ−３〜１．０×１０１７ｃｍ−３である。
【００６５】
２．ｐ＋型拡散層の作製
次に、図１１（ｂ）に示すように、半導体基板の一方の面に所定のマスクＭ２１を形成した後、気相法により例えばボロンをデポジションしてｐ型不純物堆積層を形成し、その後、所定の温度条件で熱拡散することにより、半導体基板の一方の面に選択的に第２のｐ型半導体層（ｐ＋型拡散層）１３０を作製し、半導体基板の他方の面に第１のｐ型半導体層（ｐ＋型拡散層）１２０を作製する。第２のｐ型半導体層（ｐ＋型拡散層）１３０及び第１のｐ型半導体層（ｐ＋型拡散層）１２０の深さは例えば３０μｍ〜５０μｍであり、第２のｐ型半導体層（ｐ＋型拡散層）１３０及び第１のｐ型半導体層（ｐ＋型拡散層）１２０の不純物濃度は例えば１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３である。
【００６６】
３．ｐ＋＋型拡散層及びｎ＋＋型拡散層の作製
（１）ｐ型不純物のデポジション
次に、図１１（ｃ）に示すように、半導体基板の一方の面に所定のマスクＭ２２を形成した後、半導体基板の一方の面及び他方の面に気相法により例えばボロンをデポジションしてｐ型不純物堆積層１２１，１３１を形成する。
【００６７】
（２）ｎ型不純物のデポジション
次に、図１２（ａ）に示すように、マスクＭ２２を除去し、半導体基板の一方の面に所定のマスクＭ２３を形成するとともに、半導体基板の他方の面全面にマスクＭ２４を形成した後、半導体基板の一方の面にリンをデポジションしてｎ型不純物堆積層１４１，１５１を形成する。
【００６８】
（３）ｐ型不純物及びｎ型不純物の拡散
次に、所定の温度条件で熱拡散することにより、図１２（ｂ）に示すように、半導体基板の一方の面に第２のｐ型半導体層（ｐ＋＋型拡散層、ゲート電極Ｇとのオーミック層）１３２、第２のｎ型半導体層（ｎ＋＋型拡散層、カソード電極Ｋとのオーミック層）１４０及び第１のｎ型半導体層（ｎ＋＋型拡散層、第４の電極Ｓとのオーミック層）１５０を作製し、半導体基板の他方の面に第１のｐ型半導体層（ｐ＋＋型拡散層、アノード電極とのオーミック層）１２２を作製する。第２のｐ型半導体層１３２及び第１のｐ型半導体層１２２の深さは例えば１０μｍ〜３０μｍであり、第２のｐ型半導体層１３２及び第１のｐ型半導体層１２２の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。また、第２のｎ型半導体層１４０及び第１のｎ型半導体層１５０の深さは例えば１０μｍ〜３０μｍであり、第２のｎ型半導体層１４０及び第１のｎ型半導体層１５０の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。
【００６９】
４．絶縁層の形成
次に、図１２（ｃ）に示すように、半導体基板の一方の面における所定の領域に、例えば二酸化珪素からなる絶縁層１６２を形成する。
【００７０】
５．電極の形成
次に、図１３（ａ）に示すように、半導体基板の一方の面に形成された第２のｎ型半導体層１４０、第２のｐ型半導体層１３２及び第１のｎ型半導体層１５０の表面に、電極層及び必要な場合は半田層を形成することにより、カソード電極Ｋ、ゲート電極Ｇ及び第４の電極Ｓを形成する。また、図１３（ｂ）に示すように、半導体基板の他方の面に形成された第１のｐ型半導体層１２２の表面に、電極層及び必要な場合は半田層を形成することにより、アノード電極Ａを形成する。
【００７１】
これにより、実施形態３に係る半導体装置１０２を製造することができる。
【００７２】
［実施形態４］
図１４は、実施形態４に係る半導体装置２０２を説明するために示す図である。図１４（ａ）は半導体装置２０２の断面図であり、図１４（ｂ）は半導体装置２０２の平面図である。なお、図１４（ｂ）は半導体装置２０２を一方の面側から見た平面図である。
【００７３】
実施形態４に係る半導体装置２０２は、基本的には実施形態２に係る半導体装置２００と同様の構成を有するが、絶縁分離構造の構成が実施形態２に係る半導体装置２００の場合とは異なる。
【００７４】
すなわち、実施形態４に係る半導体装置２０２においては、図１４に示すように、溝にガラス層を埋め込むことによる絶縁分離構造ではなく、半導体基板の表面に絶縁層を形成することによる絶縁分離構造を備える。
【００７５】
このように、実施形態４に係る半導体装置２０２は、絶縁分離構造の構成が実施形態２に係る半導体装置２００の場合とは異なるが、実施形態２に係る半導体装置２００の場合と同様に、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備えるため、オン電流は、サイリスタのアノード電極Ａ・カソード電極Ｋ間の２つの電流経路（Ａ→Ｅ２→Ｂ２→Ｃ２→Ｂ１→Ｅ１→Ｋ、Ａ→Ｅ２→Ｂ２→Ｃ１→Ｂ１→Ｅ１→Ｋ）を流れるのに加えて、サイリスタよりもオン抵抗の低いトランジスタ（第１のトランジスタＴＲ１）のコレクタ電流が直接外部に流れる際の別の電流経路（Ｓ→Ｃ１→Ｂ１→Ｅ１→Ｋ）をも流れるようになる（図２（ｃ）参照。）。その結果、実施形態４に係る半導体装置２０２は、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置となる。
【００７６】
また、実施形態４に係る半導体装置２０２によれば、カソード電極Ｋの面積を「ＳＫ」とし、アノード電極Ａの面積を「ＳＡ」としたとき、「ＳＫ＞ＳＡ」の関係を満たすため、サイリスタのアノード電極Ａ・カソード電極Ｋ間の電流が流れるアノード電極Ａの面積ＳＡよりも、サイリスタのアノード電極Ａ・カソード電極Ｋ間の電流に加えて第１のトランジスタＴＲ１のコレクタ電流が流れるカソード電極Ｋの面積ＳＫを大きくすることで、第１トランジスタＴＲ１のコレクタ電流が外部に流れ易くなるため、より一層オン抵抗の低い半導体装置となる。
【００７７】
なお、実施形態４に係る半導体装置２０２は、絶縁分離構造の構成以外の点は実施形態２に係る半導体装置２００の場合と同様の構成を有するため、実施形態２に係る半導体装置２００が有する効果のうち該当する効果を有する。
【００７８】
実施形態４に係る半導体装置２０２は、以下のようにして製造することができる。
図１５〜図１７は、実施形態４に係る半導体装置２０２を製造する方法を説明するために示す図である。図１５（ａ）〜図１５（ｃ）、図１６（ａ）〜図１６（ｃ）並びに図１７（ａ）及び図１７（ｂ）は各工程図である。以下、工程順に説明する。
【００７９】
１．半導体基板の準備
まず、図１５（ａ）に示すように、第１のｎ型半導体層（ｎ＋型半導体層）２５０及び第１のｎ型半導体層（ｎ−型半導体層）２１０を有する半導体基板を準備する。半導体基板の厚さは例えば２００μｍであり、第１のｎ型半導体層２５０の厚さは例えば５０μｍであり、第１のｎ型半導体層２１０の厚さは例えば１５０μｍである。第１のｎ型半導体層２５０におけるｎ型不純物濃度は例えば１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３であり、第１のｎ型半導体層２１０におけるｎ型不純物濃度は例えば５．０×１０１３ｃｍ−３〜１．０×１０１７ｃｍ−３である。
【００８０】
２．ｐ＋型拡散層の作製
次に、図１５（ｂ）に示すように、半導体基板の一方の面に所定のマスクＭ３１を形成するとともに半導体基板の他方の面の全面にマスクＭ３２を形成した後、半導体基板の一方の面に気相法により例えばボロンをデポジションしてｐ型不純物堆積層２１９，２２９を形成する。
【００８１】
次に、図１５（ｃ）に示すように、マスクＭ３１及びマスク３２を除去した後、半導体基板を所定の温度条件で熱拡散することにより、半導体基板の一方の面の所定領域にｐ＋型拡散層（最終的には第２のｐ型半導体層２３０及び第１のｐ型半導体層２２０となる。）を作製する。ｐ＋型拡散層（最終的には第２のｐ型半導体層２３０及び第１のｐ型半導体層２２０となる。）の深さは例えば３０μｍ〜５０μｍであり、ｐ＋型拡散層（最終的には第２のｐ型半導体層２３０及び第１のｐ型半導体層２２０となる。）の不純物濃度は例えば１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３である。
【００８２】
３．ｎ＋＋型拡散層及びｐ＋＋型拡散層の作製
（１）ｎ型不純物のデポジション
次に、図１６（ａ）に示すように、半導体基板の一方の面に所定のマスクＭ３３を形成するとともに、半導体基板の一方の面及び他方の面に例えばリンをデポジションしてｎ型不純物堆積層２４１，２５１を形成する。
【００８３】
（２）ｐ型不純物のデポジション
次に、図１６（ｂ）に示すように、マスクＭ３３を除去した後、半導体基板の一方の面に所定のマスクＭ３４を形成するとともに、半導体基板の他方の面の全面にマスクＭ３５を形成した後、半導体基板の一方の面に気相法により例えばボロンをデポジションしてｐ型不純物堆積層２３１，２２１を形成する。
【００８４】
（３）ｎ型不純物及びｐ型不純物の拡散
次に、図１６（ｃ）に示すように、マスクＭ３４及びマスクＭ３５を除去した後、所定の温度条件で熱拡散することにより、半導体基板の一方の面に、第２のｎ型半導体層２４０（ｎ＋＋型拡散層、カソード電極Ｋとのオーミック層）、第２のｐ型半導体層２３２（ｐ＋＋型拡散層、ゲート電極Ｇとのオーミック層）及び第１のｐ型半導体層２２２（ｐ＋＋型拡散層、アノード電極Ａとのオーミック層）を作製し、半導体基板の他方の面にオーミック層２５２（ｎ＋＋型拡散層、第４の電極Ｓとのオーミック層）を作製する。第２のｐ型半導体層２３２及び第１のｐ型半導体層２２２の深さは例えば１０μｍ〜３０μｍであり、第２のｐ型半導体層２３２及び第１のｐ型半導体層２２２の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。また、第２のｎ型半導体層２４０及び第１のｎ型半導体層２５２の深さは例えば１０μｍ〜３０μｍであり、第２のｎ型半導体層２４０及び第１のｎ型半導体層２５２の不純物濃度は例えば１．０×１０１８ｃｍ−３〜１．０×１０２０ｃｍ−３である。
【００８５】
４．絶縁層の形成
次に、図１７（ａ）に示すように、半導体基板の一方の面における所定の領域に、例えば二酸化珪素からなる絶縁層２６２を形成する。
【００８６】
５．電極の形成
次に、図１７（ｂ）に示すように、半導体基板の一方の面に形成された第２のｎ型半導体層２４０、第２のｐ型半導体層２３２及び第１のｐ型半導体層２２２の表面に、電極層及び必要な場合は半田層を形成することにより、カソード電極Ｋ、ゲート電極Ｇ及びアノード電極Ａを形成する。また、半導体基板の他方の面に形成されたオーミック層２５２の表面に、電極層及び必要な場合は半田層を形成することにより、第４の電極Ｓを形成する。
【００８７】
これにより、実施形態４に係る半導体装置２０２を製造することができる。
【００８８】
［実施形態５及び６］
図１８は、実施形態５に係る半導体装置１０４の平面図である。図１９は、実施形態６に係る半導体装置１０６の平面図である。なお、図１８は半導体装置１０４を一方の面側から見た平面図であり、図１９は半導体装置１０６を一方の面側から見た平面図である。
【００８９】
実施形態５に係る半導体装置１０４及び実施形態６に係る半導体装置１０６は、基本的には実施形態３に係る半導体装置１０２と同様の構成を有するが、第４の電極Ｓの平面形状及び配置位置が実施形態３に係る半導体装置１０２の場合とは異なる。
【００９０】
すなわち、実施形態５に係る半導体装置１０４においては、図１８に示すように、第４の電極Ｓがカソード電極Ｋを囲むような平面形状及び配置位置を有する。また、実施形態６に係る半導体装置１０６においては、図１９に示すように、第４の電極Ｓがカソード電極Ｋと曲折した対向面にて対向するような平面形状及び配置位置を有する。
【００９１】
また、実施形態５に係る半導体装置１０４及び実施形態６に係る半導体装置１０６においては、図１８及び図１９からも明らかなように、第４の電極Ｓの面積を「Ｓ４」とし、ゲート電極Ｇの面積を「ＳＧ」としたとき、「Ｓ４＞ＳＧ」の関係を満たすとともに、チップ表面におけるカソード電極Ｋと第４の電極Ｓとが対向する線の長さを「Ｌ１」とし、チップ表面における対角線の長さを「Ｌ０」としたとき、「Ｌ１＞Ｌ０」の関係を満たす。
【００９２】
このように実施形態５に係る半導体装置１０４及び実施形態６に係る半導体装置１０６は、第４の電極Ｓの平面形状及び配置位置が実施形態３に係る半導体装置１０２の場合とは異なるが、実施形態３に係る半導体装置１０２の場合と同様に、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備えるため、オン電流は、サイリスタのアノード電極Ａ・カソード電極Ｋ間の２つの電流経路（Ａ→Ｅ２→Ｂ２→Ｃ２→Ｂ１→Ｅ１→Ｋ、Ａ→Ｅ２→Ｂ２→Ｃ１→Ｂ１→Ｅ１→Ｋ）を流れるのに加えて、サイリスタよりもオン抵抗の低いトランジスタ（第１のトランジスタＴＲ１）のコレクタ電流が直接外部に流れる際の別の電流経路（Ｓ→Ｃ１→Ｂ１→Ｅ１→Ｋ）をも流れるようになる（図２（ｃ）参照。）。その結果、実施形態５に係る半導体装置１０４及び実施形態６に係る半導体装置１０６はともに、サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置となる。
【００９３】
また、実施形態５に係る半導体装置１０４及び実施形態６に係る半導体装置１０６によれば、上記したように、「Ｓ４＞ＳＧ」の関係を満たすことから、トリガー電流を流すためのゲート電極Ｇの面積ＳＧよりも第１トランジスタＴＲ１のコレクタ電流を外部に流すための第４の電極Ｓの面積Ｓ４を大きくすることで、第１トランジスタＴＲ１のコレクタ電流が外部に流れ易くなるため、より一層オン抵抗の低い半導体装置となる。
【００９４】
また、実施形態５に係る半導体装置１０４及び実施形態６に係る半導体装置１０６によれば、上記したように、「Ｌ１＞Ｌ０」の関係を満たすため、カソード電極Ｋから第４の電極Ｓに至る電流経路（Ｋ→Ｅ１→Ｂ１→Ｃ１→Ｓ）の断面積が広くなって内部抵抗が低くなるため、より一層オン抵抗の低い半導体装置となる。
【００９５】
なお、実施形態５に係る半導体装置１０４及び実施形態６に係る１０６は、第４の電極Ｓの平面形状及び配置位置以外の点は実施形態３に係る半導体装置１０２の場合と同様の構成を有するため、実施形態３に係る半導体装置１０２が有する効果のうち該当する効果を有する。
【００９６】
［実施形態７］
本発明の半導体装置は、例えばバッテリー充電装置に用いることができる。図２０は、実施形態２に係る半導体装置２００を用いたバッテリー充電装置１０００（実施形態７に係るバッテリー充電装置１０００）の回路図である。図２１は、バッテリー充電装置１０００の動作を説明するために示す図である。
【００９７】
実施形態７に係るバッテリー充電装置１０００は、図２０に示すように、バッテリーＢと、三相交流発電機１０１０と、レギュレータ１０２０とを備える。
【００９８】
バッテリーＢは、＋端子（正側）と−端子（負側）を有し、これらの端子を介して充放電可能になっている。なお、このバッテリーＢの負側は、接地に接続されている。三相交流発電機１０１０は、バッテリーＢを充電するための交流電圧を発生し、各相（Ｕ相、Ｖ相、Ｗ相）の出力端子から該交流電圧を供給するようになっている。レギュレータ１０２０は、三相交流発電機１０１０によるバッテリーＢの充電を制御するようになっている。
【００９９】
レギュレータ１０２０は、整流回路１と、第１の半導体装置Ｔ１と、第２の半導体装置Ｔ２と、第３の半導体装置Ｔ３と、第１の抵抗素子Ｒ１と、第２の抵抗素子Ｒ２、第３の抵抗素子Ｒ３と、第１のスイッチ回路ＳＷ１と、第２のスイッチ回路ＳＷ２と、第３のスイッチ回路ＳＷ３と、コントローラＣＯＮとを有する。そして、第１の半導体装置Ｔ１、第２の半導体装置Ｔ２及び第３の半導体装置Ｔ３として、上述した実施形態２に係る半導体装置２００を用いる。
【０１００】
整流回路１は、三相交流発電機１０１０の各相（Ｕ相、Ｖ相、Ｗ相）の出力端子から出力される交流電流を整流し、バッテリーＢに充電電流を流すようになっている。
【０１０１】
整流回路１は、例えば、図２０に示すように、第１のダイオードＤ１と、第２のダイオードＤ２と、第３のダイオードＤ３と、第４のダイオードＤ４と、第５のダイオードＤ５と、第６のダイオードＤ６と、を有する。第１のダイオードＤ１は、三相交流発電機１０１０のＵ相の出力端子にアノードが接続され、バッテリーＢの正側にカソードが接続されている。第２のダイオードＤ２は、三相交流発電機１０１０のＶ相の出力端子にアノードが接続され、バッテリーＢの正側にカソードが接続されている。第３のダイオードＤ３は、三相交流発電機１０１０のＷ相の出力端子にアノードが接続され、バッテリーＢの正側にカソードが接続されている。第４のダイオードＤ４は、三相交流発電機１０１０のＵ相の出力端子にカソードが接続され、バッテリーＢの負側にアノードが接続されている。第５のダイオードＤ５は、三相交流発電機１０１０のＶ相の出力端子にカソードが接続され、バッテリーＢの負側にアノードが接続されている。第６のダイオードＤ６は、三相交流発電機１０１０のＷ相の出力端子にカソードが接続され、バッテリーＢの負側にアノードが接続されている。
【０１０２】
第１の半導体装置Ｔ１は、制御信号ＳＣＯＮ１が入力される第１の端子ｘ１、バッテリーＢの負側に接続された第２の端子ｘ２、バッテリーＢの正側に接続された第３の端子ｘ３、および、三相交流発電機１０１０のＵ相の出力端子に接続された第４の端子ｘ４を有する。第２の半導体装置Ｔ２は、制御信号ＳＣＯＮ２が入力される第１の端子ｘ１、バッテリーＢの負側に接続された第２の端子ｘ２、バッテリーＢの正側に接続された第３の端子ｘ３、および、三相交流発電機１０１０のＶ相の出力端子に接続された第４の端子ｘ４を有する。第３の半導体装置Ｔ３は、制御信号ＳＣＯＮ３が入力される第１の端子ｘ１、バッテリーＢの負側に接続された第２の端子ｘ２、バッテリーＢの正側に接続された第３の端子ｘ３、および、三相交流発電機１０１０のＷ相の出力端子に接続された第４の端子ｘ４を有する。
【０１０３】
ここで、図２１に示すように、第１ないし第３の半導体装置Ｔ１〜Ｔ３は、例えば、それぞれ、第１導電型の第１のトランジスタ（ｎｐｎバイポーラトランジスタ）ＴＲ１と、第２導電型の第２のトランジスタ（ｐｎｐバイポーラトランジスタ）とを有する。
【０１０４】
第１のトランジスタＴＲ１は、第１の端子ｘ１にベースが接続され、第２の端子ｘ２にエミッタが接続され、第４の端子ｘ４にコレクタが接続されている。また、第２のトランジスタは、第４の端子ｘ４にベースが接続され、第１の端子ｘ１にコレクタが接続され、第３の端子ｘ３にエミッタが接続されている。
【０１０５】
従って、第１の半導体装置Ｔ１、第２の半導体装置Ｔ２及び第３の半導体装置Ｔ３のそれぞれにおいては、第１の端子ｘ１が実施形態２に係る半導体装置２００のゲート電極Ｇに対応し、第２の端子ｘ２が実施形態２に係る半導体装置２００のカソード電極Ｋに対応し、第３の端子ｘ３が実施形態２に係る半導体装置２００のアノード電極Ａに対応し、第４の端子ｘ４が実施形態２に係る半導体装置２００の第４の電極Ｓに対応する。
【０１０６】
例えば、第１の端子ｘ１に制御信号が入力され、第１のトランジスタＴＲ１に所定値以上のベース電流が流れると、第１のトランジスタＴＲ１がオンする。これにより、発電機短絡電流が、第１のトランジスタＴＲ１のコレクタ−エミッタ間を介して、第４の端子ｘ４から第２の端子ｘ２に流れる。これにより、第２のトランジスタＴＲ２に所定値以上のベース電流が流れて、第２のトランジスタＴＲ２がオンする。これにより、第２のトランジスタＴＲ２のエミッタ−コレクタ電流が、第１のトランジスタＴＲ１のベース電流として流れる。すなわち、第２のトランジスタＴＲ２のエミッタ−コレクタ電流が継続して流れる間は、第１のトランジスタＴＲ１がオンし続ける。
【０１０７】
そして、制御信号ＳＣＯＮ１〜ＳＣＯＮ３の入力が停止し且つ第２のトランジスタＴＲ２のエミッタ−コレクタ電流が流れなければ、第１、第２のトランジスタＴ１、ＴＲ２は、オフする。
【０１０８】
このように、第１ないし第３の半導体装置Ｔ１〜Ｔ３は、制御信号ＳＣＯＮ１〜ＳＣＯＮ３の入力で、第３の端子ｘ３と第２の端子ｘ２との間に規定値以上の電流が流れることにより、第４の端子ｘ４と第２の端子ｘ２との間に電流が流れるようになっている。さらに、第１ないし第３の半導体装置Ｔ１〜Ｔ３は、第３の端子ｘ３と第２の端子ｘ２との間に継続して電流が流れている間は、第４の端子ｘ４と第２の端子ｘ２との間に電流が継続して流れるようになっている。
【０１０９】
そして、第１ないし第３の半導体装置Ｔ１〜Ｔ３は、制御信号ＳＣＯＮ１〜ＳＣＯＮ３の入力が停止し且つ第３の端子ｘ３からの電流が遮断されれば、第４の端子ｘ４と第２の端子ｘ２との間に電流が遮断される。
【０１１０】
また、第１の抵抗素子Ｒ１は、バッテリーＢの正側と第１の半導体装置Ｔ１の第３の端子ｘ３との間に接続されている。第２の抵抗素子Ｒ２は、バッテリーＢの正側と第２の半導体装置Ｔ２の第３の端子ｘ３との間に接続されている。第３の抵抗素子Ｒ３は、バッテリーＢの正側と第３の半導体装置Ｔ３の第３の端子ｘ３との間に接続されている。
【０１１１】
また、第１のスイッチ回路ＳＷ１は、バッテリーＢの正側と第１の半導体装置Ｔ１の第３の端子ｘ３との間に接続されている。この第１のスイッチ回路ＳＷ１は、コントローラＣＯＮの制御信号ＳＣＯＮ４により制御され、オンすることによりバッテリーＢの正側と第１の半導体装置Ｔ１の第３の端子ｘ３との間を導通し、オフすることによりバッテリーＢの正側と第１の半導体装置Ｔ１の第３の端子ｘ３との間を遮断する。
【０１１２】
第２のスイッチ回路ＳＷ２は、バッテリーＢの正側と第２の半導体装置Ｔ２の第３の端子ｘ３との間に接続されている。この第２のスイッチ回路ＳＷ２は、コントローラＣＯＮの制御信号ＳＣＯＮ５により制御され、オンすることによりバッテリーＢの正側と第２の半導体装置Ｔ２の第３の端子ｘ３との間を導通し、オフすることによりバッテリーＢの正側と第２の半導体装置Ｔ２の第３の端子ｘ３との間を遮断する。
【０１１３】
第３のスイッチ回路ＳＷ３は、バッテリーＢの正側と第３の半導体装置Ｔ３の第３の端子ｘ３との間に接続されている。この第３のスイッチ回路ＳＷ３は、コントローラＣＯＮの制御信号ＳＣＯＮ６により制御され、オンすることによりバッテリーＢの正側と第３の半導体装置Ｔ３の第３の端子ｘ３との間を導通し、オフすることによりバッテリーＢの正側と第３の半導体装置Ｔ３の第３の端子ｘ３との間を遮断する。
【０１１４】
なお、第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３は、例えば、バッテリーＢの正側と第３の端子ｘ３との間に接続され、ベース（ゲート）に制御信号ＳＣＯＮ４〜ＳＣＯＮ６が入力されるバイポーラトランジスタ（ＭＯＳトランジスタ）で構成される。
【０１１５】
また、コントローラＣＯＮは、バッテリーＢの充電電圧を検出し、この検出結果に応じて、制御信号ＳＣＯＮ１〜ＳＣＯＮ３を出力し、第１ないし第３の半導体装置Ｔ１〜Ｔ３を制御するようになっている。コントローラＣＯＮは、一定期間だけ、制御信号ＳＣＯＮ１〜ＳＣＯＮ３を出力する。したがって、例えば、制御信号ＳＣＯＮ１〜ＳＣＯＮ３は、パルス波である。
【０１１６】
さらに、コントローラＣＯＮは、バッテリーＢの充電電圧を検出し、この検出結果に応じて、制御信号ＳＣＯＮ４〜ＳＣＯＮ６を出力し、第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３を制御するようになっている。
【０１１７】
例えば、コントローラＣＯＮは、バッテリーＢの充電電圧が予め設定された閾値電圧（例えば、過充電電圧）以上になった場合には、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第１の端子ｘ１に制御信号ＳＣＯＮ１〜ＳＣＯＮ３を出力して、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第２の端子ｘ２と第４の端子ｘ４との間を導通させる。
これより、三相交流発電機１０１０の各相（Ｕ相、Ｖ相、Ｗ相）の出力端子とバッテリーの負側との間を短絡する。
【０１１８】
また、例えば、コントローラＣＯＮは、バッテリーＢの充電電圧が該閾値電圧未満になった場合には、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第１の端子ｘ１への制御信号ＳＣＯＮ１〜ＳＣＯＮ３の供給を停止し、且つ第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３に第４ないし第６の制御信号ＳＣＯＮ４〜ＳＣＯＮ６を出力して第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３を一時的にオフする（なお、他の場合は、第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３は、オンしている）。
【０１１９】
これにより、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第１、第３の端子ｘ１、ｘ３に電流が流れなくなる。すなわち、第３の端子ｘ３と第２の端子ｘ２との間に電流が流れなくなる。これにより、既述のように、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第２のトランジスタＴＲ２がオフするとともに、第１のトランジスタＴＲ１もオフする。
【０１２０】
したがって、第１ないし第３の半導体装置Ｔ１〜Ｔ３は、第４の端子ｘ４と第２の端子ｘ２との間に電流が流れなくなる。すなわち、図２１に示す発電機短絡電流が遮断される。
【０１２１】
次に、以上のような構成を有するバッテリー充電システム１０００の動作の一例について、説明する。
先ず、三相交流発電機１０１０は、バッテリーＢを充電するための交流電圧を発生し、各相（Ｕ相、Ｖ相、Ｗ相）の出力端子から該交流電圧を供給する。そして、レギュレータ１０２０の整流回路１は、三相交流発電機１０１０の各相（Ｕ相、Ｖ相、Ｗ相）の出力端子から出力される交流電流を整流し、バッテリーＢに充電電流を流す。これにより、バッテリーＢの充電電圧が上昇する。
【０１２２】
そして、コントローラＣＯＮは、バッテリーＢの充電電圧が予め設定された閾値電圧（例えば、過充電電圧）以上になった場合には、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第１の端子ｘ１に制御信号ＳＣＯＮ１〜ＳＣＯＮ３を出力して、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第２の端子ｘ２と第４の端子ｘ４との間を導通させる。
【０１２３】
これより、三相交流発電機１０１０の各相（Ｕ相、Ｖ相、Ｗ相）の出力端子とバッテリーの負側との間を短絡する。これにより、バッテリーＢの充電が停止する。このとき、既述のように、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第２のトランジスタＴＲ２のエミッタ−ベース間には、発電機短絡電流が流れず、発電機短絡電流より少ない電流が流れることになる。
【０１２４】
次に、コントローラＣＯＮは、バッテリーＢの充電電圧が該閾値電圧未満になった場合には、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第１の端子ｘ１への制御信号ＳＣＯＮ１〜ＳＣＯＮ３の供給を停止し、且つ第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３に第４ないし第６の制御信号ＳＣＯＮ４〜ＳＣＯＮ６を出力して第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３を一時的にオフする。
【０１２５】
これにより、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第１、第２の端子ｘ１、ｘ２に電流が流れなくなり、第３の端子ｘ３と第２の端子ｘ２との間に電流が流れなくなる。これにより、第１ないし第３の半導体装置Ｔ１〜Ｔ３の第２のトランジスタＴＲ２がオフするとともに、第１のトランジスタＴＲ１もオフする。
【０１２６】
したがって、第１ないし第３の半導体装置Ｔ１〜Ｔ３は、第４の端子ｘ４と第２の端子ｘ２との間に電流が流れなくなる。すなわち、図２１に示す発電機短絡電流が遮断される。これにより、バッテリーＢの充電が再開される。
【０１２７】
以上のバッテリー充電システム１０００の動作が繰り返されることにより、バッテリーＢの充電電圧が該閾値電圧近傍に維持される。
【０１２８】
このとき、レギュレータ１０２０では、第１ないし第３の半導体装置Ｔ１〜Ｔ３における、第１トランジスターＴＲ１及び第２トランジスターＴＲ２から構成されるサイリスターのアノード−カソード間に発電機短絡電流を流すのではなく、第１のトランジスタＴＲ１のコレクタ−エミッタ間に発電機短絡電流を流すことにより、三相交流発電機１０１０の各相（Ｕ相、Ｖ相、Ｗ相）の出力端子とバッテリーの負側との間を短絡させている。
【０１２９】
これにより、該第２のトランジスタＴＲ２のジュール熱（第２のトランジスタのＶｂｅと第２トランジスタのエミッタ−ベースに流れる電流の積）が小さくなり、特開２０１０−１５４６８１号公報に記載された従来技術（第１ないし第３の半導体装置として通常のサイリスタを用いたもの）よりも電力損失が低減され、放熱フィンの小型化を図ることができる。また、第１ないし第３のスイッチ回路ＳＷ１〜ＳＷ３をオフにすることにより、第１ないし第３の半導体装置Ｔ１〜Ｔ３をより確実にオフすることができる。
【０１３０】
以上のように、実施形態２に係る半導体装置２００を用いたバッテリー充電装置１０００（実施形態７に係るバッテリー充電装置１０００）によれば、電力損失を低減しつつ、バッテリーの充電をより適切に制御することができる。
【０１３１】
以上、本発明の半導体装置を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば次のような変形も可能である。
【０１３２】
（１）上記の各実施形態においては、プレーナー型の半導体装置を例にとって本発明の半導体装置の製造方法を説明したが、本発明のこれに限定されるものではない。例えば、メサ型の半導体装置に本発明を適用することもできる。
【符号の説明】
【０１３３】
１００，１０２，１０４，１０６，２００，２０２，９００…半導体装置、１１０，２１０，９１０…第１のｎ型半導体層（ｎ−型半導体層）、１２０，２２０，９２０…第１のｐ型半導体層（ｐ＋型半導体層）、１２２，２２２，９２２…第１のｐ型半導体層（ｐ＋＋型半導体層）、１３０，２３０，９３０…第２のｐ型半導体層（ｐ＋型半導体層）、１３２，２３２，９３２…第２のｐ型半導体層（ｐ＋＋型半導体層）、１４０，２４０，９４０…第２のｎ型半導体層（ｎ＋＋型半導体層）、１５０，２５０，２５２…第１のｎ型半導体層（ｎ＋型半導体層又はｎ＋＋型半導体層）、１６０，２６４，１７０…溝、１６２，２６２…絶縁層、１６４，１７２…ガラス層、１０００…バッテリー充電装置、１０１０…三相交流発電機、１０２０…レギュレータ、Ａ…アノード電極、Ｂ１…第１のベース層、Ｂ２…第２のベース層、Ｃ１…第１のコレクタ層、Ｃ２…第２のコレクタ層、Ｅ１…第１のエミッタ層、Ｅ２…第２のエミッタ層、Ｇ…ゲート電極、Ｋ…カソード電極、Ｒ…抵抗、Ｓ…第４の電極、ＴＲ１…第１のトランジスタ、ＴＲ２…第２のトランジスタ
【特許請求の範囲】
【請求項１】
第１のｐ型半導体層と、
前記第１のｐ型半導体層に接して配置された第１のｎ型半導体層と、
前記第１のｎ型半導体層に接して配置された第２のｐ型半導体層と、
前記第２のｐ型半導体層に接して配置された第２のｎ型半導体層と、
前記第１のｐ型半導体層に接続されたアノード電極と、
前記第２のｐ型半導体層に接続されたゲート電極と、
前記第２のｎ型半導体層に接続されたカソード電極とを備え、
第１のエミッタ層としての前記第２のｎ型半導体層、第１のベース層としての前記第２のｐ型半導体層及び第１のコレクタ層としての前記第１のｎ型半導体層からなる第１のトランジスタと、第２のエミッタ層としての前記第１のｐ型半導体層、第２のベース層としての前記第１のｎ型半導体層及び第２のコレクタ層としての前記第２のｐ型半導体層からなる第２のトランジスタとが組み合わされたサイリスタ構造を有する半導体装置であって、
前記第１のコレクタ層としての前記第１のｎ型半導体層に接続され、前記第１のトランジスタのコレクタ電流を外部に取り出すための第４の電極をさらに備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体装置は、一の半導体基板に形成され、
前記半導体基板の一方の面には、前記カソード電極、前記ゲート電極及び前記第４の電極が形成され、
前記半導体基板の他方の面には、前記アノード電極が形成されてなることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第４の電極の面積を「Ｓ４」とし、「前記ゲート電極の面積を「ＳＧ」としたとき、「Ｓ４＞ＳＧ」の関係を満たすことを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
チップ表面における前記カソード電極と前記第４の電極とが対向する線の長さを「Ｌ１」とし、チップ表面における対角線の長さを「Ｌ０」としたとき、「Ｌ１＞Ｌ０」の関係を満たすことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記半導体装置は、一の半導体基板に形成され、
前記半導体基板の一方の面には、前記カソード電極、前記ゲート電極及び前記アノード電極が形成され、
前記半導体基板の他方の面には、前記第４の電極が形成されてなることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記カソード電極の面積を「ＳＫ」とし、前記アノード電極の面積を「ＳＡ」としたとき、「ＳＫ＞ＳＡ」の関係を満たすことを特徴とする半導体装置。
【請求項１】
第１のｐ型半導体層と、
前記第１のｐ型半導体層に接して配置された第１のｎ型半導体層と、
前記第１のｎ型半導体層に接して配置された第２のｐ型半導体層と、
前記第２のｐ型半導体層に接して配置された第２のｎ型半導体層と、
前記第１のｐ型半導体層に接続されたアノード電極と、
前記第２のｐ型半導体層に接続されたゲート電極と、
前記第２のｎ型半導体層に接続されたカソード電極とを備え、
第１のエミッタ層としての前記第２のｎ型半導体層、第１のベース層としての前記第２のｐ型半導体層及び第１のコレクタ層としての前記第１のｎ型半導体層からなる第１のトランジスタと、第２のエミッタ層としての前記第１のｐ型半導体層、第２のベース層としての前記第１のｎ型半導体層及び第２のコレクタ層としての前記第２のｐ型半導体層からなる第２のトランジスタとが組み合わされたサイリスタ構造を有する半導体装置であって、
前記第１のコレクタ層としての前記第１のｎ型半導体層に接続され、前記第１のトランジスタのコレクタ電流を外部に取り出すための第４の電極をさらに備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体装置は、一の半導体基板に形成され、
前記半導体基板の一方の面には、前記カソード電極、前記ゲート電極及び前記第４の電極が形成され、
前記半導体基板の他方の面には、前記アノード電極が形成されてなることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第４の電極の面積を「Ｓ４」とし、「前記ゲート電極の面積を「ＳＧ」としたとき、「Ｓ４＞ＳＧ」の関係を満たすことを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
チップ表面における前記カソード電極と前記第４の電極とが対向する線の長さを「Ｌ１」とし、チップ表面における対角線の長さを「Ｌ０」としたとき、「Ｌ１＞Ｌ０」の関係を満たすことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記半導体装置は、一の半導体基板に形成され、
前記半導体基板の一方の面には、前記カソード電極、前記ゲート電極及び前記アノード電極が形成され、
前記半導体基板の他方の面には、前記第４の電極が形成されてなることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記カソード電極の面積を「ＳＫ」とし、前記アノード電極の面積を「ＳＡ」としたとき、「ＳＫ＞ＳＡ」の関係を満たすことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−５５０９１（Ｐ２０１３−５５０９１Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９０２２５（Ｐ２０１１−１９０２２５）
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年８月３１日（２０１１．８．３１）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
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