【課題】サイリスタ構造を有し、従来よりもオン抵抗の低い半導体装置を提供する。
【解決手段】第１のｐ型半導体層１２０，１２２と、第１のｎ型半導体層１１０と、第２のｐ型半導体層１３０，１３２と、第２のｎ型半導体層１４０と、第１のｐ型半導体層１２０，１２２に接続されたアノード電極Ａと、第２のｎ型半導体層１４０に接続されたカソード電極Ｋと、第２のｐ型半導体層１３０，１３２に接続されたゲート電極Ｇとを備え、第２のｎ型半導体層、第２のｐ型半導体層及び第１のｎ型半導体層からなる第１のトランジスタＴＲ１と、第１のｐ型半導体層、第１のｎ型半導体層及び第２のｐ型半導体層からなる第２のトランジスタＴＲ２とが組み合わされたサイリスタ構造を有する半導体装置であって、第１のｎ型半導体層１１０，１５０に接続され、第１のトランジスタＴＲ１のコレクタ電流を外部に取り出すための第４の電極Ｓをさらに備える半導体装置。 （もっと読む）

【課題】ゲート電極の接触抵抗の値を制御できるサイリスタを提供することを目的としている。
【解決手段】第１導電型半導体基板１４の一方の表面近傍に第１の第２導電型半導体領域１６が形成され、第１の第２導電型半導体領域の表面近傍にカソード電極２０と接合する第１導電型半導体領域１７およびゲート電極２１と接合する第２の第２導電型半導体領域１８が形成され、第１導電型半導体基板の他方の表面近傍にアノード電極２２と接合する第３の第２導電型半導体基板１３が形成されたサイリスタにおいて、ゲート電極と第２の第２導電型半導体領域とが接合してオーミック接触を形成し、ゲート電極と第１の第２導電型半導体領域とが接合して非オーミック接触を形成する。 （もっと読む）

【課題】表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ＧＴＯによれば、メサ状のｐ型アノードエミッタ層５の長側面５Ｂが延在している方向を、〈１１−２０〉方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向とした。これにより、長側面５Ｂは、{０１−１０}面となり、{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。また、長側面５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。 （もっと読む）

【課題】例えばＳＩＴｈｙに適用した場合に、ゲート電極とカソード電極との短絡を防止すると共に、ゲート電流の増大、チャネル領域の面積の拡大を図る。
【解決手段】半導体基板１２の一主面に複数のランド２０と複数のグルーブ２２が形成されている。ランド２０の表面部にカソード領域２４が形成され、グルーブ２２の底部にゲート領域２６が形成されている。グルーブ２２内にゲート電極１６が形成され、ランド２０の上面にカソード電極１４が形成されている。ランド２０の上面とグルーブ２２の底面にわたって絶縁膜２８が形成されている。カソード電極１４の側面とゲート電極１６と絶縁膜２８とを覆うように層間絶縁膜３０が形成され、カソード電極１４上面と層間絶縁膜３０とを覆うように接続電極３２が形成されて各カソード電極１４が電気的に接続されている。グルーブ２２の側壁とゲート電極１６の側壁との間に絶縁膜２８のみが介在している。 （もっと読む）

【課題】耐電圧特性の温度依存性を改善した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】アノード端子Ｔ２に、カソード端子Ｔ１に対して大きな電圧を印加したときに形成される空乏層ＤＬに、Ｎ型半導体領域Ｎ４から到達する電子が増加しないように、Ｎ型半導体領域Ｎ４を、不純物を高濃度に含む高濃度Ｎ型半導体領域Ｎ４ａと、高濃度Ｎ型半導体領域Ｎ４ａに比較して不純物を低濃度に含む低濃度Ｎ型半導体領域Ｎ４ｂとが交互に配置される構成とする。 （もっと読む）

【課題】保持電流特性とブレークダウン電圧に影響を与えずに、点弧動作感度の高感度化を実現する片導通サイリスタ（半導体装置）を提供する。
【解決手段】片導通サイリスタ１００は、ｐ領域１とｎ領域２とｐ領域３とｎ領域４とが順に接合されるサイリスタ部１１０と、ｎ領域２とｐ領域３とが接合されたダイオード部１２０とを有する。片導通サイリスタ１００は、ダイオード部１２０におけるｎ領域２に接する第１のダイオード部表面Ｆ１２とダイオード部１２０におけるｐ領域３に接する第２のダイオード部表面Ｆ２２との間に形成され、サイリスタ部１１０が導通する動作過程を示す点弧動作の際に、第１のダイオード部表面Ｆ１２と第２のダイオード部表面Ｆ２２との間に流れる電流経路を、第１のダイオード部表面Ｆ１２と第２のダイオード部表面Ｆ２２との最短経路より長くさせるｎ領域５を備える。 （もっと読む）

【課題】トライアックが形成された半導体装置の性能を向上させる。
【解決手段】裏面電極ＢＥと電極Ｅ１の間に、ｐ型半導体領域Ｐ５，Ｐ３、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ２，Ｐ４およびｎ型半導体領域Ｎ２によってサイリスタＴＹ１が形成され、ｐ型半導体領域Ｐ４，Ｐ２、ｎ型基板領域Ｎ１、ｐ型半導体領域Ｐ３，Ｐ５およびｎ型半導体領域Ｎ４によってサイリスタＴＹ２が形成されている。サイリスタＴＹ１とサイリスタＴＹ２は、裏面電極ＢＥと電極Ｅ１の間に流れる電流の向きが反対である。高不純物濃度のｐ型半導体領域Ｐ４は、低不純物濃度のｐ型半導体領域Ｐ２に内包されるように形成され、高不純物濃度のｐ型半導体領域Ｐ５とｎ型基板領域Ｎ１との間には、低不純物濃度のｐ型半導体領域Ｐ３が介在している。 （もっと読む）

【課題】３次元的に形成したトランジスタやサイリスタのリーク電流を低減する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０の主面に対してほぼ垂直に形成されたシリコンピラー１２と、シリコンピラー１２の下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層１４，１６と、シリコンピラー１２を水平方向に貫いて設けられたゲート電極１８と、ゲート電極１８とシリコンピラー１２との間に設けられたゲート絶縁膜２０と、シリコンピラー１２に隣接して設けられたバックゲート電極４８と、バックゲート電極４８とシリコンピラー１２との間に設けられたバックゲート絶縁膜４６とを備える。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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４層ｎｐｎｐ構造、カソード面１１およびアノード面１２があり、ゲート電極４を介してターンオフできるパワー半導体デバイス１。カソード電極２とアノード電極３との間に以下の順で複数の層が配置される。−外側縁によって囲まれ、中央領域がある第１導電型カソード層５、カソード層５はカソード電極２と直接の電気的コンタクトにある，−第２導電型ベース層６，−カソード層５よりも低いドーピング濃度を有する第１導電型ドリフト層７、アノード電極３と電気的コンタクトにある第２導電型アノード層８。ゲート電極４は、カソード面１１上にカソード電極２の横に配置され、ベース層６と電気的コンタクトにある。ベース層６は、カソード層５の中央領域に接触している、連続的な層としての、第１の深さに最大ドーピング濃度がある少なくとも１つの第１の層６１を具備する。第１の層６１よりも高いドーピング濃度を有し、第１の層６１とカソード層５との間に配置され、第１の層６１のほうを向いているカソード層５の外側縁をカバーする第２導電型抵抗減少層１０，１０’，１０’’、この中でカソード層５の外側縁とベース層６との間の接合での抵抗が低減される。 （もっと読む）

【課題】製造工程を簡略化して低コスト化を図る。
【解決手段】半導体複合装置は、シフトレジスタと、これにより時分割駆動される半導体薄膜からなる発光サイリスタアレイとにより構成されている。この製造方法は、例えば、シフトレジスタを構成する複数の回路構成素子２４３が形成されたシリコン基板２４１を用意する。シフトレジスタにより駆動される複数の発光サイリスタ２６１〜２６４が配列された結晶構造を持った半導体薄膜からなる発光サイリスタアレイを、パッシベーション膜２４２を介してシリコン基板２４１上に貼着する。フォトリソグラフィ法により、複数の回路構成素子２４３間を電気的に接続してシフトレジスタを形成すると共に、そのシフトレジスタ及び複数の発光サイリスタ２６１〜２６４間を電気的に接続するメタル配線２６５〜２６７を形成する。 （もっと読む）

【課題】 ベース層のキャリア濃度および厚み寸法を大きく設定することなく、発光強度に対する電流増幅率βの影響を抑制することのできる発光サイリスタ、発光素子アレイ、発光装置および画像形成装置を提供することである。
【解決手段】 発光サイリスタは、基板上に第１半導体層、第１半導体層と反対導電型の第２半導体層、第１半導体層と同じ導電型の第３半導体層、および第１半導体層と反対導電型の第４半導体層がこの順に積層されており、第３半導体層のバンドギャップは、第２半導体層のバンドギャップと略同一、かつ、第１および第４半導体層のバンドギャップより狭幅であり、第３半導体層は、基板側の第１領域と基板と反対側の第２領域とからなり、かつ、第１領域の不純物濃度は１×１０^１６（ｃｍ^−３）未満である。 （もっと読む）

【課題】オフゲート電流によるサージ電圧によるアノードとゲートとの間の故障の発生を回避可能で信頼性を向上でき、かつ、小型化を図れるゲートターンオフサイリスタ装置を提供する。
【解決手段】このＳｉＣ ＧＴＯ装置によれば、オフゲート電流によって発生するアノード電極１２とゲート電極１３との間のサージ電圧をツェナーダイオード構造部６によって抑制できる。また、ｎ型ＳｉＣ基板１とｎ型ＳｉＣバッファ層２とｐ型ＳｉＣバッファ層３とｐ型ＳｉＣドリフト層４とｎ型ＳｉＣベース層５およびｐ型ＳｉＣアノード層７とｐ型ＳｉＣコンタクト層８が構成するＧＴＯ素子自体にツェナーダイオード構造部６が組み込まれているので、ＧＴＯ素子とは別個にツェナーダイオードを設ける場合に比べて、小型化を図れる。 （もっと読む）

【課題】積層された各層に平面的に電極が形成された、III族窒化物系化合物半導体素子
【解決手段】ｐｎｐトランジスタ１００は、基板１０の上に、図示しないバッファ層を介して、ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２、ｐ型ＧａＮ層１３を順に形成した後、ケミカルポリシングにより露出部である傾斜面１１ｔ、１２ｔ及び１３ｔを形成し、そこに各々、コレクタ電極Ｃ、ベース電極Ｂ、エミッタ電極Ｅを形成して構成したものである。図１のｐｎｐ型トランジスタ１００は、水平形状が１辺が５００μｍの矩形状で、その外周の１辺に水平面と１０度の角度を成す傾斜面が形成されている。ｐ型ＧａＮ層１１、ｎ型ＧａＮ層１２及びｐ型ＧａＮ層１３の膜厚はいずれも１μｍであり、ｐ型ＧａＮ層１１の傾斜面１１ｔ、ｎ型ＧａＮ層１２の傾斜面１２ｔ及びｐ型ＧａＮ層１３の傾斜面１３ｔの幅はいずれも約５．８μｍである。 （もっと読む）

【課題】表面欠陥に起因する積層欠陥が生じても、リーク電流を低減でき、最小点弧電流の増大を防止できるバイポーラ型半導体装置を提供する。
【解決手段】ｎ型の半導体基板とその半導体基板上にエピタキシャル成長により順に形成された複数の半導体層とを備えたシリコンカーバイト(ＳｉＣ)を母材とする主構造体１と、上記主構造体１の半導体層の最上層に形成され、半導体基板のオフ方向に対してストライプ方向(矢印Ｒ１)が略直交するメサストライプ部２と、上記メサストライプ部２のメサ２a上に形成されたアノード電極３と、上記半導体基板の裏面に形成されたカソード電極５と、上記メサストライプ部２のメサ２a間に露出する半導体層上に形成されたゲート電極４とを備える。 （もっと読む）

【課題】保持電圧を高くすること、及び小型化の両方を実現出来る横方向シリコン制御整流素子及びこれを備えるＥＳＤ保護素子を提供する。
【解決手段】第１の導電型であるＰ型シリコン基板２上に形成され、Ｐ型シリコン基板２上に形成される第２の導電型であるＮウェル領域３と、Ｎウェル領域３上に形成される第１の導電型であるＰ＋アノード領域４と、Ｐ型シリコン基板２上に形成される第２の導電型であるＮ＋カソード領域７とを備える横方向シリコン制御整流素子において、Ｎウェル領域３に接触して形成される第２の導電型であるＮ型半導体領域２２と、Ｎ型半導体領域２２上に形成される第１の導電型であるＰ型半導体領域２１とを備える。 （もっと読む）

【課題】主サイリスタの通電初期に流れる電流密度を提言するとともに、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを改善することができる双方向サイリスタを提供する。
【解決手段】双方向サイリスタ１において、ゲート電極（Ｇ）２３、それに接続される第２の半導体領域（ベース領域）１２との第１の接続部３１及び第６の半導体領域（ゲート領域）１６の平面形状がリング形状により構成され、これらと一定の距離で離間され、第１の主電極（Ｔ１）２１、それに接続される第２の接続部３２及び第４の半導体領域（表面エミッタ領域）１４の平面形状がリング形状により構成される。また、第５の半導体領域（裏面エミッタ領域）１５の平面形状は同様にリング形状により構成される。更に、ゲート電極２３から内輪側には逆並列接続の一方の主サイリスタが配設される。 （もっと読む）

【課題】リーク電流の発生なくｐ型領域やｎ型領域を半導体基板上に結晶成長させてなるサイリスタ構成の素子を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１の表面側にｐ型領域、ｎ型領域、ｐ型領域、およびｎ型領域がこの順に接して設けられた素子を備え、少なくとも１つの領域が半導体基板１の表面に結晶成長させた結晶成長層からなる半導体装置の製造方法において、第１ｎ領域２５および第２ｐ領域２７を結晶成長層として形成する際には、半導体基板１上に第１絶縁膜１７と第２絶縁膜１９との積層膜を成膜する第１工程と、第２絶縁膜１９のエッチングに続けて第１絶縁膜１７をウェットエッチングすることによって半導体基板１に達する開口を形成する第２工程と、開口底部に露出する半導体基板１の表面に、第１ｎ領域２５および第２ｐ領域２７を選択的に結晶成長させる第３工程とを行う。 （もっと読む）

【課題】ｎ型のウエル領域に設定される電圧を調整して、寄生素子に無駄な電流が流れないようにすることを可能とする。
【解決手段】第１伝導型（ｐ型）の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型（ｎ型）の第２領域（第１ｎ型領域ｎ１）と、ｐ型の第３領域（第２ｐ型領域ｐ２）と、ｎ型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたサイリスタＴと、前記第２ｐ型領域ｐ２にゲート（ゲート電極２２）形成され、前記第２ｐ型領域ｐ２の下部にｎ型のウエル領域３１を有する半導体装置の駆動方法であって、前記第１ｐ型領域ｐ１をアノードとし、前記第２ｎ型領域ｎ２をカソードとし、前記サイリスタＴがオン状態のときの前記ウエル領域３１の電圧を前記ウエル領域３１から前記第２ｎ型領域ｎ２に電流が流れるように設定することを特徴とする。 （もっと読む）