ＢｉＣＭＯＳプロセス技術における高電圧ＳＣＲＭＯＳ
集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路の分野に関する。更に特定して言えば、本発明は集積回路内のＭＯＳトランジスタに関連する。
【背景技術】
【０００２】
シリコン制御整流器（ＳＣＲ）デバイスに一体化された金属酸化物半導体（ＭＯＳ）トランジスタは、ＥＳＤ事象等の高電圧の一時的変動により信頼性低下を呈することがある。高電圧の一時的変動の間、軽度にドープされた領域内に局所的に電荷キャリアが注入され得、注入箇所で電圧低下を起こし、それが更なる電荷キャリア注入につながり得る。このメカニズムによる局所的電荷キャリア注入はデバイス損傷を引き起こし得る。
【発明の概要】
【０００３】
集積回路が、拡散されたドレイン領域及び拡散されたＳＣＲ端子が、ＲＥＳＵＲＦ領域（低減された表面フィールド領域）内に形成されるＳＣＲＭＯＳトランジスタを有する。ＲＥＳＵＲＦ領域は、ＳＣＲＭＯＳトランジスタのドリフト領域と同じ導電型、及びドリフト領域のドーピング濃度の少なくとも２倍のドーピング濃度を有する。ＲＥＳＵＲＦ領域は、ＳＣＲＭＯＳトランジスタのドレイン構造とソース構造との間の降伏電流の負の抵抗の挙動を低減させ得る。
本発明の代表的な側面の例示の実施例を添付の図面を参照して説明する。
【図面の簡単な説明】
【０００４】
【図１】図１は例示の実施例の断面図である。
【０００５】
【図２Ａ】図２Ａは、例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路を製造する方法の工程の断面図である。
【図２Ｂ】例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路を製造する方法の工程の断面図である。
【図２Ｃ】例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路を製造する方法の工程の断面図である。
【図２Ｄ】例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路を製造する方法の工程の断面図である。
【図２Ｅ】例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路を製造する方法の工程の断面図である。
【０００６】
【図３】図３は、例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の上面図である。
【０００７】
【図４】図４は、代替の例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の上面図である。
【０００８】
【図５】図５は、例示の更なる実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の上面図である。
【発明を実施するための形態】
【０００９】
図１に図示するように、集積回路１０００は、ＳＣＲデバイス１００６と一体化されたＭＯＳトランジスタ１００４である、ＳＣＲＭＯＳトランジスタ１００２を含み得る。ＳＣＲＭＯＳトランジスタ１００２のドレイン構造１００８は、拡散されたドレイン領域１０１０と、拡散されたドレイン領域とは反対の導電型のＳＣＲ端子１０１２を含む。拡散されたドレイン領域１０１０と同じ導電型であり、拡散されたドレイン領域１０１０より低いドーピング濃度を備えたドリフト領域１０１４が、ドレイン構造１００８を本体領域１０１６及びソース構造１０１８から隔てる。本体領域１０１６は、拡散されたドレイン領域１０１０とは反対の導電型を有する。ソース構造１０１８は、拡散されたドレイン領域１０１０と同じ導電型の拡散されたソース領域１０２０と、本体領域１０１６と同じ導電型の本体コンタクト拡散領域１０２２を含む。拡散されたドレイン領域１０１０と同じ導電型であり、ドリフト領域１０１４及び拡散されたドレイン領域１０１０の間のドーピング濃度を備えたＲＥＳＵＲＦ領域１０２４が、ソース構造１００８の周りに形成される。ＲＥＳＵＲＦ領域１０２４は、ＳＣＲＭＯＳトランジスタ１００２のドレイン構造１００８とソース構造１０１８との間の降伏電流の負の抵抗の挙動を低減し得る。
【００１０】
ＳＣＲ端子１０１２及び拡散されたソース領域１０２０は、ＳＣＲＭＯＳトランジスタ１００２内のＳＣＲのアノードノード及びカソードノードを形成する。ＲＥＳＵＲＦ領域１０２４及びドリフト領域１０１４は、ＳＣＲの２つの内部ノードの１つ目を形成し、本体領域１０１６はＳＣＲの２つの内部ノードの２つ目を形成する。
【００１１】
本明細書の目的のため、ＲＥＳＵＲＦ領域は、空乏領域近傍の半導体又は誘電体領域を指し、空乏領域が、空乏領域に印加される電界とは異なる方向に更に空乏化させる領域を意味することが理解されるであろう。
【００１２】
図２Ａ〜２Ｅは、ＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の製造の連続する段階を示す。図２Ａを参照すると、集積回路２０００は基板２００２内及び上に形成される。基板２００２は、単結晶シリコンウエハ、シリコン・オン・インシュレータ（ＳＯＩ）ウエハ、異なる結晶配向の領域を持つハイブリッド・オリエンテーション・テクノロジ（ＨＯＴ）ウエハ、又は集積回路２０００の製造に適切な他の材料であり得る。本実施例において、ＳＣＲＭＯＳトランジスタのために画定される領域内の基板２００２の上部層はＰ型である。例えば、リン、砒素、及びアンチモン等のＮ型のドーパントを基板２００２にイオン注入することによって、通常、ディープＮウェル２００４として知られるディープＮウェル２００４が基板２００２内に形成される。本実施例の一つの実現例では、ドーズ量１×１０１２〜１×１０１３原子／ｃｍ２のリンを、５０ｋｅＶ〜３ＭｅＶのエネルギーでイオン注入してディープＮウェル２００４が形成され、その後、この集積回路に１０５０℃超の温度で４時間超の間アニーリングを行ってもよい。本実施例の一つの実現例では、ディープＮウェル２００４のドーピング濃度は１×１０１５〜１×１０１７原子／ｃｍ３であってよい。ディープＮウェル２００４を形成するための他のプロセスも本実施例の範囲内である。
【００１３】
例えば、シャロートレンチアイソレーション（ＳＴＩ）又はシリコンの局所酸化（ＬＯＣＯＳ）プロセスにより、通常、２５０〜６００ナノメートルの厚みの二酸化シリコンである、基板２００２の上面にフィールド酸化物２００６の要素が形成される。本実施例の一つの実現例では、フィールド酸化物２００６の要素は、ＳＣＲＭＯＳトランジスタのドレインエリアをＳＣＲＭＯＳトランジスタソースエリアから横方向に分離する。ディープＮウェル２００４は、ドレインエリア及びソースエリアに重なり、ドレインエリア及びソースエリアを超えて延び得る。
【００１４】
図２Ｂを参照すると、例えば、ボロン及び場合によってはガリウム等のＰ型のドーパントを基板２００２にイオン注入することによって、ソースエリア内にＰ型本体領域２００８が形成される。本実施例の一つの実現例では、ドーズ量５×ｌ０１３〜５×ｌ０１４原子／ｃｍ２のボロンを、２００ｋｅＶ〜５００ｋｅＶのエネルギーでイオン注入することによって本体領域２００８が形成されてもよい。本実施例の一つの実現例では、本体領域２００８のドーピング濃度が５×ｌ０１6〜ｌ×ｌ０１８原子／ｃｍ３であってよい。
【００１５】
例えば、Ｎ型のドーパントを基板３００２にイオン注入すること等によって、Ｎ型のＲＥＳＵＲＦ領域２０１０がドレイン領域に形成される。本実施例の一つの実現例では、ＲＥＳＵＲＦ領域２０１０は、ドーズ量２×１０１３〜６×１０１３原子／ｃｍ２のリンを、２５０ｋｅＶ〜５００ｋｅＶのエネルギーでイオン注入することによって形成されてもよい。ＲＥＳＵＲＦ領域２０１０は、通常ＳＣＲＭＯＳトランジスタのドリフト領域２０１２と呼ばれるディープＮウェル２００４の一部により本体領域２００８から横方向に分離されている。ＲＥＳＵＲＦ領域２０１０のドーピング濃度は、ドリフト領域２０１２のドーピング濃度より少なくとも２倍高い。本実施例の一つの実現例では、ＲＥＳＵＲＦ領域２０１０のドーピング濃度は１×１０１３原子／ｃｍ２より高くてよい。本実施例の一つの実現例では、ＲＥＳＵＲＦ領域２０１０のドーピング濃度は、ドリフト領域２０１２のドーピング濃度のドーピング濃度の５〜５０倍であり得る。
【００１６】
図２Ｃを参照すると、ドレインエリア及びソースエリア内の基板２００２の上面上にゲート誘電体層２０１４が形成される。ゲート誘電体層２０１４は、二酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａ１２Ｏ３）、酸化窒化アルミニウム（ＡｌＯＮ）、酸化ハフニウム（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、酸化窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、酸化窒化ジルコニウムシリコン（ＺｒＳｉＯＮ）、上述の材料の組み合わせ、又は他の絶縁材料、の１層又は複数層であってよい。ゲート誘電体層２０１４は、５０℃〜８００℃の温度で窒素含有プラズマ又は窒素含有雰囲気ガスに曝された結果として窒素を含み得る。ゲート誘電体層２０１４は、典型的には３〜１５ナノメートルの厚みである。ゲート誘電体層２０１４は、例えば熱酸化、酸化層のプラズマ窒化、及び／又は原子層堆積法（ＡＬＤ）による誘電体材料堆積等の、種々のゲート誘電体形成プロセスのいずれかによって形成され得る。
【００１７】
本体領域２００８の一部に重なって、ゲート誘電体層２０１４の上部表面上に第１のＭＯＳゲート２０１６が形成される。ＭＯＳゲート２０１６は、ポリシリコンとして通常知られる多結晶シリコン、窒化チタン、又は電気的に導電性のある他の材料で形成され得る。本実施例の幾つかの実現例では、ポリシリコンで形成されるＭＯＳゲート２０１６は、部分的に又は完全に、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、及プラチナシリサイド等の金属シリサイドに変換されてもよい。
【００１８】
ドレインエリア内のゲート誘電体層２０１４の上面上にフィールドプレート２０１８が形成され得る。フィールドプレート２０１８は、ＭＯＳゲート２０１６と同じ材料で形成され得る。本実施例の幾つかの実現例では、フィールドプレート２０１８は、ＭＯＳゲート２０１６と同時に形成され得る。本実施例の幾つかの実現例では、フィールドプレート２０１８は、ＭＯＳゲート２０１６に電気的に結合され得る。
【００１９】
本実施例の幾つかの実現例では、ＭＯＳゲート２０１６の、及び存在する場合フィールドプレート２０１８、の側面上に側壁スペーサ２０２０が形成され得る。側壁スペーサ２０２０は、例えば、集積回路２０００の既存の上面上の窒化シリコン及び／又は二酸化シリコン１層又は複数層のコンフォーマル層の堆積によって形成され得、その後、既知の異方性エッチング法により基板２００２、ＭＯＳゲート２０１６の、及び存在する場合フィールドプレート２０１８の、上面からのコンフォーマル層材料の除去が続き、ＭＯＳゲート２０１６の、及び存在する場合フィールドプレート２０１８の、側面上にコンフォーマル層材料を残す。
【００２０】
図２Ｄを参照すると、ソースエリア内のＭＯＳゲート２０１６近傍の基板２００２の上面にＮ型ソース拡散領域２０２２が形成される。本実施例の一つの実現例では、ソース拡散領域２０２２は、側壁スペーサ２０２０の、及び存在する場合ＭＯＳゲート２０１６の、下に、通常ＮＬＤＤ（Ｎ型の軽くドープされたドレイン）領域として知られる拡張部を含む。ソース拡散領域２０２２は、基板２００２にＮ型ドーパントをイオン注入することにより形成され得る。本実施例の一つの実現例では、ソース拡散領域２０２２は、ドーズ量５×１０１4〜５×１０１5原子／ｃｍ２のヒ素を２０ｋｅＶ〜６０ｋｅＶのエネルギーでイオン注入すること、及びドーズ量５×ｌ０１３〜５×ｌ０１４原子／ｃｍ２のリンを５０ｋｅＶ〜１００ｋｅＶのエネルギーでイオン注入することにより形成されてもよい。
【００２１】
ドレインエリア内の基板２００２の上面にＮ型ドレイン拡散領域２０２４が形成される。ドレイン拡散領域２０２４のドーピング濃度は、ＲＥＳＵＲＦ領域２０１０のドーピング濃度より少なくとも３倍大きい。ドレイン拡散領域２０２４は、Ｎ型ドーパントを基板２００２にイオン注入することによって形成され得る。本実施例の一つの実現例では、ドレイン拡散領域２０２４はソース拡散領域２０２２と同時に形成され得る。本実施例において、ドレイン拡散領域２０２４はＲＥＳＵＲＦ領域２０１０内にある。
【００２２】
ソースエリア内のソース拡散領域２０２２近傍の基板２００２の上面にＰ型本体コンタクト拡散領域２０２６が形成される。本体コンタクト拡散領域２０２６は、Ｐ型ドーパントを基板２００２にイオン注入することにより形成され得る。本実施例の一つの実現例では、ドーズ量１×ｌ０１５〜４×ｌ０１５原子／ｃｍ２のボロンを５ｋｅＶ〜１５ｋｅＶのエネルギーでイオン注入することによって本体領域２０２６が形成されてもよい。
【００２３】
ドレインエリア内のドレイン拡散領域２０２４近傍の基板２００２の上面にＰ型ＳＣＲ端子２０２８が形成される。ＳＣＲ端子２０２８も、Ｐ型ドーパントを基板２００２にイオン注入することによって形成され得る。本実施例の一つの実現例では、ＳＣＲ端子２０２８は本体コンタクト拡散領域２０２６と同時に形成され得る。本実施例において、ＳＣＲ端子２０２８は、ＲＥＳＵＲＦ領域２０１０内にある。
【００２４】
図２Ｅを参照すると、ドレインエリア及びソースエリア内の基板２００２の上面に金属シリサイド２０３０の層が形成される。金属シリサイド層２０３０は、集積回路２０００の上面上に、ニッケル、コバルト、チタン、又はプラチナなどの金属の層を堆積すること、集積回路２０００を過熱して前記金属の一部を、ドレインエリア及びソースエリア内の露出されたシリコンと反応させること、及び、例えば、酸及び過酸化水素の組み合わせを含むウェットエッチャントに集積回路２０００を曝すことによって、反応しなかった金属を集積回路２０００から選択的に取り除くこと、により形成され得る。
【００２５】
集積回路２０００の既存の上面上にＰＭＤ（pre-metal dierectric）層２０３２が形成される。ＰＭＤ層２０３２は、ＰＭＤライナー、ＰＭＤメイン層、及び任意のＰＭＤキャップ層を含む誘電体層スタックであり得る。ＰＭＤライナーは、１０〜１００ナノメートルの厚みで、集積回路２０００の既存の上面上にプラズマ化学気相成長（ＰＥＣＶＤ）により堆積される、窒化シリコン又は二酸化シリコンであり得る。ＰＭＤメイン層は、通常１００〜１０００ナノメートルの厚みで、ＰＭＤライナーの上面上にＰＥＣＶＤにより堆積され、及び場合によっては、化学機械研磨（ＣＭＰ）プロセスにより平坦化される、二酸化シリコン、リン珪酸ガラス（ＰＳＧ）又はほうリン珪酸ガラス（ＢＰＳＧ）の層であり得る。任意のＰＭＤキャップ層は、ＰＭＤメイン層の上面上に形成される、１０〜１００ナノメートルの、窒化シリコン、シリコンカーバイドナイトライド、又はシリコンカーバイドなどの硬質材料であり得る。
【００２６】
ＰＭＤ層２０３２内に、金属シリサイド層２０３０を介してドレイン拡散領域２０２４及びＳＣＲ端子２０２８との電気的コンタクトをつくるように、ドレインコンタクト２０３４が形成される。同様に、ＰＭＤ層２０３２内に、金属シリサイド層２０３０を介してソース拡散領域２０２２及び本体コンタクト拡散領域２０２６との電気的コンタクトをつくるように、ソースコンタクト２０３６が形成される。ドレインコンタクト２０３４及びソースコンタクト２０３６は、明快にするため図２Ｅでは示していないがコンタクトフォトレジストパターンでＰＭＤ層２０３２の上面上にコンタクトエリアを画定し、金属シリサイド層２０３０を露出させるため例えば反応性イオン・エッチング（ＲＩＥ）法を用いてＰＭＤ層材料を取り除くことによりコンタクトエリア内にコンタクトホールをエッチングし、更に、コンタクトホールをチタンなどのコンタクトライナー金属、及びタングステンなどのコンタクト充填金属で充填することにより形成され得、その後、例えばエッチバック及び／又はＣＭＰ法によるＰＭＤ層２０３２の上面からのコンタクト充填金属の除去が続く。
【００２７】
集積回路２０００のオペレーションの間、ドレイン拡散領域２０２４とソース拡散領域２０２２の間に、例えば静電気放電（ＥＳＤ）事象等で起こりうるようなブレークダウンを生じさせるのに充分な電圧で、電位がドレインコンタクト２０３４に印加され得る。ブレークダウンの間、ＲＥＳＵＲＦ領域２０１０とドリフト領域２０１２との間の境界で及び境界の近傍で衝突電離が起こり得、ソース拡散領域２０２２に向かって移動する正孔、及びＲＥＳＵＲＦ領域２０１０を通りドレイン拡散領域２０２４に向かって移動する電子が生成され得る。ＲＥＳＵＲＦ領域２０１０を通って移動する電子は、ドレイン拡散領域２０２４とソース拡散領域２０２２との間の電位差を拡大させ得、ドレイン拡散領域２０２４とソース拡散領域２０２２との間の総電流と電圧差との間に正の抵抗関係を生じさせ、それによってＳＣＲＭＯＳトランジスタ内の電流フィラメントの形成が低減され得る。
【００２８】
ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図２Ａ〜２Ｅを参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
【００２９】
図３は、一実施例に従って形成されたＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の上面図である。集積回路３０００が、図２Ａを参照して説明したように基板３００２内及び上に形成される。ディープＮウェル３００４が、図２Ａを参照して説明したように基板３００２内に形成される。明快にするためフィールド酸化物の要素は図３に示していない。
【００３０】
第１のドレイン構造３００６が交互のＮ型ドレイン拡散領域３００８及びＰ型ＳＣＲ端子３０１０を含む。ドレイン拡散領域及びＳＣＲ端子の異なる構成を備えた第１のドレイン構造の他の実現例も本実施例の範囲内にある。ドレイン拡散領域３００８及びＳＣＲ端子３０１０は、図２Ｄを参照して説明したように形成される。Ｎ型ＲＥＳＵＲＦ領域３０１２が、図２Ｂ〜２Ｅを参照して説明したように、第１のドレイン構造３００６を囲むようにディープＮウェル３００４内に形成される。
【００３１】
第２のドレイン構造３０１４及び任意の第３のドレイン構造３０１６が、第１のドレイン構造３００６から横方向に離されてディープＮウェル３００４内に形成される。第２のドレイン構造３０１４、及び存在する場合第３のドレイン構造３０１６、は交互のＮ型ドレイン拡散領域３００８及びＰ型ＳＣＲ端子３０１０を含む。本実施例の他の実現例では、ドレイン拡散領域及びＳＣＲ端子は、図３に示したものとは異なって構成されてもよい。本実施例において、第２のドレイン構造３０１４、及び存在する場合第３のドレイン構造３０１６、はＲＥＳＵＲＦ領域と接しない。
【００３２】
Ｐ型の第１の本体領域３０１８が、図２Ｂを参照して説明したように、第１のドレイン構造３００６と第２のドレイン構造３０１４の間のディープＮウェル３００４内に形成される。第１のＭＯＳゲート３０２０が、図２Ｃを参照して説明したように、第１の本体領域３０１８に重なって基板３００２の上面上に形成される。明快にするため側壁スペーサは図３に示していない。明快にするためフィールドプレートは図３に示していない。
【００３３】
第１のソース構造３０２２が、第１の本体領域３０１８内に形成される。第１のソース構造３０２２は、Ｎ型ソース拡散領域３０２４及びＰ型本体コンタクト拡散領域３０２６を含む。異なる構成のソース拡散領域及び本体コンタクト拡散領域を備えた第１のソース構造の他の実現例も本実施例の範囲内である。ソース拡散領域３０２４及び本体コンタクト拡散領域３０２６は、図２Ｄを参照して説明したように形成される。
【００３４】
ＲＥＳＵＲＦ領域３０１２と第１の本体領域３０１８の間及び第２のドレイン構造３０１４と第１の本体領域３０１８の間の横方向のスペースは、第１のドレイン構造３００６と第１のソース構造３０２２との間のブレークダウンが、第２のドレイン構造３０１４と第１のソース構造３０２２との間のブレークダウンより起こり易いように調節される。
【００３５】
第３のドレイン構造３０１６が存在する場合、Ｐ型の第２の本体領域３０２８が、第１のドレイン構造３００６と第３のドレイン構造３０１６との間のディープＮウェル３００４内に形成される。第２のＭＯＳゲート３０３０が、第２の本体領域３０２８に重なって基板３００２の上面上に形成される。第２のソース構造３０３２が、第２の本体領域３０２８内に形成される。第２のソース構造３０３２は、ソース拡散領域３０２４及び本体コンタクト拡散領域３０２６を含む。ＲＥＳＵＲＦ領域３０１２と第２の本体領域３０２８の間及び第３のドレイン構造３０１６と第２の本体領域３０２８の間の横方向のスペースは、第１のドレイン構造３００６と第２のソース構造３０３２との間のブレークダウンが、第３のドレイン構造３０１６と第２のソース構造３０３２との間のブレークダウンより起こり易いように調節される。
【００３６】
集積回路３０００のオペレーションの間、第１のドレイン構造３００６と第１のソース構造３０２２の間、又は第１のドレイン構造３００６と存在する場合の第２のソース構造３０３２の間、図２Ｅを参照して説明したように、ＳＣＲＭＯＳトランジスタ内の電流フィラメントの形成を低減するような方式で、ブレークダウンが起こり得る。他のＳＣＲＭＯＳ構成より単位面積当たり一層高い電流濃度を提供するような方式で、第１のドレイン構造３００６と第１のソース構造３０２２の間、及び第２のドレイン構造３０１４と第１のソース構造３０２２の間にＳＣＲ電流が流れ得る。同様に、第３のドレイン構造３０１６及び第２のソース構造３０３２が存在する場合、他のＳＣＲＭＯＳ構成より単位面積当たり一層高い電流濃度を提供するような方式で、第１のドレイン構造３００６と第２のソース構造３０３２の間、及び第３のドレイン構造３０１６と第２のソース構造３０３２との間にＳＣＲ電流が流れ得る。
【００３７】
図３に示した、第１及び第２のドレイン構造、ソース構造、及びＳＣＲＭＯＳトランジスタの他の要素のその他の構成を備えたＳＣＲＭＯＳトランジスタの実現例も本実施例の範囲内にある。
【００３８】
ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図３を参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
【００３９】
図４は、代替の実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の上面図である。集積回路４０００が、図２Ａを参照して説明したように基板４００２内及び上に形成される。ディープＮウェル４００４が、図２Ａを参照して説明したように基板４００２内に形成される。明快にするため、フィールド酸化物の要素は図４では省略している。
【００４０】
第１のドレイン構造４００６及び第２のドレイン構造４００８が、交互のＮ型ドレイン拡散領域４０１０及びＰ型ＳＣＲ端子４０１２を含む。ドレイン拡散領域及びＳＣＲ端子の異なる構成を備えたドレイン構造の他の実現例も本実施例の範囲内にある。ドレイン拡散領域４０１０及びＳＣＲ端子４０１２は、図２Ｄを参照して説明したように形成される。Ｎ型の第１のＲＥＳＵＲＦ領域４０１４が、図２Ｂ〜図２Ｅを参照して説明したように、第１のドレイン構造４００６を囲むようにディープＮウェル４００４内に形成される。同様に、Ｎ型の第２のＲＥＳＵＲＦ領域４０１６が、ディープＮウェル４００４内に第２のドレイン構造４００８を囲むように形成される。第１のＲＥＳＵＲＦ領域４０１４は、ディープＮウェル４００４内の第１のドリフト領域に横方向に隣接し、第２のＲＥＳＵＲＦ領域４０１６は、ディープＮウェル４００４内の第２のドリフト領域に横方向に隣接する。
【００４１】
第３のドレイン構造４０１８が、第１のドレイン構造４００６と第２のドレイン構造４００６の間のディープＮウェル４００４内に形成される。第３のドレイン構造４０１８は、交互のＮ型ドレイン拡散領域４０１０及びＰ型ＳＣＲ端子４０１２を含む。本実施例の他の実現例において、ドレイン拡散領域及びＳＣＲ端子は、図４に示したものとは異なって構成されてもよい。本実施例において、第３のドレイン構造４０１８はＲＥＳＵＲＦ領域とは接しない。
【００４２】
Ｐ型の第１の本体領域４０２０が、図２Ｂを参照して説明したように、第１のドレイン構造４００６と第３のドレイン構造４０１８の間のディープＮウェル４００４内に形成される。第１のＭＯＳゲート４０２２が、図２Ｃを参照して説明したように、基板４００２の上面上に第１の本体領域４０２０に重なって形成される。明快にするため、側壁スペーサは図４に示していない。明快にするため、フィールドプレートは図４に示していない。
【００４３】
第１のソース構造４０２４が、第１の本体領域４０２０内に形成される。第１のソース構造４０２４は、Ｎ型ソース拡散領域４０２６及びＰ型本体コンタクト拡散領域４０２８を含む。ソース拡散領域及び本体コンタクト拡散領域の異なる構成を備えた第１のソース構造の他の実現例も本実施例の範囲内である。ソース拡散領域４０２６及び本体コンタクト拡散領域４０２８は、図２Ｄを参照して説明したように形成される。
【００４４】
第１のＲＥＳＵＲＦ領域４０１４と第１の本体領域４０２０との間、及び第３のドレイン構造４０１８と第１の本体領域４０２０との間の横方向のスペースは、第１のドレイン構造４００６と第１のソース構造４０２４との間のブレークダウンが、第３のドレイン構造４０１８と第１のソース構造４０２４との間のブレークダウンより起こり易いように調節される。
【００４５】
同様に、第２のドレイン構造４００８と第３のドレイン構造４０１８との間のディープＮウェル４００４内にＰ型の第２の本体領域４０３０が形成される。第２のＭＯＳゲート４０３２が、基板４００２の上面上に第２の本体領域４０３０に重なって形成される。第２のソース構造４０３４が、第２の本体領域４０３０内に形成される。第２のソース構造４０３４は、ソース拡散領域４０２６及び本体コンタクト拡散領域４０２８を含む。第２のＲＥＳＵＲＦ領域４０１６と第２の本体領域４０３０の間、及び第３のドレイン構造４０１８と第２の本体領域４０３０の間の横方向のスペースは、第２のドレイン構造４００８と第２のソース構造４０３４との間のブレークダウンが、第３のドレイン構造４０１８と第２のソース構造４０３４との間のブレークダウンより起こり易いように調節される。
【００４６】
集積回路４０００のオペレーションの間、図２Ｅを参照して説明したように、ＳＣＲＭＯＳトランジスタ内の電流フィラメントの形成を低減するような方式で、第１のドレイン構造４００６と第１のソース構造４０２４との間、又は第２のドレイン構造４００８と第２のソース構造４０３４との間にブレークダウンが起こり得る。第１のドレイン構造４００６と第１のソース構造４０２４との間、第２のドレイン構造４００８と第２のソース構造４０３４との間、第３のドレイン構造４０１８と第１のソース構造４０２４との間、及び第３のドレイン構造４０１８と第２のソース構造４０３４との間に、他のＳＣＲＭＯＳ構成より単位面積当たり一層高い電流濃度を提供するような方式でＳＣＲ電流が流れ得る。
【００４７】
ドレイン構造、ソース構造、及びＳＣＲＭＯＳトランジスタの他の要素の構成が図４に示したものと異なるＳＣＲＭＯＳトランジスタの実現例も、本実施例の範囲内である。
【００４８】
ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図４を参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
【００４９】
図５は、更なる実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の上面図である。集積回路５０００が、図２Ａを参照して説明したように基板５００２内及び上に形成される。ディープＮウェル５００４が、図２Ａを参照して説明したように基板５００２内に形成される。明快にするため、フィールド酸化物の要素は図５に示していない。
【００５０】
ドレイン構造５００６が、交互のＮ型ドレイン拡散領域５００８及びＰ型ＳＣＲ端子５０１０を含む。ドレイン拡散領域及びＳＣＲ端子の異なる構成を備えたドレイン構造の実現例も本実施例の範囲内である。ドレイン拡散領域５００８及びＳＣＲ端子５０１０は、図２Ｄを参照して説明したように形成される。Ｎ型ＲＥＳＵＲＦ領域５０１２が、図２Ｂ〜図２Ｅを参照して説明したように、ドレイン構造５００６を囲むようにディープＮウェル５００４内に形成される。各ＲＥＳＵＲＦ領域５０１２は、ディープＮウェル５００４内の少なくとも１つのドリフト領域に横方向に隣接する。
【００５１】
Ｐ型の本体領域５０１４が、図２Ｂを参照して説明したように、ディープＮウェル５００４内のドレイン構造５００６間に形成される。図２Ｃを参照して説明したように、ＭＯＳゲート５０１６が本体領域５０１４に重なって基板５００２の上面上に形成される。明快にするため、側壁スペーサは図５に示していない。明快にするため、フィールドプレートは図５に示していない。
【００５２】
ソース構造５０１８が、本体領域５０１４内に形成される。ソース構造５０１８は、Ｎ型のソース拡散領域５０２０及びＰ型の本体コンタクト拡散領域５０２２を含む。ソース拡散領域及び本体コンタクト拡散領域の異なる構成を備えたソース構造の他の実現例も本実施例の範囲内である。ソース拡散領域５０２０及び本体コンタクト拡散領域５０２２は、図２Ｄを参照して説明したように形成される。
【００５３】
集積回路５０００のオペレーションの間、図２Ｅを参照して説明したように、ＳＣＲＭＯＳトランジスタ内の電流フィラメントの形成を低減し得るような方式で、ドレイン構造５００６とソース構造５０１８との間にブレークダウンが起こり得る。
【００５４】
ドレイン構造、ソース構造、及びＳＣＲＭＯＳトランジスタの他の要素の構成が図５に示したものと異なるＳＣＲＭＯＳトランジスタの実現例も、本実施例の範囲内である。
【００５５】
ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図５を参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
【００５６】
例示の実施例の文脈で説明したような特徴又はステップのすべて又はその幾つかを有する例示の実施例の文脈で説明した一つ又はそれ以上の特徴又はステップの異なる組合せを有する実施例も、本明細書に包含されることを意図している。当業者にとっては本発明の請求の範囲内で他の多くの実施例及び変形が可能であることが理解されるであろう。
【技術分野】
【０００１】
本発明は集積回路の分野に関する。更に特定して言えば、本発明は集積回路内のＭＯＳトランジスタに関連する。
【背景技術】
【０００２】
シリコン制御整流器（ＳＣＲ）デバイスに一体化された金属酸化物半導体（ＭＯＳ）トランジスタは、ＥＳＤ事象等の高電圧の一時的変動により信頼性低下を呈することがある。高電圧の一時的変動の間、軽度にドープされた領域内に局所的に電荷キャリアが注入され得、注入箇所で電圧低下を起こし、それが更なる電荷キャリア注入につながり得る。このメカニズムによる局所的電荷キャリア注入はデバイス損傷を引き起こし得る。
【発明の概要】
【０００３】
集積回路が、拡散されたドレイン領域及び拡散されたＳＣＲ端子が、ＲＥＳＵＲＦ領域（低減された表面フィールド領域）内に形成されるＳＣＲＭＯＳトランジスタを有する。ＲＥＳＵＲＦ領域は、ＳＣＲＭＯＳトランジスタのドリフト領域と同じ導電型、及びドリフト領域のドーピング濃度の少なくとも２倍のドーピング濃度を有する。ＲＥＳＵＲＦ領域は、ＳＣＲＭＯＳトランジスタのドレイン構造とソース構造との間の降伏電流の負の抵抗の挙動を低減させ得る。
本発明の代表的な側面の例示の実施例を添付の図面を参照して説明する。
【図面の簡単な説明】
【０００４】
【図１】図１は例示の実施例の断面図である。
【０００５】
【図２Ａ】図２Ａは、例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路を製造する方法の工程の断面図である。
【図２Ｂ】例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路を製造する方法の工程の断面図である。
【図２Ｃ】例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路を製造する方法の工程の断面図である。
【図２Ｄ】例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路を製造する方法の工程の断面図である。
【図２Ｅ】例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路を製造する方法の工程の断面図である。
【０００６】
【図３】図３は、例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の上面図である。
【０００７】
【図４】図４は、代替の例示の一実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の上面図である。
【０００８】
【図５】図５は、例示の更なる実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の上面図である。
【発明を実施するための形態】
【０００９】
図１に図示するように、集積回路１０００は、ＳＣＲデバイス１００６と一体化されたＭＯＳトランジスタ１００４である、ＳＣＲＭＯＳトランジスタ１００２を含み得る。ＳＣＲＭＯＳトランジスタ１００２のドレイン構造１００８は、拡散されたドレイン領域１０１０と、拡散されたドレイン領域とは反対の導電型のＳＣＲ端子１０１２を含む。拡散されたドレイン領域１０１０と同じ導電型であり、拡散されたドレイン領域１０１０より低いドーピング濃度を備えたドリフト領域１０１４が、ドレイン構造１００８を本体領域１０１６及びソース構造１０１８から隔てる。本体領域１０１６は、拡散されたドレイン領域１０１０とは反対の導電型を有する。ソース構造１０１８は、拡散されたドレイン領域１０１０と同じ導電型の拡散されたソース領域１０２０と、本体領域１０１６と同じ導電型の本体コンタクト拡散領域１０２２を含む。拡散されたドレイン領域１０１０と同じ導電型であり、ドリフト領域１０１４及び拡散されたドレイン領域１０１０の間のドーピング濃度を備えたＲＥＳＵＲＦ領域１０２４が、ソース構造１００８の周りに形成される。ＲＥＳＵＲＦ領域１０２４は、ＳＣＲＭＯＳトランジスタ１００２のドレイン構造１００８とソース構造１０１８との間の降伏電流の負の抵抗の挙動を低減し得る。
【００１０】
ＳＣＲ端子１０１２及び拡散されたソース領域１０２０は、ＳＣＲＭＯＳトランジスタ１００２内のＳＣＲのアノードノード及びカソードノードを形成する。ＲＥＳＵＲＦ領域１０２４及びドリフト領域１０１４は、ＳＣＲの２つの内部ノードの１つ目を形成し、本体領域１０１６はＳＣＲの２つの内部ノードの２つ目を形成する。
【００１１】
本明細書の目的のため、ＲＥＳＵＲＦ領域は、空乏領域近傍の半導体又は誘電体領域を指し、空乏領域が、空乏領域に印加される電界とは異なる方向に更に空乏化させる領域を意味することが理解されるであろう。
【００１２】
図２Ａ〜２Ｅは、ＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の製造の連続する段階を示す。図２Ａを参照すると、集積回路２０００は基板２００２内及び上に形成される。基板２００２は、単結晶シリコンウエハ、シリコン・オン・インシュレータ（ＳＯＩ）ウエハ、異なる結晶配向の領域を持つハイブリッド・オリエンテーション・テクノロジ（ＨＯＴ）ウエハ、又は集積回路２０００の製造に適切な他の材料であり得る。本実施例において、ＳＣＲＭＯＳトランジスタのために画定される領域内の基板２００２の上部層はＰ型である。例えば、リン、砒素、及びアンチモン等のＮ型のドーパントを基板２００２にイオン注入することによって、通常、ディープＮウェル２００４として知られるディープＮウェル２００４が基板２００２内に形成される。本実施例の一つの実現例では、ドーズ量１×１０１２〜１×１０１３原子／ｃｍ２のリンを、５０ｋｅＶ〜３ＭｅＶのエネルギーでイオン注入してディープＮウェル２００４が形成され、その後、この集積回路に１０５０℃超の温度で４時間超の間アニーリングを行ってもよい。本実施例の一つの実現例では、ディープＮウェル２００４のドーピング濃度は１×１０１５〜１×１０１７原子／ｃｍ３であってよい。ディープＮウェル２００４を形成するための他のプロセスも本実施例の範囲内である。
【００１３】
例えば、シャロートレンチアイソレーション（ＳＴＩ）又はシリコンの局所酸化（ＬＯＣＯＳ）プロセスにより、通常、２５０〜６００ナノメートルの厚みの二酸化シリコンである、基板２００２の上面にフィールド酸化物２００６の要素が形成される。本実施例の一つの実現例では、フィールド酸化物２００６の要素は、ＳＣＲＭＯＳトランジスタのドレインエリアをＳＣＲＭＯＳトランジスタソースエリアから横方向に分離する。ディープＮウェル２００４は、ドレインエリア及びソースエリアに重なり、ドレインエリア及びソースエリアを超えて延び得る。
【００１４】
図２Ｂを参照すると、例えば、ボロン及び場合によってはガリウム等のＰ型のドーパントを基板２００２にイオン注入することによって、ソースエリア内にＰ型本体領域２００８が形成される。本実施例の一つの実現例では、ドーズ量５×ｌ０１３〜５×ｌ０１４原子／ｃｍ２のボロンを、２００ｋｅＶ〜５００ｋｅＶのエネルギーでイオン注入することによって本体領域２００８が形成されてもよい。本実施例の一つの実現例では、本体領域２００８のドーピング濃度が５×ｌ０１6〜ｌ×ｌ０１８原子／ｃｍ３であってよい。
【００１５】
例えば、Ｎ型のドーパントを基板３００２にイオン注入すること等によって、Ｎ型のＲＥＳＵＲＦ領域２０１０がドレイン領域に形成される。本実施例の一つの実現例では、ＲＥＳＵＲＦ領域２０１０は、ドーズ量２×１０１３〜６×１０１３原子／ｃｍ２のリンを、２５０ｋｅＶ〜５００ｋｅＶのエネルギーでイオン注入することによって形成されてもよい。ＲＥＳＵＲＦ領域２０１０は、通常ＳＣＲＭＯＳトランジスタのドリフト領域２０１２と呼ばれるディープＮウェル２００４の一部により本体領域２００８から横方向に分離されている。ＲＥＳＵＲＦ領域２０１０のドーピング濃度は、ドリフト領域２０１２のドーピング濃度より少なくとも２倍高い。本実施例の一つの実現例では、ＲＥＳＵＲＦ領域２０１０のドーピング濃度は１×１０１３原子／ｃｍ２より高くてよい。本実施例の一つの実現例では、ＲＥＳＵＲＦ領域２０１０のドーピング濃度は、ドリフト領域２０１２のドーピング濃度のドーピング濃度の５〜５０倍であり得る。
【００１６】
図２Ｃを参照すると、ドレインエリア及びソースエリア内の基板２００２の上面上にゲート誘電体層２０１４が形成される。ゲート誘電体層２０１４は、二酸化シリコン（ＳｉＯ２）、酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａ１２Ｏ３）、酸化窒化アルミニウム（ＡｌＯＮ）、酸化ハフニウム（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、酸化窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、酸化窒化ジルコニウムシリコン（ＺｒＳｉＯＮ）、上述の材料の組み合わせ、又は他の絶縁材料、の１層又は複数層であってよい。ゲート誘電体層２０１４は、５０℃〜８００℃の温度で窒素含有プラズマ又は窒素含有雰囲気ガスに曝された結果として窒素を含み得る。ゲート誘電体層２０１４は、典型的には３〜１５ナノメートルの厚みである。ゲート誘電体層２０１４は、例えば熱酸化、酸化層のプラズマ窒化、及び／又は原子層堆積法（ＡＬＤ）による誘電体材料堆積等の、種々のゲート誘電体形成プロセスのいずれかによって形成され得る。
【００１７】
本体領域２００８の一部に重なって、ゲート誘電体層２０１４の上部表面上に第１のＭＯＳゲート２０１６が形成される。ＭＯＳゲート２０１６は、ポリシリコンとして通常知られる多結晶シリコン、窒化チタン、又は電気的に導電性のある他の材料で形成され得る。本実施例の幾つかの実現例では、ポリシリコンで形成されるＭＯＳゲート２０１６は、部分的に又は完全に、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、及プラチナシリサイド等の金属シリサイドに変換されてもよい。
【００１８】
ドレインエリア内のゲート誘電体層２０１４の上面上にフィールドプレート２０１８が形成され得る。フィールドプレート２０１８は、ＭＯＳゲート２０１６と同じ材料で形成され得る。本実施例の幾つかの実現例では、フィールドプレート２０１８は、ＭＯＳゲート２０１６と同時に形成され得る。本実施例の幾つかの実現例では、フィールドプレート２０１８は、ＭＯＳゲート２０１６に電気的に結合され得る。
【００１９】
本実施例の幾つかの実現例では、ＭＯＳゲート２０１６の、及び存在する場合フィールドプレート２０１８、の側面上に側壁スペーサ２０２０が形成され得る。側壁スペーサ２０２０は、例えば、集積回路２０００の既存の上面上の窒化シリコン及び／又は二酸化シリコン１層又は複数層のコンフォーマル層の堆積によって形成され得、その後、既知の異方性エッチング法により基板２００２、ＭＯＳゲート２０１６の、及び存在する場合フィールドプレート２０１８の、上面からのコンフォーマル層材料の除去が続き、ＭＯＳゲート２０１６の、及び存在する場合フィールドプレート２０１８の、側面上にコンフォーマル層材料を残す。
【００２０】
図２Ｄを参照すると、ソースエリア内のＭＯＳゲート２０１６近傍の基板２００２の上面にＮ型ソース拡散領域２０２２が形成される。本実施例の一つの実現例では、ソース拡散領域２０２２は、側壁スペーサ２０２０の、及び存在する場合ＭＯＳゲート２０１６の、下に、通常ＮＬＤＤ（Ｎ型の軽くドープされたドレイン）領域として知られる拡張部を含む。ソース拡散領域２０２２は、基板２００２にＮ型ドーパントをイオン注入することにより形成され得る。本実施例の一つの実現例では、ソース拡散領域２０２２は、ドーズ量５×１０１4〜５×１０１5原子／ｃｍ２のヒ素を２０ｋｅＶ〜６０ｋｅＶのエネルギーでイオン注入すること、及びドーズ量５×ｌ０１３〜５×ｌ０１４原子／ｃｍ２のリンを５０ｋｅＶ〜１００ｋｅＶのエネルギーでイオン注入することにより形成されてもよい。
【００２１】
ドレインエリア内の基板２００２の上面にＮ型ドレイン拡散領域２０２４が形成される。ドレイン拡散領域２０２４のドーピング濃度は、ＲＥＳＵＲＦ領域２０１０のドーピング濃度より少なくとも３倍大きい。ドレイン拡散領域２０２４は、Ｎ型ドーパントを基板２００２にイオン注入することによって形成され得る。本実施例の一つの実現例では、ドレイン拡散領域２０２４はソース拡散領域２０２２と同時に形成され得る。本実施例において、ドレイン拡散領域２０２４はＲＥＳＵＲＦ領域２０１０内にある。
【００２２】
ソースエリア内のソース拡散領域２０２２近傍の基板２００２の上面にＰ型本体コンタクト拡散領域２０２６が形成される。本体コンタクト拡散領域２０２６は、Ｐ型ドーパントを基板２００２にイオン注入することにより形成され得る。本実施例の一つの実現例では、ドーズ量１×ｌ０１５〜４×ｌ０１５原子／ｃｍ２のボロンを５ｋｅＶ〜１５ｋｅＶのエネルギーでイオン注入することによって本体領域２０２６が形成されてもよい。
【００２３】
ドレインエリア内のドレイン拡散領域２０２４近傍の基板２００２の上面にＰ型ＳＣＲ端子２０２８が形成される。ＳＣＲ端子２０２８も、Ｐ型ドーパントを基板２００２にイオン注入することによって形成され得る。本実施例の一つの実現例では、ＳＣＲ端子２０２８は本体コンタクト拡散領域２０２６と同時に形成され得る。本実施例において、ＳＣＲ端子２０２８は、ＲＥＳＵＲＦ領域２０１０内にある。
【００２４】
図２Ｅを参照すると、ドレインエリア及びソースエリア内の基板２００２の上面に金属シリサイド２０３０の層が形成される。金属シリサイド層２０３０は、集積回路２０００の上面上に、ニッケル、コバルト、チタン、又はプラチナなどの金属の層を堆積すること、集積回路２０００を過熱して前記金属の一部を、ドレインエリア及びソースエリア内の露出されたシリコンと反応させること、及び、例えば、酸及び過酸化水素の組み合わせを含むウェットエッチャントに集積回路２０００を曝すことによって、反応しなかった金属を集積回路２０００から選択的に取り除くこと、により形成され得る。
【００２５】
集積回路２０００の既存の上面上にＰＭＤ（pre-metal dierectric）層２０３２が形成される。ＰＭＤ層２０３２は、ＰＭＤライナー、ＰＭＤメイン層、及び任意のＰＭＤキャップ層を含む誘電体層スタックであり得る。ＰＭＤライナーは、１０〜１００ナノメートルの厚みで、集積回路２０００の既存の上面上にプラズマ化学気相成長（ＰＥＣＶＤ）により堆積される、窒化シリコン又は二酸化シリコンであり得る。ＰＭＤメイン層は、通常１００〜１０００ナノメートルの厚みで、ＰＭＤライナーの上面上にＰＥＣＶＤにより堆積され、及び場合によっては、化学機械研磨（ＣＭＰ）プロセスにより平坦化される、二酸化シリコン、リン珪酸ガラス（ＰＳＧ）又はほうリン珪酸ガラス（ＢＰＳＧ）の層であり得る。任意のＰＭＤキャップ層は、ＰＭＤメイン層の上面上に形成される、１０〜１００ナノメートルの、窒化シリコン、シリコンカーバイドナイトライド、又はシリコンカーバイドなどの硬質材料であり得る。
【００２６】
ＰＭＤ層２０３２内に、金属シリサイド層２０３０を介してドレイン拡散領域２０２４及びＳＣＲ端子２０２８との電気的コンタクトをつくるように、ドレインコンタクト２０３４が形成される。同様に、ＰＭＤ層２０３２内に、金属シリサイド層２０３０を介してソース拡散領域２０２２及び本体コンタクト拡散領域２０２６との電気的コンタクトをつくるように、ソースコンタクト２０３６が形成される。ドレインコンタクト２０３４及びソースコンタクト２０３６は、明快にするため図２Ｅでは示していないがコンタクトフォトレジストパターンでＰＭＤ層２０３２の上面上にコンタクトエリアを画定し、金属シリサイド層２０３０を露出させるため例えば反応性イオン・エッチング（ＲＩＥ）法を用いてＰＭＤ層材料を取り除くことによりコンタクトエリア内にコンタクトホールをエッチングし、更に、コンタクトホールをチタンなどのコンタクトライナー金属、及びタングステンなどのコンタクト充填金属で充填することにより形成され得、その後、例えばエッチバック及び／又はＣＭＰ法によるＰＭＤ層２０３２の上面からのコンタクト充填金属の除去が続く。
【００２７】
集積回路２０００のオペレーションの間、ドレイン拡散領域２０２４とソース拡散領域２０２２の間に、例えば静電気放電（ＥＳＤ）事象等で起こりうるようなブレークダウンを生じさせるのに充分な電圧で、電位がドレインコンタクト２０３４に印加され得る。ブレークダウンの間、ＲＥＳＵＲＦ領域２０１０とドリフト領域２０１２との間の境界で及び境界の近傍で衝突電離が起こり得、ソース拡散領域２０２２に向かって移動する正孔、及びＲＥＳＵＲＦ領域２０１０を通りドレイン拡散領域２０２４に向かって移動する電子が生成され得る。ＲＥＳＵＲＦ領域２０１０を通って移動する電子は、ドレイン拡散領域２０２４とソース拡散領域２０２２との間の電位差を拡大させ得、ドレイン拡散領域２０２４とソース拡散領域２０２２との間の総電流と電圧差との間に正の抵抗関係を生じさせ、それによってＳＣＲＭＯＳトランジスタ内の電流フィラメントの形成が低減され得る。
【００２８】
ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図２Ａ〜２Ｅを参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
【００２９】
図３は、一実施例に従って形成されたＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の上面図である。集積回路３０００が、図２Ａを参照して説明したように基板３００２内及び上に形成される。ディープＮウェル３００４が、図２Ａを参照して説明したように基板３００２内に形成される。明快にするためフィールド酸化物の要素は図３に示していない。
【００３０】
第１のドレイン構造３００６が交互のＮ型ドレイン拡散領域３００８及びＰ型ＳＣＲ端子３０１０を含む。ドレイン拡散領域及びＳＣＲ端子の異なる構成を備えた第１のドレイン構造の他の実現例も本実施例の範囲内にある。ドレイン拡散領域３００８及びＳＣＲ端子３０１０は、図２Ｄを参照して説明したように形成される。Ｎ型ＲＥＳＵＲＦ領域３０１２が、図２Ｂ〜２Ｅを参照して説明したように、第１のドレイン構造３００６を囲むようにディープＮウェル３００４内に形成される。
【００３１】
第２のドレイン構造３０１４及び任意の第３のドレイン構造３０１６が、第１のドレイン構造３００６から横方向に離されてディープＮウェル３００４内に形成される。第２のドレイン構造３０１４、及び存在する場合第３のドレイン構造３０１６、は交互のＮ型ドレイン拡散領域３００８及びＰ型ＳＣＲ端子３０１０を含む。本実施例の他の実現例では、ドレイン拡散領域及びＳＣＲ端子は、図３に示したものとは異なって構成されてもよい。本実施例において、第２のドレイン構造３０１４、及び存在する場合第３のドレイン構造３０１６、はＲＥＳＵＲＦ領域と接しない。
【００３２】
Ｐ型の第１の本体領域３０１８が、図２Ｂを参照して説明したように、第１のドレイン構造３００６と第２のドレイン構造３０１４の間のディープＮウェル３００４内に形成される。第１のＭＯＳゲート３０２０が、図２Ｃを参照して説明したように、第１の本体領域３０１８に重なって基板３００２の上面上に形成される。明快にするため側壁スペーサは図３に示していない。明快にするためフィールドプレートは図３に示していない。
【００３３】
第１のソース構造３０２２が、第１の本体領域３０１８内に形成される。第１のソース構造３０２２は、Ｎ型ソース拡散領域３０２４及びＰ型本体コンタクト拡散領域３０２６を含む。異なる構成のソース拡散領域及び本体コンタクト拡散領域を備えた第１のソース構造の他の実現例も本実施例の範囲内である。ソース拡散領域３０２４及び本体コンタクト拡散領域３０２６は、図２Ｄを参照して説明したように形成される。
【００３４】
ＲＥＳＵＲＦ領域３０１２と第１の本体領域３０１８の間及び第２のドレイン構造３０１４と第１の本体領域３０１８の間の横方向のスペースは、第１のドレイン構造３００６と第１のソース構造３０２２との間のブレークダウンが、第２のドレイン構造３０１４と第１のソース構造３０２２との間のブレークダウンより起こり易いように調節される。
【００３５】
第３のドレイン構造３０１６が存在する場合、Ｐ型の第２の本体領域３０２８が、第１のドレイン構造３００６と第３のドレイン構造３０１６との間のディープＮウェル３００４内に形成される。第２のＭＯＳゲート３０３０が、第２の本体領域３０２８に重なって基板３００２の上面上に形成される。第２のソース構造３０３２が、第２の本体領域３０２８内に形成される。第２のソース構造３０３２は、ソース拡散領域３０２４及び本体コンタクト拡散領域３０２６を含む。ＲＥＳＵＲＦ領域３０１２と第２の本体領域３０２８の間及び第３のドレイン構造３０１６と第２の本体領域３０２８の間の横方向のスペースは、第１のドレイン構造３００６と第２のソース構造３０３２との間のブレークダウンが、第３のドレイン構造３０１６と第２のソース構造３０３２との間のブレークダウンより起こり易いように調節される。
【００３６】
集積回路３０００のオペレーションの間、第１のドレイン構造３００６と第１のソース構造３０２２の間、又は第１のドレイン構造３００６と存在する場合の第２のソース構造３０３２の間、図２Ｅを参照して説明したように、ＳＣＲＭＯＳトランジスタ内の電流フィラメントの形成を低減するような方式で、ブレークダウンが起こり得る。他のＳＣＲＭＯＳ構成より単位面積当たり一層高い電流濃度を提供するような方式で、第１のドレイン構造３００６と第１のソース構造３０２２の間、及び第２のドレイン構造３０１４と第１のソース構造３０２２の間にＳＣＲ電流が流れ得る。同様に、第３のドレイン構造３０１６及び第２のソース構造３０３２が存在する場合、他のＳＣＲＭＯＳ構成より単位面積当たり一層高い電流濃度を提供するような方式で、第１のドレイン構造３００６と第２のソース構造３０３２の間、及び第３のドレイン構造３０１６と第２のソース構造３０３２との間にＳＣＲ電流が流れ得る。
【００３７】
図３に示した、第１及び第２のドレイン構造、ソース構造、及びＳＣＲＭＯＳトランジスタの他の要素のその他の構成を備えたＳＣＲＭＯＳトランジスタの実現例も本実施例の範囲内にある。
【００３８】
ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図３を参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
【００３９】
図４は、代替の実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の上面図である。集積回路４０００が、図２Ａを参照して説明したように基板４００２内及び上に形成される。ディープＮウェル４００４が、図２Ａを参照して説明したように基板４００２内に形成される。明快にするため、フィールド酸化物の要素は図４では省略している。
【００４０】
第１のドレイン構造４００６及び第２のドレイン構造４００８が、交互のＮ型ドレイン拡散領域４０１０及びＰ型ＳＣＲ端子４０１２を含む。ドレイン拡散領域及びＳＣＲ端子の異なる構成を備えたドレイン構造の他の実現例も本実施例の範囲内にある。ドレイン拡散領域４０１０及びＳＣＲ端子４０１２は、図２Ｄを参照して説明したように形成される。Ｎ型の第１のＲＥＳＵＲＦ領域４０１４が、図２Ｂ〜図２Ｅを参照して説明したように、第１のドレイン構造４００６を囲むようにディープＮウェル４００４内に形成される。同様に、Ｎ型の第２のＲＥＳＵＲＦ領域４０１６が、ディープＮウェル４００４内に第２のドレイン構造４００８を囲むように形成される。第１のＲＥＳＵＲＦ領域４０１４は、ディープＮウェル４００４内の第１のドリフト領域に横方向に隣接し、第２のＲＥＳＵＲＦ領域４０１６は、ディープＮウェル４００４内の第２のドリフト領域に横方向に隣接する。
【００４１】
第３のドレイン構造４０１８が、第１のドレイン構造４００６と第２のドレイン構造４００６の間のディープＮウェル４００４内に形成される。第３のドレイン構造４０１８は、交互のＮ型ドレイン拡散領域４０１０及びＰ型ＳＣＲ端子４０１２を含む。本実施例の他の実現例において、ドレイン拡散領域及びＳＣＲ端子は、図４に示したものとは異なって構成されてもよい。本実施例において、第３のドレイン構造４０１８はＲＥＳＵＲＦ領域とは接しない。
【００４２】
Ｐ型の第１の本体領域４０２０が、図２Ｂを参照して説明したように、第１のドレイン構造４００６と第３のドレイン構造４０１８の間のディープＮウェル４００４内に形成される。第１のＭＯＳゲート４０２２が、図２Ｃを参照して説明したように、基板４００２の上面上に第１の本体領域４０２０に重なって形成される。明快にするため、側壁スペーサは図４に示していない。明快にするため、フィールドプレートは図４に示していない。
【００４３】
第１のソース構造４０２４が、第１の本体領域４０２０内に形成される。第１のソース構造４０２４は、Ｎ型ソース拡散領域４０２６及びＰ型本体コンタクト拡散領域４０２８を含む。ソース拡散領域及び本体コンタクト拡散領域の異なる構成を備えた第１のソース構造の他の実現例も本実施例の範囲内である。ソース拡散領域４０２６及び本体コンタクト拡散領域４０２８は、図２Ｄを参照して説明したように形成される。
【００４４】
第１のＲＥＳＵＲＦ領域４０１４と第１の本体領域４０２０との間、及び第３のドレイン構造４０１８と第１の本体領域４０２０との間の横方向のスペースは、第１のドレイン構造４００６と第１のソース構造４０２４との間のブレークダウンが、第３のドレイン構造４０１８と第１のソース構造４０２４との間のブレークダウンより起こり易いように調節される。
【００４５】
同様に、第２のドレイン構造４００８と第３のドレイン構造４０１８との間のディープＮウェル４００４内にＰ型の第２の本体領域４０３０が形成される。第２のＭＯＳゲート４０３２が、基板４００２の上面上に第２の本体領域４０３０に重なって形成される。第２のソース構造４０３４が、第２の本体領域４０３０内に形成される。第２のソース構造４０３４は、ソース拡散領域４０２６及び本体コンタクト拡散領域４０２８を含む。第２のＲＥＳＵＲＦ領域４０１６と第２の本体領域４０３０の間、及び第３のドレイン構造４０１８と第２の本体領域４０３０の間の横方向のスペースは、第２のドレイン構造４００８と第２のソース構造４０３４との間のブレークダウンが、第３のドレイン構造４０１８と第２のソース構造４０３４との間のブレークダウンより起こり易いように調節される。
【００４６】
集積回路４０００のオペレーションの間、図２Ｅを参照して説明したように、ＳＣＲＭＯＳトランジスタ内の電流フィラメントの形成を低減するような方式で、第１のドレイン構造４００６と第１のソース構造４０２４との間、又は第２のドレイン構造４００８と第２のソース構造４０３４との間にブレークダウンが起こり得る。第１のドレイン構造４００６と第１のソース構造４０２４との間、第２のドレイン構造４００８と第２のソース構造４０３４との間、第３のドレイン構造４０１８と第１のソース構造４０２４との間、及び第３のドレイン構造４０１８と第２のソース構造４０３４との間に、他のＳＣＲＭＯＳ構成より単位面積当たり一層高い電流濃度を提供するような方式でＳＣＲ電流が流れ得る。
【００４７】
ドレイン構造、ソース構造、及びＳＣＲＭＯＳトランジスタの他の要素の構成が図４に示したものと異なるＳＣＲＭＯＳトランジスタの実現例も、本実施例の範囲内である。
【００４８】
ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図４を参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
【００４９】
図５は、更なる実施例に従って形成されるＮチャネルＳＣＲＭＯＳトランジスタを含む集積回路の上面図である。集積回路５０００が、図２Ａを参照して説明したように基板５００２内及び上に形成される。ディープＮウェル５００４が、図２Ａを参照して説明したように基板５００２内に形成される。明快にするため、フィールド酸化物の要素は図５に示していない。
【００５０】
ドレイン構造５００６が、交互のＮ型ドレイン拡散領域５００８及びＰ型ＳＣＲ端子５０１０を含む。ドレイン拡散領域及びＳＣＲ端子の異なる構成を備えたドレイン構造の実現例も本実施例の範囲内である。ドレイン拡散領域５００８及びＳＣＲ端子５０１０は、図２Ｄを参照して説明したように形成される。Ｎ型ＲＥＳＵＲＦ領域５０１２が、図２Ｂ〜図２Ｅを参照して説明したように、ドレイン構造５００６を囲むようにディープＮウェル５００４内に形成される。各ＲＥＳＵＲＦ領域５０１２は、ディープＮウェル５００４内の少なくとも１つのドリフト領域に横方向に隣接する。
【００５１】
Ｐ型の本体領域５０１４が、図２Ｂを参照して説明したように、ディープＮウェル５００４内のドレイン構造５００６間に形成される。図２Ｃを参照して説明したように、ＭＯＳゲート５０１６が本体領域５０１４に重なって基板５００２の上面上に形成される。明快にするため、側壁スペーサは図５に示していない。明快にするため、フィールドプレートは図５に示していない。
【００５２】
ソース構造５０１８が、本体領域５０１４内に形成される。ソース構造５０１８は、Ｎ型のソース拡散領域５０２０及びＰ型の本体コンタクト拡散領域５０２２を含む。ソース拡散領域及び本体コンタクト拡散領域の異なる構成を備えたソース構造の他の実現例も本実施例の範囲内である。ソース拡散領域５０２０及び本体コンタクト拡散領域５０２２は、図２Ｄを参照して説明したように形成される。
【００５３】
集積回路５０００のオペレーションの間、図２Ｅを参照して説明したように、ＳＣＲＭＯＳトランジスタ内の電流フィラメントの形成を低減し得るような方式で、ドレイン構造５００６とソース構造５０１８との間にブレークダウンが起こり得る。
【００５４】
ドレイン構造、ソース構造、及びＳＣＲＭＯＳトランジスタの他の要素の構成が図５に示したものと異なるＳＣＲＭＯＳトランジスタの実現例も、本実施例の範囲内である。
【００５５】
ドーパントの極性を適宜変更することで、ＰチャネルのＳＣＲＭＯＳトランジスタが図５を参照して説明したように集積回路内に形成されてもよいことが認識されるであろう。
【００５６】
例示の実施例の文脈で説明したような特徴又はステップのすべて又はその幾つかを有する例示の実施例の文脈で説明した一つ又はそれ以上の特徴又はステップの異なる組合せを有する実施例も、本明細書に包含されることを意図している。当業者にとっては本発明の請求の範囲内で他の多くの実施例及び変形が可能であることが理解されるであろう。
【特許請求の範囲】
【請求項１】
集積回路であって、
第１の導電型を有する半導体基板、及び、
前記基板上に形成されるＳＣＲＭＯＳトランジスタ、
を含み、前記ＳＣＲＭＯＳトランジスタが、
前記基板内に形成されるディープウェルであって、前記第１の導電型とは反対の第２の導電型を有し、ドリフト領域を含む、前記ディープウェル、
前記ディープウェル内に、前記ドリフト領域に横方向に隣接するように形成される低減された表面フィールド（ＲＥＳＵＲＦ）領域であって、前記ＲＥＳＵＲＦ領域が前記第２の導電型を有し、前記ＲＥＳＵＲＦ領域のドーピング濃度が前記ドリフト領域のドーピング濃度の少なくとも２倍である、前記ＲＥＳＵＲＦ領域、
前記ＲＥＳＵＲＦ領域の反対側で前記ドリフト領域に横方向に隣接するように前記ディープウェル内に形成される本体領域であって、前記第１の導電型を有する、前記本体領域、
前記本体領域の一部に重なるように前記基板の上に形成されるＭＯＳゲート、
前記ＲＥＳＵＲＦ領域内に形成されるドレイン構造であって、
前記第２の導電型を有するドレイン拡散領域であって、前記ドレイン拡散領域のドーピング濃度が前記ＲＥＳＵＲＦ領域のドーピング濃度より少なくとも３倍大きくなるようになっている、前記ドレイン拡散領域と、
前記第１の導電型を有するＳＣＲ端子と、
を有する前記ドレイン構造、及び、
前記本体領域内に形成されるソース構造であって、
前記ＭＯＳゲートに近傍の、前記第２の導電型を有するソース拡散領域と、
前記第１の導電型を有する本体コンタクト拡散領域と、
を有する前記ソース構造、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、前記ＳＣＲＭＯＳトランジスタが、
前記ディープウェル内に、ＲＥＳＵＲＦ領域と接しないように形成される第２のドレイン構造であって、前記第２の導電型を有する第２のドレイン拡散領域を有する、前記第２のドレイン構造、及び、
前記第１の導電型を有するＳＣＲ端子、
を更に含む、集積回路。
【請求項３】
請求項２に記載の集積回路であって、前記ＳＣＲＭＯＳトランジスタが、
前記ディープウェル内の第２のドリフト領域、
前記第２のドリフト領域に横方向に隣接するように前記ディープウェル内に形成される第２のＲＥＳＵＲＦ領域であって、前記第２のＲＥＳＵＲＦ領域が前記第２の導電型を有し、前記第２のＲＥＳＵＲＦ領域のドーピング濃度が前記ドリフト領域のドーピング濃度の少なくとも２倍である、前記第２のＲＥＳＵＲＦ領域、及び、
前記第２のＲＥＳＵＲＦ領域内に形成される第３のドレイン構造、
を更に有し、前記第３のドレイン構造が、
前記第２の導電型を有する第３のドレイン拡散領域であって、前記第３のドレイン拡散領域のドーピング濃度が前記第２のＲＥＳＵＲＦ領域のドーピング濃度より少なくとも３倍大きくなるようになっている、前記第３のドレイン拡散領域と、
前記第１の導電型を有する第３のＳＣＲ端子と、
を有する、集積回路。
【請求項４】
請求項１に記載の集積回路であって、前記ＳＣＲＭＯＳトランジスタが、
前記ディープウェル内に形成される前記第２の導電型の複数のＲＥＳＵＲＦ領域であって、各ＲＥＳＵＲＦ領域が少なくとも１つのドリフト領域に横方向に隣接し、各ＲＥＳＵＲＦ領域のドーピング濃度が前記横方向に隣接するドリフト領域のドーピング濃度の少なくとも２倍となるようになっている、前記複数のＲＥＳＵＲＦ領域、及び、
前記ＲＥＳＵＲＦ領域内に形成される複数のドレイン構造、
を更に含み、前記ドレイン構造の各々が、
前記第２の導電型を有するドレイン拡散領域であって、前記第２のドレイン拡散領域のドーピング濃度が前記ドレイン拡散領域を含む前記第２のＲＥＳＵＲＦ領域のドーピング濃度より少なくとも３倍大きくなるようになっている、前記ドレイン拡散領域と、
前記第１の導電型を有するＳＣＲ端子と、
を有し、
前記ＳＣＲＭＯＳトランジスタ内の全てのドレイン構造がＲＥＳＵＲＦ領域によって囲まれるようになっている、集積回路。
【請求項５】
請求項４に記載の集積回路であって、前記第１の導電型がＰ型の導電性であり、前記第２の導電型がＮ型の導電性である、集積回路。
【請求項６】
請求項４に記載の集積回路であって、前記第１の導電型Ｎ型の導電性であり、前記第２の導電型Ｐ型の導電性である、集積回路。
【請求項７】
ＳＣＲＭＯＳトランジスタを含む集積回路であって、
第１の導電型を有し、ドリフト領域を含むディープウェル、
前記ディープウェル内に、前記ドリフト領域に横方向に隣接するように形成される低減された表面フィールド（ＲＥＳＵＲＦ）領域であって、前記ＲＥＳＵＲＦ領域が前記第１の導電型を有し、前記ＲＥＳＵＲＦ領域のドーピング濃度が前記ドリフト領域のドーピング濃度の少なくとも２倍である、前記ＲＥＳＵＲＦ領域、
前記ディープウェル内に、前記ＲＥＳＵＲＦ領域とは反対の前記ドリフト領域に横方向に隣接するように形成される本体領域であって、前記第１の導電型とは反対の第２の導電型を有する、前記本体領域、
前記本体領域の一部に重なるＭＯＳゲート、
前記ドレインＲＥＳＵＲＦ領域内に形成されるドレイン構造であって、前記ドレイン拡散領域が、
前記第１の導電型を有するドレイン拡散領域であって、前記ドレイン拡散領域のドーピング濃度が前記ＲＥＳＵＲＦ領域のドーピング濃度の少なくともより３倍大きくなるような、前記ドレイン拡散領域と、
前記第２の導電型を有するＳＣＲ端子と、
を有する、前記ドレイン構造、及び、
前記本体領域内に形成されるソース構造であって、前記ソース構造が、
前記ＭＯＳゲート近傍の前記第１の導電型を有するソース拡散領域と、
前記第２の導電型を有する本体コンタクト拡散領域と、
を有する、前記ソース構造、
を含む、集積回路。
【請求項８】
請求項７に記載の集積回路であって、前記ＳＣＲＭＯＳトランジスタが、
前記ディープウェル内にＲＥＳＵＲＦ領域と接しないように形成される第２のドレイン構造であって、前記第１の導電型を有する第２のドレイン拡散領域を有する、前記第２のドレイン構造、及び、
前記第２の導電型を有するＳＣＲ端子、
を更に含む、集積回路。
【請求項９】
請求項８に記載の集積回路であって、前記ＳＣＲＭＯＳトランジスタが、
前記ディープウェル内の第２のドリフト領域、
前記ディープウェル内に、前記第２のドリフト領域に横方向に隣接するように形成される第２のＲＥＳＵＲＦ領域であって、前記第２のＲＥＳＵＲＦ領域が前記第１の導電型を有し、前記第２のＲＥＳＵＲＦ領域のドーピング濃度が前記ドリフト領域のドーピング濃度の少なくとも２倍である、前記第２のＲＥＳＵＲＦ領域、及び、
前記第２のＲＥＳＵＲＦ領域内に形成される第３のドレイン構造、
を更に含み、
前記第３のドレイン拡散領域が、
前記第１の導電型を有する第３のドレイン拡散領域であって、前記第３のドレイン拡散領域のドーピング濃度が前記第２のＲＥＳＵＲＦ領域のドーピング濃度より少なくとも３倍大きくなるようになっている、前記第３のドレイン拡散領域と、
前記第２の導電型を有する第３のＳＣＲ端子と、
を有する、集積回路。
【請求項１０】
集積回路を形成する方法であって、
第１の導電型を有する半導体基板を提供する工程と、
前記基板上にＳＣＲＭＯＳトランジスタを形成する工程と、
を含み、前記ＳＣＲＭＯＳトランジスタを形成する工程が、
前記基板内にディープウェルを形成することであって、前記ディープウェルが前記第１の導電型とは反対の第２の導電型を有し、前記ディープウェルがドリフト領域を有すること、
前記ディープウェル内に、前記ドリフト領域に横方向に隣接するように低減された表面フィールド（ＲＥＳＵＲＦ）領域を形成することであって、前記ＲＥＳＵＲＦ領域が前記第２の導電型及びのドーピング濃度を有し、前記ＲＥＳＵＲＦ領域が前記ドリフト領域のドーピング濃度の少なくとも２倍であること、
前記ディープウェル内に本体領域を形成することであって、前記本体領域が前記ＲＥＳＵＲＦ領域とは反対の前記ドリフト領域横方向に隣接するようにし、かつ、前記本体領域が前記第１の導電型を有するようにすること、
ＭＯＳゲートを前記本体領域の一部に重なるように前記基板の上に形成すること、
前記ドレインＲＥＳＵＲＦ領域内に形成されるドレイン構造を形成することであって、前記ドレイン構造を形成することが、
前記第２の導電型を有するドレイン拡散領域を形成することであって、前記ドレイン拡散領域のドーピング濃度が前記ＲＥＳＵＲＦ領域のドーピング濃度より少なくとも３倍大きくなるようにすることと、
前記第１の導電型を有するＳＣＲ端子を形成することと、
を含む、前記ドレイン構造を形成すること、及び、
前記本体領域内にソース構造を形成することであって、前記ソース構造を形成することが、
前記ＭＯＳゲートの近傍に、前記第２の導電型を有するソース拡散領域を形成することと、
前記第１の導電型を有する本体コンタクト拡散領域を形成することと、
を含む、前記ソース構造を形成すること、
を含むプロセスによりＳＣＲＭＯＳトランジスタを形成する、方法。
【請求項１１】
請求項１０に記載の方法であって、前記ＳＣＲＭＯＳトランジスタを形成することが、
前記ディープウェル内に第２のドレイン構造を形成することであって、前記第２のドレイン構造がＲＥＳＵＲＦ領域に接触せず、前記第２のドレイン構造が前記第２の導電型を有する第２のドレイン拡散領域を有するようにすること、及び、
前記第１の導電型を有するＳＣＲ端子を形成すること、
を更に含む、方法。
【請求項１２】
請求項１１に記載の方法であって、前記ＳＣＲＭＯＳトランジスタを形成することが、
前記ディープウェル内に第２のドリフト領域を形成すること、
前記ディープウェル内に、前記第２のドリフト領域に横方向に隣接するように第２のＲＥＳＵＲＦ領域を形成することであって、前記第２のＲＥＳＵＲＦ領域が前記第２の導電型を有し、前記第２のＲＥＳＵＲＦ領域のドーピング濃度が前記ドリフト領域のドーピング濃度の少なくとも２倍であること、及び、
前記第２のＲＥＳＵＲＦ領域内に第３のドレイン構造を形成すること、
を更に含み、前記第３のドレイン構造を形成することが、
前記第２の導電型を有する第３のドレイン拡散領域を形成することであって、前記第３のドレイン拡散領域のドーピング濃度が前記第２のＲＥＳＵＲＦ領域のドーピング濃度より少なくとも３倍大きくなるようにすることと、
前記第１の導電型を有する第３のＳＣＲ端子を形成することと、
を含む、方法。
【請求項１３】
請求項１２に記載の方法であって、前記第１の導電型がＰ型の導電性であり、前記第２の導電型がＮ型の導電性である、方法。
【請求項１４】
請求項１２に記載の方法であって、前記第１の導電型がＮ型の導電性であり、前記第２の導電型がＰ型の導電性である、方法。
【請求項１】
集積回路であって、
第１の導電型を有する半導体基板、及び、
前記基板上に形成されるＳＣＲＭＯＳトランジスタ、
を含み、前記ＳＣＲＭＯＳトランジスタが、
前記基板内に形成されるディープウェルであって、前記第１の導電型とは反対の第２の導電型を有し、ドリフト領域を含む、前記ディープウェル、
前記ディープウェル内に、前記ドリフト領域に横方向に隣接するように形成される低減された表面フィールド（ＲＥＳＵＲＦ）領域であって、前記ＲＥＳＵＲＦ領域が前記第２の導電型を有し、前記ＲＥＳＵＲＦ領域のドーピング濃度が前記ドリフト領域のドーピング濃度の少なくとも２倍である、前記ＲＥＳＵＲＦ領域、
前記ＲＥＳＵＲＦ領域の反対側で前記ドリフト領域に横方向に隣接するように前記ディープウェル内に形成される本体領域であって、前記第１の導電型を有する、前記本体領域、
前記本体領域の一部に重なるように前記基板の上に形成されるＭＯＳゲート、
前記ＲＥＳＵＲＦ領域内に形成されるドレイン構造であって、
前記第２の導電型を有するドレイン拡散領域であって、前記ドレイン拡散領域のドーピング濃度が前記ＲＥＳＵＲＦ領域のドーピング濃度より少なくとも３倍大きくなるようになっている、前記ドレイン拡散領域と、
前記第１の導電型を有するＳＣＲ端子と、
を有する前記ドレイン構造、及び、
前記本体領域内に形成されるソース構造であって、
前記ＭＯＳゲートに近傍の、前記第２の導電型を有するソース拡散領域と、
前記第１の導電型を有する本体コンタクト拡散領域と、
を有する前記ソース構造、
を含む、集積回路。
【請求項２】
請求項１に記載の集積回路であって、前記ＳＣＲＭＯＳトランジスタが、
前記ディープウェル内に、ＲＥＳＵＲＦ領域と接しないように形成される第２のドレイン構造であって、前記第２の導電型を有する第２のドレイン拡散領域を有する、前記第２のドレイン構造、及び、
前記第１の導電型を有するＳＣＲ端子、
を更に含む、集積回路。
【請求項３】
請求項２に記載の集積回路であって、前記ＳＣＲＭＯＳトランジスタが、
前記ディープウェル内の第２のドリフト領域、
前記第２のドリフト領域に横方向に隣接するように前記ディープウェル内に形成される第２のＲＥＳＵＲＦ領域であって、前記第２のＲＥＳＵＲＦ領域が前記第２の導電型を有し、前記第２のＲＥＳＵＲＦ領域のドーピング濃度が前記ドリフト領域のドーピング濃度の少なくとも２倍である、前記第２のＲＥＳＵＲＦ領域、及び、
前記第２のＲＥＳＵＲＦ領域内に形成される第３のドレイン構造、
を更に有し、前記第３のドレイン構造が、
前記第２の導電型を有する第３のドレイン拡散領域であって、前記第３のドレイン拡散領域のドーピング濃度が前記第２のＲＥＳＵＲＦ領域のドーピング濃度より少なくとも３倍大きくなるようになっている、前記第３のドレイン拡散領域と、
前記第１の導電型を有する第３のＳＣＲ端子と、
を有する、集積回路。
【請求項４】
請求項１に記載の集積回路であって、前記ＳＣＲＭＯＳトランジスタが、
前記ディープウェル内に形成される前記第２の導電型の複数のＲＥＳＵＲＦ領域であって、各ＲＥＳＵＲＦ領域が少なくとも１つのドリフト領域に横方向に隣接し、各ＲＥＳＵＲＦ領域のドーピング濃度が前記横方向に隣接するドリフト領域のドーピング濃度の少なくとも２倍となるようになっている、前記複数のＲＥＳＵＲＦ領域、及び、
前記ＲＥＳＵＲＦ領域内に形成される複数のドレイン構造、
を更に含み、前記ドレイン構造の各々が、
前記第２の導電型を有するドレイン拡散領域であって、前記第２のドレイン拡散領域のドーピング濃度が前記ドレイン拡散領域を含む前記第２のＲＥＳＵＲＦ領域のドーピング濃度より少なくとも３倍大きくなるようになっている、前記ドレイン拡散領域と、
前記第１の導電型を有するＳＣＲ端子と、
を有し、
前記ＳＣＲＭＯＳトランジスタ内の全てのドレイン構造がＲＥＳＵＲＦ領域によって囲まれるようになっている、集積回路。
【請求項５】
請求項４に記載の集積回路であって、前記第１の導電型がＰ型の導電性であり、前記第２の導電型がＮ型の導電性である、集積回路。
【請求項６】
請求項４に記載の集積回路であって、前記第１の導電型Ｎ型の導電性であり、前記第２の導電型Ｐ型の導電性である、集積回路。
【請求項７】
ＳＣＲＭＯＳトランジスタを含む集積回路であって、
第１の導電型を有し、ドリフト領域を含むディープウェル、
前記ディープウェル内に、前記ドリフト領域に横方向に隣接するように形成される低減された表面フィールド（ＲＥＳＵＲＦ）領域であって、前記ＲＥＳＵＲＦ領域が前記第１の導電型を有し、前記ＲＥＳＵＲＦ領域のドーピング濃度が前記ドリフト領域のドーピング濃度の少なくとも２倍である、前記ＲＥＳＵＲＦ領域、
前記ディープウェル内に、前記ＲＥＳＵＲＦ領域とは反対の前記ドリフト領域に横方向に隣接するように形成される本体領域であって、前記第１の導電型とは反対の第２の導電型を有する、前記本体領域、
前記本体領域の一部に重なるＭＯＳゲート、
前記ドレインＲＥＳＵＲＦ領域内に形成されるドレイン構造であって、前記ドレイン拡散領域が、
前記第１の導電型を有するドレイン拡散領域であって、前記ドレイン拡散領域のドーピング濃度が前記ＲＥＳＵＲＦ領域のドーピング濃度の少なくともより３倍大きくなるような、前記ドレイン拡散領域と、
前記第２の導電型を有するＳＣＲ端子と、
を有する、前記ドレイン構造、及び、
前記本体領域内に形成されるソース構造であって、前記ソース構造が、
前記ＭＯＳゲート近傍の前記第１の導電型を有するソース拡散領域と、
前記第２の導電型を有する本体コンタクト拡散領域と、
を有する、前記ソース構造、
を含む、集積回路。
【請求項８】
請求項７に記載の集積回路であって、前記ＳＣＲＭＯＳトランジスタが、
前記ディープウェル内にＲＥＳＵＲＦ領域と接しないように形成される第２のドレイン構造であって、前記第１の導電型を有する第２のドレイン拡散領域を有する、前記第２のドレイン構造、及び、
前記第２の導電型を有するＳＣＲ端子、
を更に含む、集積回路。
【請求項９】
請求項８に記載の集積回路であって、前記ＳＣＲＭＯＳトランジスタが、
前記ディープウェル内の第２のドリフト領域、
前記ディープウェル内に、前記第２のドリフト領域に横方向に隣接するように形成される第２のＲＥＳＵＲＦ領域であって、前記第２のＲＥＳＵＲＦ領域が前記第１の導電型を有し、前記第２のＲＥＳＵＲＦ領域のドーピング濃度が前記ドリフト領域のドーピング濃度の少なくとも２倍である、前記第２のＲＥＳＵＲＦ領域、及び、
前記第２のＲＥＳＵＲＦ領域内に形成される第３のドレイン構造、
を更に含み、
前記第３のドレイン拡散領域が、
前記第１の導電型を有する第３のドレイン拡散領域であって、前記第３のドレイン拡散領域のドーピング濃度が前記第２のＲＥＳＵＲＦ領域のドーピング濃度より少なくとも３倍大きくなるようになっている、前記第３のドレイン拡散領域と、
前記第２の導電型を有する第３のＳＣＲ端子と、
を有する、集積回路。
【請求項１０】
集積回路を形成する方法であって、
第１の導電型を有する半導体基板を提供する工程と、
前記基板上にＳＣＲＭＯＳトランジスタを形成する工程と、
を含み、前記ＳＣＲＭＯＳトランジスタを形成する工程が、
前記基板内にディープウェルを形成することであって、前記ディープウェルが前記第１の導電型とは反対の第２の導電型を有し、前記ディープウェルがドリフト領域を有すること、
前記ディープウェル内に、前記ドリフト領域に横方向に隣接するように低減された表面フィールド（ＲＥＳＵＲＦ）領域を形成することであって、前記ＲＥＳＵＲＦ領域が前記第２の導電型及びのドーピング濃度を有し、前記ＲＥＳＵＲＦ領域が前記ドリフト領域のドーピング濃度の少なくとも２倍であること、
前記ディープウェル内に本体領域を形成することであって、前記本体領域が前記ＲＥＳＵＲＦ領域とは反対の前記ドリフト領域横方向に隣接するようにし、かつ、前記本体領域が前記第１の導電型を有するようにすること、
ＭＯＳゲートを前記本体領域の一部に重なるように前記基板の上に形成すること、
前記ドレインＲＥＳＵＲＦ領域内に形成されるドレイン構造を形成することであって、前記ドレイン構造を形成することが、
前記第２の導電型を有するドレイン拡散領域を形成することであって、前記ドレイン拡散領域のドーピング濃度が前記ＲＥＳＵＲＦ領域のドーピング濃度より少なくとも３倍大きくなるようにすることと、
前記第１の導電型を有するＳＣＲ端子を形成することと、
を含む、前記ドレイン構造を形成すること、及び、
前記本体領域内にソース構造を形成することであって、前記ソース構造を形成することが、
前記ＭＯＳゲートの近傍に、前記第２の導電型を有するソース拡散領域を形成することと、
前記第１の導電型を有する本体コンタクト拡散領域を形成することと、
を含む、前記ソース構造を形成すること、
を含むプロセスによりＳＣＲＭＯＳトランジスタを形成する、方法。
【請求項１１】
請求項１０に記載の方法であって、前記ＳＣＲＭＯＳトランジスタを形成することが、
前記ディープウェル内に第２のドレイン構造を形成することであって、前記第２のドレイン構造がＲＥＳＵＲＦ領域に接触せず、前記第２のドレイン構造が前記第２の導電型を有する第２のドレイン拡散領域を有するようにすること、及び、
前記第１の導電型を有するＳＣＲ端子を形成すること、
を更に含む、方法。
【請求項１２】
請求項１１に記載の方法であって、前記ＳＣＲＭＯＳトランジスタを形成することが、
前記ディープウェル内に第２のドリフト領域を形成すること、
前記ディープウェル内に、前記第２のドリフト領域に横方向に隣接するように第２のＲＥＳＵＲＦ領域を形成することであって、前記第２のＲＥＳＵＲＦ領域が前記第２の導電型を有し、前記第２のＲＥＳＵＲＦ領域のドーピング濃度が前記ドリフト領域のドーピング濃度の少なくとも２倍であること、及び、
前記第２のＲＥＳＵＲＦ領域内に第３のドレイン構造を形成すること、
を更に含み、前記第３のドレイン構造を形成することが、
前記第２の導電型を有する第３のドレイン拡散領域を形成することであって、前記第３のドレイン拡散領域のドーピング濃度が前記第２のＲＥＳＵＲＦ領域のドーピング濃度より少なくとも３倍大きくなるようにすることと、
前記第１の導電型を有する第３のＳＣＲ端子を形成することと、
を含む、方法。
【請求項１３】
請求項１２に記載の方法であって、前記第１の導電型がＰ型の導電性であり、前記第２の導電型がＮ型の導電性である、方法。
【請求項１４】
請求項１２に記載の方法であって、前記第１の導電型がＮ型の導電性であり、前記第２の導電型がＰ型の導電性である、方法。
【図２Ｂ】
【図３】
【図１】
【図２Ａ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図４】
【図５】
【図３】
【図１】
【図２Ａ】
【図２Ｃ】
【図２Ｄ】
【図２Ｅ】
【図４】
【図５】
【公表番号】特表２０１３−５１８４３１（Ｐ２０１３−５１８４３１Ａ）
【公表日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１２−５５１１５５（Ｐ２０１２−５５１１５５）
【出願日】平成２２年１２月１６日（２０１０．１２．１６）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０６０８４２
【国際公開番号】ＷＯ２０１１／０９３９５３
【国際公開日】平成２３年８月４日（２０１１．８．４）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【出願人】（５０７１０７２９１）テキサス インスツルメンツ インコーポレイテッド (50)
【上記１名の代理人】
【識別番号】１０００９８４９７
【弁理士】
【氏名又は名称】片寄 恭三
【Ｆターム（参考）】
【公表日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２２年１２月１６日（２０１０．１２．１６）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０６０８４２
【国際公開番号】ＷＯ２０１１／０９３９５３
【国際公開日】平成２３年８月４日（２０１１．８．４）
【出願人】（３９００２０２４８）日本テキサス・インスツルメンツ株式会社 (219)
【出願人】（５０７１０７２９１）テキサス インスツルメンツ インコーポレイテッド (50)
【上記１名の代理人】
【識別番号】１０００９８４９７
【弁理士】
【氏名又は名称】片寄 恭三
【Ｆターム（参考）】
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