【課題】ショットキー障壁の高さおよび幅を容易に制御すると共に寄生抵抗が低く、且つ短チャネル効果を効果的に抑制する。
【解決手段】金属ソース・ドレイン電極(ニッケルシリサイド)６とＰ型シリコン基板１との間に、セシウム含有領域５を形成している。こうして、金属ソース・ドレイン電極６近傍のセシウムをイオン化して正孔に対するエネルギー障壁高さを大きくし、金属ソース・ドレイン電極６とＰ型シリコン基板１との間のリーク電流を著しく低減する。また、チャネルと金属ソース・ドレイン電極６との間のショットキー障壁の高さおよび幅を実効的に小さくして寄生抵抗を著しく低減する。したがって、金属シリサイドの厚み(深さ)をイオン注入による制約なしに決定でき、極めて浅いソース・ドレインを形成して良好な短チャネル効果特性を得ることができる。 （もっと読む）

【課題】アバランシェ降伏電流が流れている状態において寄生トランジスタのターンオンを抑制することにより、十分なアバランシェ耐量を確保することのできる半導体装置を提供する。
【解決手段】基板の表面ではｎ型領域とベース領域とが隣接している。エミッタ／ソース領域はベース領域内でｎ型領域から離れている。ゲート絶縁膜はｎ型領域とエミッタ／ソース領域との間でベース領域を覆い、その上にゲート電極が形成されている。ドレイン領域とコレクタ領域とはｎ型領域内でベース領域から離れている。コレクタ接続領域はｎ型領域内で、ベース領域、ドレイン領域、及びコレクタ領域のいずれからも離れている。ドレイン電極はドレイン領域に接続されている。コレクタ電極はコレクタ領域とコレクタ接続領域とに接続されている。ゲートターンオフ状態でドレイン電極にアバランシェ降伏電流が流れるとき、コレクタ電極の電位がドレイン電極の電位よりも低い。 （もっと読む）

【課題】 ファセット起因による短チャネル効果を回避すること。
【解決手段】 半導体基板（１）に設けられたＭＩＳトランジスタ（４，５，１３）からなる半導体デバイス（２００）は、半導体基板（１）に設けられた素子分離領域（２）と、素子分離領域（２）によって区画された活性領域（３）と、活性領域（３）に設けられたＭＩＳトランジスタのチャネル領域よりも上方へ突出したＭＩＳトランジスタのソース／ドレイン領域（１３）と、ソース／ドレイン領域（１３）の下方に設けられた拡散層（１２）と、を備える。ソース／ドレイン領域（１３）の導電型に対する拡散層（１２）の導電型が逆の極性となっている。 （もっと読む）

【課題】３次元形の半導体素子において、オン抵抗をより効果的に低減できる半導体素子及び半導体素子の製造方法を提供する。
【解決手段】半導体素子は、ドレイン層と、ドレイン層内に選択的に設けられたドリフト領域と、ドリフト領域内に選択的に設けられたベース領域と、ベース領域内に選択的に設けられたソース領域と、ソース領域又はドレイン層の少なくとも一方の内部に、ソース領域又はドレイン層の少なくとも一方に選択的に設けられた第１，第２の金属層と、ドレイン層の表面に対して略平行な方向に、ソース領域の一部から、ソース領域の少なくとも一部に隣接するベース領域を貫通して、ドリフト領域の一部にまで到達するトレンチ状のゲート電極と、第１の金属層に接続されたソース電極と、ドレイン層又は第２の金属層に接続されたドレイン電極と、を備える。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタにおいて、ホットエレクトロンのゲート絶縁膜へのトラップによるトランジスタ特性の経時劣化を減少させる。
【解決手段】Ｎ−−型の半導体層１２の表面にボディ層１９が配置されている。ボディ層１９の表面にはＮ−型層２３を含むソース層が配置されている。Ｎ−−型の半導体層１２の表面には、Ｎ−型のドリフト層２１が形成されている。このドリフト層２１は、Ｎ型不純物濃度のピーク領域Ｐ１を有した第１の領域２１Ａと、この第１の領域２１Ａに隣接し、Ｎ型不純物濃度のピーク領域Ｐ１よりも深い位置にＮ型不純物濃度のピーク領域Ｐ２を有した第２の領域２１Ｂとにより構成されている。第２の領域２１Ｂの表面にはＮ＋型のドレイン層２５が形成されている。 （もっと読む）

【課題】ドレイン端での局所的な電流集中を防止して静電放電に対する耐性を向上させる。
【解決手段】Ｎ型高濃度埋め込み領域１０２の上面にＮ型低濃度領域１０３とＮ型ウエル領域１０４とＮ型高濃度埋め込みコンタクト領域１０５を順次隣接して配置し、Ｎ型低濃度領域１０３の上面にＰ型低濃度領域１０６を配置し、ドレイン電極１１３Ｄが接続される第１のＮ型高濃度領域１０７をＮ型高濃度埋め込みコンタクト領域１０５の上面に配置し、ソース電極１１３Ｓが接続される第２のＮ型高濃度領域１０８とＰ型高濃度領域１０９をＰ型低濃度領域１０６の上面にチャネル幅方向に並べて配置し、第１のＮ型高濃度領域１０７からＮ型ウエル領域１０４の上面を経由しＰ型低濃度領域１０６の上面に向けて素子分離領域１１０を配置し、Ｐ型低濃度領域１０６の上面に位置する箇所の上面にゲート酸化膜を介してゲート電極１１１を配置し、Ｐ型低濃度領域１０６のうちのゲート電極１１１の下部にチャネルが形成されるようにした。 （もっと読む）

【課題】ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させた、窒化物系半導体装置を提供することを目的とする。
【解決手段】ドレイン電極２６とゲート電極２８との間に設けられたＳＢＤ金属電極３０がＡｌＧａＮ層２０とショットキー接合されている。また、ＳＢＤ金属電極３０とソース電極２４とが接続されており、電気的に短絡している。これにより、ゲート電極２８にオフ信号が入ると、ＭＯＳＦＥＴ部３２がオフ状態となり、ＭＯＳＦＥＴ部３２のドレイン側の電圧がドレイン電極２６の電圧値と近くなる。ドレイン電極２６の電圧が上昇すると、ＳＢＤ金属電極３０の電圧値が、ＭＯＳＦＥＴ部３２のドレイン側の電圧値よりも低くなるため、ＳＢＤ金属電極３０によってＭＯＳＦＥＴ部３２のドレイン側とドレイン電極２６とが電気的に切断される。 （もっと読む）

集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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【課題】高耐圧かつ、電流駆動能力が高く、かつ電流集中による素子破壊の起こりにくい誘電体分離型半導体装置を提供する。
【解決手段】半導体支持基板の上に、絶縁された第一導電型の半導体領域とを有する誘電分離基板に形成した誘電体分離型半導体装置において、第一導電型の半導体領域と絶縁分離領域の間と、前記第１導電型の半導体領域の基板表面側と、に形成されたドレイン領域と、第一導電型のソースと第二導電型の半導体領域のチャネルからなる複数個の単位ソース領域と、第一導電型の半導体領域の基板表面側に形成されたドレイン領域と前記複数個の単位ソース領域の間を制御する複数個のゲート電極とを、備え、隣接する前記単位ソース領域間に絶縁分離領域が、基板底面側から基板表面側に向けて突き出した形状とされ、この絶縁分離領域上の素子表面領域が前記第一導電型の半導体領域より抵抗値が高い。 （もっと読む）

【課題】 低いオン抵抗を維持しつつ、従来構成よりも更に耐圧低下を抑制したＬＤＭＯＳトランジスタ及びその製造方法を提供する。
【解決手段】 Ｐ型基板１上に形成された、Ｎ型ウェル２と、ウェル２内に形成されたＰ型ボディ領域６と、ウェル２内においてボディ領域６よりも深い位置に形成されたＰ型の埋め込み拡散領域４と、ボディ領域６内に形成されたＮ型のソース領域９と、ウェル２内において、素子分離領域を介してボディ領域６と離間して形成したＮ型のドリフト領域７と、ドリフト領域７内に形成されたＮ型のドレイン領域１０と、少なくとも前記ボディ領域９の一部上方、及びボディ領域９とドレイン領域１０に挟まれた位置におけるウェル領域２の上方にわたってゲート絶縁膜を介して形成されたゲート電極７と、有し、ドリフト領域７並びにドレイン領域１０が、ボディ領域６を取り囲むようにリング状に形成されている。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられている非対称的絶縁ゲート電界効果トランジスタ（１００Ｕ又は１０２Ｕ）は、該トランジスタボディ物質のチャンネルゾーン（２４４又は２８４）によって横方向に分離された第１及び第２ソース／ドレインゾーン（２４０及び２４２又は２８０及び２８２）を包含している。
【解決手段】 ゲート電極（２６２又は３０２）がチャンネルゾーン上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の横方向に隣接した物質よりも一層高度にドープした該ボディ物質のポケット部分（２５０又は２９０）が該Ｓ／Ｄゾーンの内のほぼ第１のもののみに沿って該チャンネルゾーン内に延在している。該ポケット部分の垂直ドーパント分布は、互いに離隔されている夫々の位置（ＰＨ−１乃至ＰＨ−３）において複数個の局所的最大（３１６−１乃至３１６−３）に到達すべく調節されている。該調節は、典型的に、該ポケット部分の垂直方向ドーパント分布が上部半導体表面近くで比較的平坦であるように実施される。その結果、該トランジスタのリーク電流は減少されている。 （もっと読む）

【課題】 非対称的電界効果トランジスタ（１０２）の製造は、半導体ボディのボディ物質のチャンネルゾーン（２８４）の上方でそれからゲート誘電体層（３００）によって垂直方向に分離されているゲート電極（３０２）を画定することとなる。
【解決手段】 該ゲート電極をドーパント阻止用シールドとして使用して、半導体ドーパントを該ボディ物質内に導入させて、一層高度にドープしたポケット部分（２９０）を画定する。該ゲート電極に沿ってスペーサ（３０４Ｔ）を設ける。該スペーサは、（ｉ）該ゲート電極に沿って位置されている誘電体部分、（ｉｉ）該半導体ボディに沿って位置されている誘電体部分、及び（ｉｉｉ）該他の２つのスペーサ部分の間の空間をほぼ占有するフィラー部分（ＳＣ）、を包含している。該ゲート電極及び該スペーサをドーパント阻止用シールドとして使用して、半導体ドーパントを該半導体ボディ内に導入させて、一対のソース／ドレイン部分（２８０Ｍ及び２８２Ｍ）を画定する。該フィラースペーサ部分を除去して該スペーサをＬ形状（３０４）へ変換させる。一対の電気的コンタクト（３１０及び３１２）を夫々該主要ソース／ドレイン部分に対して形成する。 （もっと読む）

【課題】ゲート電極とソース／ドレイン電極間で電気的短絡を起こし難いＭＩＳトランジスタを得る。
【解決手段】サイドウォール１５を二重構造とする。バッファ層１３は窒化酸化シリコンで形成され、バッファ層１３の上に窒化シリコン層１４が形成される。このサイドウォール１５をマスクとしてシリサイド膜１０を形成する。バッファ層１３は窒化酸化シリコンのみならず、酸化シリコンで形成されてもよい。シリサイド膜はコバルトシリサイドでも、ニッケルシリサイドでもよい。窒化シリコン層１４はバッファ層１３よりも大きい応力を持つ。 （もっと読む）

１つの形式として、横型ＭＯＳＦＥＴは、ソース領域とドレイン領域との間に横方向に配されているアクティブゲートを含み、当該ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張し、横型ＭＯＳＦＥＴは、ドレイン領域の上に配されている非アクティブゲートをさらに含む。他の形式において、横型ＭＯＳＦＥＴは、ソース領域とドレイン領域との間に横方向に配されているゲートを含み、ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張し、ソース領域及びドレイン領域は第１の導電タイプであって、横型ＭＯＳＦＥＴは、ソース領域に接しておりかつソース領域の下方にある第２の導電タイプのヘビーボディ領域をさらに含み、ドレイン領域は、ゲートのエッジに近接しているライトドープドレイン（ＬＤＤ）領域及び単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張しているシンカーを含んでいる。
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【課題】製造効率を向上すると共に、内部回路の保護を的確に行うことが容易に可能な半導体装置、半導体装置の製造方法、静電放電保護素子を提供する。
【解決手段】半導体基板２０に第１導電型の第１半導体領域２１が形成され、その両側に第２導電型の第２及び第３半導体領域（２２，２３）が形成され、第１半導体領域の上方に絶縁膜を介してゲート電極３２が形成され、第１半導体領域と第３半導体領域の接合面をまたいでそれらにかかるように第１導電型の第４半導体領域３０が形成され、第２及び第３半導体領域にソース領域２６とドレイン領域２８が形成され、ゲート電極及びソース領域が接地され、内部回路に接続された入力パッド４０がドレイン領域に接続され、入力パッドにサージ電圧が入力された際にドレイン領域と第４半導体領域との間でツェナー降伏が生じて寄生バイポーラトランジスタがオン状態となり、サージ電圧を放電する。 （もっと読む）

【課題】炭化珪素基板上に、高耐圧で低抵抗なＭＯＳ電界効果トランジスタを形成する。
【解決手段】第１の導電型を持つ炭化珪素半導体の活性層（１）と、該活性層の表面部分に形成された第２の導電型のソース領域（４）と、該ソース領域から間隔をおくように形成された第２の導電型のドリフト領域（２）と、該ドリフト領域の表面部分に形成された第１の導電型の電界緩和領域（６）と、第２の導電型のドレイン領域（３）と、ソース領域とドリフト領域とで挟まれた領域の上に形成されたゲート絶縁膜（１１）及びゲート電極（１２）と、を具備する。電界緩和領域（６）は、互いの投影方向においてゲート電極（１２）と重なる部分を持ち、ドリフト領域上のゲート電極（１２）の端点の位置（II）から電界緩和領域のドレイン側の端点（IV）までの長さは、電界緩和領域の該端点（IV）からドレイン領域の端点（Ｉ）までの長さよりも短い。 （もっと読む）

【課題】インパクトイオン化領域にてキャリアがゲート絶縁膜に入り込むことがない半導体装置とその製造方法を提供する。
【解決手段】トランジスタ部分２２と、ダイオード部分２３を具備し、トランジスタ部分２２は、第１導電型又は真性の半導体領域であるチャネル形成領域６と、チャネル形成領域６に接するゲート絶縁膜７と、チャネルを形成させるゲート電極８と、第２導電型あり、チャネル形成領域６に接し、ドレイン電圧が供給されるドレイン領域４と、第２導電型であり、チャネル形成領域６を介してドレイン領域４に対向し、チャネル形成領域６にチャネルが形成されたときにチャネル形成領域６を介してドレイン電圧が供給されるソース領域５とを含み、ダイオード部分２３は、ソース領域５に電気的に接続されており、ソース領域５にドレイン電圧が供給されたときに、ダイオード部分２３はインパクトイオン化現象が発生する領域を含む。 （もっと読む）

【課題】埋設導通層を備えた低オン抵抗値の横方向高電圧ＦＥＴを提供する。
【解決手段】Ｐ−型基板に形成されたＮ−ウエル内にＰ−型埋設層領域を設け、これをＮ−ウエル領域に形成された第１のＰ−型ドレイン拡散領域によってドレイン電極に接続すると共に、ＰＭＯＳゲート領域の一端で表面から下方に延びる第２のＰ−型ドレイン拡散領域にも接続し、ソース電極に接続されるＰ−型ソース拡散領域でゲート領域の他端を定めるようにする。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。 （もっと読む）