【課題】基板を貫通するバイアホールを与える。
【解決手段】半導体デバイス構造は、第１の濃度および第１の導電型のバックグラウンドドーピングを有する基板を含んでなる。基板貫通バイアは基板を貫通している。デバイスは基板の第１の面上に第２の導電型の第１のドープ領域を有する。第２のドープ領域が基板貫通バイアの周りにある。第２のドープ領域は、第１の濃度よりも大きい第２の濃度にドーピングされており、第１の導電型を有する。 （もっと読む）

【課題】高耐圧ＭＯＳＦＥＴの耐圧を向上させる。
【解決手段】ＭＯＳＦＥＴのドレイン領域を構成するＬＤＤ層６内に、ＬＤＤ層６よりも不純物濃度層が低いＮ⁻⁻層１１を形成して、チャネル領域側のドレイン領域端部の不純物濃度を低下させる。また、ソース領域側のＬＤＤ層７をＬＤＤ層６よりも浅い接合深さで、且つＬＤＤ層６よりも低い不純物濃度で形成する。これにより、オン状態およびオフ状態のいずれの状態においてもドレイン領域の電界を緩和し、インパクトイオンおよびパンチスルーの発生を防ぐ。 （もっと読む）

【課題】アバランシェ降伏電流が流れている状態において寄生トランジスタのターンオンを抑制することにより、十分なアバランシェ耐量を確保することのできる半導体装置を提供する。
【解決手段】基板の表面ではｎ型領域とベース領域とが隣接している。エミッタ／ソース領域はベース領域内でｎ型領域から離れている。ゲート絶縁膜はｎ型領域とエミッタ／ソース領域との間でベース領域を覆い、その上にゲート電極が形成されている。ドレイン領域とコレクタ領域とはｎ型領域内でベース領域から離れている。コレクタ接続領域はｎ型領域内で、ベース領域、ドレイン領域、及びコレクタ領域のいずれからも離れている。ドレイン電極はドレイン領域に接続されている。コレクタ電極はコレクタ領域とコレクタ接続領域とに接続されている。ゲートターンオフ状態でドレイン電極にアバランシェ降伏電流が流れるとき、コレクタ電極の電位がドレイン電極の電位よりも低い。 （もっと読む）

【課題】耐圧の向上が図られる半導体装置を提供する。
【解決手段】ｎ-型半導体領域には、ドレイン領域となるｎ-型の拡散領域が形成されている。ｎ-型の拡散領域の周囲を取囲むようにｐ型の拡散領域が形成されている。ｐ型の拡散領域には、ソース領域となるｎ+型の拡散領域が形成されている。ｎ-型の拡散領域の直下には、ｐ-型の埋め込み層１３が形成されている。ｎ-型の半導体領域の領域には、高電位が印加されるｎ+型の拡散領域が形成され、そのｎ+型の拡散領域の表面上には電極が形成されている。電極とドレイン電極とは、配線２０によって電気的に接続されている。配線２０の直下に位置する部分に、ｐ-埋め込み層１３に達するトレンチ３ａが形成されて、ポリシリコン膜８１が形成されている。 （もっと読む）

【課題】歪みチャネルを用いた場合のリーク電流を低減することができ、不良の発生を抑制して歩留まりの向上をはかる。
【解決手段】電界効果トランジスタであって、半導体基板１０上に垂直に形成され、且つ第１の領域が第２の領域よりも高く形成された半導体フィン３１と、第１の領域の両側面にゲート絶縁膜４０を介して設けられたゲート電極５０と、第２の領域に第１の領域の上端よりも低い位置まで設けられた、合金半導体からなるソース・ドレイン下地層６３，７３と、下地層６３，７３上に第１の領域の上部を挟むように設けられた、下地層６３，７３とは格子定数の異なるソース・ドレイン領域６０，７０とを備えている。チャネル領域には応力が付与され、下地層６３，７３は、空乏層が収まる厚さよりも厚く、熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されている。 （もっと読む）

【課題】所望の温度特性を有することによって回路規模を小さくできるＭＯＳトランジスタを提供する。
【解決手段】ゲート絶縁膜３０は、ソース領域５１とドレイン領域５２との間の領域の上に設けられる。ゲート電極４０は、ゲート絶縁膜３０の上に設けられる。空乏層４２は、Ｐ型半導体層４１とＰ型半導体層４１の下層（ゲート絶縁膜３０）との接合面に生じる。温度が変化すると、ゲート電極４０内部の空乏層４２の領域が変化し、チャネル形成に対するゲート電圧の影響が変化するので、閾値電圧は通常のＭＯＳトランジスタの場合よりも変化する。このことを利用し、ＭＯＳトランジスタが所望の温度特性を有するよう制御されるので、温度補正回路が不要になる。よって、回路規模が小さくなる。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】ＬＤＭＯＳと、ＬＤＭＯＳのソース領域と電気的に接続されるソースプラグＰ１Ｓと、ソースプラグＰ１Ｓ上に配置されるソース配線Ｍ１Ｓと、ＬＤＭＯＳのドレイン領域と電気的に接続されるドレインプラグＰ１Ｄと、ドレインプラグＰ１Ｄ上に配置されるドレイン配線Ｍ１Ｄと、を有する半導体装置のソースプラグＰ１Ｓの構成を工夫する。ドレインプラグＰ１Ｄは、Ｙ方向に延在するライン状に配置され、ソースプラグＰ１Ｓは、Ｙ方向に所定の間隔を置いて配置された複数の分割ソースプラグＰ１Ｓを有するように半導体装置を構成する。このように、ソースプラグＰ１Ｓを分割することにより、ソースプラグＰ１ＳとドレインプラグＰ１Ｄ等との対向面積が低減し、寄生容量の低減を図ることができる。 （もっと読む）

【課題】半導体装置の耐圧を向上させる。
【解決手段】半導体装置１０は、ｐ型半導体基板１、ｐ型半導体基板１内に設けられたｎ型ドリフト領域３、及びｎ型ドリフト領域３内に設けられたｐ型ボディ領域４を含む。ｐ型ボディ領域４の側面とｎ型ドリフト領域３とのｐｎ接合部２２の上方に、そのｐｎ接合部２２に沿って、環状のゲート電極６が設けられる。このゲート電極６の一部を挟んでｎ型ドリフト領域３内及びｐ型ボディ領域４内にそれぞれ、ｎ型ドレイン領域７及びｎ型ソース領域８が設けられる。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。
【解決手段】半導体基板１０内に形成された第１導電型の第１の不純物領域３２、４６と、半導体基板内に形成され、第１の不純物領域に隣接する第２導電型の第２の不純物領域３４、４８と、第２の不純物領域内に形成された第１導電型のソース領域３０ａ、４４ａと、第１の不純物領域内に形成された第１導電型のドレイン領域３０ｂ、４４ｂと、ソース領域とドレイン領域との間における第１の不純物領域内に、第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層１４と、ソース領域とドレイン領域との間における第１の不純物領域上、第２の不純物領域上及び絶縁層上に、ゲート絶縁膜２２を介して形成されたゲート電極２４ａ、２４ｂとを有している。 （もっと読む）

【課題】小型化できると共に安定的に高耐圧化できる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、Ｐ型の半導体基板１と、半導体基板１の表面のＰ−型の拡散領域２ａ，２ｂと、拡散領域２ｂに隣接した本体部、及び、拡散領域２ｂと拡散領域２ｂの下方の半導体基板１との間に挟まれた外縁部を有するＮ型の拡散領域３と、ｘ方向に並んで拡散領域２ａ，２ｂに形成されたＮ＋／Ｎ＋＋型のソース領域７及びドレイン領域８，９と、第１ゲート電極１１と、を有する第１のＭＯＳトランジスタ１００と、拡散領域３の外縁部の上方の拡散領域２ｂに形成され、一端がｘ方向に延びて拡散領域３の本体部と接続している、Ｎ＋型の拡散領域５を有する半導体素子Ｓと、を備える。第１のＭＯＳトランジスタ１００と半導体素子Ｓの拡散領域５とは、ｙ方向に並んで、拡散領域２ｂで電気的に分離されている。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】本発明は、かかる事情に鑑み、トランジスタの遮断状態を自然に実現し、半導体領域に金属領域との界面近傍の空乏層の形成を抑制しつつ、ショットキー障壁を実質的に下げることができるようにソース領域のフェルミ準位を選択することにより、駆動電流を増加させる半導体素子及び該半導体素子を備える半導体素子構造を提供することを課題とする。
【解決手段】ソース領域６及びドレイン領域７は、フェルミ準位が異なる第１金属領域１０及び第２金属領域１１を有し、第１金属領域１０は、半導体領域５の価電子帯の頂上のエネルギーレベル以上で且つ半導体領域５の真性フェルミ準位以下のフェルミ準位を有する金属であり、第２金属領域１１は、第１金属領域１０のフェルミ準位以上で且つ伝導帯の底のエネルギーレベル以下のフェルミ準位を有する金属であることを特徴とする。 （もっと読む）

【課題】耐圧とオン抵抗とのトレードオフ関係を改善する。
【解決手段】ゲート絶縁膜及びＬＯＣＯＳ領域の下、及びドレイン領域を囲むようにドレイン領域に接してオフセット領域を設け、オフセット領域を、第１オフセット領域と、第１オフセット領域の上にドレイン領域を囲み且つＬＯＣＯＳ酸化膜の下に形成される第２オフセット領域と、前記オフセット領域のソース領域側の端部からＬＯＣＯＳのソース領域側の端部までの間のみに形成される第３オフセット領域とで形成し、第２オフセット領域の不純物濃度を、第１オフセット領域及び第３オフセット領域よりも高くする。高濃度の第２オフセット領域を設けることによりオン抵抗の低減を図り且つ高濃度の第２オフセット領域を低濃度のオフセット領域で挟むことにより、第２オフセット領域の深さ方向の空乏化を促進し電界の緩和を図り耐圧の向上を図る。 （もっと読む）

【課題】耐圧性の維持と低オン抵抗化との両立が可能なＬＤＭＯＳトランジスタを提供する。
【解決手段】半導体装置は、第１導電型のドリフト拡散領域１０と、第２導電型のボディ拡散領域２と、第１導電型のソース拡散領域６と、ドリフト拡散領域１０の上部に形成されたトレンチ内に埋め込まれ、ボディ拡散領域２とは離間した位置に形成された絶縁膜１４と、ドリフト拡散領域１０の上部に形成され、絶縁膜１４から見てソース拡散領域６と逆の方向に隣接する第１導電型のドレイン拡散領域７と、ボディ拡散領域２上からドリフト拡散領域１０上を越えて絶縁膜１４上にまで形成されたゲート電極５とを備えている。また、ドリフト拡散領域１０は、基板内部領域１１と、基板内部領域１１よりも高濃度の第１導電型不純物を含む表面領域１２とを有している。 （もっと読む）

【課題】インパクトイオン化ＭＩＳＦＥＴに関して、微細素子において二つの入力によりＡＮＤ型論理素子動作することを可能とし、素子バラツキを低減することを可能とし、消費電力を低減することを可能とする半導体装置を提供する。
【解決手段】第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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集積回路（１０００）が、中央配置のドレイン拡散領域（１００８）及び分散型ＳＣＲ端子（１０１０）を備える１つのドレイン構造（１００６）と、分散型ドレイン拡散領域（１０１６）及びＳＣＲ端子（１０１８）を備える別のドレイン構造（１０１２）とを含むＳＣＲＭＯＳトランジスタを有する。中央配置のドレイン拡散領域とソース拡散領域との間のＭＯＳゲート（１０２２）がソース拡散領域へ短絡される。ＳＣＲＭＯＳトランジスタを有する集積回路を形成するためのプロセスも開示される。
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【課題】ＬＤＭＯＳトランジスタのオフ時における耐圧を高めること。
【解決手段】ＬＤＭＯＳトランジスタ３００は、Ｐ型基板３０１の表面に形成されたＮ型ドリフト領域３０２と、Ｎ型ドリフト領域３０２の表面上のフィールド酸化膜３０３と、Ｎ型ドリフト領域３０２の表面上にフィールド酸化膜３０３に隣接して配置されたＮ＋型ドレイン領域３０４と、Ｐ型基板３０１の表面上のＮ＋型ソース領域３０５と、Ｐ型基板３０１のフィールド酸化膜３０３とＮ＋型ソース領域３０５との間の表面を覆うゲート電極３０６とを備える。ゲート電極３０６はＰ型基板３０１の表面と絶縁体により分離されている。フローティング電極３０７は、ゲート電極３０６及びＮ型ドリフト領域３０２とそれぞれ容量結合するように配置されている。 （もっと読む）

【課題】 オン抵抗を増大させることなく、高耐圧化を実現させることが可能な半導体装置を実現する。
【解決手段】 Ｐ型の半導体基板１内には、Ｐ型ボディ領域３と、Ｐ型ボディ領域３に対して基板面に平行な方向に離間して形成されたＮ型ドリフト領域５と、Ｎ型ドリフト領域内のフィールド酸化膜１１で分離された領域に形成された、Ｎ型ドリフト領域５より高濃度Ｎ型のドレイン領域８と、Ｐ型ボディ領域３内に形成された、Ｎ型ドリフト領域５より高濃度Ｎ型のソース領域６を備える。そして、Ｐ型ボディ領域３の一部底面に離散的に連結すると共に、それぞれが基板面に平行な方向に延伸し、各先端がドリフト領域５内に達するよう、Ｎ型ドリフト領域５より高濃度のＰ型埋め込み拡散領域４が形成される。 （もっと読む）

【課題】スイッチング応答速度が速い高耐圧トランジスタ、および電力損失および誤動作を抑制した駆動回路を提供すること。
【解決手段】高耐圧半導体装置は、ｐ^-型シリコン基板１００上に設けられ、かつｐ^-ウエル領域１０２に囲まれたｎ^-型領域１０１と、ドレイン電極１２０と接続されるドレインｎ⁺領域１０３と、ドレインｎ⁺領域１０３と離れて設けられ、かつドレインｎ⁺領域１０３を囲むｐベース領域１０５と、ｐベース領域１０５内に形成されたソースｎ⁺領域１１４と、を備える。また、ｎ^-型領域１０１を貫通し、かつシリコン基板１００に達するｐ^-領域１３１が設けられている。ｎ^-型領域１０１は、ｐ^-領域１３１により、ｎ^-型領域１０１ａとｎ^-型領域１０１ｂに分離されている。ｎ^-型領域１０１ａは、ドレインｎ⁺領域１０３を備えている。ｎ^-型領域１０１ｂは、フローティング電位を有する。 （もっと読む）