電界効果トランジスタ
【課題】歪みチャネルを用いた場合のリーク電流を低減することができ、不良の発生を抑制して歩留まりの向上をはかる。
【解決手段】電界効果トランジスタであって、半導体基板１０上に垂直に形成され、且つ第１の領域が第２の領域よりも高く形成された半導体フィン３１と、第１の領域の両側面にゲート絶縁膜４０を介して設けられたゲート電極５０と、第２の領域に第１の領域の上端よりも低い位置まで設けられた、合金半導体からなるソース・ドレイン下地層６３，７３と、下地層６３，７３上に第１の領域の上部を挟むように設けられた、下地層６３，７３とは格子定数の異なるソース・ドレイン領域６０，７０とを備えている。チャネル領域には応力が付与され、下地層６３，７３は、空乏層が収まる厚さよりも厚く、熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されている。
【解決手段】電界効果トランジスタであって、半導体基板１０上に垂直に形成され、且つ第１の領域が第２の領域よりも高く形成された半導体フィン３１と、第１の領域の両側面にゲート絶縁膜４０を介して設けられたゲート電極５０と、第２の領域に第１の領域の上端よりも低い位置まで設けられた、合金半導体からなるソース・ドレイン下地層６３，７３と、下地層６３，７３上に第１の領域の上部を挟むように設けられた、下地層６３，７３とは格子定数の異なるソース・ドレイン領域６０，７０とを備えている。チャネル領域には応力が付与され、下地層６３，７３は、空乏層が収まる厚さよりも厚く、熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴの性能向上のために、チャネルに歪みを加えることによって、キャリア移動度を増大させる技術が用いられている。また、Ｓｉよりも電子，正孔の移動度が何れも高いＧｅチャネルを用いる試みも検討されている。さらに、両者を組み合わせ、歪みＧｅチャネルに対する検討も始まっている（例えば、非特許文献１参照）。
【０００３】
このような歪みチャネルを用いる際には、歪み起因の転位の発生による素子特性の劣化や、不良の発生が懸念される。例えば、転位がソース・ドレイン下部の空乏層に発生すると、転位に沿って異常拡散した不純物に起因したリーク電流の増大が懸念される。最悪の場合、ソース・ドレイン間の短絡が発生する。そして、これらが不良の発生要因となって歩留まりの低下を招くことになる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Y.-J. Yang, et al., Appl. Phys. Lett. 91, 102103 (2007).
【非特許文献２】D. C. Houghton, J. Appl. Phys. 70, 2136 (1991).
【非特許文献３】I.Yonenaga and K. Sumino, J. Appl. Phys. 80, 3244 (1996).
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明が解決しようとする課題は、歪みチャネルを用いた場合のリーク電流を低減することができ、不良の発生を抑制して歩留まりの向上をはかり得る電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の電界効果トランジスタは、半導体基板上の一部にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記基板に設けられた溝内に該溝の途中まで埋め込み形成された、前記基板と同じ元素を含み、該基板とは格子定数の異なる合金半導体からなるソース・ドレイン下地層と、前記下地層上に前記チャネル領域を挟むように設けられた、前記下地層とは格子定数の異なるソース・ドレイン領域と、を具備し、前記チャネル領域には、チャネル長方向及びチャネル幅方向の一方に引っ張り応力が付与され、他方に圧縮応力が付与され、前記下地層は、前記ソース・ドレイン領域の下部に形成される空乏層が該下地層内に収まる厚さよりも厚く形成され、且つ熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されていることを特徴とする。
【０００７】
また、別の実施形態の電界効果トランジスタは、半導体基板上に、該基板の主面に対してほぼ垂直に形成され、且つチャネル領域を形成すべき第１の領域が該領域の両側のソース・ドレイン領域を形成すべき第２の領域よりも高く形成された板状の半導体フィンと、前記フィンの下部周囲に埋め込み形成された埋め込み絶縁膜と、前記フィンの前記第１の領域の少なくとも両側面に、ゲート絶縁膜を介して設けられたゲート電極と、前記フィンの第２の領域に前記第１の領域の上端よりも低い位置まで設けられた、前記基板と同じ元素を含み、該基板とは格子定数の異なる合金半導体からなるソース・ドレイン下地層と、前記下地層上に前記第１の領域の上部を挟むように設けられた、前記下地層とは格子定数の異なるソース・ドレイン領域と、を具備し、前記チャネル領域には、チャネル長方向に応力が付与され、前記下地層は、前記ソース・ドレイン領域の下部に形成される空乏層が該下地層内に収まる厚さよりも厚く形成され、且つ熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されていることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係わるＭＯＳ型電界効果トランジスタの素子構造を示す断面図。
【図２】第１の実施形態における各具体例の格子歪みの状態を示す模式図。
【図３】第１の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す断面図。
【図４】第２の実施形態に係わるＭＯＳ型電界効果トランジスタの素子構造を示す断面図。
【図５】第２の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す断面図。
【図６】第３の実施形態に係わるＭＯＳ型電界効果トランジスタの素子構造を示す断面図。
【図７】第３の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す断面図。
【図８】第４の実施形態に係わるＭＯＳ型電界効果トランジスタの素子構造を示す平面図と断面図。
【図９】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１０】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１１】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１２】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１３】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１４】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１５】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１６】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１７】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【発明を実施するための形態】
【０００９】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１０】
（第１の実施形態）
本発明の第１の実施態様によるＭＯＳ型電界効果トランジスタ１００の構造を、図１に示す。
【００１１】
半導体基板１０上に、該基板１０と同種の元素を含む合金半導体からなる下地層２０、チャネル半導体層（チャネル領域）３０が格子整合して順次積層されている。チャネル半導体層３０上に、ゲート絶縁膜４０を介してゲート電極５０が形成されている。ゲート電極５０を挟んで、基板１０と同種の元素を含み、基板１０及び下地層２０の何れとも組成比が異なり、且つ格子定数の異なる半導体からなるソース領域６０及びドレイン領域７０が下地層２０上に格子整合して形成されている。これらのソース・ドレイン領域６０，７０によってチャネル半導体層３０に応力が印加されている。また、ゲート電極５０の側面には側壁絶縁膜８１が形成されている。
【００１２】
ここで、下地層２０は、一般には格子定数が基板１０とは異なるために、歪みを有している。従って、転位の発生を防止するため、下地層２０の膜厚は、熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚未満である（非特許文献２）。また、下地層２０の厚さは、ソース領域６０の下部の空乏層６１及びドレイン領域７０の下部の空乏層７１の幅よりも厚く設定されている。即ち、下地層２０は、ソース・ドレイン領域６０，７０の下部に形成される空乏層６１，７１が下地層２０内に収まる厚さよりも厚く形成されている。また、ソース・ドレイン領域６０，７０の表面に、５〜２０ｎｍ程度の厚さの金属化合物層（ＮｉＧｅＳｉなど）が形成されていても良い。
【００１３】
本実施形態においては、下地層２０が合金半導体となっているため、ＳｉやＧｅなど、単元素の基板に対して歪みを印加するためのソース・ドレイン構造を用いる従来構造に比べて、ソース・ドレイン下部領域に転位が発生しにくいという特徴を有する。この特徴は、ＳｉＧｅのバルク結晶において観測されているような、合金化によるハードニング現象に起因するものである（非特許文献３）。
【００１４】
また、ソース・ドレイン下部領域の空乏層６１，７１が全て下地合金層に含まれているため、リーク電流の起因となる空乏層中の転位が発生しないという特徴を有する。さらに、下地層２０の厚さが熱平衡臨界膜厚未満であるため、基板１０と下地層２０との格子不整合による転位の発生もないという特徴を有する。これらの効果により、転位に起因するリーク電流の増大、或いはそれによる不良の発生を抑制することができる。
【００１５】
（具体例１−１）
第１の実施形態の第１の具体例として、電界効果トランジスタ１００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＧｅ−ｎＭＯＳＦＥＴである。なお、“ＭＯＳ”とは、ゲート絶縁膜にシリコン酸化膜以外の絶縁膜を用いた、いわゆる“ＭＩＳ”も含むものとする。
【００１６】
ここで、基板１０がｐ型Ｇｅ、下地層２０が膜厚７０ｎｍのｐ型Ｓｉ0.05Ｇｅ0.95、チャネル半導体層３０が膜厚８ｎｍのｐ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース領域６０及びドレイン領域７０が何れも高濃度ｎ型不純物としてＰ（燐）がドープされた膜厚３０ｎｍのＳｉ0.3Ｇｅ0.7 である。
【００１７】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。さらに、下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成９５％の場合、８０ｎｍ）であり、Ｇｅ組成が高いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は５０％から８５％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【００１８】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、基板の面指数、チャネル長方向は、駆動電流を最大化する観点においては、それぞれ（１１１）面、［１１０］方向が最適であるが、（１１１）面上ではチャネル方位に対する駆動電流の依存性は小さいので、他の方向でも良い。さらに、（１１０）面上の［−１１０］方向でも（１１１）面上に匹敵する駆動電流が得られる。
【００１９】
なお、本具体例においては、基板１０として、バルクＧｅ基板のみならず、Ｓｉ基板上にＧｅ単結晶層が形成された基板や、ＳＯＩ（Si-on-insulator）基板上にＧｅ単結晶層が形成された基板、或いはＳＧＯＩ（SiGe-on-insulator）基板上にＧｅ単結晶層が形成された基板を用いても良い。
【００２０】
また、下地層２０として、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃ、或いはＳｎを添加したＳｉＧｅＳｎを用いても良い。この場合のＣの原子組成は０．１％から２％、Ｓｎの原子組成は０．１％から３％が好ましい範囲である。さらに、ソース・ドレイン領域６０，７０に、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃを用いても良い。この場合のＣの原子組成は０．１％から５％が好ましい範囲である。また、チャネル半導体層３０は、下地層２０よりもＧｅ組成の高いＳｉＧｅでも良い。
【００２１】
第１の具体例において、チャネルを上面から見たときの格子定数は、図２（ａ）に示すように、チャネル長方向に伸張している。これは、Ｇｅチャネルよりも格子定数の小さいＳｉＧｅソース・ドレイン領域６０，７０からの引っ張り応力による。一方、チャネル長方向に直交するチャネル幅方向には圧縮されている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に引っ張り応力が印加されたためにチャネル幅方向に格子が縮小する効果と、下地層２０の格子定数がチャネル半導体層３０より小さいことによる相乗効果である。このような歪み構成は、Ｇｅ−ｎＭＯＳＦＥＴの電流増大に最適な構成である。
【００２２】
次に、図３を参照して、第１の具体例の製造方法を説明する。
【００２３】
まず、図３（ａ）に示すように、Ｇｅ基板１０にＳｉＧｅからなる下地層２０、Ｇｅからなるチャネル半導体層３０を、低圧化学気相堆積法（ＬＰ−ＣＶＤ法）などにより順にエピタキシャル成長する。続いて、ＳＴＩ等の方法により素子分離を行い、ｐ型のチャネル不純物としてＢを下地層２０よりも深くイオン注入する（図示せず）。
【００２４】
次いで、図３（ｂ）に示すように、チャネル半導体層３０上に、ゲート絶縁膜４０及びゲート電極５０をそれぞれＣＶＤ法などにより順次堆積する。続いて、フォトリソグラフィーによりゲートパターン（図示せず）を形成した後、図３（ｃ）に示すように、反応性イオンエッチング法（ＲＩＥ法）によりゲート電極５０及びゲート絶縁膜４０をパターニングする。
【００２５】
次いで、図３（ｄ）に示すように、側壁となるＳｉ窒化膜（Ｓｉ3Ｎ4 ）８０をＣＶＤ法などにより全面に堆積する。続いて、図３（ｅ）に示すように、ＲＩＥ法によりＳｉ窒化膜８０をエッチングすることにより側壁絶縁膜８１を形成し、さらにチャネル半導体層３０をエッチングして下地層２０に達する深さ約２０ｎｍのリセス８２を形成する。
【００２６】
次いで、図３（ｆ）に示すように、ｎ型ドーパントとしてＰが高濃度に取り込まれたＳｉＧｅからなるソース・ドレイン領域６０，７０をＬＰ−ＣＶＤ法などによりエピタキシャル成長する。
【００２７】
これ以降は、活性化アニールを行い、通常の配線形成プロセスを経ることにより、歪みＧｅ−ｎＭＯＳＦＥＴ１００が完成することになる。
【００２８】
（具体例１−２）
第１の実施形態の第２の具体例として、電界効果トランジスタ１００は、正孔の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＳｉ−ｐＭＯＳＦＥＴである。
【００２９】
ここで、基板１０がｎ型Ｓｉ、下地層２０が膜厚７０ｎｍのｎ型Ｓｉ0.95Ｇｅ0.05、チャネル半導体層３０が膜厚８ｎｍのｎ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース領域６０及びドレイン領域７０が何れもＢが高濃度にドープされた膜厚３０ｎｍのＳｉ0.7Ｇｅ0.3 である。
【００３０】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅ組成の範囲は、１％以上１５％以下である。さらに、下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は１５％から５０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【００３１】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、基板の面指数、チャネル長方向は、駆動電流を最大化する観点においては、それぞれ（１１０）面、［１１０］方向が最適であるが、（１１１）面上及び（１００）面上でも、歪みによる駆動電流の増大効果が得られる。
【００３２】
なお、本具体例においては、基板１０として、バルクＳｉ基板のみならず、ＳＯＩ基板を用いても良い。また、下地層２０として、炭素を添加したＳｉＧｅ：Ｃ或いはＳｎを添加したＳｉＧｅＳｎ，ＳｉＳｎを用いても良い。この場合のＣの原子組成は０．１％から２％、Ｓｎの原子組成は０．１％から３％が好ましい範囲である。さらに、ソース・ドレイン領域６０，７０に、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃを用いても良い。
【００３３】
第２の具体例において、チャネルを上面から見たときの格子定数は図２（ｂ）に示すように、チャネル長方向に圧縮されている。これは、Ｓｉチャネルよりも格子定数の大きいＳｉＧｅソース・ドレイン領域６０，７０からの圧縮応力による。一方、チャネル幅方向には引っ張られている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に圧縮応力が印加されているためにチャネル幅方向に格子が拡張する効果と、下地層２０の格子定数がチャネル半導体層３０より大きいことによる相乗効果である。このような歪み構成は、Ｓｉ−ｐＭＯＳＦＥＴの電流増大に最適な構成である。
【００３４】
第２の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物としてＰを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【００３５】
（具体例１−３）
第１の実施形態の第３の具体例として、電界効果トランジスタ１００は、正孔の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＧｅ−ｐＭＯＳＦＥＴである。
【００３６】
ここで、基板１０がｎ型Ｇｅ、下地層２０が膜厚７０ｎｍのｎ型Ｓｉ0.04Ｇｅ0.95Ｓｎ0.01、チャネル半導体層３０が膜厚８ｎｍのｎ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース領域６０及びドレイン領域７０が何れも高濃度ｐ型不純物としてＢがドープされた膜厚３０ｎｍのＳｎ0.05Ｇｅ0.95である。
【００３７】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｓｎ組成×５−Ｓｉ組成］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が高く、Ｓｎ組成が低いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｓｎ組成の範囲は１％から１０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【００３８】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、基板の面指数、チャネル長方向は、駆動電流を最大化する観点においては、それぞれ（１１０）面、［１１０］方向が最適であるが、（１１１）面上及び（１００）面上でも、歪みによる駆動電流の増大効果が得られる。
【００３９】
第３の具体例において、チャネルを上面から見たときの格子定数は図２（ｂ）に示すように、チャネル長方向に圧縮されている。これは、Ｇｅチャネルよりも格子定数の大きいＳｎＧｅソース・ドレイン領域６０，７０からの圧縮応力による。一方、チャネル幅方向には引っ張られている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に圧縮応力が印加されたためにチャネル幅方向に格子が拡大する効果である。このような歪み構成は、Ｇｅ−ｐＭＯＳＦＥＴの電流増大に最適な構成である。
【００４０】
なお、本具体例においては、基板１０として、バルクＧｅ基板のみならず、Ｓｉ基板上にＧｅ単結晶層が形成された基板や、ＳＯＩ基板上にＧｅ単結晶層が形成された基板、或いはＳＧＯＩ基板上にＧｅ単結晶層が形成された基板を用いても良い。また、下地層２０として、炭素を添加したＳｉＧｅＳｎ：Ｃを用いても良い。この場合のＣの原子組成は０．１％から２％、Ｓｎの原子組成は０．１％から３％が好ましい範囲である。さらに、ソース・ドレイン領域６０，７０に、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃを用いても良い。この場合のＣの原子組成は０．１％から５％が好ましい範囲である。また、下地層２０として、ＳｉＧｅを用いても良いが、この場合、下地層とソース・ドレイン領域６０，７０のＧｅ原子組成をそれぞれｘ，ｙとしたとき、ｙ＞２ｘとする。この組成条件は、上記の歪み構成とするためである。また、チャネル半導体層３０は、下地層２０よりもＧｅ組成の高いＳｉＧｅでも良い。
【００４１】
第３の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物としてＰを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【００４２】
（具体例１−４）
第１の実施形態の第４の具体例として、電界効果トランジスタ１００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＳｉ−ｎＭＯＳＦＥＴである。
【００４３】
ここで、基板１０がｐ型Ｓｉ、下地層２０が膜厚７０ｎｍのｐ型Ｓｉ0.95Ｇｅ0.045Ｃ0.005、チャネル半導体層３０が膜厚８ｎｍのｐ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース領域６０及びドレイン領域７０が何れもＰが高濃度にドープされた膜厚３０ｎｍのＳｉ0.97Ｃ0.03である。
【００４４】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅの組成の範囲は、１％以上１５％以下、Ｃの原子組成は０．１％から２％である。さらに、下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｃ組成×１０−Ｇｅ組成］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。更に好ましくは、上記のＳｉ0.95Ｇｅ0.045Ｃ0.005のように、Ｇｅ組成とＣ組成×１０の値がほぼ等しくなる条件であり、この条件において下地層２０と基板１０との格子不整合は実質的に無視できる。さらに、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は１５％から５０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【００４５】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、基板の面指数、チャネル長方向は、駆動電流を最大化する観点においては、それぞれ（１１０）面、［１１０］方向が最適であるが、（１１１）面上及び（１００）面上でも、歪みによる駆動電流の増大効果が得られる。
【００４６】
第４の具体例において、チャネルを上面から見たときの格子定数は図２（ａ）に示すように、チャネル長方向には伸張している。これは、Ｓｉチャネルよりも格子定数の小さいＳｉ：Ｃソース・ドレイン領域６０，７０からの引っ張り応力による。一方、チャネル幅方向には圧縮されている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に引っ張り応力が印加されたためにチャネル幅方向に格子が縮小する効果である。
【００４７】
なお、本具体例においては、基板１０として、バルクＳｉ基板のみならず、ＳＯＩ基板を用いても良い。また、下地層２０又はソース・ドレイン領域６０，７０に、炭素を添加したＳｉＧｅ：Ｃを用いても良い。この場合のＣの原子組成は０．１％から２％が好ましい範囲である。また、下地層２０として、ＳｉＧｅを用いても良いが、この場合、下地層のＧｅ原子組成とソース・ドレイン領域６０，７０のＣ原子組成をそれぞれｘ，ｙとしたとき、１０ｙ＞２ｘとする。この組成条件は、上記の歪み構成とするためである。
【００４８】
第４の具体例の製造方法は、第１の具体例に準ずる。
【００４９】
以上の第１乃至第４の具体例においては、Ｓｉ，Ｇｅ，Ｃ及びＳｎ等のIV族原素を用いた例を示したが、他の材料系の組み合わせも可能である。例えば、基板１０として、III-Ｖ族化合物半導体基板（ＧａＡｓ，ＩｎＰ，ＩｎＡｓなど）、又はＳｉ基板上に直接若しくはＧｅ層を介して化合物半導体単結晶層を形成した基板を用いても良い。また、下地層２０及びソース・ドレイン領域６０，７０として、それらの合金（ＧａＡｌＡｓ，ＩｎＧａＡｓ，ＩｎＧａＡｌＡｓ，ＩｎＡｓＰなど）を用いても良い。
【００５０】
（第２の実施形態）
本発明の第２の実施態様によるＭＯＳ型電界効果トランジスタ２００の構造を、図４に示す。
【００５１】
半導体基板１０上に、該基板１０と同じ元素を含む合金半導体からなる下地層２０、チャネル半導体層（チャネル領域）３０が格子整合して順次積層されている。チャネル半導体層３０上に、ゲート絶縁膜４０を介してゲート電極５０が形成されている。ゲート電極５０を挟んで、チャネル層元素を含む金属化合物層からなるソース電極６５及びドレイン電極７５が下地層２０上に形成されている。ここで、ソース・ドレイン電極６５，７５は下地合金層２０に食い込んでいても良い。ソース・ドレイン電極６５，７５の下部には高濃度の不純物がドーピングされた領域６２，７２が形成されていても良い。また、ゲート電極５０の側面には側壁絶縁膜８１が形成されている。
【００５２】
ゲート電極５０、ソース・ドレイン電極６５，７５、及び側壁絶縁膜８１を覆うようにして、歪みを内包した応力印加膜９０が形成されており、この応力印加膜９０によりチャネル半導体層３０に応力が印加されている。ここで、下地層２０は、一般には格子定数が基板１０と異なるため、歪みを有している。従って、転位の発生を防止するため、その膜厚は熱平衡臨界膜厚未満とするのが望ましい。また、下地層２０の厚さは、ソース・ドレイン領域下部の空乏層６１，７１の幅よりも厚く設定されている。
【００５３】
本実施形態においては、下地層２０が合金半導体となっているため、ＳｉやＧｅなど、単元素の基板に対して歪みを印加するための応力印加膜を用いる従来構造に比べて、ソース・ドレイン下部領域に転位が発生しにくいという特徴を有する。また、ソース・ドレイン下部領域の空乏層６１，７１が全て下地合金層に含まれているため、リーク電流の起因となる空乏層中の転位が発生しないという特徴を有する。さらに、下地層２０の厚さが熱平衡臨界膜厚未満であるため、基板１０と下地層２０との格子不整合による転位の発生もないという特徴を有する。従って、第１の実施形態と同様の効果が得られる。
【００５４】
（具体例２−１）
第２の実施形態の第１の具体例として、電界効果トランジスタ２００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＧｅ−ｎＭＯＳＦＥＴである。
【００５５】
ここで、基板１０がｐ型Ｇｅ、下地層２０が膜厚７０ｎｍのｐ型Ｓｉ0.05Ｇｅ0.95、チャネル半導体層３０が膜厚８ｎｍのｐ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース電極６５及びドレイン電極７５が何れも膜厚１２ｎｍのＮｉＧｅである。ソース・ドレイン電極６５，７５の下部には高濃度のＰがドーピングされた領域６２，７２が形成されている。応力印加膜９０は、シリコン窒化膜或いはＤＬＣ（Diamond-Like Carbon）膜である。
【００５６】
また、ソース・ドレイン電極６５，７５の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。さらに、下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成９５％の場合、８０ｎｍ）であり、Ｇｅ組成が高いほど上限値は大きくなる。また、応力印加膜９０は、圧縮性応力を内包し、チャネルに電流方向に平行な引っ張り応力を印加する。
【００５７】
他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層、チャネル層材料など）については、先に説明した（具体例１−１）と同様の変形が可能である。
【００５８】
第１の具体例において、チャネルを上面から見たときの格子定数は図２（ａ）に示すように、チャネル長方向に伸張している。これは、圧縮性応力を有する応力印加膜９０からの引っ張り応力による。一方、チャネル幅方向には圧縮されている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に引っ張り応力が印加されたためにチャネル幅方向に格子が縮小する効果と、下地層２０の格子定数がチャネル半導体層３０より小さいことによる相乗効果である。このような歪み構成は、Ｇｅ−ｎＭＯＳＦＥＴの電流増大に最適な構成である。
【００５９】
次に、図５を参照して、第１の具体例の製造方法を説明する。
【００６０】
まず、前記図３（ａ）と同様に、Ｇｅ基板１０にＳｉＧｅからなる下地層２０、Ｇｅからなるチャネル半導体層３０を、ＬＰ−ＣＶＤ法などにより順にエピタキシャル成長した後、ＳＴＩ等の方法により素子分離を行い、ｐ型のチャネル不純物としてＢを下地層２０よりも深くイオン注入する。
【００６１】
次いで、図５（ａ）に示すように、ゲート絶縁膜４０，ゲート電極５０，及びキャップ層８３をそれぞれＣＶＤ法などにより順次堆積する。続いて、フォトリソグラフィーによりゲートパターン（図示せず）を形成した後、図５（ｂ）に示すように、ＲＩＥ法によりゲート電極４０，ゲート絶縁膜５０，及びキャップ層８３をパターニングする。
【００６２】
次いで、図５（ｃ）に示すように、側壁となるＳｉ窒化膜８０をＣＶＤ法などにより全面に堆積する。続いて、図５（ｄ）に示すように、ＲＩＥ法によりＳｉ窒化膜８０をエッチングすることにより側壁絶縁膜８１を形成し、さらに厚さ約７ｎｍのＮｉ膜８４をスパッタ法、或いはＣＶＤ法により堆積する。
【００６３】
次いで、図５（ｅ）に示すように、熱処理によってＮｉとＧｅを反応させてＮｉＧｅジャーマナイドからなるソース・ドレイン電極６５，７５を形成した後、酸処理によって未反応のＮｉ膜８４を除去する。
【００６４】
次いで、図５（ｆ）に示すように、ｎ型ドーパントとしてＰをＮｉＧｅ中にイオン注入して活性化アニールを行うと、ＰがＮｉＧｅのソース・ドレイン電極６５，７５の下部に偏析してＰの高濃度層６２，７２が形成される。続いて、全体を覆うように、応力印加膜９０をＣＶＤ法などにより堆積する。これ以降は、通常の配線形成プロセスを経ることにより、歪みＧｅ−ｎＭＯＳＦＥＴ２００が完成することになる。
【００６５】
（具体例２−２）
第２の実施形態の第２の具体例として、電界効果トランジスタ２００は、電子の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＳｉ−ｐＭＯＳＦＥＴである。
【００６６】
ここで、基板１０がｎ型Ｓｉ、下地層２０が膜厚７０ｎｍのｎ型Ｓｉ0.95Ｇｅ0.05、チャネル半導体層３０が膜厚８ｎｍのＳｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース電極６５及びドレイン電極７５が何れも膜厚１２ｎｍのＮｉＳｉである。ソース・ドレイン電極６５，７５の下部には高濃度のＢがドーピングされた領域６２，７２が形成されている。応力印加膜９０は、シリコン窒化膜或いはＤＬＣ（Diamond-Like Carbon）膜である。
【００６７】
また、ソース・ドレイン電極６５，７５の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅ組成の範囲は、１％以上１５％以下である。さらに、下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。
【００６８】
応力印加膜９０は、伸張性応力を内包し、チャネルに電流方向に平行な圧縮応力を印加する。他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層材料など）については、先に説明した（具体例１−２）と同様の変形が可能である。
【００６９】
第２の具体例において、チャネルを上面から見たときの格子定数は図２（ｂ）に示すように、チャネル長方向に圧縮されている。これは、伸縮性応力を有する応力印加膜９０からの圧縮応力による。一方、チャネル幅方向には引っ張られている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に圧縮応力が印加されたためにチャネル幅方向に格子が拡大する効果である。このような歪み構成は、Ｇｅ−ｐＭＯＳＦＥＴの電流増大に最適な構成である。
【００７０】
第２の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物としてＢを、ソース・ドレイン不純物としてＰをそれぞれ用いる。
【００７１】
（具体例２−３）
第２の実施形態の第３の具体例として、電界効果トランジスタ２００は、正孔の伝導方向に圧縮歪みを有する歪みＧｅ−ｐＭＯＳＦＥＴである。
【００７２】
ここで、基板１０がｎ型Ｇｅ、下地層２０が膜厚７０ｎｍのｎ型Ｓｉ0.04Ｇｅ0.95Ｓｎ0.01、チャネル半導体層３０が膜厚８ｎｍのｎ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース電極６５及びドレイン電極７５が何れも膜厚１２ｎｍのＮｉＧｅである。ソース・ドレイン電極６５，７５の下部には高濃度のＰがドーピングされた領域６２，７２が形成されている。応力印加膜９０は、シリコン窒化膜或いはＤＬＣ（Diamond-Like Carbon）膜である。
【００７３】
また、ソース・ドレイン電極６５，７５の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅ組成の範囲は、８５％以上９９％以下、Ｓｎの原子組成は３％以下である。下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｓｎ組成×５−Ｓｉ組成］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が高く、Ｓｎ組成が低いほど上限値は大きくなる。
【００７４】
応力印加膜９０は、伸張性応力を内包し、チャネルに電流方向に平行な圧縮応力を印加する。他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層、チャネル層材料など）については、先に説明した（具体例１−３）と同様の変形が可能である。
【００７５】
第３の具体例において、チャネルを上面から見たときの格子定数は図２（ｂ）に示すように、チャネル長方向に圧縮されている。これは、伸縮性応力を有する応力印加膜９０からの圧縮応力による。一方、チャネル幅方向には引っ張られている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に圧縮応力が印加されたためにチャネル幅方向に格子が拡大する効果である。このような歪み構成は、Ｇｅ−ｐＭＯＳＦＥＴの電流増大に最適な構成である。特に、Ｓｎ組成×５＞Ｓｉ組成の場合は、下地層２０の格子定数がチャネル層３０の格子定数よりも大きいため、チャネル幅方向の引張り歪みがより大きくなり、移動度向上の観点でより好ましい。
【００７６】
第３の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物として、Ｐを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【００７７】
（具体例２−４）
第２の実施形態の第４の具体例として、電界効果トランジスタ２００は、電子の伝導方向に引っ張り歪みを有する歪みＳｉ−ｎＭＯＳＦＥＴである。
【００７８】
ここで、基板１０がｐ型Ｓｉ、下地層２０が膜厚７０ｎｍのｐ型Ｓｉ0.95Ｇｅ0.045Ｃ0.005、チャネル半導体層３０が膜厚８ｎｍのｐ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース電極６５及びドレイン電極７５が何れも膜厚１２ｎｍのＮｉＳｉである。ソース・ドレイン電極６５，７５の下部には高濃度のＰがドーピングされた領域６２，７２が形成されている。応力印加膜９０は、シリコン窒化膜或いはＤＬＣ（Diamond-Like Carbon）膜である。
【００７９】
また、ソース・ドレイン電極６５，７５の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅの組成の範囲は、１％以上１５％以下、Ｃの原子組成は０．１％から２％である。さらに、下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｇｅ組成−Ｃ組成×１０］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。更に好ましくは、上記のＳｉ0.95Ｇｅ0.045Ｃ0.005のように、Ｇｅ組成とＣ組成×１０の値がほぼ等しくなる条件であり、この条件において下地層２０基板１０との格子不整合は実質的に無視できる。
【００８０】
応力印加膜９０は、圧縮性応力を内包し、チャネルに電流方向に平行な引っ張り応力を印加する。他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層材料など）については、先に説明した（具体例１−４）と同様の変形が可能である。
【００８１】
第４の具体例において、チャネルを上面から見たときの格子定数は図２（ａ）に示すように、チャネル長方向には伸張している。これは、圧縮性応力を内包する応力印加膜９０からの引っ張り応力による。一方、チャネル幅方向には圧縮されている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に引っ張り応力が印加されたためにチャネル幅方向に格子が縮小する効果である。
【００８２】
第４の具体例の製造方法は、第１の具体例に準ずる。
【００８３】
以上の第１乃至第４の具体例においても、第１の実施形態で説明した変形が可能であるのは勿論のことである。
【００８４】
（第３の実施形態）
本発明の第３の実施態様によるＭＯＳ型電界効果トランジスタ３００の構造を、図６に示す。
【００８５】
半導体基板１０上に、ゲート絶縁膜４０を介してゲート電極５０が形成されている。ゲート電極５０を挟んで基板１０には溝が形成され、この溝内に、基板と同種の元素を含む合金半導体からなるソース・ドレイン下地層６３，７３と、基板と同種の元素を含み、基板１０及び下地層６３，７３の何れとも組成比が異なり、且つ格子定数の異なる合金半導体からなるソース・ドレイン領域６０，７０が該下地層２０上に格子整合して形成されている。そして、これらのソース・ドレイン領域６０，７０によってゲート電極下のチャネル領域３５に応力が印加されている。
【００８６】
ここで、下地層６３，７３は、一般には格子定数が基板１０と異なるため、歪みを有している。従って、転位の発生を防止するため、その膜厚は、熱平衡臨界膜厚未満である。また、下地層６３，７３の厚さは、ソース領域６０の下部の空乏層６１及びドレイン領域７０の下部の空乏層７１の幅よりも厚く設定されている。また、ソース・ドレイン領域６０，７０の表面に、５〜２０ｎｍ程度の厚さの金属化合物層（ＮｉＧｅＳｉなど）が形成されていても良い。
【００８７】
本実施形態においては、下地層６３，７３が合金半導体となっているため、ＳｉやＧｅなど、単元素の基板に対して歪みを印加するためのソース・ドレイン構造を用いる従来構造に比べて、ソース・ドレイン下部領域に転位が発生しにくいという特徴を有する。また、ソース・ドレイン下部領域の空乏層６１，７１が全て下地層６３，７３に含まれているため、リーク電流の起因となる空乏層中の転位が発生しないという特徴を有する。さらに、下地層６３，７３の厚さが熱平衡臨界膜厚未満であるため、基板１０と下地層６３，７３との格子不整合による転位の発生もないという特徴を有する。従って、第１の実施形態と同様の効果が得られる。
【００８８】
（具体例３−１）
第３の実施形態の第１の具体例として、電界効果トランジスタ３００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＧｅ−ｎＭＯＳＦＥＴである。
【００８９】
ここで、基板１０がｐ型Ｇｅ、ソース下地層６３及びドレイン下地層７３が膜厚７０ｎｍのｐ型Ｓｉ0.05Ｇｅ0.95、チャネル領域３５はｐ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、キャップ層８３が膜厚１０ｎｍのＳｉ窒化膜、ソース領域６０及びドレイン領域７０が何れも高濃度ｎ型不純物としてＰがドープされた膜厚３０ｎｍのＳｉ0.3Ｇｅ0.7 である。
【００９０】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全てソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成９５％の場合、８０ｎｍ）であり、Ｇｅ組成が高いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は５０％から８５％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【００９１】
他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層材料など）については、先に説明した（具体例１−１）と同様の変形が可能である。
【００９２】
次に、図７を参照して、第３の実施形態の第１の具体例の製造方法を説明する。
【００９３】
まず、図７（ａ）に示すように、Ｇｅ基板１０にＳＴＩ等の方法により素子分離（図示せず）を行った後、Ｇｅ基板１０上にゲート絶縁膜４０，ゲート電極５０，及びキャップ層８３をそれぞれＣＶＤ法などにより順次堆積する。
【００９４】
次いで、図７（ｂ）に示すように、フォトリソグラフィーによりゲートパターン（図示せず）を形成した後、ＲＩＥ法によりキャップ層８３，ゲート電極５０，及びゲート絶縁膜４０をパターニングする。
【００９５】
次いで、図７（ｃ）に示すように、側壁となるＳｉ窒化膜（Ｓｉ3Ｎ4 ）８０をＣＶＤ法などにより全面に堆積する。続いて、図７（ｄ）に示すように、ＲＩＥ法によりＳｉ窒化膜８０をエッチングすることにより側壁絶縁膜８１を形成し、さらに基板１０をエッチングして深さ８０ｎｍのリセス８２を形成する。
【００９６】
次いで、図７（ｅ）に示すように、リセス８２の途中まで、ＬＰ−ＣＶＤ法などにより、ｐ型ＳｉＧｅ下地層６３，７３を形成する。続いて、図７（ｆ）に示すように、ｎ型ドーパントとしてＰが高濃度に取り込まれたＳｉＧｅソース・ドレイン領域６０、７０をＬＰ−ＣＶＤ法などによりエピタキシャル成長する。
【００９７】
これ以降は、活性化アニールを行い、通常の配線形成プロセスを経ることにより、歪みＧｅ−ｎＭＯＳＦＥＴ３００が完成することになる。
【００９８】
（具体例３−２）
第３の実施形態の第２の具体例として、電界効果トランジスタ３００は、正孔の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＳｉ−ｐＭＯＳＦＥＴである。
【００９９】
ここで、基板１０がｎ型Ｓｉ、ソース下地層６３及びドレイン下地層７３が膜厚７０ｎｍのｎ型Ｓｉ0.95Ｇｅ0.05、チャネル領域３５はｎ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、キャップ層８３が膜厚１０ｎｍのＳｉ窒化膜、ソース領域６０及びドレイン領域７０が何れも高濃度ｐ型不純物としてＢがドープされた膜厚３０ｎｍのＳｉ0.3Ｇｅ0.7 である。
【０１００】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全てソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、１％以上１５％以下である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成９５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は１５％から５０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１０１】
他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層材料など）については、先に説明した（具体例１−２）と同様の変形が可能である。
【０１０２】
第２の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物としてＰを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【０１０３】
（具体例３−３）
第３の実施形態の第３の具体例として、電界効果トランジスタ３００は、正孔の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＧｅ−ｐＭＯＳＦＥＴである。
【０１０４】
ここで、基板１０がｎ型Ｇｅ、ソース下地層６３及びドレイン下地層７３が膜厚７０ｎｍのｎ型Ｓｉ0.04Ｇｅ0.95Ｓｎ0.01、チャネル領域３５はｎ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース領域６０及びドレイン領域７０が何れも高濃度ｐ型不純物としてＢがドープされた膜厚３０ｎｍのＳｎ0.05Ｇｅ0.95である。
【０１０５】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全てソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｓｎ組成×５−Ｓｉ組成］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が高く、Ｓｎ組成が低いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｓｎ組成の範囲は１％から１０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１０６】
他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層材料など）については、先に説明した（具体例１−３）と同様の変形が可能である。
【０１０７】
第３の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物としてＰを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【０１０８】
（具体例３−４）
第３の実施形態の第４の具体例として、電界効果トランジスタ３００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＳｉ−ｎＭＯＳＦＥＴである。
【０１０９】
ここで、基板１０がｐ型Ｓｉ、ソース下地層６３及びドレイン下地層７３が膜厚７０ｎｍのｐ型Ｓｉ0.95Ｇｅ0.045Ｃ0.005、チャネル領域３５がｐ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース領域６０及びドレイン領域７０が何れもＰが高濃度にドープされた膜厚３０ｎｍのＳｉ0.97Ｃ0.03である。
【０１１０】
また、ソース・ドレイン領域６０，７０下部領域の空乏層６１，７１が全てソース・ドレイン下地合金層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅの組成の範囲は、１％以上１５％以下、Ｃの原子組成は０．１％から２％である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｇｅ組成−Ｃ組成×１０］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。更に好ましくは、上記のＳｉ0.95Ｇｅ0.045Ｃ0.005のように、Ｇｅ組成とＣ組成×１０の値がほぼ等しくなる条件であり、この条件において下地層６３，７３と基板１０との格子不整合は実質的に無視できる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｃの原子組成の範囲は０．１％から５％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１１１】
他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層材料など）については、先に説明した（具体例１−４）と同様の変形が可能である。
【０１１２】
第４の具体例の製造方法は、第１の具体例に準ずる。
【０１１３】
以上の第１乃至第４の具体例においても、第１の実施形態で説明した変形が可能であるのは勿論のことである。
【０１１４】
（第４の実施形態）
本発明の第４の実施形態によるＭＯＳ型電界効果トランジスタ４００の構造を、図８に示す。図８において、（ａ）は上面図であり、（ｂ）は（ａ）中のＡ−Ａ’断面、（ｃ）はＢ−Ｂ’断面、（ｄ）はＣ−Ｃ’断面をそれぞれ表している。
【０１１５】
半導体基板１０上に、板状の半導体領域（半導体フィン）３１が基板主面に対してほぼ垂直に形成され、該フィン３１の下部周囲は埋め込み絶縁膜９５で埋め込まれ、該フィン３１の埋め込み絶縁膜９５よりも上部にチャネル領域が形成される。フィン３１の上面にはキャップ層８３が形成されているが、必ずしもこのキャップ層８３は必要ない。フィン３１の上部の両側面には、ゲート絶縁膜４０を介してゲート電極５０が形成されている。
【０１１６】
ゲート電極５０を挟んで、フィン３１には凹部が形成され、この凹部内に、基板１０と同種の元素を含む合金半導体からなるソース下地層６３及びドレイン下地層７３が格子整合して形成されている。さらに、下地層６３，７３上には、基板１０と同種の元素を含み、基板１０及び下地層６３，７３の何れとも組成比が異なり、且つ格子定数の異なる合金半導体からなるソース領域６０及びドレイン領域７０が格子整合して形成されている。そして、ソース・ドレイン領域６０，７０によってフィン３１のチャネル領域に応力が印加されている。
【０１１７】
ここで、下地層６３，７３は、一般には格子定数が基板１０と異なるため、歪みを有している。従って、転位の発生を防止するため、その膜厚は、熱平衡臨界膜厚未満である。また、下地層６３，７３の厚さは、ソース領域６０の下部の空乏層６１及びドレイン領域７０の下部の空乏層７１の幅よりも厚く設定されている。また、ソース・ドレイン領域６０，７０の表面に、５〜２０ｎｍ程度の厚さの金属化合物層（ＮｉＧｅＳｉなど）が形成されていても良い。
【０１１８】
本実施形態においては、下地層６３，７３が合金半導体となっているため、ＳｉやＧｅなど、単元素の基板に対して歪みを印加するためのソース・ドレイン構造を用いる従来構造に比べて、ソース・ドレイン下部領域に転位が発生しにくいという特徴を有する。また、ソース・ドレイン下部領域の空乏層６１，７１が全て下地層６３，７３に含まれているため、リーク電流の起因となる空乏層中の転位が発生しないという特徴を有する。さらに、下地層６３，７３の厚さが熱平衡臨界膜厚未満であるため、基板１０と下地層６３，７３との格子不整合による転位の発生もないという特徴を有する。従って、第１の実施形態と同様の効果が得られる。
【０１１９】
（具体例４−１）
第４の実施形態の第１の具体例として、フィン型の電界効果トランジスタ４００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＧｅ−ｎＭＯＳＦＥＴである。
【０１２０】
ここで、基板１０がｐ型Ｇｅ、ソース下地層６３及びドレイン下地層７３が膜厚５０ｎｍのｐ型Ｓｉ0.05Ｇｅ0.95、フィン３１及びチャネル領域はｐ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚１０ｎｍのＴｉＮ膜５１とｎ型ポリＳｉＧｅ膜５２の積層構造であり、キャップ層８３が膜厚３０ｎｍのＳｉ窒化膜、ソース領域６０及びドレイン領域７０が何れも高濃度ｎ型不純物としてＰがドープされた膜厚３０ｎｍのＳｉ0.3Ｇｅ0.7 である。ポリＳｉＧｅ膜５２の替わりに、ポリＳｉ，ポリＧｅ、或いはそれらの金属化合物（ＮｉＳｉＧｅなど）、ＴａＮ等の金属でも良い。
【０１２１】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１は全てソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成９５％の場合、８０ｎｍ）であり、Ｇｅ組成が高いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は５０％から９０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１２２】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、フィン３１の側面（チャネルとなる面）の面指数、チャネル方向は、駆動電流を最大化する観点においては、それぞれ（１１１）面、［１１０］方向が最適であるが、（１１１）面上ではチャネル方位に対する駆動電流の依存性は小さいので、他の方向でも良い。さらに、（１１０）面上の［−１１０］方向でも（１１１）面上に匹敵する駆動電流が得られる。（１００）面など、他の面上でも、歪みによる駆動電流の増大効果が得られる。
【０１２３】
なお、本具体例においては、基板１０として、バルクＧｅ基板のみならず、Ｓｉ基板上にＧｅ単結晶層が形成された基板や、ＳＯＩ基板上にＧｅ単結晶層が形成された基板、或いはＳＧＯＩ基板上にＧｅ単結晶層が形成された基板を用いても良い。また、下地層６３，７３として、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃ、或いはＳｎを添加したＳｉＧｅＳｎを用いても良い。この場合のＣの原子組成は０．１％から２％、Ｓｎの原子組成は０．１％から３％が好ましい範囲である。
【０１２４】
また、ソース・ドレイン領域６０，７０に、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃを用いても良い。この場合のＣの原子組成は０．１％から５％が好ましい範囲である。さらに、フィン３１の上部のキャップ層８３の代わりに、ゲート絶縁膜４０、ゲート電極５０がフィン３１の上面にも形成され、両側面と上面の３面がチャネルとなる構造（トライゲート構造）も可能である。
【０１２５】
第４の実施形態の第１の具体例の製造方法を、図９乃至図１７を用いて説明する。ここで、図９〜図１７において（ａ）は上面図、（ｂ）は、図９（ａ）のＡ−Ａ’に沿った断面図である。
【０１２６】
まず、図９（ａ）（ｂ）に示すように、Ｇｅ基板１０上にキャップ層８３を形成し、このキャップ層８３をフォトリソグラフィーによりパターニングした後、ＲＩＥ法により基板１０をエッチングすることにより、上部にキャップ層８３の載った板状の半導体領域（半導体フィン）３１を形成する。
【０１２７】
次いで、図１０（ａ）（ｂ）に示すように、フィン３１の下部周辺に絶縁膜９５を埋め込み形成する。具体的には、絶縁膜９５でフィン３１とキャップ層８３を埋め込んだ後、ＣＭＰで平坦化し、更にＲＩＥ法で絶縁膜９５を所定量だけエッチングし、更に希弗酸にてフィン３１の側壁に残留した絶縁膜を除去することにより、フィン３１の上部を絶縁膜９５上に露出させる。
【０１２８】
次いで、図１１（ａ）（ｂ）に示すように、ゲート絶縁膜４０及びＴｉＮ膜５１を、フィン３１の埋め込み絶縁膜９５上に突出した領域上にＣＶＤ法などにより形成し、更にその上にポリＳｉＧｅ膜５２を堆積する。
【０１２９】
次いで、図１２（ａ）（ｂ）に示すように、ＣＭＰによりポリＳｉＧｅ膜５２とＴｉＮ膜５１、ゲート絶縁膜４０をキャップ層８３の表面まで研磨して平坦化した後、ポリＳｉＧｅ膜５２上に再度ポリＳｉＧｅ膜５２を堆積し、その上に第２のキャップ層５３を堆積する。
【０１３０】
次いで、図１３（ａ）（ｂ）に示すように、フォトリソグラフィーとＲＩＥ法により、キャップ層８３、ポリＳｉＧｅ層５２、第２のキャップ層５３からなるゲートパターンを形成する。
【０１３１】
次いで、図１４（ａ）（ｂ）に示すように、ゲート側壁用のＳｉ窒化膜８０を全面に堆積した後、図１５（ａ）（ｂ）に示すように、ＲＩＥ法によりゲート側壁絶縁膜８１を形成する。
【０１３２】
次いで、図１６（ａ）（ｂ）に示すように、ＲＩＥ法により、ソース・ドレイン形成領域にリセス８２を形成する。これにより、フィン３１のチャネルを形成すべき第１の領域よりも、該領域の両側のソース・ドレインを形成すべき第２の領域の方が低くなる。
【０１３３】
次いで、図１７（ａ）（ｂ）に示すように、リセス８２内にｐ型Ｓｉ0.05Ｇｅ0.95からなる下地層６３，７３をエピタキシャル成長し、その上に、ｎ型Ｓｉ0.3Ｇｅ0.7 からなるソース・ドレイン領域６０，７０を上にエピタキシャル成長する。
【０１３４】
これ以降は、活性化アニールを行い、通常の配線形成プロセスを経ることにより、フィン型歪みＧｅ−ｎＭＯＳＦＥＴ４００が完成することになる。
【０１３５】
（具体例４−２）
第４の実施形態の第２の具体例として、フィン型の電界効果トランジスタ４００は、正孔の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＳｉ−ｐＭＯＳＦＥＴである。
【０１３６】
ここで、基板１０がｎ型Ｓｉ、ソース下地層６３及びドレイン下地層７３が膜厚５０ｎｍのｎ型Ｓｉ0.95Ｇｅ0.05、フィン３１及びチャネル領域はｎ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚１０ｎｍのＴｉＮ膜５１とｐ型ポリＳｉ膜５２の積層構造であり、キャップ層８３が膜厚３０ｎｍのＳｉ窒化膜、ソース領域６０及びドレイン領域７０が何れも高濃度ｐ型不純物としてＢがドープされた膜厚３０ｎｍのＳｉ0.7Ｇｅ0.3 である。ポリＳｉ膜５２の替わりに、ポリＳｉＧｅ，ポリＧｅ、或いはそれらの金属化合物（ＮｉＳｉＧｅなど）、ＴａＮ等の金属でも良い。
【０１３７】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１はソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、１％以上１５％以下である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は５０％から９０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１３８】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、フィン３１の側面（チャネルとなる面）の面指数、チャネル方向は、駆動電流を最大化する観点においては、それぞれ（１１０）面、［１１０］方向が最適であるが、（１１１）面上及び（１００）面上でも、歪みによる駆動電流の増大効果が得られる。
【０１３９】
なお、本具体例においては、基板１０として、バルクＳｉ基板のみならず、ＳＯＩ基板を用いても良い。また、下地層６３，７３として、炭素を添加したＳｉＧｅ：Ｃを用いても良い。この場合のＣの原子組成は０．１％から２％が好ましい範囲である。また、ソース・ドレイン領域６０，７０に、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃ、或いはＳｎを添加したＳｉＧｅＳｎ，ＳｉＳｎを用いても良い。この場合のＣの原子組成は０．１％から２％が、Ｓｎの原子組成は０．１％から１０％が好ましい範囲である。さらに、フィン上部のキャップ層の代わりに、ゲート絶縁膜、ゲート電極がフィンの上面にも形成され、両側面と上面の３面がチャネルとなる構造（トライゲート構造）も可能である。
【０１４０】
第２の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物として、Ｐを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【０１４１】
（具体例４−３）
第４の実施形態の第３の具体例として、フィン型の電界効果トランジスタ４００は、正孔の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＧｅ−ｐＭＯＳＦＥＴである。
【０１４２】
ここで、基板１０がｎ型Ｇｅ、ソース下地層６３及びドレイン下地層７３が膜厚５０ｎｍのｎ型Ｓｉ0.05Ｇｅ0.94Ｓｎ0.01、フィン３１及びチャネル領域はｎ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚１０ｎｍのＴｉＮ膜５１とポリＳｉＧｅ膜５２の積層構造であり、キャップ層８３が膜厚３０ｎｍのＳｉ窒化膜、ソース領域６０及びドレイン領域７０が何れも高濃度ｐ型不純物としてＢがドープされた膜厚３０ｎｍのＳｎ0.05Ｇｅ0.95である。
【０１４３】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全てソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｓｎ組成×５−Ｓｉ組成］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が高いほど上限値は大きくなる。更に好ましくは、上記のＳｉ0.05Ｇｅ0.94Ｓｎ0.01のように、Ｓｉ組成とＳｎ組成×５の値がほぼ等しくなる条件であり、この条件において下地層６３，７３と基板１０との格子不整合は実質的に無視できる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｓｎ組成の範囲は１％から１０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１４４】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、フィン側壁の面指数、チャネル方向は、駆動電流を最大化する観点においては、それぞれ（１１０）面、［１１０］方向が最適であるが、（１１１）面上及び（１００）面上でも、歪みによる駆動電流の増大効果が得られる。
【０１４５】
第３の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物として、Ｐを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【０１４６】
（具体例４−４）
第４の実施形態の第４の具体例として、フィン型の電界効果トランジスタ４００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＳｉ−ｎＭＯＳＦＥＴである。
【０１４７】
ここで、基板１０がｐ型Ｓｉ、ソース下地層６３及びドレイン下地層７３が膜厚５０ｎｍのｐ型Ｓｉ0.945Ｇｅ0.05Ｃ0.005、フィン３１及びチャネル領域はｐ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚１０ｎｍのＴｉＮ膜５１とポリＳｉＧｅ膜５２の積層構造であり、キャップ層８３が膜厚３０ｎｍのＳｉ窒化膜、ソース領域６０及びドレイン領域７０が何れも高濃度ｎ型不純物としてＰがドープされた膜厚３０ｎｍのＳｉ0.97Ｃ0.03である。
【０１４８】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全てソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、１％以上１５％以下、Ｃの原子組成は０．１％から２％である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｃ組成×１０−Ｇｅ組成］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。更に好ましくは、上記のＳｉ0.945Ｇｅ0.05Ｃ0.005のように、Ｇｅ組成とＣ組成×１０の値がほぼ等しくなる条件であり、この条件において下地層２０と基板１０との格子不整合は実質的に無視できる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｃの原子組成の範囲は０．１％から５％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１４９】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、フィン側壁の面指数、チャネル方向は、駆動電流を最大化する観点においては、それぞれ（１００）面、［１１０］方向が最適であるが、（１１１）面上及び（１１０）面上でも、歪みによる駆動電流の増大効果が得られる。
【０１５０】
第４の具体例の製造方法は、第１の具体例に準ずる。
【０１５１】
以上の第１乃至第４の具体例においても、第１の実施形態で説明した変形が可能であるのは勿論のことである。
【０１５２】
（変形例）
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１５３】
１０…半導体基板
２０…下地層
３０…チャネル半導体層
３１…半導体フィン
３５…チャネル領域
４０…ゲート絶縁膜
５０…ゲート電極
５１…ＴｉＮ膜
５２…ＳｉＧｅ膜
５３，８３…キャップ層
６０…ソース領域
６１…ソース下部空乏層
６２…不純物ドーピング領域
６３…ソース下地層
６５…ソース電極
７０…ドレイン領域
７１…ドレイン下部空乏層
７２…不純物ドーピング領域
７３…ドレイン下地層
７５…ドレイン電極
８０…Ｓｉ窒化膜
８１…ゲート側壁絶縁膜
８２…リセス
９０…応力印加膜
【技術分野】
【０００１】
本発明の実施形態は、ＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ）に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴの性能向上のために、チャネルに歪みを加えることによって、キャリア移動度を増大させる技術が用いられている。また、Ｓｉよりも電子，正孔の移動度が何れも高いＧｅチャネルを用いる試みも検討されている。さらに、両者を組み合わせ、歪みＧｅチャネルに対する検討も始まっている（例えば、非特許文献１参照）。
【０００３】
このような歪みチャネルを用いる際には、歪み起因の転位の発生による素子特性の劣化や、不良の発生が懸念される。例えば、転位がソース・ドレイン下部の空乏層に発生すると、転位に沿って異常拡散した不純物に起因したリーク電流の増大が懸念される。最悪の場合、ソース・ドレイン間の短絡が発生する。そして、これらが不良の発生要因となって歩留まりの低下を招くことになる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Y.-J. Yang, et al., Appl. Phys. Lett. 91, 102103 (2007).
【非特許文献２】D. C. Houghton, J. Appl. Phys. 70, 2136 (1991).
【非特許文献３】I.Yonenaga and K. Sumino, J. Appl. Phys. 80, 3244 (1996).
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発明が解決しようとする課題は、歪みチャネルを用いた場合のリーク電流を低減することができ、不良の発生を抑制して歩留まりの向上をはかり得る電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の電界効果トランジスタは、半導体基板上の一部にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記基板に設けられた溝内に該溝の途中まで埋め込み形成された、前記基板と同じ元素を含み、該基板とは格子定数の異なる合金半導体からなるソース・ドレイン下地層と、前記下地層上に前記チャネル領域を挟むように設けられた、前記下地層とは格子定数の異なるソース・ドレイン領域と、を具備し、前記チャネル領域には、チャネル長方向及びチャネル幅方向の一方に引っ張り応力が付与され、他方に圧縮応力が付与され、前記下地層は、前記ソース・ドレイン領域の下部に形成される空乏層が該下地層内に収まる厚さよりも厚く形成され、且つ熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されていることを特徴とする。
【０００７】
また、別の実施形態の電界効果トランジスタは、半導体基板上に、該基板の主面に対してほぼ垂直に形成され、且つチャネル領域を形成すべき第１の領域が該領域の両側のソース・ドレイン領域を形成すべき第２の領域よりも高く形成された板状の半導体フィンと、前記フィンの下部周囲に埋め込み形成された埋め込み絶縁膜と、前記フィンの前記第１の領域の少なくとも両側面に、ゲート絶縁膜を介して設けられたゲート電極と、前記フィンの第２の領域に前記第１の領域の上端よりも低い位置まで設けられた、前記基板と同じ元素を含み、該基板とは格子定数の異なる合金半導体からなるソース・ドレイン下地層と、前記下地層上に前記第１の領域の上部を挟むように設けられた、前記下地層とは格子定数の異なるソース・ドレイン領域と、を具備し、前記チャネル領域には、チャネル長方向に応力が付与され、前記下地層は、前記ソース・ドレイン領域の下部に形成される空乏層が該下地層内に収まる厚さよりも厚く形成され、且つ熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されていることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係わるＭＯＳ型電界効果トランジスタの素子構造を示す断面図。
【図２】第１の実施形態における各具体例の格子歪みの状態を示す模式図。
【図３】第１の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す断面図。
【図４】第２の実施形態に係わるＭＯＳ型電界効果トランジスタの素子構造を示す断面図。
【図５】第２の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す断面図。
【図６】第３の実施形態に係わるＭＯＳ型電界効果トランジスタの素子構造を示す断面図。
【図７】第３の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す断面図。
【図８】第４の実施形態に係わるＭＯＳ型電界効果トランジスタの素子構造を示す平面図と断面図。
【図９】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１０】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１１】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１２】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１３】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１４】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１５】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１６】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【図１７】第４の実施形態のＭＯＳ型電界効果トランジスタの製造工程を示す平面図と断面図。
【発明を実施するための形態】
【０００９】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１０】
（第１の実施形態）
本発明の第１の実施態様によるＭＯＳ型電界効果トランジスタ１００の構造を、図１に示す。
【００１１】
半導体基板１０上に、該基板１０と同種の元素を含む合金半導体からなる下地層２０、チャネル半導体層（チャネル領域）３０が格子整合して順次積層されている。チャネル半導体層３０上に、ゲート絶縁膜４０を介してゲート電極５０が形成されている。ゲート電極５０を挟んで、基板１０と同種の元素を含み、基板１０及び下地層２０の何れとも組成比が異なり、且つ格子定数の異なる半導体からなるソース領域６０及びドレイン領域７０が下地層２０上に格子整合して形成されている。これらのソース・ドレイン領域６０，７０によってチャネル半導体層３０に応力が印加されている。また、ゲート電極５０の側面には側壁絶縁膜８１が形成されている。
【００１２】
ここで、下地層２０は、一般には格子定数が基板１０とは異なるために、歪みを有している。従って、転位の発生を防止するため、下地層２０の膜厚は、熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚未満である（非特許文献２）。また、下地層２０の厚さは、ソース領域６０の下部の空乏層６１及びドレイン領域７０の下部の空乏層７１の幅よりも厚く設定されている。即ち、下地層２０は、ソース・ドレイン領域６０，７０の下部に形成される空乏層６１，７１が下地層２０内に収まる厚さよりも厚く形成されている。また、ソース・ドレイン領域６０，７０の表面に、５〜２０ｎｍ程度の厚さの金属化合物層（ＮｉＧｅＳｉなど）が形成されていても良い。
【００１３】
本実施形態においては、下地層２０が合金半導体となっているため、ＳｉやＧｅなど、単元素の基板に対して歪みを印加するためのソース・ドレイン構造を用いる従来構造に比べて、ソース・ドレイン下部領域に転位が発生しにくいという特徴を有する。この特徴は、ＳｉＧｅのバルク結晶において観測されているような、合金化によるハードニング現象に起因するものである（非特許文献３）。
【００１４】
また、ソース・ドレイン下部領域の空乏層６１，７１が全て下地合金層に含まれているため、リーク電流の起因となる空乏層中の転位が発生しないという特徴を有する。さらに、下地層２０の厚さが熱平衡臨界膜厚未満であるため、基板１０と下地層２０との格子不整合による転位の発生もないという特徴を有する。これらの効果により、転位に起因するリーク電流の増大、或いはそれによる不良の発生を抑制することができる。
【００１５】
（具体例１−１）
第１の実施形態の第１の具体例として、電界効果トランジスタ１００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＧｅ−ｎＭＯＳＦＥＴである。なお、“ＭＯＳ”とは、ゲート絶縁膜にシリコン酸化膜以外の絶縁膜を用いた、いわゆる“ＭＩＳ”も含むものとする。
【００１６】
ここで、基板１０がｐ型Ｇｅ、下地層２０が膜厚７０ｎｍのｐ型Ｓｉ0.05Ｇｅ0.95、チャネル半導体層３０が膜厚８ｎｍのｐ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース領域６０及びドレイン領域７０が何れも高濃度ｎ型不純物としてＰ（燐）がドープされた膜厚３０ｎｍのＳｉ0.3Ｇｅ0.7 である。
【００１７】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。さらに、下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成９５％の場合、８０ｎｍ）であり、Ｇｅ組成が高いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は５０％から８５％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【００１８】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、基板の面指数、チャネル長方向は、駆動電流を最大化する観点においては、それぞれ（１１１）面、［１１０］方向が最適であるが、（１１１）面上ではチャネル方位に対する駆動電流の依存性は小さいので、他の方向でも良い。さらに、（１１０）面上の［−１１０］方向でも（１１１）面上に匹敵する駆動電流が得られる。
【００１９】
なお、本具体例においては、基板１０として、バルクＧｅ基板のみならず、Ｓｉ基板上にＧｅ単結晶層が形成された基板や、ＳＯＩ（Si-on-insulator）基板上にＧｅ単結晶層が形成された基板、或いはＳＧＯＩ（SiGe-on-insulator）基板上にＧｅ単結晶層が形成された基板を用いても良い。
【００２０】
また、下地層２０として、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃ、或いはＳｎを添加したＳｉＧｅＳｎを用いても良い。この場合のＣの原子組成は０．１％から２％、Ｓｎの原子組成は０．１％から３％が好ましい範囲である。さらに、ソース・ドレイン領域６０，７０に、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃを用いても良い。この場合のＣの原子組成は０．１％から５％が好ましい範囲である。また、チャネル半導体層３０は、下地層２０よりもＧｅ組成の高いＳｉＧｅでも良い。
【００２１】
第１の具体例において、チャネルを上面から見たときの格子定数は、図２（ａ）に示すように、チャネル長方向に伸張している。これは、Ｇｅチャネルよりも格子定数の小さいＳｉＧｅソース・ドレイン領域６０，７０からの引っ張り応力による。一方、チャネル長方向に直交するチャネル幅方向には圧縮されている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に引っ張り応力が印加されたためにチャネル幅方向に格子が縮小する効果と、下地層２０の格子定数がチャネル半導体層３０より小さいことによる相乗効果である。このような歪み構成は、Ｇｅ−ｎＭＯＳＦＥＴの電流増大に最適な構成である。
【００２２】
次に、図３を参照して、第１の具体例の製造方法を説明する。
【００２３】
まず、図３（ａ）に示すように、Ｇｅ基板１０にＳｉＧｅからなる下地層２０、Ｇｅからなるチャネル半導体層３０を、低圧化学気相堆積法（ＬＰ−ＣＶＤ法）などにより順にエピタキシャル成長する。続いて、ＳＴＩ等の方法により素子分離を行い、ｐ型のチャネル不純物としてＢを下地層２０よりも深くイオン注入する（図示せず）。
【００２４】
次いで、図３（ｂ）に示すように、チャネル半導体層３０上に、ゲート絶縁膜４０及びゲート電極５０をそれぞれＣＶＤ法などにより順次堆積する。続いて、フォトリソグラフィーによりゲートパターン（図示せず）を形成した後、図３（ｃ）に示すように、反応性イオンエッチング法（ＲＩＥ法）によりゲート電極５０及びゲート絶縁膜４０をパターニングする。
【００２５】
次いで、図３（ｄ）に示すように、側壁となるＳｉ窒化膜（Ｓｉ3Ｎ4 ）８０をＣＶＤ法などにより全面に堆積する。続いて、図３（ｅ）に示すように、ＲＩＥ法によりＳｉ窒化膜８０をエッチングすることにより側壁絶縁膜８１を形成し、さらにチャネル半導体層３０をエッチングして下地層２０に達する深さ約２０ｎｍのリセス８２を形成する。
【００２６】
次いで、図３（ｆ）に示すように、ｎ型ドーパントとしてＰが高濃度に取り込まれたＳｉＧｅからなるソース・ドレイン領域６０，７０をＬＰ−ＣＶＤ法などによりエピタキシャル成長する。
【００２７】
これ以降は、活性化アニールを行い、通常の配線形成プロセスを経ることにより、歪みＧｅ−ｎＭＯＳＦＥＴ１００が完成することになる。
【００２８】
（具体例１−２）
第１の実施形態の第２の具体例として、電界効果トランジスタ１００は、正孔の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＳｉ−ｐＭＯＳＦＥＴである。
【００２９】
ここで、基板１０がｎ型Ｓｉ、下地層２０が膜厚７０ｎｍのｎ型Ｓｉ0.95Ｇｅ0.05、チャネル半導体層３０が膜厚８ｎｍのｎ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース領域６０及びドレイン領域７０が何れもＢが高濃度にドープされた膜厚３０ｎｍのＳｉ0.7Ｇｅ0.3 である。
【００３０】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅ組成の範囲は、１％以上１５％以下である。さらに、下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は１５％から５０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【００３１】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、基板の面指数、チャネル長方向は、駆動電流を最大化する観点においては、それぞれ（１１０）面、［１１０］方向が最適であるが、（１１１）面上及び（１００）面上でも、歪みによる駆動電流の増大効果が得られる。
【００３２】
なお、本具体例においては、基板１０として、バルクＳｉ基板のみならず、ＳＯＩ基板を用いても良い。また、下地層２０として、炭素を添加したＳｉＧｅ：Ｃ或いはＳｎを添加したＳｉＧｅＳｎ，ＳｉＳｎを用いても良い。この場合のＣの原子組成は０．１％から２％、Ｓｎの原子組成は０．１％から３％が好ましい範囲である。さらに、ソース・ドレイン領域６０，７０に、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃを用いても良い。
【００３３】
第２の具体例において、チャネルを上面から見たときの格子定数は図２（ｂ）に示すように、チャネル長方向に圧縮されている。これは、Ｓｉチャネルよりも格子定数の大きいＳｉＧｅソース・ドレイン領域６０，７０からの圧縮応力による。一方、チャネル幅方向には引っ張られている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に圧縮応力が印加されているためにチャネル幅方向に格子が拡張する効果と、下地層２０の格子定数がチャネル半導体層３０より大きいことによる相乗効果である。このような歪み構成は、Ｓｉ−ｐＭＯＳＦＥＴの電流増大に最適な構成である。
【００３４】
第２の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物としてＰを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【００３５】
（具体例１−３）
第１の実施形態の第３の具体例として、電界効果トランジスタ１００は、正孔の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＧｅ−ｐＭＯＳＦＥＴである。
【００３６】
ここで、基板１０がｎ型Ｇｅ、下地層２０が膜厚７０ｎｍのｎ型Ｓｉ0.04Ｇｅ0.95Ｓｎ0.01、チャネル半導体層３０が膜厚８ｎｍのｎ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース領域６０及びドレイン領域７０が何れも高濃度ｐ型不純物としてＢがドープされた膜厚３０ｎｍのＳｎ0.05Ｇｅ0.95である。
【００３７】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｓｎ組成×５−Ｓｉ組成］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が高く、Ｓｎ組成が低いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｓｎ組成の範囲は１％から１０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【００３８】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、基板の面指数、チャネル長方向は、駆動電流を最大化する観点においては、それぞれ（１１０）面、［１１０］方向が最適であるが、（１１１）面上及び（１００）面上でも、歪みによる駆動電流の増大効果が得られる。
【００３９】
第３の具体例において、チャネルを上面から見たときの格子定数は図２（ｂ）に示すように、チャネル長方向に圧縮されている。これは、Ｇｅチャネルよりも格子定数の大きいＳｎＧｅソース・ドレイン領域６０，７０からの圧縮応力による。一方、チャネル幅方向には引っ張られている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に圧縮応力が印加されたためにチャネル幅方向に格子が拡大する効果である。このような歪み構成は、Ｇｅ−ｐＭＯＳＦＥＴの電流増大に最適な構成である。
【００４０】
なお、本具体例においては、基板１０として、バルクＧｅ基板のみならず、Ｓｉ基板上にＧｅ単結晶層が形成された基板や、ＳＯＩ基板上にＧｅ単結晶層が形成された基板、或いはＳＧＯＩ基板上にＧｅ単結晶層が形成された基板を用いても良い。また、下地層２０として、炭素を添加したＳｉＧｅＳｎ：Ｃを用いても良い。この場合のＣの原子組成は０．１％から２％、Ｓｎの原子組成は０．１％から３％が好ましい範囲である。さらに、ソース・ドレイン領域６０，７０に、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃを用いても良い。この場合のＣの原子組成は０．１％から５％が好ましい範囲である。また、下地層２０として、ＳｉＧｅを用いても良いが、この場合、下地層とソース・ドレイン領域６０，７０のＧｅ原子組成をそれぞれｘ，ｙとしたとき、ｙ＞２ｘとする。この組成条件は、上記の歪み構成とするためである。また、チャネル半導体層３０は、下地層２０よりもＧｅ組成の高いＳｉＧｅでも良い。
【００４１】
第３の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物としてＰを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【００４２】
（具体例１−４）
第１の実施形態の第４の具体例として、電界効果トランジスタ１００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＳｉ−ｎＭＯＳＦＥＴである。
【００４３】
ここで、基板１０がｐ型Ｓｉ、下地層２０が膜厚７０ｎｍのｐ型Ｓｉ0.95Ｇｅ0.045Ｃ0.005、チャネル半導体層３０が膜厚８ｎｍのｐ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース領域６０及びドレイン領域７０が何れもＰが高濃度にドープされた膜厚３０ｎｍのＳｉ0.97Ｃ0.03である。
【００４４】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅの組成の範囲は、１％以上１５％以下、Ｃの原子組成は０．１％から２％である。さらに、下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｃ組成×１０−Ｇｅ組成］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。更に好ましくは、上記のＳｉ0.95Ｇｅ0.045Ｃ0.005のように、Ｇｅ組成とＣ組成×１０の値がほぼ等しくなる条件であり、この条件において下地層２０と基板１０との格子不整合は実質的に無視できる。さらに、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は１５％から５０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【００４５】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、基板の面指数、チャネル長方向は、駆動電流を最大化する観点においては、それぞれ（１１０）面、［１１０］方向が最適であるが、（１１１）面上及び（１００）面上でも、歪みによる駆動電流の増大効果が得られる。
【００４６】
第４の具体例において、チャネルを上面から見たときの格子定数は図２（ａ）に示すように、チャネル長方向には伸張している。これは、Ｓｉチャネルよりも格子定数の小さいＳｉ：Ｃソース・ドレイン領域６０，７０からの引っ張り応力による。一方、チャネル幅方向には圧縮されている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に引っ張り応力が印加されたためにチャネル幅方向に格子が縮小する効果である。
【００４７】
なお、本具体例においては、基板１０として、バルクＳｉ基板のみならず、ＳＯＩ基板を用いても良い。また、下地層２０又はソース・ドレイン領域６０，７０に、炭素を添加したＳｉＧｅ：Ｃを用いても良い。この場合のＣの原子組成は０．１％から２％が好ましい範囲である。また、下地層２０として、ＳｉＧｅを用いても良いが、この場合、下地層のＧｅ原子組成とソース・ドレイン領域６０，７０のＣ原子組成をそれぞれｘ，ｙとしたとき、１０ｙ＞２ｘとする。この組成条件は、上記の歪み構成とするためである。
【００４８】
第４の具体例の製造方法は、第１の具体例に準ずる。
【００４９】
以上の第１乃至第４の具体例においては、Ｓｉ，Ｇｅ，Ｃ及びＳｎ等のIV族原素を用いた例を示したが、他の材料系の組み合わせも可能である。例えば、基板１０として、III-Ｖ族化合物半導体基板（ＧａＡｓ，ＩｎＰ，ＩｎＡｓなど）、又はＳｉ基板上に直接若しくはＧｅ層を介して化合物半導体単結晶層を形成した基板を用いても良い。また、下地層２０及びソース・ドレイン領域６０，７０として、それらの合金（ＧａＡｌＡｓ，ＩｎＧａＡｓ，ＩｎＧａＡｌＡｓ，ＩｎＡｓＰなど）を用いても良い。
【００５０】
（第２の実施形態）
本発明の第２の実施態様によるＭＯＳ型電界効果トランジスタ２００の構造を、図４に示す。
【００５１】
半導体基板１０上に、該基板１０と同じ元素を含む合金半導体からなる下地層２０、チャネル半導体層（チャネル領域）３０が格子整合して順次積層されている。チャネル半導体層３０上に、ゲート絶縁膜４０を介してゲート電極５０が形成されている。ゲート電極５０を挟んで、チャネル層元素を含む金属化合物層からなるソース電極６５及びドレイン電極７５が下地層２０上に形成されている。ここで、ソース・ドレイン電極６５，７５は下地合金層２０に食い込んでいても良い。ソース・ドレイン電極６５，７５の下部には高濃度の不純物がドーピングされた領域６２，７２が形成されていても良い。また、ゲート電極５０の側面には側壁絶縁膜８１が形成されている。
【００５２】
ゲート電極５０、ソース・ドレイン電極６５，７５、及び側壁絶縁膜８１を覆うようにして、歪みを内包した応力印加膜９０が形成されており、この応力印加膜９０によりチャネル半導体層３０に応力が印加されている。ここで、下地層２０は、一般には格子定数が基板１０と異なるため、歪みを有している。従って、転位の発生を防止するため、その膜厚は熱平衡臨界膜厚未満とするのが望ましい。また、下地層２０の厚さは、ソース・ドレイン領域下部の空乏層６１，７１の幅よりも厚く設定されている。
【００５３】
本実施形態においては、下地層２０が合金半導体となっているため、ＳｉやＧｅなど、単元素の基板に対して歪みを印加するための応力印加膜を用いる従来構造に比べて、ソース・ドレイン下部領域に転位が発生しにくいという特徴を有する。また、ソース・ドレイン下部領域の空乏層６１，７１が全て下地合金層に含まれているため、リーク電流の起因となる空乏層中の転位が発生しないという特徴を有する。さらに、下地層２０の厚さが熱平衡臨界膜厚未満であるため、基板１０と下地層２０との格子不整合による転位の発生もないという特徴を有する。従って、第１の実施形態と同様の効果が得られる。
【００５４】
（具体例２−１）
第２の実施形態の第１の具体例として、電界効果トランジスタ２００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＧｅ−ｎＭＯＳＦＥＴである。
【００５５】
ここで、基板１０がｐ型Ｇｅ、下地層２０が膜厚７０ｎｍのｐ型Ｓｉ0.05Ｇｅ0.95、チャネル半導体層３０が膜厚８ｎｍのｐ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース電極６５及びドレイン電極７５が何れも膜厚１２ｎｍのＮｉＧｅである。ソース・ドレイン電極６５，７５の下部には高濃度のＰがドーピングされた領域６２，７２が形成されている。応力印加膜９０は、シリコン窒化膜或いはＤＬＣ（Diamond-Like Carbon）膜である。
【００５６】
また、ソース・ドレイン電極６５，７５の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。さらに、下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成９５％の場合、８０ｎｍ）であり、Ｇｅ組成が高いほど上限値は大きくなる。また、応力印加膜９０は、圧縮性応力を内包し、チャネルに電流方向に平行な引っ張り応力を印加する。
【００５７】
他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層、チャネル層材料など）については、先に説明した（具体例１−１）と同様の変形が可能である。
【００５８】
第１の具体例において、チャネルを上面から見たときの格子定数は図２（ａ）に示すように、チャネル長方向に伸張している。これは、圧縮性応力を有する応力印加膜９０からの引っ張り応力による。一方、チャネル幅方向には圧縮されている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に引っ張り応力が印加されたためにチャネル幅方向に格子が縮小する効果と、下地層２０の格子定数がチャネル半導体層３０より小さいことによる相乗効果である。このような歪み構成は、Ｇｅ−ｎＭＯＳＦＥＴの電流増大に最適な構成である。
【００５９】
次に、図５を参照して、第１の具体例の製造方法を説明する。
【００６０】
まず、前記図３（ａ）と同様に、Ｇｅ基板１０にＳｉＧｅからなる下地層２０、Ｇｅからなるチャネル半導体層３０を、ＬＰ−ＣＶＤ法などにより順にエピタキシャル成長した後、ＳＴＩ等の方法により素子分離を行い、ｐ型のチャネル不純物としてＢを下地層２０よりも深くイオン注入する。
【００６１】
次いで、図５（ａ）に示すように、ゲート絶縁膜４０，ゲート電極５０，及びキャップ層８３をそれぞれＣＶＤ法などにより順次堆積する。続いて、フォトリソグラフィーによりゲートパターン（図示せず）を形成した後、図５（ｂ）に示すように、ＲＩＥ法によりゲート電極４０，ゲート絶縁膜５０，及びキャップ層８３をパターニングする。
【００６２】
次いで、図５（ｃ）に示すように、側壁となるＳｉ窒化膜８０をＣＶＤ法などにより全面に堆積する。続いて、図５（ｄ）に示すように、ＲＩＥ法によりＳｉ窒化膜８０をエッチングすることにより側壁絶縁膜８１を形成し、さらに厚さ約７ｎｍのＮｉ膜８４をスパッタ法、或いはＣＶＤ法により堆積する。
【００６３】
次いで、図５（ｅ）に示すように、熱処理によってＮｉとＧｅを反応させてＮｉＧｅジャーマナイドからなるソース・ドレイン電極６５，７５を形成した後、酸処理によって未反応のＮｉ膜８４を除去する。
【００６４】
次いで、図５（ｆ）に示すように、ｎ型ドーパントとしてＰをＮｉＧｅ中にイオン注入して活性化アニールを行うと、ＰがＮｉＧｅのソース・ドレイン電極６５，７５の下部に偏析してＰの高濃度層６２，７２が形成される。続いて、全体を覆うように、応力印加膜９０をＣＶＤ法などにより堆積する。これ以降は、通常の配線形成プロセスを経ることにより、歪みＧｅ−ｎＭＯＳＦＥＴ２００が完成することになる。
【００６５】
（具体例２−２）
第２の実施形態の第２の具体例として、電界効果トランジスタ２００は、電子の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＳｉ−ｐＭＯＳＦＥＴである。
【００６６】
ここで、基板１０がｎ型Ｓｉ、下地層２０が膜厚７０ｎｍのｎ型Ｓｉ0.95Ｇｅ0.05、チャネル半導体層３０が膜厚８ｎｍのＳｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース電極６５及びドレイン電極７５が何れも膜厚１２ｎｍのＮｉＳｉである。ソース・ドレイン電極６５，７５の下部には高濃度のＢがドーピングされた領域６２，７２が形成されている。応力印加膜９０は、シリコン窒化膜或いはＤＬＣ（Diamond-Like Carbon）膜である。
【００６７】
また、ソース・ドレイン電極６５，７５の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅ組成の範囲は、１％以上１５％以下である。さらに、下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。
【００６８】
応力印加膜９０は、伸張性応力を内包し、チャネルに電流方向に平行な圧縮応力を印加する。他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層材料など）については、先に説明した（具体例１−２）と同様の変形が可能である。
【００６９】
第２の具体例において、チャネルを上面から見たときの格子定数は図２（ｂ）に示すように、チャネル長方向に圧縮されている。これは、伸縮性応力を有する応力印加膜９０からの圧縮応力による。一方、チャネル幅方向には引っ張られている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に圧縮応力が印加されたためにチャネル幅方向に格子が拡大する効果である。このような歪み構成は、Ｇｅ−ｐＭＯＳＦＥＴの電流増大に最適な構成である。
【００７０】
第２の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物としてＢを、ソース・ドレイン不純物としてＰをそれぞれ用いる。
【００７１】
（具体例２−３）
第２の実施形態の第３の具体例として、電界効果トランジスタ２００は、正孔の伝導方向に圧縮歪みを有する歪みＧｅ−ｐＭＯＳＦＥＴである。
【００７２】
ここで、基板１０がｎ型Ｇｅ、下地層２０が膜厚７０ｎｍのｎ型Ｓｉ0.04Ｇｅ0.95Ｓｎ0.01、チャネル半導体層３０が膜厚８ｎｍのｎ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース電極６５及びドレイン電極７５が何れも膜厚１２ｎｍのＮｉＧｅである。ソース・ドレイン電極６５，７５の下部には高濃度のＰがドーピングされた領域６２，７２が形成されている。応力印加膜９０は、シリコン窒化膜或いはＤＬＣ（Diamond-Like Carbon）膜である。
【００７３】
また、ソース・ドレイン電極６５，７５の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅ組成の範囲は、８５％以上９９％以下、Ｓｎの原子組成は３％以下である。下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｓｎ組成×５−Ｓｉ組成］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が高く、Ｓｎ組成が低いほど上限値は大きくなる。
【００７４】
応力印加膜９０は、伸張性応力を内包し、チャネルに電流方向に平行な圧縮応力を印加する。他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層、チャネル層材料など）については、先に説明した（具体例１−３）と同様の変形が可能である。
【００７５】
第３の具体例において、チャネルを上面から見たときの格子定数は図２（ｂ）に示すように、チャネル長方向に圧縮されている。これは、伸縮性応力を有する応力印加膜９０からの圧縮応力による。一方、チャネル幅方向には引っ張られている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に圧縮応力が印加されたためにチャネル幅方向に格子が拡大する効果である。このような歪み構成は、Ｇｅ−ｐＭＯＳＦＥＴの電流増大に最適な構成である。特に、Ｓｎ組成×５＞Ｓｉ組成の場合は、下地層２０の格子定数がチャネル層３０の格子定数よりも大きいため、チャネル幅方向の引張り歪みがより大きくなり、移動度向上の観点でより好ましい。
【００７６】
第３の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物として、Ｐを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【００７７】
（具体例２−４）
第２の実施形態の第４の具体例として、電界効果トランジスタ２００は、電子の伝導方向に引っ張り歪みを有する歪みＳｉ−ｎＭＯＳＦＥＴである。
【００７８】
ここで、基板１０がｐ型Ｓｉ、下地層２０が膜厚７０ｎｍのｐ型Ｓｉ0.95Ｇｅ0.045Ｃ0.005、チャネル半導体層３０が膜厚８ｎｍのｐ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース電極６５及びドレイン電極７５が何れも膜厚１２ｎｍのＮｉＳｉである。ソース・ドレイン電極６５，７５の下部には高濃度のＰがドーピングされた領域６２，７２が形成されている。応力印加膜９０は、シリコン窒化膜或いはＤＬＣ（Diamond-Like Carbon）膜である。
【００７９】
また、ソース・ドレイン電極６５，７５の下部領域の空乏層６１，７１が全て下地層２０に含まれ、且つ下地層２０と基板１０との間に転位が発生しないという観点から、下地層２０の好ましいＧｅの組成の範囲は、１％以上１５％以下、Ｃの原子組成は０．１％から２％である。さらに、下地層２０の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｇｅ組成−Ｃ組成×１０］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。更に好ましくは、上記のＳｉ0.95Ｇｅ0.045Ｃ0.005のように、Ｇｅ組成とＣ組成×１０の値がほぼ等しくなる条件であり、この条件において下地層２０基板１０との格子不整合は実質的に無視できる。
【００８０】
応力印加膜９０は、圧縮性応力を内包し、チャネルに電流方向に平行な引っ張り応力を印加する。他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層材料など）については、先に説明した（具体例１−４）と同様の変形が可能である。
【００８１】
第４の具体例において、チャネルを上面から見たときの格子定数は図２（ａ）に示すように、チャネル長方向には伸張している。これは、圧縮性応力を内包する応力印加膜９０からの引っ張り応力による。一方、チャネル幅方向には圧縮されている。これは、ゲート幅方向の素子分離により、当該方向に弾性変形が可能な状態で、チャネル長方向に引っ張り応力が印加されたためにチャネル幅方向に格子が縮小する効果である。
【００８２】
第４の具体例の製造方法は、第１の具体例に準ずる。
【００８３】
以上の第１乃至第４の具体例においても、第１の実施形態で説明した変形が可能であるのは勿論のことである。
【００８４】
（第３の実施形態）
本発明の第３の実施態様によるＭＯＳ型電界効果トランジスタ３００の構造を、図６に示す。
【００８５】
半導体基板１０上に、ゲート絶縁膜４０を介してゲート電極５０が形成されている。ゲート電極５０を挟んで基板１０には溝が形成され、この溝内に、基板と同種の元素を含む合金半導体からなるソース・ドレイン下地層６３，７３と、基板と同種の元素を含み、基板１０及び下地層６３，７３の何れとも組成比が異なり、且つ格子定数の異なる合金半導体からなるソース・ドレイン領域６０，７０が該下地層２０上に格子整合して形成されている。そして、これらのソース・ドレイン領域６０，７０によってゲート電極下のチャネル領域３５に応力が印加されている。
【００８６】
ここで、下地層６３，７３は、一般には格子定数が基板１０と異なるため、歪みを有している。従って、転位の発生を防止するため、その膜厚は、熱平衡臨界膜厚未満である。また、下地層６３，７３の厚さは、ソース領域６０の下部の空乏層６１及びドレイン領域７０の下部の空乏層７１の幅よりも厚く設定されている。また、ソース・ドレイン領域６０，７０の表面に、５〜２０ｎｍ程度の厚さの金属化合物層（ＮｉＧｅＳｉなど）が形成されていても良い。
【００８７】
本実施形態においては、下地層６３，７３が合金半導体となっているため、ＳｉやＧｅなど、単元素の基板に対して歪みを印加するためのソース・ドレイン構造を用いる従来構造に比べて、ソース・ドレイン下部領域に転位が発生しにくいという特徴を有する。また、ソース・ドレイン下部領域の空乏層６１，７１が全て下地層６３，７３に含まれているため、リーク電流の起因となる空乏層中の転位が発生しないという特徴を有する。さらに、下地層６３，７３の厚さが熱平衡臨界膜厚未満であるため、基板１０と下地層６３，７３との格子不整合による転位の発生もないという特徴を有する。従って、第１の実施形態と同様の効果が得られる。
【００８８】
（具体例３−１）
第３の実施形態の第１の具体例として、電界効果トランジスタ３００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＧｅ−ｎＭＯＳＦＥＴである。
【００８９】
ここで、基板１０がｐ型Ｇｅ、ソース下地層６３及びドレイン下地層７３が膜厚７０ｎｍのｐ型Ｓｉ0.05Ｇｅ0.95、チャネル領域３５はｐ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、キャップ層８３が膜厚１０ｎｍのＳｉ窒化膜、ソース領域６０及びドレイン領域７０が何れも高濃度ｎ型不純物としてＰがドープされた膜厚３０ｎｍのＳｉ0.3Ｇｅ0.7 である。
【００９０】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全てソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成９５％の場合、８０ｎｍ）であり、Ｇｅ組成が高いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は５０％から８５％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【００９１】
他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層材料など）については、先に説明した（具体例１−１）と同様の変形が可能である。
【００９２】
次に、図７を参照して、第３の実施形態の第１の具体例の製造方法を説明する。
【００９３】
まず、図７（ａ）に示すように、Ｇｅ基板１０にＳＴＩ等の方法により素子分離（図示せず）を行った後、Ｇｅ基板１０上にゲート絶縁膜４０，ゲート電極５０，及びキャップ層８３をそれぞれＣＶＤ法などにより順次堆積する。
【００９４】
次いで、図７（ｂ）に示すように、フォトリソグラフィーによりゲートパターン（図示せず）を形成した後、ＲＩＥ法によりキャップ層８３，ゲート電極５０，及びゲート絶縁膜４０をパターニングする。
【００９５】
次いで、図７（ｃ）に示すように、側壁となるＳｉ窒化膜（Ｓｉ3Ｎ4 ）８０をＣＶＤ法などにより全面に堆積する。続いて、図７（ｄ）に示すように、ＲＩＥ法によりＳｉ窒化膜８０をエッチングすることにより側壁絶縁膜８１を形成し、さらに基板１０をエッチングして深さ８０ｎｍのリセス８２を形成する。
【００９６】
次いで、図７（ｅ）に示すように、リセス８２の途中まで、ＬＰ−ＣＶＤ法などにより、ｐ型ＳｉＧｅ下地層６３，７３を形成する。続いて、図７（ｆ）に示すように、ｎ型ドーパントとしてＰが高濃度に取り込まれたＳｉＧｅソース・ドレイン領域６０、７０をＬＰ−ＣＶＤ法などによりエピタキシャル成長する。
【００９７】
これ以降は、活性化アニールを行い、通常の配線形成プロセスを経ることにより、歪みＧｅ−ｎＭＯＳＦＥＴ３００が完成することになる。
【００９８】
（具体例３−２）
第３の実施形態の第２の具体例として、電界効果トランジスタ３００は、正孔の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＳｉ−ｐＭＯＳＦＥＴである。
【００９９】
ここで、基板１０がｎ型Ｓｉ、ソース下地層６３及びドレイン下地層７３が膜厚７０ｎｍのｎ型Ｓｉ0.95Ｇｅ0.05、チャネル領域３５はｎ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、キャップ層８３が膜厚１０ｎｍのＳｉ窒化膜、ソース領域６０及びドレイン領域７０が何れも高濃度ｐ型不純物としてＢがドープされた膜厚３０ｎｍのＳｉ0.3Ｇｅ0.7 である。
【０１００】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全てソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、１％以上１５％以下である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成９５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は１５％から５０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１０１】
他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層材料など）については、先に説明した（具体例１−２）と同様の変形が可能である。
【０１０２】
第２の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物としてＰを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【０１０３】
（具体例３−３）
第３の実施形態の第３の具体例として、電界効果トランジスタ３００は、正孔の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＧｅ−ｐＭＯＳＦＥＴである。
【０１０４】
ここで、基板１０がｎ型Ｇｅ、ソース下地層６３及びドレイン下地層７３が膜厚７０ｎｍのｎ型Ｓｉ0.04Ｇｅ0.95Ｓｎ0.01、チャネル領域３５はｎ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース領域６０及びドレイン領域７０が何れも高濃度ｐ型不純物としてＢがドープされた膜厚３０ｎｍのＳｎ0.05Ｇｅ0.95である。
【０１０５】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全てソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｓｎ組成×５−Ｓｉ組成］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が高く、Ｓｎ組成が低いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｓｎ組成の範囲は１％から１０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１０６】
他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層材料など）については、先に説明した（具体例１−３）と同様の変形が可能である。
【０１０７】
第３の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物としてＰを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【０１０８】
（具体例３−４）
第３の実施形態の第４の具体例として、電界効果トランジスタ３００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＳｉ−ｎＭＯＳＦＥＴである。
【０１０９】
ここで、基板１０がｐ型Ｓｉ、ソース下地層６３及びドレイン下地層７３が膜厚７０ｎｍのｐ型Ｓｉ0.95Ｇｅ0.045Ｃ0.005、チャネル領域３５がｐ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚２０ｎｍのＴｉＮ、ソース領域６０及びドレイン領域７０が何れもＰが高濃度にドープされた膜厚３０ｎｍのＳｉ0.97Ｃ0.03である。
【０１１０】
また、ソース・ドレイン領域６０，７０下部領域の空乏層６１，７１が全てソース・ドレイン下地合金層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅの組成の範囲は、１％以上１５％以下、Ｃの原子組成は０．１％から２％である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｇｅ組成−Ｃ組成×１０］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。更に好ましくは、上記のＳｉ0.95Ｇｅ0.045Ｃ0.005のように、Ｇｅ組成とＣ組成×１０の値がほぼ等しくなる条件であり、この条件において下地層６３，７３と基板１０との格子不整合は実質的に無視できる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｃの原子組成の範囲は０．１％から５％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１１１】
他の構成要素（基板の面指数、チャネル長方向、基板材料、下地層材料など）については、先に説明した（具体例１−４）と同様の変形が可能である。
【０１１２】
第４の具体例の製造方法は、第１の具体例に準ずる。
【０１１３】
以上の第１乃至第４の具体例においても、第１の実施形態で説明した変形が可能であるのは勿論のことである。
【０１１４】
（第４の実施形態）
本発明の第４の実施形態によるＭＯＳ型電界効果トランジスタ４００の構造を、図８に示す。図８において、（ａ）は上面図であり、（ｂ）は（ａ）中のＡ−Ａ’断面、（ｃ）はＢ−Ｂ’断面、（ｄ）はＣ−Ｃ’断面をそれぞれ表している。
【０１１５】
半導体基板１０上に、板状の半導体領域（半導体フィン）３１が基板主面に対してほぼ垂直に形成され、該フィン３１の下部周囲は埋め込み絶縁膜９５で埋め込まれ、該フィン３１の埋め込み絶縁膜９５よりも上部にチャネル領域が形成される。フィン３１の上面にはキャップ層８３が形成されているが、必ずしもこのキャップ層８３は必要ない。フィン３１の上部の両側面には、ゲート絶縁膜４０を介してゲート電極５０が形成されている。
【０１１６】
ゲート電極５０を挟んで、フィン３１には凹部が形成され、この凹部内に、基板１０と同種の元素を含む合金半導体からなるソース下地層６３及びドレイン下地層７３が格子整合して形成されている。さらに、下地層６３，７３上には、基板１０と同種の元素を含み、基板１０及び下地層６３，７３の何れとも組成比が異なり、且つ格子定数の異なる合金半導体からなるソース領域６０及びドレイン領域７０が格子整合して形成されている。そして、ソース・ドレイン領域６０，７０によってフィン３１のチャネル領域に応力が印加されている。
【０１１７】
ここで、下地層６３，７３は、一般には格子定数が基板１０と異なるため、歪みを有している。従って、転位の発生を防止するため、その膜厚は、熱平衡臨界膜厚未満である。また、下地層６３，７３の厚さは、ソース領域６０の下部の空乏層６１及びドレイン領域７０の下部の空乏層７１の幅よりも厚く設定されている。また、ソース・ドレイン領域６０，７０の表面に、５〜２０ｎｍ程度の厚さの金属化合物層（ＮｉＧｅＳｉなど）が形成されていても良い。
【０１１８】
本実施形態においては、下地層６３，７３が合金半導体となっているため、ＳｉやＧｅなど、単元素の基板に対して歪みを印加するためのソース・ドレイン構造を用いる従来構造に比べて、ソース・ドレイン下部領域に転位が発生しにくいという特徴を有する。また、ソース・ドレイン下部領域の空乏層６１，７１が全て下地層６３，７３に含まれているため、リーク電流の起因となる空乏層中の転位が発生しないという特徴を有する。さらに、下地層６３，７３の厚さが熱平衡臨界膜厚未満であるため、基板１０と下地層６３，７３との格子不整合による転位の発生もないという特徴を有する。従って、第１の実施形態と同様の効果が得られる。
【０１１９】
（具体例４−１）
第４の実施形態の第１の具体例として、フィン型の電界効果トランジスタ４００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＧｅ−ｎＭＯＳＦＥＴである。
【０１２０】
ここで、基板１０がｐ型Ｇｅ、ソース下地層６３及びドレイン下地層７３が膜厚５０ｎｍのｐ型Ｓｉ0.05Ｇｅ0.95、フィン３１及びチャネル領域はｐ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚１０ｎｍのＴｉＮ膜５１とｎ型ポリＳｉＧｅ膜５２の積層構造であり、キャップ層８３が膜厚３０ｎｍのＳｉ窒化膜、ソース領域６０及びドレイン領域７０が何れも高濃度ｎ型不純物としてＰがドープされた膜厚３０ｎｍのＳｉ0.3Ｇｅ0.7 である。ポリＳｉＧｅ膜５２の替わりに、ポリＳｉ，ポリＧｅ、或いはそれらの金属化合物（ＮｉＳｉＧｅなど）、ＴａＮ等の金属でも良い。
【０１２１】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１は全てソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成９５％の場合、８０ｎｍ）であり、Ｇｅ組成が高いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は５０％から９０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１２２】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、フィン３１の側面（チャネルとなる面）の面指数、チャネル方向は、駆動電流を最大化する観点においては、それぞれ（１１１）面、［１１０］方向が最適であるが、（１１１）面上ではチャネル方位に対する駆動電流の依存性は小さいので、他の方向でも良い。さらに、（１１０）面上の［−１１０］方向でも（１１１）面上に匹敵する駆動電流が得られる。（１００）面など、他の面上でも、歪みによる駆動電流の増大効果が得られる。
【０１２３】
なお、本具体例においては、基板１０として、バルクＧｅ基板のみならず、Ｓｉ基板上にＧｅ単結晶層が形成された基板や、ＳＯＩ基板上にＧｅ単結晶層が形成された基板、或いはＳＧＯＩ基板上にＧｅ単結晶層が形成された基板を用いても良い。また、下地層６３，７３として、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃ、或いはＳｎを添加したＳｉＧｅＳｎを用いても良い。この場合のＣの原子組成は０．１％から２％、Ｓｎの原子組成は０．１％から３％が好ましい範囲である。
【０１２４】
また、ソース・ドレイン領域６０，７０に、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃを用いても良い。この場合のＣの原子組成は０．１％から５％が好ましい範囲である。さらに、フィン３１の上部のキャップ層８３の代わりに、ゲート絶縁膜４０、ゲート電極５０がフィン３１の上面にも形成され、両側面と上面の３面がチャネルとなる構造（トライゲート構造）も可能である。
【０１２５】
第４の実施形態の第１の具体例の製造方法を、図９乃至図１７を用いて説明する。ここで、図９〜図１７において（ａ）は上面図、（ｂ）は、図９（ａ）のＡ−Ａ’に沿った断面図である。
【０１２６】
まず、図９（ａ）（ｂ）に示すように、Ｇｅ基板１０上にキャップ層８３を形成し、このキャップ層８３をフォトリソグラフィーによりパターニングした後、ＲＩＥ法により基板１０をエッチングすることにより、上部にキャップ層８３の載った板状の半導体領域（半導体フィン）３１を形成する。
【０１２７】
次いで、図１０（ａ）（ｂ）に示すように、フィン３１の下部周辺に絶縁膜９５を埋め込み形成する。具体的には、絶縁膜９５でフィン３１とキャップ層８３を埋め込んだ後、ＣＭＰで平坦化し、更にＲＩＥ法で絶縁膜９５を所定量だけエッチングし、更に希弗酸にてフィン３１の側壁に残留した絶縁膜を除去することにより、フィン３１の上部を絶縁膜９５上に露出させる。
【０１２８】
次いで、図１１（ａ）（ｂ）に示すように、ゲート絶縁膜４０及びＴｉＮ膜５１を、フィン３１の埋め込み絶縁膜９５上に突出した領域上にＣＶＤ法などにより形成し、更にその上にポリＳｉＧｅ膜５２を堆積する。
【０１２９】
次いで、図１２（ａ）（ｂ）に示すように、ＣＭＰによりポリＳｉＧｅ膜５２とＴｉＮ膜５１、ゲート絶縁膜４０をキャップ層８３の表面まで研磨して平坦化した後、ポリＳｉＧｅ膜５２上に再度ポリＳｉＧｅ膜５２を堆積し、その上に第２のキャップ層５３を堆積する。
【０１３０】
次いで、図１３（ａ）（ｂ）に示すように、フォトリソグラフィーとＲＩＥ法により、キャップ層８３、ポリＳｉＧｅ層５２、第２のキャップ層５３からなるゲートパターンを形成する。
【０１３１】
次いで、図１４（ａ）（ｂ）に示すように、ゲート側壁用のＳｉ窒化膜８０を全面に堆積した後、図１５（ａ）（ｂ）に示すように、ＲＩＥ法によりゲート側壁絶縁膜８１を形成する。
【０１３２】
次いで、図１６（ａ）（ｂ）に示すように、ＲＩＥ法により、ソース・ドレイン形成領域にリセス８２を形成する。これにより、フィン３１のチャネルを形成すべき第１の領域よりも、該領域の両側のソース・ドレインを形成すべき第２の領域の方が低くなる。
【０１３３】
次いで、図１７（ａ）（ｂ）に示すように、リセス８２内にｐ型Ｓｉ0.05Ｇｅ0.95からなる下地層６３，７３をエピタキシャル成長し、その上に、ｎ型Ｓｉ0.3Ｇｅ0.7 からなるソース・ドレイン領域６０，７０を上にエピタキシャル成長する。
【０１３４】
これ以降は、活性化アニールを行い、通常の配線形成プロセスを経ることにより、フィン型歪みＧｅ−ｎＭＯＳＦＥＴ４００が完成することになる。
【０１３５】
（具体例４−２）
第４の実施形態の第２の具体例として、フィン型の電界効果トランジスタ４００は、正孔の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＳｉ−ｐＭＯＳＦＥＴである。
【０１３６】
ここで、基板１０がｎ型Ｓｉ、ソース下地層６３及びドレイン下地層７３が膜厚５０ｎｍのｎ型Ｓｉ0.95Ｇｅ0.05、フィン３１及びチャネル領域はｎ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚１０ｎｍのＴｉＮ膜５１とｐ型ポリＳｉ膜５２の積層構造であり、キャップ層８３が膜厚３０ｎｍのＳｉ窒化膜、ソース領域６０及びドレイン領域７０が何れも高濃度ｐ型不純物としてＢがドープされた膜厚３０ｎｍのＳｉ0.7Ｇｅ0.3 である。ポリＳｉ膜５２の替わりに、ポリＳｉＧｅ，ポリＧｅ、或いはそれらの金属化合物（ＮｉＳｉＧｅなど）、ＴａＮ等の金属でも良い。
【０１３７】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１はソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、１％以上１５％以下である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、Ｇｅ組成５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｇｅ組成の範囲は５０％から９０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１３８】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、フィン３１の側面（チャネルとなる面）の面指数、チャネル方向は、駆動電流を最大化する観点においては、それぞれ（１１０）面、［１１０］方向が最適であるが、（１１１）面上及び（１００）面上でも、歪みによる駆動電流の増大効果が得られる。
【０１３９】
なお、本具体例においては、基板１０として、バルクＳｉ基板のみならず、ＳＯＩ基板を用いても良い。また、下地層６３，７３として、炭素を添加したＳｉＧｅ：Ｃを用いても良い。この場合のＣの原子組成は０．１％から２％が好ましい範囲である。また、ソース・ドレイン領域６０，７０に、炭素を添加したＳｉＧｅ：Ｃ，Ｇｅ：Ｃ、或いはＳｎを添加したＳｉＧｅＳｎ，ＳｉＳｎを用いても良い。この場合のＣの原子組成は０．１％から２％が、Ｓｎの原子組成は０．１％から１０％が好ましい範囲である。さらに、フィン上部のキャップ層の代わりに、ゲート絶縁膜、ゲート電極がフィンの上面にも形成され、両側面と上面の３面がチャネルとなる構造（トライゲート構造）も可能である。
【０１４０】
第２の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物として、Ｐを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【０１４１】
（具体例４−３）
第４の実施形態の第３の具体例として、フィン型の電界効果トランジスタ４００は、正孔の伝導方向（チャネル長方向）に圧縮歪みを有する歪みＧｅ−ｐＭＯＳＦＥＴである。
【０１４２】
ここで、基板１０がｎ型Ｇｅ、ソース下地層６３及びドレイン下地層７３が膜厚５０ｎｍのｎ型Ｓｉ0.05Ｇｅ0.94Ｓｎ0.01、フィン３１及びチャネル領域はｎ型Ｇｅ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＧｅＯ2 界面層、ゲート電極５０が膜厚１０ｎｍのＴｉＮ膜５１とポリＳｉＧｅ膜５２の積層構造であり、キャップ層８３が膜厚３０ｎｍのＳｉ窒化膜、ソース領域６０及びドレイン領域７０が何れも高濃度ｐ型不純物としてＢがドープされた膜厚３０ｎｍのＳｎ0.05Ｇｅ0.95である。
【０１４３】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全てソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、８５％以上９９％以下である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｓｎ組成×５−Ｓｉ組成］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が高いほど上限値は大きくなる。更に好ましくは、上記のＳｉ0.05Ｇｅ0.94Ｓｎ0.01のように、Ｓｉ組成とＳｎ組成×５の値がほぼ等しくなる条件であり、この条件において下地層６３，７３と基板１０との格子不整合は実質的に無視できる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｓｎ組成の範囲は１％から１０％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１４４】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、フィン側壁の面指数、チャネル方向は、駆動電流を最大化する観点においては、それぞれ（１１０）面、［１１０］方向が最適であるが、（１１１）面上及び（１００）面上でも、歪みによる駆動電流の増大効果が得られる。
【０１４５】
第３の具体例の製造方法は、第１の具体例に準ずる。但し、電気的極性が逆であるため、チャネル不純物として、Ｐを、ソース・ドレイン不純物としてＢをそれぞれ用いる。
【０１４６】
（具体例４−４）
第４の実施形態の第４の具体例として、フィン型の電界効果トランジスタ４００は、電子の伝導方向（チャネル長方向）に引っ張り歪みを有する歪みＳｉ−ｎＭＯＳＦＥＴである。
【０１４７】
ここで、基板１０がｐ型Ｓｉ、ソース下地層６３及びドレイン下地層７３が膜厚５０ｎｍのｐ型Ｓｉ0.945Ｇｅ0.05Ｃ0.005、フィン３１及びチャネル領域はｐ型Ｓｉ、ゲート絶縁膜４０が膜厚５ｎｍのＬａＡｌＯ及び膜厚１ｎｍ未満のＳｉＯ2 界面層、ゲート電極５０が膜厚１０ｎｍのＴｉＮ膜５１とポリＳｉＧｅ膜５２の積層構造であり、キャップ層８３が膜厚３０ｎｍのＳｉ窒化膜、ソース領域６０及びドレイン領域７０が何れも高濃度ｎ型不純物としてＰがドープされた膜厚３０ｎｍのＳｉ0.97Ｃ0.03である。
【０１４８】
また、ソース・ドレイン領域６０，７０の下部領域の空乏層６１，７１が全てソース・ドレイン下地層６３，７３に含まれ、且つ下地層６３，７３と基板１０との間に転位が発生しないという観点から、下地層６３，７３の好ましいＧｅ組成の範囲は、１％以上１５％以下、Ｃの原子組成は０．１％から２％である。さらに、下地層６３，７３の膜厚の下限は３０ｎｍ、膜厚の上限は、組成に応じた熱平衡臨界膜厚（例えば、［Ｃ組成×１０−Ｇｅ組成］＝５％の場合、８０ｎｍ）であり、Ｇｅ組成が低いほど上限値は大きくなる。更に好ましくは、上記のＳｉ0.945Ｇｅ0.05Ｃ0.005のように、Ｇｅ組成とＣ組成×１０の値がほぼ等しくなる条件であり、この条件において下地層２０と基板１０との格子不整合は実質的に無視できる。また、ソース・ドレイン領域６０，７０については、塑性変形による応力低減を避けつつ、なるべく大きな応力を発生させるという観点から、Ｃの原子組成の範囲は０．１％から５％、膜厚は５ｎｍから５０ｎｍが好ましい範囲となる。
【０１４９】
他の構成要素については、当業者が容易に考え得る範囲での変更が可能である。また、フィン側壁の面指数、チャネル方向は、駆動電流を最大化する観点においては、それぞれ（１００）面、［１１０］方向が最適であるが、（１１１）面上及び（１１０）面上でも、歪みによる駆動電流の増大効果が得られる。
【０１５０】
第４の具体例の製造方法は、第１の具体例に準ずる。
【０１５１】
以上の第１乃至第４の具体例においても、第１の実施形態で説明した変形が可能であるのは勿論のことである。
【０１５２】
（変形例）
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１５３】
１０…半導体基板
２０…下地層
３０…チャネル半導体層
３１…半導体フィン
３５…チャネル領域
４０…ゲート絶縁膜
５０…ゲート電極
５１…ＴｉＮ膜
５２…ＳｉＧｅ膜
５３，８３…キャップ層
６０…ソース領域
６１…ソース下部空乏層
６２…不純物ドーピング領域
６３…ソース下地層
６５…ソース電極
７０…ドレイン領域
７１…ドレイン下部空乏層
７２…不純物ドーピング領域
７３…ドレイン下地層
７５…ドレイン電極
８０…Ｓｉ窒化膜
８１…ゲート側壁絶縁膜
８２…リセス
９０…応力印加膜
【特許請求の範囲】
【請求項１】
半導体基板上に、該基板の主面に対してほぼ垂直に形成され、且つチャネル領域を形成すべき第１の領域が該領域の両側のソース・ドレイン領域を形成すべき第２の領域よりも高く形成された板状の半導体フィンと、
前記フィンの下部周囲に埋め込み形成された埋め込み絶縁膜と、
前記フィンの前記第１の領域の少なくとも両側面に、ゲート絶縁膜を介して設けられたゲート電極と、
前記フィンの第２の領域に前記第１の領域の上端よりも低い位置まで設けられた、前記基板と同じ元素を含み、該基板とは格子定数の異なる合金半導体からなるソース・ドレイン下地層と、
前記下地層上に前記第１の領域の上部を挟むように設けられた、前記下地層とは格子定数の異なるソース・ドレイン領域と、
を具備し、
前記チャネル領域には、チャネル長方向に応力が付与され、
前記下地層は、前記ソース・ドレイン領域の下部に形成される空乏層が該下地層内に収まる厚さよりも厚く形成され、且つ熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
半導体基板上の一部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極下のチャネル領域を挟んで前記基板に設けられた溝内に該溝の途中まで埋め込み形成された、前記基板と同じ元素を含み、該基板とは格子定数の異なる合金半導体からなるソース・ドレイン下地層と、
前記下地層上に前記チャネル領域を挟むように設けられた、前記下地層とは格子定数の異なるソース・ドレイン領域と、
を具備し、
前記チャネル領域には、チャネル長方向及びチャネル幅方向の一方に引っ張り応力が付与され、他方に圧縮応力が付与され、
前記下地層は、前記ソース・ドレイン領域の下部に形成される空乏層が該下地層内に収まる厚さよりも厚く形成され、且つ熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されていることを特徴とする電界効果トランジスタ。
【請求項３】
前記ソース・ドレイン領域は、前記下地層と同じ合金半導体で該下地層とは組成比の異なる半導体からなり、該下地層上に格子整合して形成され、前記チャネル領域若しくはチャネル半導体層に応力を印加するストレッサーとなっていることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記ソース・ドレイン領域及びゲート電極を取り囲むストレッサー膜が設けられ、このストレッサー膜により前記チャネル領域若しくはチャネル半導体層に応力が印加されていることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
【請求項５】
前記基板及び前記チャネル領域若しくはチャネル半導体層は共にＧｅであり、前記下地層はＳｉ1-xＧｅx であり、前記ソース・ドレイン領域はＳｉ1-yＧｅy（ｙ＜ｘ）であることを特徴とする請求項３記載の電界効果トランジスタ。
【請求項６】
前記基板及び前記チャネル領域若しくはチャネル半導体層は共にＳｉであり、前記下地層はＳｉ1-xＧｅx であり、前記ソース・ドレインはＳｉ1-yＧｅy（ｙ＞ｘ）であることを特徴とする請求項４記載の電界効果トランジスタ。
【請求項７】
前記ソース・ドレイン領域はｎ型であり、前記チャネル領域若しくはチャネル半導体層にはチャネル長方向に引っ張り歪みが、チャネル幅方向に圧縮歪みが付与されていることを特徴とする請求項２記載の電界効果トランジスタ。
【請求項８】
前記ソース・ドレイン領域はｐ型であり、前記チャネル領域若しくはチャネル半導体層にはチャネル長方向に圧縮歪みが、チャネル幅方向に引っ張り歪みが付与されていることを特徴とする請求項２記載の電界効果トランジスタ。
【請求項１】
半導体基板上に、該基板の主面に対してほぼ垂直に形成され、且つチャネル領域を形成すべき第１の領域が該領域の両側のソース・ドレイン領域を形成すべき第２の領域よりも高く形成された板状の半導体フィンと、
前記フィンの下部周囲に埋め込み形成された埋め込み絶縁膜と、
前記フィンの前記第１の領域の少なくとも両側面に、ゲート絶縁膜を介して設けられたゲート電極と、
前記フィンの第２の領域に前記第１の領域の上端よりも低い位置まで設けられた、前記基板と同じ元素を含み、該基板とは格子定数の異なる合金半導体からなるソース・ドレイン下地層と、
前記下地層上に前記第１の領域の上部を挟むように設けられた、前記下地層とは格子定数の異なるソース・ドレイン領域と、
を具備し、
前記チャネル領域には、チャネル長方向に応力が付与され、
前記下地層は、前記ソース・ドレイン領域の下部に形成される空乏層が該下地層内に収まる厚さよりも厚く形成され、且つ熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
半導体基板上の一部にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極下のチャネル領域を挟んで前記基板に設けられた溝内に該溝の途中まで埋め込み形成された、前記基板と同じ元素を含み、該基板とは格子定数の異なる合金半導体からなるソース・ドレイン下地層と、
前記下地層上に前記チャネル領域を挟むように設けられた、前記下地層とは格子定数の異なるソース・ドレイン領域と、
を具備し、
前記チャネル領域には、チャネル長方向及びチャネル幅方向の一方に引っ張り応力が付与され、他方に圧縮応力が付与され、
前記下地層は、前記ソース・ドレイン領域の下部に形成される空乏層が該下地層内に収まる厚さよりも厚く形成され、且つ熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されていることを特徴とする電界効果トランジスタ。
【請求項３】
前記ソース・ドレイン領域は、前記下地層と同じ合金半導体で該下地層とは組成比の異なる半導体からなり、該下地層上に格子整合して形成され、前記チャネル領域若しくはチャネル半導体層に応力を印加するストレッサーとなっていることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
前記ソース・ドレイン領域及びゲート電極を取り囲むストレッサー膜が設けられ、このストレッサー膜により前記チャネル領域若しくはチャネル半導体層に応力が印加されていることを特徴とする請求項１又は２に記載の電界効果トランジスタ。
【請求項５】
前記基板及び前記チャネル領域若しくはチャネル半導体層は共にＧｅであり、前記下地層はＳｉ1-xＧｅx であり、前記ソース・ドレイン領域はＳｉ1-yＧｅy（ｙ＜ｘ）であることを特徴とする請求項３記載の電界効果トランジスタ。
【請求項６】
前記基板及び前記チャネル領域若しくはチャネル半導体層は共にＳｉであり、前記下地層はＳｉ1-xＧｅx であり、前記ソース・ドレインはＳｉ1-yＧｅy（ｙ＞ｘ）であることを特徴とする請求項４記載の電界効果トランジスタ。
【請求項７】
前記ソース・ドレイン領域はｎ型であり、前記チャネル領域若しくはチャネル半導体層にはチャネル長方向に引っ張り歪みが、チャネル幅方向に圧縮歪みが付与されていることを特徴とする請求項２記載の電界効果トランジスタ。
【請求項８】
前記ソース・ドレイン領域はｐ型であり、前記チャネル領域若しくはチャネル半導体層にはチャネル長方向に圧縮歪みが、チャネル幅方向に引っ張り歪みが付与されていることを特徴とする請求項２記載の電界効果トランジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−２３１１６８（Ｐ２０１２−２３１１６８Ａ）
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願番号】特願２０１２−１５４９４６（Ｐ２０１２−１５４９４６）
【出願日】平成２４年７月１０日（２０１２．７．１０）
【分割の表示】特願２００９−１４５４１（Ｐ２００９−１４５４１）の分割
【原出願日】平成２１年１月２６日（２００９．１．２６）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト／次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト（一般会計）／新構造極限ＣＭＯＳトランジスタ「関連技術開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１１月２２日（２０１２．１１．２２）
【国際特許分類】
【出願日】平成２４年７月１０日（２０１２．７．１０）
【分割の表示】特願２００９−１４５４１（Ｐ２００９−１４５４１）の分割
【原出願日】平成２１年１月２６日（２００９．１．２６）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト／次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）プロジェクト（一般会計）／新構造極限ＣＭＯＳトランジスタ「関連技術開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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