【課題】作製工程が簡略化され、容量素子の面積が縮小化された昇圧回路を有する半導体
装置を提供することを課題とする。
【解決手段】直列に接続され、第１の入力端子部から出力端子部へ整流作用を示す複数の
整流素子と、第２の入力端子部に接続され、互いに反転する信号が入力される第１の配線
及び第２の配線と、それぞれ第１の電極、絶縁膜及び第２の電極を有し、昇圧された電位
を保持する複数の容量素子とから構成される昇圧回路を有し、複数の容量素子は、第１の
電極及び第２の電極が導電膜で設けられた容量素子と、少なくとも第２の電極が半導体膜
で設けられた容量素子とを有し、複数の容量素子において少なくとも１段目の容量素子を
第１の電極及び第２の電極が導電膜で設けられた容量素子とする。 （もっと読む）

【課題】結晶異方性を有する領域と結晶異方性を有さない領域とを含む結晶化半導体膜を用いて薄膜トランジスタの集積化を容易に行なうことができる半導体素子基板の製造方法および半導体素子基板を提供する。
【解決手段】絶縁基板上に成膜した非晶質半導体膜５６の下方に加熱促進層３０を形成した領域と、加熱促進層３０を形成しない領域とを設け、非晶質半導体膜５６にレーザビーム１８を照射する。このとき、加熱促進層３０によってレーザビーム１８が反射または吸収されることにより、非晶質半導体膜５６は裏面側からも結晶化が促進される。これにより、加熱促進層３０が形成された領域には結晶の配向が揃った第１の結晶性半導体膜５４が形成され、形成されない領域には結晶の配向がランダムな第２の結晶性半導体膜５５が形成される。 （もっと読む）

【課題】透明導電膜上における絶縁膜の膜浮きの発生を抑え、且つ、透明導電膜と金属膜との良好な電気的接続性を得ることができる配線構造を提供する。
【解決手段】それぞれ配線として機能する第１の導電膜２と第２の導電膜５と接続する配線変換部４５において、第２の導電膜５の内側には刳り抜き部１３が形成される。第２の導電膜５の上に設けられる第２の導電膜５は、第２の導電膜５の上面および刳り抜き部１３に露出した端面を覆い、且つ、第２の導電膜５の外周の端面を覆わないように形成される。第１の透明導電膜６の上層の第２の透明導電膜７が、第２の導電膜５と第１の導電膜２とに接続することにより、第１の導電膜２と第２の導電膜５とが電気的に接続される。 （もっと読む）

【課題】チャネル移動度を向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板２０上に設けられたメモリトランジスタ４０と選択トランジスタ５０を有する。メモリトランジスタ４０は、導電層４１ａ〜４１ｄ、メモリゲート絶縁層４３、柱状半導体層４４、及び酸化層４５を有する。導電層４１は、メモリトランジスタ４０のゲートとして機能する。メモリゲート絶縁層４３は、導電層の側面に接する。半導体層４４は、導電層と共にメモリゲート絶縁層４３を一方の側面で挟み、半導体基板２０に対して垂直方向に延び、メモリトランジスタ４０のボディとして機能する。酸化層４５は、半導体層４４の他方の側面に接する。半導体層４４は、シリコンゲルマニウムにて構成される。酸化層４５は、酸化シリコンにて構成される。 （もっと読む）

【課題】液晶の配向不良を抑制するために画素電極を平坦化し、開口率を下げずに十分な
容量を得られる容量素子を有する半導体装置を実現することを課題とする。
【解決手段】薄膜トランジスタ上の遮光膜、前記遮光膜上の容量絶縁膜、前記容量絶縁膜
上に導電層、前記導電層と電気的に接続するように画素電極を有する半導体装置であり、
前記遮光膜、前記容量絶縁膜および前記導電層から保持容量素子を形成することにより、
容量素子として機能する領域の面積を増やすことができる。 （もっと読む）

【課題】配線等のパターンを、材料の利用効率を向上させ、かつ、作製工程を簡略化して得られた表示装置である。また配線等のパターンを所望の形状で制御性よく形成された導電膜を有する表示装置である。
【解決手段】トランジスタ上の第１の導電膜と、第２の導電膜とは、複数の屈曲点を有するコの字状に設けられる。本形状であっても、第１の導電膜と、第２の導電膜とはパターンを所望の形状で制御性よく形成される。なお、第１の導電膜と第２の導電膜は、共通電極層と、画素電極層となることができる。 （もっと読む）

【課題】半導体装置において生じるＴＦＴのバラツキを低減する。
【解決手段】トランジスタと、第１のソース配線と、隣り合う第２のソース配線と、電源供給線とを有し、第１のソース配線は、トランジスタと電気的に接続することができ、記トランジスタは、チャネル形成領域を有し、チャネル形成領域は、電源供給線と重なる領域を有し、チャネル形成領域は、第２のソース配線と重なる領域を有し、電源供給線は、第２のソース配線と重ならない半導体装置である。その結果、チャネル長Ｌに対するチャネル幅Ｗの比が０．１〜０．０１であるＴＦＴを提供することができ、各ＴＦＴ間のバラツキを低減することができる。さらに、電源供給線は第１のソース配線よりも幅の広い領域を有し、電源供給線は、第２のソース配線よりも幅の広い領域を有する。 （もっと読む）

【課題】側壁スペーサを形成することなく、且つ、工程数を増やすことなく、自己整合的にＬＤＤ領域を少なくとも一つ備えたＴＦＴを提供する。また、同一基板上に、工程数を増やすことなく、様々なＴＦＴ、例えば、チャネル形成領域の片側にＬＤＤ領域を有するＴＦＴと、チャネル形成領域の両側にＬＤＤ領域を有するＴＦＴとを形成する作製方法を提供する。
【解決手段】回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルをゲート電極形成用のフォトリソグラフィ工程に適用して膜厚の厚い領域と、該領域より膜厚の薄い領域を片側側部に有する非対称のレジストパターンを形成し、段差を有するゲート電極を形成し、ゲート電極の膜厚の薄い領域を通過させて前記半導体層に不純物元素を注入して、自己整合的にＬＤＤ領域を形成す
る。 （もっと読む）

【課題】チャネル形成領域の空乏化領域を増やし、電流駆動能力の高い半導体装置を提供する。
【解決手段】島状の半導体領域３０８と、前記島状の半導体領域３０８の側面及び上面を覆って設けられたゲート絶縁膜３１０と、前記ゲート絶縁膜３１０を介して前記島状の半導体領域３０８の前記側面及び前記上面を覆って設けられたゲート電極とを有し、前記島状の半導体領域３０８の前記側面及び前記上面はチャネル形成領域として機能する半導体装置である。 （もっと読む）

【課題】トランジスタの損傷、破壊の発生を抑制することができる半導体装置を提供する。
【解決手段】第１の基板１１上の第１の絶縁層１２と、第１の絶縁層上のトランジスタ１３と、トランジスタ上の第２の絶縁層１４と、第２の絶縁層１４に設けられた開口部を介して、トランジスタのソース領域又はドレイン領域に接続された第１の導電層１５〜１８と、第１の導電層上の第３の絶縁層３８と、第３の絶縁層３８上の第２の基板１９と、を有し、トランジスタは、半導体層２０と、第２の導電層２２と、半導体層２０と第２の導電層２２の間に設けられた第４の絶縁層２１とを有し、第１の絶縁層１２、第２の絶縁層１４、第３の絶縁層３８及び第４の絶縁層２１から選択された一つ又は複数は、トランジスタと重ならないように設けられた段差部を有する。 （もっと読む）

【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタがオン・オフするのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。また、トランジスタの微細化を進めて集積化を図っても、メモリ容量を増加させるためには、半導体装置の面積が大きくなるといった問題があった。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。また、トレンチ構造の酸化物半導体を有するトランジスタにより、半導体装置の記憶素子を構成し、該記憶素子を複数積層することで、半導体装置の回路面積を縮小することができる。 （もっと読む）

【課題】動作特性および信頼性の向上した、新規なマルチゲート構造のトランジスタを提
供することを課題とする。
【解決手段】２つ以上のゲート電極と、直列に接続した２つ以上のチャネル形成領域、ソ
ース領域、ドレイン領域、及び高濃度不純物領域を有する半導体層と、を有するマルチゲ
ート構造のトランジスタにおいて、ソース領域側に近接するチャネル形成領域のチャネル
長が、ドレイン領域側に近接するチャネル形成領域のチャネル長よりも大きくする。 （もっと読む）

【課題】シリサイド層を有するトランジスタにおいて、オン電流の高いトランジスタを得ることを課題とする。さらに、加熱処理等の工程を増やさずにオン電流の高いトランジスタを得ることを課題とする。
【解決手段】チャネル形成領域、不純物領域及びシリサイド層を有するシリコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有する半導体装置において、第１領域と第２領域は、シリサイド層断面の端点を通り、水平線とθ（０°＜θ＜４５°）の角度をなす直線がシリサイド層と不純物領域の界面と交わる点を通り、且つ水平線に対し垂直な線で分けられ、シリコン膜の膜厚に対する第２領域の膜厚比は０．６以上である。 （もっと読む）

【課題】ポリシリコン活性層を含む薄膜トランジスタの製造方法を提供する。
【解決手段】前記製造方法は、基板にアモルファスシリコン層を堆積するとともに、前記アモルファスシリコン層に対してパターニングを行うことで、ソース領域とドレイン領域とチャンネル領域とを含む活性層を形成するステップと、前記ソース領域及び前記ドレイン領域に誘起金属を堆積するステップと、前記誘起金属が堆積された前記活性層に対して第１の熱処理を行い、前記活性層が前記誘起金属の作用によって結晶化されるステップと、前記ソース領域及び前記ドレイン領域に、前記誘起金属を集めるための第１の不純物をドープするステップと、ドープされた前記活性層に対して第２の熱処理を行い、前記第１の不純物が前記チャンネル領域に残された誘起金属に対して吸収するステップと、を備える。 （もっと読む）

【課題】新たな構成のチョッパ型のコンパレータを提供する。
【解決手段】コンパレータは、インバータと、容量素子と、第１のスイッチと、第２のスイッチと、第３のスイッチとを有し、インバータの入力端子と出力端子とは、第１のスイッチを介して電気的に接続され、インバータの入力端子は、容量素子の一対の電極のうちの一方と電気的に接続され、容量素子の一対の電極のうちの他方は、第２のスイッチを介して参照電位が与えられ、入力された信号電位は第３のスイッチを介して容量素子の一対の電極のうちの他方に与えられ、インバータの出力端子から出力される電位を出力信号とし、第１のスイッチは、チャネルが酸化物半導体層に形成されるトランジスタを用いて構成される。 （もっと読む）

【課題】低温プロセスを実現する半導体装置の作製方法、及び半導体装置を提供する。
【解決手段】結晶構造を有する半導体層の一部にｐ型を付与する不純物元素及び水素を同時に添加することによって、一部の上層部分を非晶質化するとともに、一部の下層部分に結晶質を残存させ、加熱処理を行うことによって、一部の中の水素を拡散させる。 （もっと読む）

【課題】歪みチャネルを用いた場合のリーク電流を低減することができ、不良の発生を抑制して歩留まりの向上をはかる。
【解決手段】電界効果トランジスタであって、半導体基板１０上に垂直に形成され、且つ第１の領域が第２の領域よりも高く形成された半導体フィン３１と、第１の領域の両側面にゲート絶縁膜４０を介して設けられたゲート電極５０と、第２の領域に第１の領域の上端よりも低い位置まで設けられた、合金半導体からなるソース・ドレイン下地層６３，７３と、下地層６３，７３上に第１の領域の上部を挟むように設けられた、下地層６３，７３とは格子定数の異なるソース・ドレイン領域６０，７０とを備えている。チャネル領域には応力が付与され、下地層６３，７３は、空乏層が収まる厚さよりも厚く、熱平衡状態で結晶にミスフィット転位が導入される熱平衡臨界膜厚よりも薄く形成されている。 （もっと読む）

【課題】可撓性を有し、曲げ等の物理的変化に対して耐性を有する半導体装置および当該
半導体装置の作製方法を提供することを目的とする。
【解決手段】可撓性を有する基板上に設けられた、半導体膜、半導体膜上にゲート絶縁膜
を介して設けられたゲート電極およびゲート電極を覆って設けられた層間絶縁膜とを有す
る複数のトランジスタと、複数のトランジスタの間に設けられた屈折部分とを有し、屈折
部分は、層間絶縁膜に設けられた開口部に層間絶縁膜より弾性率が低い物質が充填されて
設けられている。また、本発明では、開口部に充填する物質として他にも、層間絶縁膜よ
りガラス転移点が低い物質や塑性を有する物質を設けることができる。 （もっと読む）

【課題】ＮＡＮＤ型不揮発性メモリを提供する。
【解決手段】ビット線と、ソース線と、複数の不揮発性メモリが直列に接続されたＮＡＮＤ型セルと、選択トランジスタと、を有し、不揮発性メモリは、第１の絶縁膜を介した半導体上の電荷蓄積層と、第２の絶縁膜を介した電荷蓄積層上の制御ゲートと、を有し、ＮＡＮＤ型セルの一方の端子は、選択トランジスタを介して、ビット線に接続され、ＮＡＮＤ型セルの他方の端子は、ソース線に接続されたＮＡＮＤ型不揮発性メモリであって、第１の絶縁膜は、半導体に酸素雰囲気で高密度プラズマ処理を行った後、窒素雰囲気で高密度プラズマ処理を行うことで形成されるＮＡＮＤ型不揮発性メモリ。 （もっと読む）

【課題】高開口率な半導体装置を提供する。
【解決手段】絶縁表面上に第１配線と、第１配線上に第１絶縁膜と、第１絶縁膜上に半導体膜と、半導体膜上に第２絶縁膜と、第２絶縁膜上に第２配線と、第１配線と接続するゲート電極と、第２配線及びゲート電極上に第３絶縁膜と、第３絶縁膜上に半導体膜と接続する第３の配線とを有する半導体装置。 （もっと読む）