不揮発性半導体記憶装置、及びその製造方法
【課題】チャネル移動度を向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板２０上に設けられたメモリトランジスタ４０と選択トランジスタ５０を有する。メモリトランジスタ４０は、導電層４１ａ〜４１ｄ、メモリゲート絶縁層４３、柱状半導体層４４、及び酸化層４５を有する。導電層４１は、メモリトランジスタ４０のゲートとして機能する。メモリゲート絶縁層４３は、導電層の側面に接する。半導体層４４は、導電層と共にメモリゲート絶縁層４３を一方の側面で挟み、半導体基板２０に対して垂直方向に延び、メモリトランジスタ４０のボディとして機能する。酸化層４５は、半導体層４４の他方の側面に接する。半導体層４４は、シリコンゲルマニウムにて構成される。酸化層４５は、酸化シリコンにて構成される。
【解決手段】不揮発性半導体記憶装置は、半導体基板２０上に設けられたメモリトランジスタ４０と選択トランジスタ５０を有する。メモリトランジスタ４０は、導電層４１ａ〜４１ｄ、メモリゲート絶縁層４３、柱状半導体層４４、及び酸化層４５を有する。導電層４１は、メモリトランジスタ４０のゲートとして機能する。メモリゲート絶縁層４３は、導電層の側面に接する。半導体層４４は、導電層と共にメモリゲート絶縁層４３を一方の側面で挟み、半導体基板２０に対して垂直方向に延び、メモリトランジスタ４０のボディとして機能する。酸化層４５は、半導体層４４の他方の側面に接する。半導体層４４は、シリコンゲルマニウムにて構成される。酸化層４５は、酸化シリコンにて構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上のため、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤフラッシュメモリが提案されている。
【０００３】
しかしながら、現状の積層型ＮＡＮＤフラッシュメモリにおいては、チャネル移動度が充分に高くない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、チャネル移動度を向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
一態様に係る不揮発性半導体記憶装置は、半導体基板、半導体基板上に設けられたトランジスタを有する。トランジスタは、導電層、ゲート絶縁層、半導体層、及び酸化層を有する。導電層は、トランジスタのゲートとして機能する。ゲート絶縁層は、導電層の側面に接する。半導体層は、導電層と共にゲート絶縁層を一方の側面で挟み、半導体基板に対して垂直方向に延び、トランジスタのボディとして機能する。酸化層は、半導体層の他方の側面に接する。半導体層は、シリコンゲルマニウムにて構成される。酸化層は、酸化シリコンにて構成される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び周辺回路ＣＣを示す図である。
【図２】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。
【図３】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。
【図４】第１の実施の形態に係るメモリ半導体層４４Ａ、及び酸化層４５の製造工程を示す拡大断面図である。
【図５】シリコンゲルマニウムの固相−液相平衡の相図である。
【図６】ゲルマニウム濃度の深さ方向の分布を示す図である。
【図７】第１の実施の形態と比較例との製造方法によって形成したシリコンゲルマニウムの厚さを示す図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１２】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１３】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１４】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１５】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１６】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１７】第２の実施の形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。
【図１８】その他の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び周辺回路ＣＣを備える。周辺回路ＣＣは、例えばメモリセルアレイＭＡに含まれるメモリトランジスタに対して印加する電圧を制御する。
【００１０】
メモリセルアレイＭＡは、図１に示すように、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を含む。なお、以下において、全てのメモリブロックＭＢ（１）・・・（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。
【００１１】
各メモリブロックＭＢは、それぞれｎ行２列のマトリクス状に配列されたメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）を有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。以下では、各メモリユニットＭＵ（１、１）〜（２、ｎ）を区別することなく、単にメモリユニットＭＵと記載する場合もある。
【００１２】
メモリユニットＭＵ（１、１）〜（２、ｎ）の一端は、ビット線ＢＬ（１）〜（ｎ）に接続され、メモリユニットＭＵ（１、１）〜（２、ｎ）の他端は、ソース線ＳＬに接続される。ビット線ＢＬ（１）〜（ｎ）は、ロウ方向に所定ピッチをもって、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びる。以下では、全てのビット線ＢＬ（１）・・・ＢＬ（ｎ）を総称する場合には、ビット線ＢＬと記載する場合もある。
【００１３】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
【００１４】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜８（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜４、ＭＴｒ５〜８は、各々、直列接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。なお、後述する図２に示すように、メモリトランジスタＭＴｒ１〜８は、ロウ方向、カラム方向、及び積層方向（半導体基板に対して垂直方向）に３次元的に配列される。
【００１５】
メモリトランジスタＭＴｒ１〜８は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１６】
メモリブロックＭＢ（１）〜（ｍ）において、ｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜８のゲートには、各々、ワード線ＷＬ１〜８が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。
【００１７】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。各メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには、１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。
【００１８】
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。
【００１９】
［積層構造］
１つのメモリブロックＭＢは、図２及び図３に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２０】
バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に板状に広がる。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２１】
バックゲート層３０は、図３に示すように、メモリゲート絶縁層３２、半導体層３３、及び酸化層３４を有する。半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。
【００２２】
メモリゲート絶縁層３２は、バックゲート導電層３１の側面に接する。半導体層３３は、バックゲート導電層３１と共にメモリゲート絶縁層３２を一方の側面で挟む。
【００２３】
半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。半導体層３３は、中空Ａｇを有する。半導体層３３は、バックゲート導電層３１を掘り込むように形成される。半導体層３３は、上面からみてカラム方向を長手方向とする略矩形状に形成される。半導体層３３は、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。半導体層３３は、シリコンゲルマニウム（ＳｉＧｅ）にて構成される。半導体層３３中のゲルマニウムの濃度は３０％以上であり、より好ましくは７０％以上である。
【００２４】
酸化層３４の一方の側面は、半導体層３３の他方の側面に接する。酸化層３４は、中空Ａｇを有する。酸化層３４は、後述する製造工程で示すように、半導体層３３（メモリ半導体層４４Ａ）に含まれるシリコンを酸化させて形成される。すなわち、酸化層３４は、酸化シリコン（ＳｉＯ２）にて構成される。
【００２５】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層３２を介して半導体層３３の側面及び下面を取り囲む。
【００２６】
メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜３、及びメモリトランジスタＭＴｒ１〜３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ６〜８、及びメモリトランジスタＭＴｒ６〜８のゲートとしても機能する。
【００２７】
ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層４２を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２８】
メモリ層４０は、図３に示すように、メモリゲート絶縁層４３、柱状半導体層４４、及び酸化層４５を有する。柱状半導体層４４は、メモリトランジスタＭＴｒ１〜８のボディ（チャネル）として機能する。
【００２９】
メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面に接する。メモリゲート絶縁層４３は、上述したメモリゲート絶縁層３２と連続して一体に形成される。メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側から柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。
【００３０】
ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）にて構成される。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）にて構成される。
【００３１】
柱状半導体層４４の一方の側面は、ワード線導電層４１ａ〜４１ｄと共にメモリゲート絶縁層４３を挟む。柱状半導体層４４は、中空Ａｇを有する。柱状半導体層４４は、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通する。柱状半導体層４４は、半導体基板２０に対して垂直方向に延びる。一対の柱状半導体層４４は、上述した半導体層３３と連続的に一体形成されている。一対の柱状半導体層４４は、半導体層３３のカラム方向の端部近傍に整合する。柱状半導体層４４は、シリコンゲルマニウム（ＳｉＧｅ）にて構成される。柱状半導体層４４中のゲルマニウムの濃度は３０％以上であり、より好ましくは７０％以上である。
【００３２】
酸化層４５の一方の側面は、柱状半導体層４４の他方の側面に接する。酸化層４５は、中空Ａｇを有する。酸化層４５は、上述した酸化層３４と連続して一体に形成される。酸化層４５は、後述する製造工程で示すように、柱状半導体層４４（メモリ半導体層４４Ａ）に含まれるシリコンを酸化させて形成される。すなわち、酸化層４５は、酸化シリコン（ＳｉＯ２）にて構成される。
【００３３】
上記バックゲート層３０、及びメモリ層４０において、一対の柱状半導体層４４、及びその下端を連結する半導体層３３は、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４Ａを構成する。メモリ半導体層４４Ａは、ロウ方向からみてＵ字状に形成される。
【００３４】
上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４の側面を取り囲む。
【００３５】
選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００３６】
ソース側導電層５１ａは、メモリ半導体層４４Ａを構成する一方の柱状半導体層４４の上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４Ａを構成する他方の柱状半導体層４４の上層に形成される。複数のソース側導電層５１ａ、及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３７】
選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５２ａ、ソース側柱状半導体層５３ａ、酸化層５４ａ、ドレイン側ゲート絶縁層５２ｂ、ドレイン側柱状半導体層５３ｂ、及び酸化層５４ｂを有する。ソース側柱状半導体層５３ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５３ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００３８】
ソース側ゲート絶縁層５２ａは、ソース側導電層５１ａの側面に接する。ソース側ゲート絶縁層５２ａは、例えば、酸化シリコン（ＳｉＯ２）にて構成される。
【００３９】
ソース側柱状半導体層５３ａは、ソース側導電層５１ａと共にソース側ゲート絶縁層５２ａを挟む。ソース側柱状半導体層５３ａは、ソース側導電層５１ａを貫通する。ソース側柱状半導体層５３ａは、一対の柱状半導体層４４の一方の上面に接続され、半導体基板２０に対して垂直方向に延びる柱状に形成される。また、ソース側柱状半導体層５３ａは、中空Ａｇを有する。ソース側柱状半導体層５３ａは、シリコンゲルマニウム（ＳｉＧｅ）にて構成される。ソース側柱状半導体層５３ａ中のゲルマニウムの濃度は３０％以上であり、より好ましくは７０％以上である。
【００４０】
酸化層５４ａの一方の側面は、ソース側柱状半導体層５３ａの他方の側面に接する。酸化層５４ａは、中空Ａｇを有する。酸化層５４ａは、ソース側柱状半導体層５３ａに含まれるシリコンを酸化させて形成される。すなわち、酸化層５４ａは、酸化シリコン（ＳｉＯ２）にて構成される。
【００４１】
ドレイン側ゲート絶縁層５２ｂは、ドレイン側導電層５１ｂの側面に接する。ドレイン側ゲート絶縁層５２ｂは、例えば、酸化シリコン（ＳｉＯ２）にて構成される。
【００４２】
ドレイン側柱状半導体層５３ｂは、ドレイン側導電層５１ｂと共にドレイン側ゲート絶縁層５２ｂを挟む。ドレイン側柱状半導体層５３ｂは、ドレイン側導電層５１ｂを貫通する。ドレイン側柱状半導体層５３ｂは、一対の柱状半導体層４４の一方の上面に接続され、半導体基板２０に対して垂直方向に延びる柱状に形成される。また、ドレイン側柱状半導体層５３ｂは、中空Ａｇを有する。ドレイン側柱状半導体層５３ｂは、シリコンゲルマニウム（ＳｉＧｅ）にて構成される。ドレイン側柱状半導体層５３ｂ中のゲルマニウムの濃度は３０％以上であり、より好ましくは７０％以上である。
【００４３】
酸化層５４ｂの一方の側面は、ドレイン側柱状半導体層５３ｂの他方の側面に接する。酸化層５４ｂは、中空Ａｇを有する。酸化層５４ｂは、ドレイン側柱状半導体層５３ｂに含まれるシリコンを酸化させて形成される。すなわち、酸化層５４ｂは、酸化シリコン（ＳｉＯ２）にて構成される。
【００４４】
上記選択トランジスタ層５０の構成を換言すると、ソース側導電層５１ａは、ソース側ゲート絶縁層５２ａを介してソース側柱状半導体層５３ａの側面を取り囲む。ドレイン側導電層５１ｂは、ドレイン側ゲート絶縁層５２ｂを介してドレイン側柱状半導体層５３ｂの側面を取り囲む。
【００４５】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
【００４６】
ソース線層６１は、ソース側柱状半導体層５３ａの上面に接し、ロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５３ｂの上面に接し、カラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属にて構成される。
【００４７】
以上、第１の実施の形態において、メモリトランジスタＭＴｒのボディは、シリコンゲルマニウムを材料とするメモリ柱状半導体層４４Ａにて構成される。よって、メモリトランジスタＭＴｒのボディをポリシリコン（アモルファスシリコン）で構成する場合と比較して、第１の実施の形態は、チャネル移動度を向上させることができる。
【００４８】
また、第１の実施の形態において、ソース側選択トランジスタＳＳＴｒのボディは、シリコンゲルマニウムを材料とするソース側柱状半導体層層５３ａにて構成される。よって、ソース側選択トランジスタＳＳＴｒのボディをポリシリコン（アモルファスシリコン）で構成する場合と比較して、第１の実施の形態は、チャネル移動度を向上させることができる。
【００４９】
また、第１の実施の形態において、ドレイン側選択トランジスタＳＤＴｒのボディは、シリコンゲルマニウムを材料とするソース側柱状半導体層層５３ｂにて構成される。よって、ドレイン側選択トランジスタＳＤＴｒのボディをポリシリコン（アモルファスシリコン）で構成する場合と比較して、第１の実施の形態は、チャネル移動度を向上させることができる。
【００５０】
［メモリ半導体層４４Ａ、及び酸化層４５の製造方法］
次に、図４を参照して、メモリ半導体層４４Ａ、及び酸化層４５の製造方法について説明する。
【００５１】
図４（ａ）に示すように、先ず、メモリゲート絶縁層４３の側面に、シリコンゲルマニウム層７１（ＳｉＧｅ）をＬＰＣＶＤ処理により形成する。シリコンゲルマニウム層７１の平坦性を維持するため、シリコンゲルマニウム層７１中のゲルマニウムの濃度は３０％未満とする。例えば、シリコンゲルマニウム層７１の厚みは１０ｎｍとされる。
【００５２】
図４（ａ）のシリコンゲルマニウム層７１の形成工程は、シリコンを堆積させる第１工程、そのシリコン上にシリコンゲルマニウムを堆積させる第２工程からなる。第１工程は、４１０℃、１６０Ｔｏｒｒ、Ｈ２／Ｓｉ２Ｈ６＝２０／０．０５ｓｌｍの条件で実行される。第２工程は、４１０℃、１６０Ｔｏｒｒ、Ｈ２／Ｓｉ２Ｈ６／ＧｅＨ４＝２０／０．０５／０．００６ｓｌｍの条件で実行される。
【００５３】
次に、図４（ｂ）に示すように、熱酸化処理により、熱を加えてシリコンゲルマニウム層７１に含まれるシリコンのみを酸化させ、酸化層４５（ＳｉＯ２）が形成される。これに伴い、シリコンゲルマニウム層７１中のゲルマニウムは濃縮され、メモリ半導体層４４Ａ（３０％以上のゲルマニウムの濃度）が形成される。熱酸化処理の温度は、シリコンのみを選択的に酸化できる温度とする。例えば、５ｎｍの厚みだけシリコンゲルマニウム層７１を酸化させ、１１．４ｎｍの厚みを持つ酸化層４５が形成される。
【００５４】
図４（ｂ）の熱酸化処理は、１０３５〜１０８５℃、７６０Ｔｏｒｒ、Ｏ２＝５ｓｌｍの条件で実行される。また、熱酸化処理の温度は、時間経過と共に低下させてもよい。これにより、シリコンゲルマニウム層７１の温度は時間経過に伴い低下し、シリコンゲルマニウム結晶内の欠陥の数を少なくすることができる。
【００５５】
図４（ｂ）に続いて、シリコンゲルマニウムの融点以上の温度でアニールし、メモリ半導体層４４Ａ（シリコンゲルマニウム）を溶融固化させてもよい。これにより、シリコンゲルマニウム又はゲルマニウムを大粒径化させることができる。
【００５６】
ここで、上記のシリコンゲルマニウムの融点以上の温度とは、図５に示すシリコンゲルマニウムの固相−液相平衡の相図において、固相線より上の温度である。例えば、ゲルマニウムの濃度が５０％であれば、シリコンゲルマニウムの融点以上の温度は、１１００℃以上となる。
【００５７】
ここで、本実施の形態の製造方法以外に、スパッタ法でシリコンゲルマニウムを堆積する製造方法も考えられる。しかしながら、この製造方法では、積層方向に延びるシリコンゲルマニウムを形成することは困難である。また、高濃度のシリコンゲルマニウム（３０％以上のゲルマニウムの濃度）をＬＰＣＶＤ法により堆積させ、熱酸化処理を実行しない製造方法も考えられる。しかしながら、この製造方法では、シリコンゲルマニウムの表面荒れが大きくなる。このような問題に対して、第１の実施の形態は、上記図４に示す工程により、積層方向に延びるメモリ半導体層４４Ａを形成することができる。そして、第１の実施の形態は、表面荒れを抑制して（膜厚を均一にてして）、高濃度のシリコンゲルマニウムでメモリ半導体層４４Ａを形成することができる。メモリ半導体層４４Ａは、３０％以上、より好ましくは７０％のゲルマニウムの濃度を有するように形成されることで、更に高い効果を有する。
【００５８】
また、本実施の形態において、図４に示す製造工程は、ソース側柱状半導体層５３ａ、及びドレイン側柱状半導体層５３ｂの形成にも適用される。
【００５９】
図６は、本実施の形態に係る製造工程を実行した場合におけるゲルマニウムの濃度の深さ方向の分布を示す図である。図６に示す一例において、シリコンゲルマニウム層７１は、３０％のゲルマニウムの濃度を有し、約１８ｎｍの厚さで形成される（分布Ａ）。なお、図６におけるシリコンゲルマニウム層７１を形成する条件は、図４（ａ）において説明した条件と同じとする。
【００６０】
上記シリコンゲルマニウム層７１に対し熱酸化処理を実行し、そのシリコンゲルマニウム層７１を酸化させる量を調整することにより、図６に示すように、ゲルマニウムの濃度は、分布Ａから、分布Ｂ又は分布Ｃに変化する。分布Ｂは、分布Ｃよりもシリコンゲルマニウムを酸化させる量を大きくしたものである。分布Ｂでは、酸化層４５（ＳｉＯ２）の厚さは４ｎｍとなり、メモリ半導体層４４Ａ（ＳｉＧｅ）中のゲルマニウムの濃度は４５％となる。分布Ｃでは、酸化層４５（ＳｉＯ２）の厚さは８ｎｍとなり、メモリ半導体層４４Ａ（ＳｉＧｅ）中のゲルマニウムの濃度は６７％となる。ゲルマニウムの濃度は、図６の分布Ｂに示すように、深さ５ｎｍ近傍から深くなるにしたがって次第に増加し、深さ１０ｎｍ近傍でピークを持つ。そして、ゲルマニウムの濃度は、ピークから深くなるにしたがって次第に低下し、深さ１７ｎｍ近傍で０となる。すなわち、メモリ半導体層４４Ａ中のゲルマニウムの濃度は、酸化層４５側からメモリゲートゲート絶縁層４３側へと向かうにしたがって次第に増加し、ピークを持つ。そして、メモリ半導体層４４Ａ中のゲルマニウムの濃度は、ピークからメモリゲート絶縁層４３側へと向かうにしたがって次第に低下する。なお、図６の分布Ｂにおいて、表面から深さ５ｎｍまでの領域には主に酸化シリコン（ＳｉＯ２）が存在し、深さ１７ｎｍより深い領域には主にシリコン（Ｓｉ）が存在する。図６における熱酸化処理の条件は、図４（ｂ）において説明した条件と同じとする。
【００６１】
次に、図７を参照して、本実施の形態と比較例との製造方法を比較する。比較例の製造方法においては、高濃度のシリコンゲルマニウム（３０％以上のゲルマニウムの濃度）をＬＰＣＶＤ法により堆積させ、熱酸化処理を実行せず、メモリ半導体層４４Ａを形成する。比較例の製造方法は、シリコンを堆積させる第１工程、そのシリコン上にゲルマニウムを堆積させる第２工程からなる。比較例に係る第１工程は、４１０℃、１６０Ｔｏｒｒ、Ｈ２／Ｓｉ２Ｈ６＝２０／０．０５ｓｍｌの条件で実行される。第２工程は、３００℃、１６０Ｔｏｒｒ、Ｈ２／ＧｅＨ４＝６／０．０１ｓｍｌの条件で実行される。図７の黒丸は、断面画像に基づき測定したメモリ半導体層４４Ａ（シリコンゲルマニウム）の膜厚を示す。図７の白四角は、測定した膜厚の最大値と最小値との差を示す。
【００６２】
図７に示すように、第１の実施の形態の製造方法によれば、比較例よりもメモリ半導体層４４Ａ（シリコンゲルマニウム）の膜厚を均一にすることができる。
【００６３】
［不揮発性半導体記憶装置の製造方法］
次に、図８〜図１６を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【００６４】
先ず、図８に示すように、半導体基板２０上に、ＣＶＤ等によって絶縁層３１ａ、及びバックゲート導電層３１を堆積させる。
【００６５】
続いて、図９に示すように、バックゲート導電層３１をエッチングし、バックゲートホールＨ１を形成する。バックゲートホールＨ１は、カラム方向及びロウ方向にマトリクス状に形成する。バックゲートホールＨ１は、上方からみてカラム方向を長手方向とする矩形状とする。
【００６６】
次に、図１０に示すように、バックゲートホールＨ１を埋めるように犠牲層８１を形成する。続いて、図１１に示すように、絶縁層４２を介してワード線導電層４１ａ〜４１ｄを堆積させ、それらを所定パターンに加工する。
【００６７】
次に、図１２に示すように、絶縁層４２、及びワード線導電層４１ａ〜４１ｄをエッチングし、それらを貫通するメモリホールＨ２を形成する。メモリホールＨ２は、犠牲層８１のカラム方向の両端に整合する位置に形成する。
【００６８】
続いて、図１３に示すように、例えばウェットエッチングにより、メモリホールＨ２を介して犠牲層８１を選択的に除去する。
【００６９】
次に、図１４に示すように、ＣＶＤによってバックゲートホールＨ１及びメモリホールＨ２の側面にメモリゲート絶縁層３２、４３を形成する。続いて、図１５に示すように、上記図４（ａ）と同様の工程によりメモリゲート絶縁層３２、４３の側面にシリコンゲルマニウム層７１を形成する。次に、図１６に示すように、上記図４（ｂ）と同様の工程によりシリコンゲルマニウム層７１を酸化させ、メモリ半導体層４４Ａ、及び酸化層３４、４５を形成する。以上図８〜図１６に示す工程により、バックゲート層３０、及びメモリ層４０が形成される。そして、図１６に示す工程の後、メモリ層４０の上に、選択トランジスタ層５０及び配線層６０を形成することにより、第１の実施の形態に係る不揮発性半導体記憶装置が製造される。
【００７０】
［第２の実施の形態］
次に、図１７を参照して、第２の実施の形態に係る不揮発性半導体記憶装置を説明する。なお、第２の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７１】
図１７に示すように、第２の実施の形態は、第１の実施の形態の中空Ａｇを埋める内部絶縁層４６を有し、この点で第１の実施の形態と異なる。内部絶縁層４６は、例えば、酸化シリコン（ＳｉＯ２）にて構成される。このような構成であっても、第２の実施の形態は、第１の実施の形態と同様の効果を奏する。
【００７２】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７３】
例えば、上記実施の形態において、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層を介してメモリ半導体層４４Ａを取り囲む。しかしながら、図１８に示すように、ワード線導電層４１ａ〜４１ｄは、そのカラム方向の端部でメモリゲート絶縁層（図示略）を介してメモリ半導体層４４Ａに接するものであってもよい。すなわち、積層方向に延び且つトランジスタのチャネルとして機能する半導体層を有する構成であれば、上記実施の形態は適用できる。
【符号の説明】
【００７４】
ＭＡ…メモリセルアレイ、 ＣＣ…周辺回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。
【技術分野】
【０００１】
本実施の形態は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置のビット密度向上のため、メモリセルの積層化が期待されている。その一つとして縦型トランジスタを用いてメモリトランジスタを構成した積層型ＮＡＮＤフラッシュメモリが提案されている。
【０００３】
しかしながら、現状の積層型ＮＡＮＤフラッシュメモリにおいては、チャネル移動度が充分に高くない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、チャネル移動度を向上させた不揮発性半導体記憶装置、及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
一態様に係る不揮発性半導体記憶装置は、半導体基板、半導体基板上に設けられたトランジスタを有する。トランジスタは、導電層、ゲート絶縁層、半導体層、及び酸化層を有する。導電層は、トランジスタのゲートとして機能する。ゲート絶縁層は、導電層の側面に接する。半導体層は、導電層と共にゲート絶縁層を一方の側面で挟み、半導体基板に対して垂直方向に延び、トランジスタのボディとして機能する。酸化層は、半導体層の他方の側面に接する。半導体層は、シリコンゲルマニウムにて構成される。酸化層は、酸化シリコンにて構成される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイＭＡ、及び周辺回路ＣＣを示す図である。
【図２】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である。
【図３】第１の実施の形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。
【図４】第１の実施の形態に係るメモリ半導体層４４Ａ、及び酸化層４５の製造工程を示す拡大断面図である。
【図５】シリコンゲルマニウムの固相−液相平衡の相図である。
【図６】ゲルマニウム濃度の深さ方向の分布を示す図である。
【図７】第１の実施の形態と比較例との製造方法によって形成したシリコンゲルマニウムの厚さを示す図である。
【図８】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図９】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１０】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１１】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１２】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１３】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１４】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１５】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１６】第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図１７】第２の実施の形態に係るメモリセルアレイＭＡの積層構造を示す断面図である。
【図１８】その他の実施の形態に係るメモリセルアレイＭＡの積層構造を示す斜視図である
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施の形態］
［概略構成］
先ず、図１を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の概略構成について説明する。第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイＭＡ、及び周辺回路ＣＣを備える。周辺回路ＣＣは、例えばメモリセルアレイＭＡに含まれるメモリトランジスタに対して印加する電圧を制御する。
【００１０】
メモリセルアレイＭＡは、図１に示すように、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を含む。なお、以下において、全てのメモリブロックＭＢ（１）・・・（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。
【００１１】
各メモリブロックＭＢは、それぞれｎ行２列のマトリクス状に配列されたメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）を有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。以下では、各メモリユニットＭＵ（１、１）〜（２、ｎ）を区別することなく、単にメモリユニットＭＵと記載する場合もある。
【００１２】
メモリユニットＭＵ（１、１）〜（２、ｎ）の一端は、ビット線ＢＬ（１）〜（ｎ）に接続され、メモリユニットＭＵ（１、１）〜（２、ｎ）の他端は、ソース線ＳＬに接続される。ビット線ＢＬ（１）〜（ｎ）は、ロウ方向に所定ピッチをもって、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びる。以下では、全てのビット線ＢＬ（１）・・・ＢＬ（ｎ）を総称する場合には、ビット線ＢＬと記載する場合もある。
【００１３】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
【００１４】
メモリストリングＭＳは、図１に示すように、直列接続されたメモリトランジスタＭＴｒ１〜８（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜４、ＭＴｒ５〜８は、各々、直列接続される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。なお、後述する図２に示すように、メモリトランジスタＭＴｒ１〜８は、ロウ方向、カラム方向、及び積層方向（半導体基板に対して垂直方向）に３次元的に配列される。
【００１５】
メモリトランジスタＭＴｒ１〜８は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１６】
メモリブロックＭＢ（１）〜（ｍ）において、ｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜８のゲートには、各々、ワード線ＷＬ１〜８が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。
【００１７】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。各メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには、１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。
【００１８】
ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。
【００１９】
［積層構造］
１つのメモリブロックＭＢは、図２及び図３に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２０】
バックゲート層３０は、図２及び図３に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に板状に広がる。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２１】
バックゲート層３０は、図３に示すように、メモリゲート絶縁層３２、半導体層３３、及び酸化層３４を有する。半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。
【００２２】
メモリゲート絶縁層３２は、バックゲート導電層３１の側面に接する。半導体層３３は、バックゲート導電層３１と共にメモリゲート絶縁層３２を一方の側面で挟む。
【００２３】
半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。半導体層３３は、中空Ａｇを有する。半導体層３３は、バックゲート導電層３１を掘り込むように形成される。半導体層３３は、上面からみてカラム方向を長手方向とする略矩形状に形成される。半導体層３３は、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。半導体層３３は、シリコンゲルマニウム（ＳｉＧｅ）にて構成される。半導体層３３中のゲルマニウムの濃度は３０％以上であり、より好ましくは７０％以上である。
【００２４】
酸化層３４の一方の側面は、半導体層３３の他方の側面に接する。酸化層３４は、中空Ａｇを有する。酸化層３４は、後述する製造工程で示すように、半導体層３３（メモリ半導体層４４Ａ）に含まれるシリコンを酸化させて形成される。すなわち、酸化層３４は、酸化シリコン（ＳｉＯ２）にて構成される。
【００２５】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層３２を介して半導体層３３の側面及び下面を取り囲む。
【００２６】
メモリ層４０は、図２及び図３に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜３、及びメモリトランジスタＭＴｒ１〜３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ６〜８、及びメモリトランジスタＭＴｒ６〜８のゲートとしても機能する。
【００２７】
ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層４２を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２８】
メモリ層４０は、図３に示すように、メモリゲート絶縁層４３、柱状半導体層４４、及び酸化層４５を有する。柱状半導体層４４は、メモリトランジスタＭＴｒ１〜８のボディ（チャネル）として機能する。
【００２９】
メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面に接する。メモリゲート絶縁層４３は、上述したメモリゲート絶縁層３２と連続して一体に形成される。メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側から柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。
【００３０】
ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）にて構成される。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）にて構成される。
【００３１】
柱状半導体層４４の一方の側面は、ワード線導電層４１ａ〜４１ｄと共にメモリゲート絶縁層４３を挟む。柱状半導体層４４は、中空Ａｇを有する。柱状半導体層４４は、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通する。柱状半導体層４４は、半導体基板２０に対して垂直方向に延びる。一対の柱状半導体層４４は、上述した半導体層３３と連続的に一体形成されている。一対の柱状半導体層４４は、半導体層３３のカラム方向の端部近傍に整合する。柱状半導体層４４は、シリコンゲルマニウム（ＳｉＧｅ）にて構成される。柱状半導体層４４中のゲルマニウムの濃度は３０％以上であり、より好ましくは７０％以上である。
【００３２】
酸化層４５の一方の側面は、柱状半導体層４４の他方の側面に接する。酸化層４５は、中空Ａｇを有する。酸化層４５は、上述した酸化層３４と連続して一体に形成される。酸化層４５は、後述する製造工程で示すように、柱状半導体層４４（メモリ半導体層４４Ａ）に含まれるシリコンを酸化させて形成される。すなわち、酸化層４５は、酸化シリコン（ＳｉＯ２）にて構成される。
【００３３】
上記バックゲート層３０、及びメモリ層４０において、一対の柱状半導体層４４、及びその下端を連結する半導体層３３は、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４Ａを構成する。メモリ半導体層４４Ａは、ロウ方向からみてＵ字状に形成される。
【００３４】
上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４の側面を取り囲む。
【００３５】
選択トランジスタ層５０は、図２及び図３に示すように、ソース側導電層５１ａ、及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００３６】
ソース側導電層５１ａは、メモリ半導体層４４Ａを構成する一方の柱状半導体層４４の上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４Ａを構成する他方の柱状半導体層４４の上層に形成される。複数のソース側導電層５１ａ、及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３７】
選択トランジスタ層５０は、図３に示すように、ソース側ゲート絶縁層５２ａ、ソース側柱状半導体層５３ａ、酸化層５４ａ、ドレイン側ゲート絶縁層５２ｂ、ドレイン側柱状半導体層５３ｂ、及び酸化層５４ｂを有する。ソース側柱状半導体層５３ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５３ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００３８】
ソース側ゲート絶縁層５２ａは、ソース側導電層５１ａの側面に接する。ソース側ゲート絶縁層５２ａは、例えば、酸化シリコン（ＳｉＯ２）にて構成される。
【００３９】
ソース側柱状半導体層５３ａは、ソース側導電層５１ａと共にソース側ゲート絶縁層５２ａを挟む。ソース側柱状半導体層５３ａは、ソース側導電層５１ａを貫通する。ソース側柱状半導体層５３ａは、一対の柱状半導体層４４の一方の上面に接続され、半導体基板２０に対して垂直方向に延びる柱状に形成される。また、ソース側柱状半導体層５３ａは、中空Ａｇを有する。ソース側柱状半導体層５３ａは、シリコンゲルマニウム（ＳｉＧｅ）にて構成される。ソース側柱状半導体層５３ａ中のゲルマニウムの濃度は３０％以上であり、より好ましくは７０％以上である。
【００４０】
酸化層５４ａの一方の側面は、ソース側柱状半導体層５３ａの他方の側面に接する。酸化層５４ａは、中空Ａｇを有する。酸化層５４ａは、ソース側柱状半導体層５３ａに含まれるシリコンを酸化させて形成される。すなわち、酸化層５４ａは、酸化シリコン（ＳｉＯ２）にて構成される。
【００４１】
ドレイン側ゲート絶縁層５２ｂは、ドレイン側導電層５１ｂの側面に接する。ドレイン側ゲート絶縁層５２ｂは、例えば、酸化シリコン（ＳｉＯ２）にて構成される。
【００４２】
ドレイン側柱状半導体層５３ｂは、ドレイン側導電層５１ｂと共にドレイン側ゲート絶縁層５２ｂを挟む。ドレイン側柱状半導体層５３ｂは、ドレイン側導電層５１ｂを貫通する。ドレイン側柱状半導体層５３ｂは、一対の柱状半導体層４４の一方の上面に接続され、半導体基板２０に対して垂直方向に延びる柱状に形成される。また、ドレイン側柱状半導体層５３ｂは、中空Ａｇを有する。ドレイン側柱状半導体層５３ｂは、シリコンゲルマニウム（ＳｉＧｅ）にて構成される。ドレイン側柱状半導体層５３ｂ中のゲルマニウムの濃度は３０％以上であり、より好ましくは７０％以上である。
【００４３】
酸化層５４ｂの一方の側面は、ドレイン側柱状半導体層５３ｂの他方の側面に接する。酸化層５４ｂは、中空Ａｇを有する。酸化層５４ｂは、ドレイン側柱状半導体層５３ｂに含まれるシリコンを酸化させて形成される。すなわち、酸化層５４ｂは、酸化シリコン（ＳｉＯ２）にて構成される。
【００４４】
上記選択トランジスタ層５０の構成を換言すると、ソース側導電層５１ａは、ソース側ゲート絶縁層５２ａを介してソース側柱状半導体層５３ａの側面を取り囲む。ドレイン側導電層５１ｂは、ドレイン側ゲート絶縁層５２ｂを介してドレイン側柱状半導体層５３ｂの側面を取り囲む。
【００４５】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。
【００４６】
ソース線層６１は、ソース側柱状半導体層５３ａの上面に接し、ロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５３ｂの上面に接し、カラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属にて構成される。
【００４７】
以上、第１の実施の形態において、メモリトランジスタＭＴｒのボディは、シリコンゲルマニウムを材料とするメモリ柱状半導体層４４Ａにて構成される。よって、メモリトランジスタＭＴｒのボディをポリシリコン（アモルファスシリコン）で構成する場合と比較して、第１の実施の形態は、チャネル移動度を向上させることができる。
【００４８】
また、第１の実施の形態において、ソース側選択トランジスタＳＳＴｒのボディは、シリコンゲルマニウムを材料とするソース側柱状半導体層層５３ａにて構成される。よって、ソース側選択トランジスタＳＳＴｒのボディをポリシリコン（アモルファスシリコン）で構成する場合と比較して、第１の実施の形態は、チャネル移動度を向上させることができる。
【００４９】
また、第１の実施の形態において、ドレイン側選択トランジスタＳＤＴｒのボディは、シリコンゲルマニウムを材料とするソース側柱状半導体層層５３ｂにて構成される。よって、ドレイン側選択トランジスタＳＤＴｒのボディをポリシリコン（アモルファスシリコン）で構成する場合と比較して、第１の実施の形態は、チャネル移動度を向上させることができる。
【００５０】
［メモリ半導体層４４Ａ、及び酸化層４５の製造方法］
次に、図４を参照して、メモリ半導体層４４Ａ、及び酸化層４５の製造方法について説明する。
【００５１】
図４（ａ）に示すように、先ず、メモリゲート絶縁層４３の側面に、シリコンゲルマニウム層７１（ＳｉＧｅ）をＬＰＣＶＤ処理により形成する。シリコンゲルマニウム層７１の平坦性を維持するため、シリコンゲルマニウム層７１中のゲルマニウムの濃度は３０％未満とする。例えば、シリコンゲルマニウム層７１の厚みは１０ｎｍとされる。
【００５２】
図４（ａ）のシリコンゲルマニウム層７１の形成工程は、シリコンを堆積させる第１工程、そのシリコン上にシリコンゲルマニウムを堆積させる第２工程からなる。第１工程は、４１０℃、１６０Ｔｏｒｒ、Ｈ２／Ｓｉ２Ｈ６＝２０／０．０５ｓｌｍの条件で実行される。第２工程は、４１０℃、１６０Ｔｏｒｒ、Ｈ２／Ｓｉ２Ｈ６／ＧｅＨ４＝２０／０．０５／０．００６ｓｌｍの条件で実行される。
【００５３】
次に、図４（ｂ）に示すように、熱酸化処理により、熱を加えてシリコンゲルマニウム層７１に含まれるシリコンのみを酸化させ、酸化層４５（ＳｉＯ２）が形成される。これに伴い、シリコンゲルマニウム層７１中のゲルマニウムは濃縮され、メモリ半導体層４４Ａ（３０％以上のゲルマニウムの濃度）が形成される。熱酸化処理の温度は、シリコンのみを選択的に酸化できる温度とする。例えば、５ｎｍの厚みだけシリコンゲルマニウム層７１を酸化させ、１１．４ｎｍの厚みを持つ酸化層４５が形成される。
【００５４】
図４（ｂ）の熱酸化処理は、１０３５〜１０８５℃、７６０Ｔｏｒｒ、Ｏ２＝５ｓｌｍの条件で実行される。また、熱酸化処理の温度は、時間経過と共に低下させてもよい。これにより、シリコンゲルマニウム層７１の温度は時間経過に伴い低下し、シリコンゲルマニウム結晶内の欠陥の数を少なくすることができる。
【００５５】
図４（ｂ）に続いて、シリコンゲルマニウムの融点以上の温度でアニールし、メモリ半導体層４４Ａ（シリコンゲルマニウム）を溶融固化させてもよい。これにより、シリコンゲルマニウム又はゲルマニウムを大粒径化させることができる。
【００５６】
ここで、上記のシリコンゲルマニウムの融点以上の温度とは、図５に示すシリコンゲルマニウムの固相−液相平衡の相図において、固相線より上の温度である。例えば、ゲルマニウムの濃度が５０％であれば、シリコンゲルマニウムの融点以上の温度は、１１００℃以上となる。
【００５７】
ここで、本実施の形態の製造方法以外に、スパッタ法でシリコンゲルマニウムを堆積する製造方法も考えられる。しかしながら、この製造方法では、積層方向に延びるシリコンゲルマニウムを形成することは困難である。また、高濃度のシリコンゲルマニウム（３０％以上のゲルマニウムの濃度）をＬＰＣＶＤ法により堆積させ、熱酸化処理を実行しない製造方法も考えられる。しかしながら、この製造方法では、シリコンゲルマニウムの表面荒れが大きくなる。このような問題に対して、第１の実施の形態は、上記図４に示す工程により、積層方向に延びるメモリ半導体層４４Ａを形成することができる。そして、第１の実施の形態は、表面荒れを抑制して（膜厚を均一にてして）、高濃度のシリコンゲルマニウムでメモリ半導体層４４Ａを形成することができる。メモリ半導体層４４Ａは、３０％以上、より好ましくは７０％のゲルマニウムの濃度を有するように形成されることで、更に高い効果を有する。
【００５８】
また、本実施の形態において、図４に示す製造工程は、ソース側柱状半導体層５３ａ、及びドレイン側柱状半導体層５３ｂの形成にも適用される。
【００５９】
図６は、本実施の形態に係る製造工程を実行した場合におけるゲルマニウムの濃度の深さ方向の分布を示す図である。図６に示す一例において、シリコンゲルマニウム層７１は、３０％のゲルマニウムの濃度を有し、約１８ｎｍの厚さで形成される（分布Ａ）。なお、図６におけるシリコンゲルマニウム層７１を形成する条件は、図４（ａ）において説明した条件と同じとする。
【００６０】
上記シリコンゲルマニウム層７１に対し熱酸化処理を実行し、そのシリコンゲルマニウム層７１を酸化させる量を調整することにより、図６に示すように、ゲルマニウムの濃度は、分布Ａから、分布Ｂ又は分布Ｃに変化する。分布Ｂは、分布Ｃよりもシリコンゲルマニウムを酸化させる量を大きくしたものである。分布Ｂでは、酸化層４５（ＳｉＯ２）の厚さは４ｎｍとなり、メモリ半導体層４４Ａ（ＳｉＧｅ）中のゲルマニウムの濃度は４５％となる。分布Ｃでは、酸化層４５（ＳｉＯ２）の厚さは８ｎｍとなり、メモリ半導体層４４Ａ（ＳｉＧｅ）中のゲルマニウムの濃度は６７％となる。ゲルマニウムの濃度は、図６の分布Ｂに示すように、深さ５ｎｍ近傍から深くなるにしたがって次第に増加し、深さ１０ｎｍ近傍でピークを持つ。そして、ゲルマニウムの濃度は、ピークから深くなるにしたがって次第に低下し、深さ１７ｎｍ近傍で０となる。すなわち、メモリ半導体層４４Ａ中のゲルマニウムの濃度は、酸化層４５側からメモリゲートゲート絶縁層４３側へと向かうにしたがって次第に増加し、ピークを持つ。そして、メモリ半導体層４４Ａ中のゲルマニウムの濃度は、ピークからメモリゲート絶縁層４３側へと向かうにしたがって次第に低下する。なお、図６の分布Ｂにおいて、表面から深さ５ｎｍまでの領域には主に酸化シリコン（ＳｉＯ２）が存在し、深さ１７ｎｍより深い領域には主にシリコン（Ｓｉ）が存在する。図６における熱酸化処理の条件は、図４（ｂ）において説明した条件と同じとする。
【００６１】
次に、図７を参照して、本実施の形態と比較例との製造方法を比較する。比較例の製造方法においては、高濃度のシリコンゲルマニウム（３０％以上のゲルマニウムの濃度）をＬＰＣＶＤ法により堆積させ、熱酸化処理を実行せず、メモリ半導体層４４Ａを形成する。比較例の製造方法は、シリコンを堆積させる第１工程、そのシリコン上にゲルマニウムを堆積させる第２工程からなる。比較例に係る第１工程は、４１０℃、１６０Ｔｏｒｒ、Ｈ２／Ｓｉ２Ｈ６＝２０／０．０５ｓｍｌの条件で実行される。第２工程は、３００℃、１６０Ｔｏｒｒ、Ｈ２／ＧｅＨ４＝６／０．０１ｓｍｌの条件で実行される。図７の黒丸は、断面画像に基づき測定したメモリ半導体層４４Ａ（シリコンゲルマニウム）の膜厚を示す。図７の白四角は、測定した膜厚の最大値と最小値との差を示す。
【００６２】
図７に示すように、第１の実施の形態の製造方法によれば、比較例よりもメモリ半導体層４４Ａ（シリコンゲルマニウム）の膜厚を均一にすることができる。
【００６３】
［不揮発性半導体記憶装置の製造方法］
次に、図８〜図１６を参照して、第１の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。
【００６４】
先ず、図８に示すように、半導体基板２０上に、ＣＶＤ等によって絶縁層３１ａ、及びバックゲート導電層３１を堆積させる。
【００６５】
続いて、図９に示すように、バックゲート導電層３１をエッチングし、バックゲートホールＨ１を形成する。バックゲートホールＨ１は、カラム方向及びロウ方向にマトリクス状に形成する。バックゲートホールＨ１は、上方からみてカラム方向を長手方向とする矩形状とする。
【００６６】
次に、図１０に示すように、バックゲートホールＨ１を埋めるように犠牲層８１を形成する。続いて、図１１に示すように、絶縁層４２を介してワード線導電層４１ａ〜４１ｄを堆積させ、それらを所定パターンに加工する。
【００６７】
次に、図１２に示すように、絶縁層４２、及びワード線導電層４１ａ〜４１ｄをエッチングし、それらを貫通するメモリホールＨ２を形成する。メモリホールＨ２は、犠牲層８１のカラム方向の両端に整合する位置に形成する。
【００６８】
続いて、図１３に示すように、例えばウェットエッチングにより、メモリホールＨ２を介して犠牲層８１を選択的に除去する。
【００６９】
次に、図１４に示すように、ＣＶＤによってバックゲートホールＨ１及びメモリホールＨ２の側面にメモリゲート絶縁層３２、４３を形成する。続いて、図１５に示すように、上記図４（ａ）と同様の工程によりメモリゲート絶縁層３２、４３の側面にシリコンゲルマニウム層７１を形成する。次に、図１６に示すように、上記図４（ｂ）と同様の工程によりシリコンゲルマニウム層７１を酸化させ、メモリ半導体層４４Ａ、及び酸化層３４、４５を形成する。以上図８〜図１６に示す工程により、バックゲート層３０、及びメモリ層４０が形成される。そして、図１６に示す工程の後、メモリ層４０の上に、選択トランジスタ層５０及び配線層６０を形成することにより、第１の実施の形態に係る不揮発性半導体記憶装置が製造される。
【００７０】
［第２の実施の形態］
次に、図１７を参照して、第２の実施の形態に係る不揮発性半導体記憶装置を説明する。なお、第２の実施の形態において、第１の実施の形態と同様の構成については、同一符号を付し、その説明を省略する。
【００７１】
図１７に示すように、第２の実施の形態は、第１の実施の形態の中空Ａｇを埋める内部絶縁層４６を有し、この点で第１の実施の形態と異なる。内部絶縁層４６は、例えば、酸化シリコン（ＳｉＯ２）にて構成される。このような構成であっても、第２の実施の形態は、第１の実施の形態と同様の効果を奏する。
【００７２】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７３】
例えば、上記実施の形態において、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層を介してメモリ半導体層４４Ａを取り囲む。しかしながら、図１８に示すように、ワード線導電層４１ａ〜４１ｄは、そのカラム方向の端部でメモリゲート絶縁層（図示略）を介してメモリ半導体層４４Ａに接するものであってもよい。すなわち、積層方向に延び且つトランジスタのチャネルとして機能する半導体層を有する構成であれば、上記実施の形態は適用できる。
【符号の説明】
【００７４】
ＭＡ…メモリセルアレイ、 ＣＣ…周辺回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられたトランジスタとを備え、
前記トランジスタは、
前記トランジスタのゲートとして機能する導電層と、
前記導電層の側面に接するゲート絶縁層と、
前記導電層と共に前記ゲート絶縁層を一方の側面で挟み、前記半導体基板に対して垂直方向に延び、前記トランジスタのボディとして機能する半導体層と、
前記半導体層の他方の側面に接する酸化層とを備え、
前記半導体層は、シリコンゲルマニウムにて構成され、
前記酸化層は、酸化シリコンにて構成される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体層中のゲルマニウムの濃度は３０％以上である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記導電層は、前記ゲート絶縁層を介して前記半導体層を取り囲み、
前記酸化層は、中空を有し、
前記トランジスタは、前記中空を埋める内部絶縁層を更に備える
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記半導体層中のゲルマニウムの濃度は、前記酸化層側から前記ゲート絶縁層側へ向かうにしたがって次第に大きくなる
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
トランジスタのゲートとして機能する導電層を形成し、
前記導電層を貫通するホールを形成し、
前記ホールの側面にゲート絶縁層を形成し、
前記ゲート絶縁層の側面に前記トランジスタのボディとして機能し且つシリコンゲルマニウムから構成される半導体層をＬＰＣＶＤ法で形成し、
熱を加えて前記半導体層に含まれるシリコンを酸化させる熱酸化処理により、前記半導体層の側面に酸化シリコンから構成される酸化層を形成すると共に、前記半導体層に含まれるゲルマニウムの濃度を濃縮させる
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記熱酸化処理時、前記半導体層の温度を時間経過に伴い低下させる
ことを特徴とする請求項５記載の不揮発性半導体記憶装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に設けられたトランジスタとを備え、
前記トランジスタは、
前記トランジスタのゲートとして機能する導電層と、
前記導電層の側面に接するゲート絶縁層と、
前記導電層と共に前記ゲート絶縁層を一方の側面で挟み、前記半導体基板に対して垂直方向に延び、前記トランジスタのボディとして機能する半導体層と、
前記半導体層の他方の側面に接する酸化層とを備え、
前記半導体層は、シリコンゲルマニウムにて構成され、
前記酸化層は、酸化シリコンにて構成される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体層中のゲルマニウムの濃度は３０％以上である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記導電層は、前記ゲート絶縁層を介して前記半導体層を取り囲み、
前記酸化層は、中空を有し、
前記トランジスタは、前記中空を埋める内部絶縁層を更に備える
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記半導体層中のゲルマニウムの濃度は、前記酸化層側から前記ゲート絶縁層側へ向かうにしたがって次第に大きくなる
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
トランジスタのゲートとして機能する導電層を形成し、
前記導電層を貫通するホールを形成し、
前記ホールの側面にゲート絶縁層を形成し、
前記ゲート絶縁層の側面に前記トランジスタのボディとして機能し且つシリコンゲルマニウムから構成される半導体層をＬＰＣＶＤ法で形成し、
熱を加えて前記半導体層に含まれるシリコンを酸化させる熱酸化処理により、前記半導体層の側面に酸化シリコンから構成される酸化層を形成すると共に、前記半導体層に含まれるゲルマニウムの濃度を濃縮させる
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記熱酸化処理時、前記半導体層の温度を時間経過に伴い低下させる
ことを特徴とする請求項５記載の不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１３−６９７５１（Ｐ２０１３−６９７５１Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０５７５２（Ｐ２０１１−２０５７５２）
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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