半導体装置と論理回路およびその製造方法
【課題】インパクトイオン化ＭＩＳＦＥＴに関して、微細素子において二つの入力によりＡＮＤ型論理素子動作することを可能とし、素子バラツキを低減することを可能とし、消費電力を低減することを可能とする半導体装置を提供する。
【解決手段】第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。
【解決手段】第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置と論理回路およびその製造方法に関する。
【背景技術】
【０００２】
電離衝突（インパクトイオン化）によるキャリア（電子および正孔）のアバランシェ増倍の原理を用いた半導体素子として、インパクトイオン化ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が提案及び研究されている。インパクトイオン化ＭＩＳＦＥＴでは、アバランシェ増倍が発生すると電流が急激に増加する特性が、オン−オフ特性を急峻化させるために利用されている。インパクトイオン化ＭＩＳＦＥＴは、ＭＩＳＦＥＴに代わる半導体スイッチ素子として応用されることが期待されている。
【０００３】
図１Ａ及び図１Ｂは、インパクトイオン化ＭＩＳＦＥＴ１００の一例を示す断面図である。図１Ａには、オフ状態における様子が描かれている。図１Ｂには、オン状態における様子が描かれている。図１Ａに示されるように、このインパクトイオン化ＭＩＳＦＥＴは、不純物濃度の低いｐ型シリコン基板１０１、ドレイン領域１０２（高濃度ｎ型）、ソース領域１０３（高濃度ｐ型）、ゲート酸化膜１０４、及びゲート電極１０５を備えている。なお、これら以外にも、インパクトイオン化ＭＩＳＦＥＴ１００は、素子分離領域、層間絶縁膜、配線群などを備えているが、図示は省略される。ここで、ドレイン領域１０２とソース領域１０３の間の領域には、その上にゲート電極１０５が形成されていない領域１０７が存在している。
【０００４】
ドレイン領域１０２には、ドレイン電圧ＶＤが印加される。ソース領域１０３には、ソース電圧ＶＳが印加される。ドレイン電圧ＶＤは、ソース電圧ＶＳよりも十分に高いものとする。
【０００５】
図１Ａに示されるように、オフ時には、ゲート電極１０５に電圧が印加されず、ゲート絶縁膜１０４の下の領域にチャネルは形成されない。ドレイン−ソース間の電圧差ＶＤＳが十分に大きい場合、電圧は、ドレイン領域１０２とソース領域１０３間のｐ型シリコン基板１０１に加わり、ｐ型シリコン基板１０１は完全に空乏化される。このときのドレイン電流は、Ｐ−Ｉ−Ｎ接合の逆バイアス状態における逆方向飽和電流となり、ほとんど流れない。
【０００６】
一方、電圧差ＶＤＳを十分に高い値に維持した上で、ゲート電極１０５に十分に高い電圧を印加したとする。この場合、図１Ｂに示されるように、ゲート電極１０５の下の領域において、ｐ型シリコン基板１０１の表面付近に反転層が形成され、チャネル１０８が形成される。これによって、ｐ型シリコン基板１０１に形成された空乏層の実効的な幅が狭くなり、空乏層内の電界強度が強くなる。その結果、ソース領域１０３から空乏層に注入された電子１１０がインパクトイオン化する。電子１１０のインパクトイオン化は、空乏層中において連鎖的に発生（アバランシェ増倍）し、ドレイン電流が急激に増加する。
【０００７】
ドレイン−ソース間の電圧差ＶＤＳは、チャネル１０８が形成されていないときにはインパクトイオン化を発生させないが、チャネル１０８が形成された場合にはインパクトイオン化が発生するような範囲に設定される。以降、チャネル１０８が形成された状態で、インパクトイオン化を発生させるために必要なドレイン−ソース間電圧ＶＤＳが、ドレインしきい値電圧と記載される。また、チャネル１０８を形成するために必要なゲート電圧が、ゲートしきい値電圧と記載される。また、以下の説明において、チャネル１０８が形成されるようなゲート電圧が、オン電圧と記載される。
【０００８】
インパクトイオン化ＭＩＳＦＥＴでは、ゲートしきい値電圧を境として、ドレイン電流の大きさが急激に変化する。従って、スイッチング特性を高めることができる。
【０００９】
上述のようなインパクトイオン化ＭＩＳＦＥＴは、例えば、非特許文献１に記載されている。尚、非特許文献１に記載された半導体装置では、Ｐ型シリコン基板１０１に代えてＳＯＩ基板が用いられている。しかし、図１Ａ及び図１Ｂに示されたインパクトイオン化ＭＩＳＦＥＴと非特許文献１に記載された半導体装置との間で、動作原理に違いはない。
【００１０】
他の関連技術が、特許文献１に記載されている。特許文献１には、基板領域と、基板領域に形成され不純物を有する第１および第２の不純物領域と、基板領域の第１及び第２の不純物領域に挟まれたチャネル領域の上に絶縁膜を介して形成された第１および第２のゲート導電層と、第１のゲート導電層に電気的に接続された第１のゲート配線層と、第２のゲート導電層に電気的に接続された第２のゲート配線層とを含むことを特徴とする半導体装置が開示されている。また、この公報には、半導体装置を、単体で論理素子として用いる点が記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−２９６６８０号公報
【非特許文献】
【００１２】
【非特許文献１】Ｋ． Ｇｏｐａｌａｋｒｉｓｈｎａｎ ｅｔ ａｌ．， “Ｉ−ＭＯＳ： Ａ Ｎｏｖｅｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ｗｉｔｈ ａ Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ ｌｏｗｅｒ ｔｈａｎ ｋＴ／ｑ”， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ． ２８９−２９２， Ｄｅｃｅｍｂｅｒ ２００２． 説明ページ・行・図面：ｐ．２９０， Ｄｅｖｉｃｅ Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｐｈｙｓｉｃｓの章， Ｆｉｇ． ２
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明者らは、インパクトイオン化ＭＩＳＦＥＴを用いて、論理回路を形成することを考えた。本発明者らは、論理回路として、基本的な論理機能を有するＡＮＤ型論理回路に着目した。そして、本発明者らは、インパクトイオン化ＭＩＳＦＥＴを２つ用いて、ＡＮＤ型論理回路を実現することを考えた。
【００１４】
図２は、本発明者らが考えたＡＮＤ型論理回路を示す概略図である。このＡＮＤ型論理回路は、第１のインパクトイオン化ＭＩＳＦＥＴ１００−１、及び第２のインパクトイオン化ＭＩＳＦＥＴ１００−２を備えている。各インパクトイオン化ＭＩＳＦＥＴの構成は、図１Ａ及び図１Ｂに示したインパクトイオン化ＭＩＳＦＥＴ１００と同じである。第１のインパクトイオン化ＭＩＳＦＥＴ１００−１においては、ゲート電極１０５が第１入力端１１１に接続されている。第２のインパクトイオン化ＭＩＳＦＥＴ１００−２においては、ゲート電極１０６が第２入力端１１２に接続されている。第１のインパクトイオン化ＭＩＳＦＥＴ１００−１のソース領域１０３−１は、第２のインパクトイオン化ＭＩＳＦＥＴ１００−２のドレイン領域１０２−２と同電位になるように接続されている。
【００１５】
図２に示されるＡＮＤ型論理回路では、第１インパクトイオン化ＭＩＳＦＥＴ１００−１及び第２インパクトイオン化ＭＩＳＦＥＴ１００−２の両方がオン状態の場合にのみ、ドレイン領域１０２−１とソース領域１０３−２との間に電流が流れる。すなわち、第１入力端１１１及び第２入力端１１２の双方にオン電圧が供給された場合に、電流が流れる。従って、ＡＮＤ型の論理機能が実現される。
【００１６】
しかしながら、図２に示されるＡＮＤ型論理回路では、ＡＮＤ型の論理機能を実現するために、２つのインパクトイオン化ＭＩＳＦＥＴ１００を用いる必要がある。そのため、回路面積が増大してしまう、という問題点がある。また、ドレイン領域１０２−１とソース領域１０３−２との間に、ドレインしきい値電圧（単体のインパクトイオン化ＭＩＳＦＥＴでインパクトイオン化が発生する電圧差）の２倍以上の電圧差を設けなければならない。そのため、電源回路を構成するオーバーヘッドにより、回路面積が増大してしまう、という問題点がある。また、消費電力も増大してしまう、という問題点もある。
【００１７】
尚、既述の特許文献１には、半導体装置を、単体で論理素子として用いる点が記載されているが、半導体装置としてインパクトイオン化ＭＩＳＦＥＴを用いる点については記載されていない。
【課題を解決するための手段】
【００１８】
本発明の一形態に係る半導体装置は、第１導電型不純物領域と、前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、第１ゲート電極と、第２ゲート電極とを具備する。前記半導体領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接して設けられた、チャネル形成領域と、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方と前記チャネル形成領域とを隔てるように設けられた、チャネル非形成領域とを備える。前記チャネル形成領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第１ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第１チャネル形成領域と、前記第１チャネル形成領域を前記チャネル非形成領域から隔てるように設けられ、前記第２ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第２チャネル形成領域とを備える。前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義された場合に、前記チャネル非形成領域における前記第１方向に沿う長さは、前記第１チャネル形成領域及び前記第２チャネル形成領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている。
【００１９】
本発明の他の一形態に係るに係る半導体装置は、第１導電型不純物領域と、前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、第１ゲート電極と、第２ゲート電極と、第３ゲート電極とを具備する。前記半導体領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第２領域と、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方に隣接し、前記第３ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第３領域と、前記第２領域と前記第３領域との間に設けられ、前記第１ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第１領域とを有する。前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうちの何れか一つは、しきい値電圧以上のゲート電圧が印加されることが無い、ダミーゲート電極である。前記第１領域、前記第２領域、及び前記第３領域のうち前記ダミーゲート電極に対応する領域が、チャネル非形成領域と定義される。前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義される。前記チャネル非形成領域においては、前記第１方向に沿う長さが、他の２つの領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている。
【００２０】
本発明に係るＡＮＤ型論理回路は、上述の他の一形態に係る半導体装置である、第１の半導体装置と、他の一形態に係る半導体装置である、第２の半導体装置とを具備する。前記第１の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第１入力信号が供給される第１入力信号供給端に接続されている。前記第２の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第２入力信号が供給される第２入力信号供給端に接続されている。前記第１の半導体装置における前記第２導電型不純物領域は、前記第２の半導体装置における前記第１導電型不純物領域と、同電位になるように接続されている。
【００２１】
本発明に係るＯＲ型論理回路は、上述の他の一形態に係る半導体装置である、第１の半導体装置と、他の一形態に係る半導体装置である、第２の半導体装置とを具備する。前記第１の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第１入力信号が供給される第１入力信号供給端に接続されている。前記第２の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第２入力信号が供給される第２入力信号供給端に接続されている。前記第１の半導体装置における前記第２導電型不純物領域は、前記第２の半導体装置における前記第２導電型不純物領域と、同電位になるように接続されている。前記第１の半導体装置における前記第１導電型不純物領域は、前記第２の半導体装置における前記第１導電型不純物領域と、同電位になるように接続されている。
【００２２】
本発明に係るＮＯＴ型論理回路は、上述の他の一形態に係る半導体装置である、第１の半導体装置と、他の一形態に係る半導体装置である、第２の半導体装置とを具備する。前記第１の半導体装置における、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極と、前記第２の半導体装置における、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極とは、入力信号が供給される入力信号供給端に接続されている。前記第１の半導体装置における前記第２導電型不純物領域は、前記第２の半導体装置における前記第１導電型不純物領域と、同電位になるように接続されている。
【００２３】
本発明に係る半導体装置の製造方法の一形態は、第１導電型不純物領域と、前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、第１ゲート電極と、第２ゲート電極と、第３ゲート電極と、を具備し、前記半導体領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第２領域と、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方に隣接し、前記第３ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第３領域と、前記第２領域と前記第３領域との間に設けられ、前記第１ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第１領域とを有し、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうちの何れか一つは、しきい値電圧以上のゲート電圧が印加されることが無い、ダミーゲート電極であり、前記第１領域、前記第２領域、及び前記第３領域のうち前記ダミーゲート電極に対応する領域が、チャネル非形成領域と定義され、前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義され、前記チャネル非形成領域においては、前記第１方向に沿う長さが、他の２つの領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている半導体装置を製造する、半導体装置の製造方法である。この半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を介して、前記第１ゲート電極を形成する工程と、前記第１方向に沿う前記第１ゲート電極材料層の一方の側部に、前記第２ゲート電極を形成するための第２ゲート電極材料層を形成する工程と、前記第１方向に沿う前記第１ゲート電極材料層の他方の側部に、前記第３ゲート電極を形成するための第３ゲート電極材料層を形成する工程と、前記半導体基板上に設定される前記第１導電型不純物領域の形成予定領域、及び前記第２ゲート電極材料層が露出し、前記第３ゲート電極材料層が被覆されるように、第１のレジストマスクを形成する工程と、前記第１のレジストマスクをマスクとしてイオン注入を行い、前記第１導電型不純物領域及び前記第２ゲート電極及を形成する工程と、前記半導体基板上に設定される前記第２導電型不純物領域の形成予定領域、及び前記第３ゲート電極材料層が露出し、前記第２ゲート電極材料層が被覆されるように、第２のレジストマスクを形成する工程と、前記第２のレジストマスクをマスクとしてイオン注入を行ない、前記第２導電型不純物領域及び前記第３ゲート電極を形成する工程とを具備する。前記第１のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第１のレジストマスクを形成する工程を有している。前記第２のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第２のレジストマスクを形成する工程を有している。
【００２４】
本発明に係る半導体装置の製造方法の他の一形態は、第１導電型不純物領域と、前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、第１ゲート電極と、第２ゲート電極と、第３ゲート電極と、を具備し、前記半導体領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第２領域と、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方に隣接し、前記第３ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第３領域と、前記第２領域と前記第３領域との間に設けられ、前記第１ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第１領域とを有し、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうちの何れか一つは、しきい値電圧以上のゲート電圧が印加されることが無い、ダミーゲート電極であり、前記第１領域、前記第２領域、及び前記第３領域のうち前記ダミーゲート電極に対応する領域が、チャネル非形成領域と定義され、前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義され、前記チャネル非形成領域においては、前記第１方向に沿う長さが、他の２つの領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている半導体装置を製造する、半導体装置の製造方法である。この半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を介して、前記第１ゲート電極を形成する工程と、前記第１方向に沿う前記第１ゲート電極材料層の一方の側部に、前記第２ゲート電極を形成するための第２ゲート電極材料層を形成する工程と、前記第１方向に沿う前記第１ゲート電極材料層の他方の側部に、前記第３ゲート電極を形成するための第３ゲート電極材料層を形成する工程と、前記第２ゲート電極材料層が露出し、前記第３ゲート電極材料層が被覆されるように、第１のレジストマスクを形成する工程と、前記第１のレジストマスクをマスクとして、前記第２ゲート電極材料層上に第１金属膜を形成する工程と、前記第２ゲート電極材料層と前記第１金属膜とを熱処理することにより、前記第２ゲート電極を形成する工程と、前記第３ゲート電極材料層が露出し、前記第２ゲート電極材料層が被覆されるように、第２のレジストマスクを形成する工程と、前記第２のレジストマスクをマスクとして、前記第３ゲート電極材料層上に第２金属膜を形成する工程と、前記第３ゲート電極材料層と前記第２金属膜とを熱処理することにより、前記第３ゲート電極を形成する工程とを具備する。前記第１のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第１のレジストマスクを形成する工程を有している。前記第２のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第２のレジストマスクを形成する工程を有している。
【発明の効果】
【００２５】
本発明によれば、回路面積を抑制し、消費電力を低減できる、半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【００２６】
【図１Ａ】インパクトイオン化ＭＩＳＦＥＴの一例を示す断面図である。
【図１Ｂ】インパクトイオン化ＭＩＳＦＥＴの一例を示す断面図である。
【図２】ＡＮＤ型論理回路を示す概略図である。
【図３】第１の実施形態に係る半導体装置を概略的に示す断面図である。
【図４】半導体装置の動作を概略的に示す断面図である。
【図５】第２の実施形態に係る半導体装置を概略的に示す断面図である。
【図６】半導体装置を概略的に示す断面図である。
【図７】変形例１に係る半導体装置を概略的に示す断面図である。
【図８】変形例２に係る半導体装置を概略的に示す断面図である。
【図９】変形例３に係る半導体装置を概略的に示す断面図である。
【図１０】変形例４に係る半導体装置を概略的に示す断面図である。
【図１１】ＡＮＤ型論理回路を概略的に示す断面図である。
【図１２】ＯＲ型論理回路を概略的に示す断面図である。
【図１３】ＮＯＴ型論理回路を概略的に示す断面図である。
【図１４Ａ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｂ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｃ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｄ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｅ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｆ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｇ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｈ】半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００２７】
以下に、図面を参照しつつ、本発明の実施形態について説明する。
【００２８】
（第１の実施形態）
図３は、本実施形態に係る半導体装置１０（インパクトイオン化ＭＩＳＦＥＴ）を概略的に示す断面図である。この半導体装置１０は、半導体基板１１、第１導電型不純物領域１２、第２導電型不純物領域１３、ゲート絶縁膜１４、第１ゲート電極１５、及び第２ゲート電極１６を備えている。本実施形態では、第１導電型がｎ型であり、第２導電型がｐ型であるものとする。
【００２９】
半導体基板１１としては、第２導電型の不純物が低濃度でドープされた基板、又は、真性の半導体基板が用いられる。本実施形態では、半導体装置として、ｐ型の不純物が低濃度でドープされたｐ型シリコン基板が用いられるものとする。
【００３０】
第１導電型不純物領域１２及び第２導電型不純物領域１３は、半導体基板１１の表層部に設けられている。第１導電型不純物領域１２は、第１導電型（n型）の不純物が高濃度でドープされた領域である。第２導電型不純物領域１３は、第２導電型（p型）の不純物が高濃度でドープされた領域である。半導体基板１１として不純物濃度が低い第２導電型の半導体基板が用いられる場合、第２導電型不純物領域１３における不純物濃度の方が、半導体基板１１の不純物濃度よりも高い。
【００３１】
第１導電型不純物領域１２と第２導電型不純物領域１３とは、離隔している。第１導電型不純物領域１２と第２導電型不純物領域１３との間は、半導体基板１1の半導体領域によって占められていることになる。第１導電型不純物領域１２には、ドレイン電圧ＶＤが印加される。また、第２導電型不純物領域１３には、ソース電圧ＶＳが印加される。
【００３２】
以下の説明において、第１導電型不純物領域１２から第２導電型不純物領域１３に向かう方向が、第１方向として記載される。また、第１導電型不純物領域１２と第２導電型不純物領域１３との間の領域が、中間領域２５として記載される。
【００３３】
ゲート絶縁膜１４は、中間領域２５上に、設けられている。ゲート絶縁膜１４は、中間領域２５上の一部に設けられていてもよく、中間領域２５上の全体に設けられていてもよい。
【００３４】
第１ゲート電極１５及び第２ゲート電極１６は、ゲート絶縁膜１４上に設けられている。第１ゲート電極１５と第２ゲート電極１６とは、第１方向に沿って並んでいる。第１方向において、第１ゲート電極１５と第２ゲート電極１６との間には、図示しない絶縁膜などが介在している。第１ゲート電極１５は第１入力端２３に接続されており、第２ゲート電極１６は第２入力端２４に接続されている。
【００３５】
第１ゲート電極１５は、第１入力端２３からオン電圧が印加された場合に、中間領域２５における一部の領域に反転層を形成させる。第１ゲート電極１５によって反転層が形成される領域が、第１領域１９として記載される。同様に、第２ゲート電極１６は、第２入力端２４からオン電圧が印加された場合に、中間領域２５における一部の領域に反転層を形成させる。第２ゲート電極１６によって反転層が形成される領域が、第２領域２０として記載される。第２ゲート電極１６は、第２領域２０が第１導電型不純物領域１２と隣接する位置に形成されるように、設けられている。また、第１ゲート電極１５は、第１領域１９が第２領域２０に隣接する位置に形成されるように、設けられている。
【００３６】
第１ゲート電極１５及び第２ゲート電極１６は、中間領域２５の全体に対応して設けられているわけではない。第１ゲート電極１５の第１方向側においては、中間領域２５上にゲート電極が存在していない。その結果、中間領域２５においては、反転層が形成されることの無い領域が形成されている。反転層が形成されることの無い領域が、以下、チャネル非形成領域１７と記載される。一方、第１領域１９と第２領域２０とを含む領域は、以下、チャネル形成領域２２と記載される。
【００３７】
上述の半導体装置１０において、チャネル非形成領域１７の第１方向に沿う長さは、オン時にインパクトイオン化現象が発生するような長さに設定されている。また、ドレイン電圧ＶＤ−ソース電圧ＶＳの電圧差ＶＤＳは、オン時にチャネル非形成領域１７でインパクトイオン化現象が発生するように、設定されている。以下にこの点について、詳述する。
【００３８】
図４は、オン時の半導体装置１０の動作を概略的に示す断面図である。オン時には、オン電圧が、第１ゲート電極１５に印加される。本実施形態では、オン電圧として、ゲートしきい値電圧以上の正電圧が、第１ゲート電極１５に印加される。また、第２ゲート電極１６にも、オン電圧が印加される。これにより、チャネル形成領域２２の全体に、反転層が形成される。その結果、チャネル形成領域２２には、ドレイン電圧ＶＤが印加される。そのため、半導体基板１１に形成された空乏層の第１方向に沿う実効的な幅が、チャネル非形成領域１７における第１方向に沿う長さになる。
【００３９】
ここで、電圧差ＶＤＳが十分に大きく、チャネル非形成領域１７の第１方向に沿う長さが十分に短い場合、第２導電型高濃度不純物領域１３からチャネル非形成領域１７に注入された電子がインパクトイオン化する。このインパクトイオン化は、チャネル非形成領域１７の中で連鎖的に発生（アバランシェ増倍）する。従って、電圧差ＶＤＳがドレインしきい値電圧を越えると、ドレイン電流は急増する。
【００４０】
上述の現象を利用し、電圧差ＶＤＳは、ドレインしきい値電圧以上の値に設定される。また、電圧差ＶＤＳがあまりにも大きすぎると、チャネル形成領域２２に反転層が形成されていない場合にもインパクトイオン化が発生する可能性がある。従って、電圧差ＶＤＳは、チャネル形成領域２２の一部に反転層が形成されていないときにはインパクトイオン化が発生しないような値に設定される。同様に、チャネル非形成領域１７の第１方向に沿う長さは、オン時にインパクトイオン化現象が発生し、チャネル形成領域２２の一部に反転層が形成されていないときにはインパクトイオン化が発生しないような値に設定される。
【００４１】
上述のような構成を採用することにより、第１ゲート電極１５及び第２ゲート電極１６の双方にオン電圧が印加された場合に、オン状態になり、ドレイン電流が流れることになる。一方、第１ゲート電極１５及び第２ゲート電極１６の少なくとも一方にオン電圧が印加されていない場合には、チャネル非形成領域１７においてインパクトイオン化が発生することがなく、ドレイン電流は流れない。すなわち、本実施形態に係る半導体装置１０により、第１入力端２３及び第２入力端２４に入力される電圧のレベルにより出力が制御される、ＡＮＤ型の論理機能が実現される。
【００４２】
以上説明したように、本実施形態に係る半導体装置１０によれば、一つのインパクトイオン化ＭＩＳＦＥＴを用いて、ＡＮＤ型の論理機能を実現することができる。ＡＮＤ型の論理機能を実現するために複数のインパクトイオン化ＭＩＳＦＥＴを用いる必要が無いので、半導体装置１０を微細化することが可能である。
【００４３】
また、本実施形態に係る半導体装置１０において、電圧差ＶＤＳは、チャネル非形成領域１７でインパクトイオン化が発生するような電圧差であればよい。既述の図２に示したＡＮＤ型論理回路のように、電圧差ＶＤＳとして大きな電圧差を用いる必要がない。従って、動作電圧を低減することができ、消費電力を低減することが可能である。
【００４４】
ついで、半導体装置１０を構成する材料などについて説明する。
【００４５】
本実施形態では、半導体基板１１として、シリコン基板が用いられる場合について説明した。但し、半導体基板１１は、シリコン基板に限定されるものではなく、表層部に半導体領域が形成されている基板であれば、他の基板が用いられてもよい。例えば、半導体基板１１として、ゲルマニウム基板が用いられてもよい。ゲルマニウムは、シリコンよりもバンドギャップが低い。従って、ゲルマニウム基板が用いられる場合には、チャネル非形成領域１７においてインパクトイオン化が発生しやすくなる。そのため、ドレインしきい値電圧を小さくすることができる。また、ドレインしきい値電圧は、チャネル非形成領域１７における第１方向に沿う長さにも依存する。この長さが短いほど、電界が強まるので、ドレインしきい値電圧が低くなる。半導体基板１１としてゲルマニウム基板を用いた場合、チャネル非形成領域１７における第１方向に沿う長さを５０ｎｍ以下に設定すれば、ドレインしきい値電圧を１Ｖ以下とすることが可能である。
【００４６】
ゲート絶縁膜１４を形成する材料は、特に限定されない。ゲート絶縁膜１４としては、例えば、シリコン酸化膜、及び高誘電率絶縁膜等を用いることが可能である。高誘電率絶縁膜としては、例えば、金属酸化物、金属シリケート、及び、金属酸化物もしくは金属シリケートに窒素が導入された絶縁膜、等を用いることができる。高誘電率絶縁膜に含まれる金属としては、Ｈｆ、及びＺｒが好ましい。
【００４７】
ゲート絶縁膜１４の膜厚は、例えば、酸化膜換算膜厚として２ｎｍ以下である。このような膜厚である場合、各ゲート電極のしきい値電圧を２Ｖ以下にすることができる。
【００４８】
第１ゲート電極１５および第２ゲート電極１６の材料としては、特に限定されない。第１ゲート電極１５および第２ゲート電極１６としては、例えば、不純物が高濃度でドープされたポリシリコン電極、及び金属ゲート電極等を用いることが可能である。
【００４９】
尚、本実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である場合について説明した。但し、第１導電型がｐ型であり、第２導電型がｎ型である場合についても、本実施形態で説明したのと同様の作用効果を奏することは明らかである。
【００５０】
また、図３に示した半導体装置１０において、チャネル非形成領域１７上には、例えばシリコン酸化膜等の絶縁膜が形成されている。また、図３及び図４では図示しないが、この半導体装置１０は、素子分離領域、層間絶縁膜、及び各電極等に接続される配線群などを備えている。但し、本発明の主旨と直接には関係しないので、それらについての説明は省略する。
【００５１】
（第２の実施形態）
続いて、第２の実施形態について説明する。
【００５２】
図５は、本実施形態に係る半導体装置３０を概略的に示す断面図である。本実施形態では、第１の実施形態に対して、第３ゲート電極３７が追加されている。その他の点については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。
【００５３】
図５に示されるように、ゲート絶縁膜１４は、中間領域25上の全体に設けられている。そして、第３ゲート電極３７は、ゲート絶縁膜１４上に設けられている。第１ゲート電極１５、第２ゲート電極１６、及び第３ゲート電極１６は、第１方向に沿って並んでいる。第１ゲート電極１５は、第２ゲート電極１６と第３ゲート電極３７との間に設けられている。第２ゲート電極１６は第１導電型不純物領域１２側に設けられており、第３ゲート電極３７は第２導電型不純物領域１３側に設けられている。
【００５４】
第１の実施形態と同様に、第１ゲート電極１５は、第１入力端２３に接続されている。第２ゲート電極１６は、第２入力端２４に接続されている。一方、第３ゲート電極３７は、第１ゲート電極１５及び第２ゲート電極１６とは異なり、周囲から絶縁されている。
【００５５】
オン時において、第１ゲート電極１５は、中間領域２５の一部の領域に反転層を形成する。第１ゲート電極１５により反転層が形成される領域が、第１領域２６と記載される。オン時において、第２ゲート電極１６は、中間領域２５の他の一部の領域に反転層を形成する。第２ゲート電極１６により反転層が形成される領域が、第２領域２７と記載される。第２ゲート電極１６は、第２領域２７が第１導電型不純物領域１２に隣接する位置に形成されるように、配置されている。第１ゲート電極１５は、第１領域２６が第２領域２７の第１方向側に隣接する位置に形成されるように、配置されている。第１領域２６及び第２領域２７は、オン時に反転層が形成されるチャネル形成領域２２として機能する。
【００５６】
一方、第３ゲート電極３７は、第１ゲート電極１５及び第２ゲート電極１６とは異なり、周囲から絶縁されている。すなわち、第３ゲート電極３７は、電源もしくは他の論理回路とは接続されていない。ここで、第１領域２６と第２導電型不純物領域１３との間の領域が、第３領域２８と記載される。第３ゲート電極３７は、仮にオン電圧が印加された場合に、第３領域２８に反転層を形成させるように構成されている。しかし、第３ゲート電極３７は、周囲から絶縁されているため、実際には第３領域２８に反転層が形成されることはない。すなわち、第３ゲート電極３７は、オン電圧が印加されることのないダミーゲート電極として機能する。
【００５７】
第３領域２８は、チャネル非形成領域１７として作用する。すなわち、第３領域２８の第１方向に沿う長さは、オン時にインパクトイオン化現象が発生し、オフ時にはインパクトイオン化現象が発生しないような長さに設定されている。
【００５８】
続いて、本実施形態に係る半導体装置３０の動作方法について説明する。
【００５９】
図６は、オン時における半導体装置３０を概略的に示す断面図である。オン時には、第１入力端２３から第１ゲート電極１５にオン電圧が供給される。また、第２入力端２４から第２ゲート電極１６にオン電圧が供給される。これにより、第１領域２６及び第２領域２７に、反転層が形成される。その結果、第１の実施形態と同様に、第２導電型不純物領域１３から第３領域２８に注入された電子２１がインパクトイオン化する。そのため、第１導電型不純物領域１２と第２導電型不純物領域１３との間が実質的に導通する。
【００６０】
一方、第１ゲート電極１５及び第２ゲート電極１６のうちの少なくとも一方にオン電圧が印加されていない場合には、第１領域２６及び第２領域２７の少なくとも一方において反転層が形成されない。そのため、第３領域２８にてインパクトイオン化現象が発生せず、第１導電型不純物領域１２と第２導電型不純物領域１３との間は導通しない。
【００６１】
以上説明したように、本実施形態のような構成を採用することによっても、第１の実施形態と同様の作用効果を奏することができる。
【００６２】
（変形例１）
続いて、本実施形態の変形例１について説明する。図７は、本変形例に係る半導体装置３０を概略的に示す断面図である。本変形例では、第３ゲート電極３７が、周囲から絶縁されているのではなく、一定電圧端３１に接続されている。第３ゲート電極３７には、一定電圧端３１から、第３領域２８におけるキャリア密度を制御するための制御電圧が印加される。
【００６３】
本変形例のような構成を採用することにより、第３領域２８におけるキャリア密度を制御することができ、短チャネル効果が起こることを防止できる。これにより、半導体装置３０をより安定的に動作させることが可能になる。
【００６４】
（変形例２）
続いて、本実施形態の変形例２について説明する。図８は、本変形例に係る半導体装置３０を概略的に示す断面図である。本変形例では、第３ゲート電極３７に第３入力端２９が接続されており、第２ゲート電極１６がダミーゲートとして機能する。また、第１導電型不純物領域１２にソース電圧ＶＳが印加され、第２導電型不純物領域１３にドレイン電圧ＶＤが印加される。ここで、ドレイン電圧ＶＤはソース電圧ＶＳよりも低く、負電圧である。その他の点については、図５に示した半導体装置３０と同様であるので、詳細な説明は省略する。
【００６５】
本変形例においては、第１ゲート電極１５にオン電圧が印加された場合、第１領域２６に反転層が形成される。第３ゲート電極３７にオン電圧が印加された場合、第３領域２８に反転層が形成される。尚、後述のように、本変形例では、オン電圧として負電圧が用いられる。本変形例においては、第１領域２６及び第３領域２８がチャネル形成領域２２として機能する。一方、第２領域２７は、既述の実施形態におけるチャネル非形成領域１７として機能する。すなわち、第１方向に沿う第２領域２７の長さは、チャネル形成領域２２に反転層が形成された場合にインパクトイオン化が発生するような長さに設定されている。
【００６６】
続いて、本変形例に係る半導体装置３０の動作方法について説明する。本変形例では、キャリアとして、電子ではなく正孔（ホール）が用いられる。すなわち、図５に示した半導体装置３０はｎ型のインパクトイオン化ＭＩＳＦＥＴとして動作するのに対し、本変形例に係る半導体装置３０は、ｐ型のインパクトイオン化ＭＩＳＦＥＴとして動作する。
【００６７】
第１ゲート電極１５及び第３ゲート電極３７の双方にオン電圧が印加された場合について説明する。ここで、本変形例では、ゲートしきい値電圧は負電圧である。すなわち、オン電圧は、ゲートしきい値電圧以下の負電圧である。この場合、第１領域２６及び第３領域２８に、反転層が形成される。例えば、ゲート絶縁膜１４の酸化膜換算膜厚が２ｎｍ以下の場合、−２Ｖ以下の電圧が第１ゲート電極１５及び第３ゲート電極３７に印加されると、反転層が形成される。ここで、ドレイン−ソース間の電圧差（ＶＤＳ）がある程度高ければ（ドレインしきい値電圧以上の電圧差）であれば、半導体基板１１に形成された空乏層の第１方向に沿う実効的な長さが十分に短くなる。その結果、空乏層内の電界強度が十分に強くなる。これにより、第１導電型不純物領域１２から第２領域２７に注入された正孔（ホール）４２がインパクトイオン化する。正孔４２のインパクトイオン化は、第２領域２７の中で連鎖的に発生（アバランシェ増倍）し、ドレイン電流が急激に増加する。
【００６８】
一方、第１ゲート電極１５及び第３ゲート電極３７の少なくとも一方にオン電圧が印加されていない場合には、第１領域２６及び第３領域２８の少なくとも一方には反転層が形成されない。そのため、第２領域２７においてインパクトイオン化が発生することはなく、ドレイン電流は流れない。
【００６９】
従って、ドレイン−ソース間電圧ＶＤＳを、チャネル形成領域２２（第１領域２６及び第３領域２８）の全体に反転層が形成されていないときには第２領域２７においてインパクトイオン化が発生せず、チャネル形成領域２２の全体に反転層が形成された場合に第２領域２７においてインパクトイオン化が発生するような範囲に設定すれば、半導体装置３０をｐ型のインパクトイオン化ＭＩＳＦＥＴとして動作させることができる。
【００７０】
（変形例３）
続いて、変形例３について説明する。図９は、本変形例に係る半導体装置３０を概略的に示す断面図である。本変形例においては、第１ゲート電極１５及び第２ゲート電極１６が入力端４１に共通に接続されている。すなわち、第１ゲート電極１５と第２ゲート電極１６とは短絡されている。その他の点については、図５に示した半導体装置と同様の構成を採用することができるので、詳細な説明は省略する。
【００７１】
本変形例では、第１ゲート電極１５及び第２ゲート電極１６に入力端４１からオン電圧が印加された場合に、第１領域２６及び第２領域２７に反転層が形成される。その結果、第３領域２８にてインパクトイオン化が発生し、第１導電型不純物領域１２と第２導電型不純物領域１３との間が導通する。
【００７２】
すなわち、本実施形態では、入力端４１に印加される電圧のレベルによって、第１導電型不純物領域１２と第２導電型不純物領域１３との間が導通するか否かが切り替えられる。従って、半導体装置３０を、単一入力型のスイッチング素子として動作させることができる。
【００７３】
（変形例４）
続いて、変形例４について説明する。図１０は、本変形例に係る半導体装置３０を概略的に示す断面図である。本変形例においては、第２ゲート電極１６が周囲から絶縁されている。第１ゲート電極１５及び第３ゲート電極３７が、入力端４３に共通に接続されている。すなわち、第１ゲート電極１５と第３ゲート電極３７とは短絡されている。その他の点については、変形例２（図８参照）と同様の構成を採用することができるので、詳細な説明は省略する。
【００７４】
本変形例においては、入力端４３からオン電圧が各ゲート電極（１５、３７）に印加されると、第１領域２６及び第３領域２８に反転層が形成される。尚、変形例２と同様に、本変形例におけるオン電圧は、負電圧である。その結果、第２領域２７において、正孔がインパクトイオン化し、第１導電型不純物領域１２と第２導電型不純物領域１３との間が導通する。従って、本変形例のような構成を採用することによっても、半導体装置３０を、単一入力型のスイッチング素子として動作させることができる。
【００７５】
以上、第２の実施形態及びその変形例１乃至４について説明した。第２の実施形態及びその変形例１乃至４では、第２ゲート電極及び第３ゲート電極のいずれかが、ダミーゲート電極として機能する場合について説明した。但し、第１ゲート電極がダミーゲート電極として機能するように、半導体装置３０が構成されていてもよい。すなわち、第２領域２７及び第３領域２８の双方に反転層が形成された場合に、第１領域２６においてインパクトイオン化が発生するように、第１領域２６の第１方向に沿う長さが設定されていてもよい。
【００７６】
ここで、本実施形態に係る半導体装置３０を用いれば、同一の基本構造を用いて、異なる機能が実現される。すなわち、第１領域２６、第２領域２７、及び第３領域２８それぞれについて、第１方向に沿う長さが、他の２つの領域に反転層が形成された場合にインパクトイオン化が発生し、他の２つの領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化が発生しないような長さに設定される。このような構造を採用すれば、各ゲート電極、第１導電型不純物領域１２、及び第２導電型不純物領域１３に接続される配線を適宜選択することにより、半導体装置３０が実現する機能を所望する機能にすることができる。このことは、素子特性のばらつきを低減する観点から非常に好ましい。所望する機能を実現するための回路を製造する場合、同一の基本構造を複数形成した後、各基本構造が所望する機能を実現するように、各基本構造に接続される配線を形成すればよい。仮に、異なる機能を実現するために異なる基本構造を用いる場合には、製造ばらつき等により、異なる基本構造間で特性がばらつき易い。これに対して、本実施形態では、基本構造が１種類で済むので、素子特性のばらつきを著しく低減することが可能である。
【００７７】
（第３の実施形態）
続いて、第３の実施形態について説明する。本実施形態では、第２の実施形態で説明した半導体装置３０を複数（２つ）用いた、論理回路について説明する。
【００７８】
＜ＡＮＤ型論理回路＞
まず、ＡＮＤ型論理回路について説明する。図１１は、本実施形態に係るＡＮＤ型論理回路１を概略的に示す断面図である。図１１に示されるように、このＡＮＤ型論理回路１は、第１の半導体装置３０−１と、第２の半導体装置３０−２とを備えている。各半導体装置３０の構成は、第２の実施形態の変形例３（図９参照）と同様であるものとする。
【００７９】
第１の半導体装置３０−１においては、第１ゲート電極１５−１及び第２ゲート電極１６−１が、入力端４４に共通に接続されている。また、第３ゲート電極３７−１は、周囲から絶縁されている。また、第１導電型不純物領域１２−１には、ドレイン電圧ＶＤが印加される。
【００８０】
第２の半導体装置３０−２においては、第１ゲート電極１５−２及び第２ゲート電極１６−２が、入力端４５に共通に接続されている。また、第３ゲート電極３７−２は、周囲から絶縁されている。第２導電型不純物領域１３−２には、ソース電圧ＶＳが印加される。
【００８１】
第１の半導体装置３０−１の第２導電型不純物領域１３−１は、第２の半導体装置３０−２の第１導電型不純物領域１２−２と同電位になるように接続されている。
【００８２】
尚、ドレイン電圧ＶＤとしては、ソース電圧ＶＳよりも高い電圧が用いられる。ドレイン電圧ＶＤとソース電圧ＶＳとの間の電圧差ＶＤＳは、ドレインしきい値電圧（単体の半導体装置３０でインパクトイオン化が発生する電圧差）以上に設定される。
【００８３】
本実施形態に係るＡＮＤ論理回路１では、入力端４４及び入力端４５の双方にオン電圧が印加された場合に、第１の半導体装置３０−１及び第２の半導体装置３０の双方がオン状態になる。その結果、第１導電型不純物領域１２−１と第２導電型不純物領域１３−２との間が導通する。一方、入力端４４及び入力端４５の少なくとも一方にオン電圧が印加されていない場合には、どちらかの半導体装置がオフ状態となり、第１導電型不純物領域１２−１と第２導電型不純物領域１３−２との間は導通しない。このように、第２の実施形態に係る半導体装置３０を複数用いることによって、ＡＮＤ型論理回路が実現される。
【００８４】
＜ＯＲ型論理回路＞
続いて、第ＯＲ型論理回路について説明する。
【００８５】
図１２は、本実施形態に係るＯＲ型論理回路２を概略的に示す断面図である。図１２に示されるように、このＯＲ型論理回路２は、第１の半導体装置３０−１と、第２の半導体装置３０−２とを備えている。各半導体装置３０の構成は、第２の実施形態の変形例３（図９参照）と同様であるものとする。
【００８６】
第１の半導体装置３０−１においては、第１ゲート電極１５−１及び第２ゲート電極１６−１が、入力端４６に共通に接続されている。また、第３ゲート電極３７−１は、周囲から絶縁されている。また、第１導電型不純物領域１２−１には、ドレイン電圧ＶＤが印加される。
【００８７】
第２の半導体装置３０−２においては、第１ゲート電極１５−２及び第２ゲート電極１６−２が、入力端４７に共通に接続されている。また、第３ゲート電極３７−２は、周囲から絶縁されている。第２導電型不純物領域１３−２には、ソース電圧ＶＳが印加される。
【００８８】
第１の半導体装置３０−１の第１導電型不純物領域１２−１は、第２の半導体装置３０−２の第１導電型不純物領域１２−２と同電位になるように接続されている。第１の半導体装置３０−１の第２導電型不純物領域１３−１は、第２の半導体装置３０−２の第２導電型不純物領域１３−２と同電位になるように接続されている。
【００８９】
尚、ドレイン電圧ＶＤとしては、ソース電圧ＶＳよりも高い電圧が用いられる。ドレイン電圧ＶＤとソース電圧ＶＳとの間の電圧差ＶＤＳは、ドレインしきい値電圧（単体の半導体装置３０でインパクトイオン化が発生する電圧差）以上に設定される。
【００９０】
本実施形態に係るＯＲ型論理回路２では、入力端４６及び入力端４７の少なくとも一方にオン電圧が印加された場合に、第１の半導体装置３０−１及び第２の半導体装置３０の少なくとも一方がオン状態になる。その結果、第１導電型不純物領域１２−１と第２導電型不純物領域１３−２との間が導通する。一方、入力端４６及び入力端４７のどちらにもオン電圧が印加されていない場合には、オフ状態となり、第１導電型不純物領域１２−１と第２導電型不純物領域１３−２との間は導通しない。このように、第２の実施形態に係る半導体装置３０を複数用いることによって、ＯＲ型論理回路が実現される。
【００９１】
＜ＮＯＴ型論理回路＞
続いて、ＮＯＴ型論理回路について説明する。
【００９２】
図１３は、本実施形態に係るＮＯＴ型論理回路３を概略的に示す断面図である。図１３に示されるように、このＮＯＴ型論理回路３は、第１の半導体装置３０−１と、第２の半導体装置３０−２とを備えている。第１の半導体装置３０−１としては、第２の実施形態における変形例３（図９参照）と同様のものが用いられる。第２の半導体装置３０−２としては、第２の実施形態における変形例４（図１０参照）と同様のものが用いられる。
【００９３】
第１の半導体装置３０−１に含まれる第１ゲート電極１５−１及び第２ゲート電極１６−１、及び第２の半導体装置３０−２に含まれる第１ゲート電極１５−２及び第３ゲート電極３７−２は、入力端４８に共通に接続されている。第１の半導体装置３０−１における第３ゲート電極３７−１、及び第２の半導体装置３０−２における第２ゲート電極１６−２は、それぞれ、周囲から絶縁されている。また、第１の半導体装置３０−１における第１導電型不純物領域１２−１には、ソース電圧ＶＳが印加される。第２の半導体装置３０−２における第２導電型不純物領域１３−２には、ドレイン電圧ＶＤが印加される。
【００９４】
第１の半導体装置３０−１の第２導電型不純物領域１３−１は、第２の半導体装置３０−２の第１導電型不純物領域１２−２と同電位になるように接続されている。第２導電型不純物領域１３−１及び第１導電型不純物領域１２−２は、出力端に接続されている。
【００９５】
ドレイン電圧ＶＤとソース電圧ＶＳとの間の電圧差ＶＤＳは、ドレインしきい値電圧（単体の半導体装置３０でインパクトイオン化が発生する電圧差）以上に設定される。ドレイン電圧としてハイレベルに対応する電圧が用いられ、ソース電圧ＶＳとしてローレベルに対応する電圧が用いられる。
【００９６】
本実施形態に係るＮＯＴ型論理回路３では、入力端４８に第１の半導体装置３０−１にとってのオン電圧（正電圧）が供給された場合、第１の半導体装置３０−１は、オン状態になる。しかし、この場合、第２の半導体装置３０−２はオフ状態になる。その結果、出力端の電圧レベルはソース電圧ＶＳ（ローレベル）になる。一方、入力端４８に第２の半導体装置３０−２にとってのオン電圧（負電圧）が供給された場合、第２の半導体装置３０−２はオン状態になるが、第１の半導体状態はオフ状態になる。その結果、出力端からは、ドレイン電圧ＶＤ（ハイレベル）が出力される。このように、第２の実施形態に係る半導体装置３０を複数用いることによって、ＮＯＴ型論理回路３が実現される。
【００９７】
以上、本実施系形態に係る論理回路として、ＡＮＤ型論理回路、ＯＲ型論理回路、及びＮＯＴ型論理回路について説明した。ここで重要なのは、単一構造を用いて大規模集積回路の基本ゲートが全て構成可能である点である。インパクトイオン化ＭＩＳＦＥＴでは、ゲート電極が存在しない領域（インパクトイオン化が発生する領域）の幅が素子特性に大きな影響を及ぼす。このようなインパクトイオン化ＭＩＳＦＥＴにおいて、同一構造で基本ゲートが構成できることは実用上大きな意味がある。例えば、同一構造をアレー上に並べることにより特性のバラツキを抑制し、且つ、必要な論理回路に従って配線を作りこむことにより、所望する機能を実現することができる。
【００９８】
（第４の実施形態）
続いて、第４の実施形態について説明する。本実施形態では、第２の実施形態で説明した半導体装置３０の製造方法の一例を説明する。
【００９９】
図１４Ａ乃至図１４Ｈは、半導体装置３０の製造方法を示す工程断面図である。
【０１００】
まず、図１４Ａに示されるように、半導体基板１１としてｐ型シリコン基板を用意し、半導体基板１１上に、ゲート絶縁膜１４、第１ゲート電極材料５３、及びハードマスク５４を形成する。具体的には、まず、半導体基板１１の主面上に、ゲート絶縁膜１４を形成する。ゲート絶縁膜１４の膜厚としては、その材料にも依存するが、酸化膜厚換算で０．８〜５ｎｍ程度が適当である。更に、ゲート絶縁膜１４上に、第１ゲート電極１５として用いる第１ゲート電極材料５３を形成する。第１ゲート電極材料５３としては、例えば、高濃度の不純物がドープされたポリシリコン（ＤＯＰＯＳやポリシリコンを形成後にイオン注入したもの）、及び金属材料などを用いることができる。第１ゲート電極材料５３としては、ポリシリコンと金属材料とが組み合わされた材料が用いられてもよい。第１ゲート電極材料５３は、例えば、１０〜１００ｎｍ程度の膜厚で、形成される。更に、ゲート電極材料５３上に、第１ゲート電極材料５３を加工するためのハードマスク５４が形成される。ハードマスク５４の材料としては、例えば、シリコン酸化膜、シリコン窒化膜、それらの積層物等が用いられる。ハードマスク５４の膜厚としては、２０〜１００ｎｍ程度が適当である。更に、ハードマスク５４上にフォトレジストを形成する。そして、フォトリソグラフィにより、フォトレジストに第１ゲート電極１５に対応する形状のパターンを形成する。このパターンを用いて、ハードマスク５４を第１ゲート電極１５に対応する形状に加工する。ハードマスク５４は、例えば、ドライエッチング及びウェットエッチング等により、加工することができる。これにより、図１４Ａに示した構造が得られる。
【０１０１】
次いで、図１４Ｂに示されるように、ハードマスク５４をマスクとして、第１ゲート電極材料５３を加工し、第１ゲート電極１５を形成する。第１ゲート電極材料５３は、例えば、ドライエッチングなどにより加工される。ゲート電極材料５３の種類により、ウェットエッチング等が用いられてもよい。
【０１０２】
次に、図１４Ｃに示されるように、ハードマスク５４および第１ゲート電極１５の側面に、側壁膜５５を形成する。側壁膜５５としては、シリコン酸化膜やシリコン窒化膜などの絶縁膜が好適に用いられる。側壁膜の膜厚は、例えば、５〜１５ｎｍ程度が適当である。側壁膜５５は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等の手法によって絶縁膜を堆積させた後、ドライエッチングによりエッチバックすることで、形成される。
【０１０３】
次いで、図１４Ｄに示されるように、第１ゲート電極１５の両側に、第２ゲート電極用材料５１及び第３ゲート電極用材料５２を形成する。具体的には、ゲート電極形成用の膜を、例えばＣＶＤ法等を用いて成膜する。各ゲート電極形成用の膜としては、例えば、ノンドープポリシリコン膜が用いられる。また、その膜厚は、３０〜１００ｎｍ程度が適当である。成膜後、膜をドライエッチングによりエッチバックする。これにより、第２ゲート電極用材料５１及び第３ゲート電極用材料５２が得られる。更に、第１ゲート電極１５、第２ゲート電極用材料５１、及び第３ゲート電極用材料５２をマスクとして、ＤＨＦ処理等を行い、ゲート絶縁膜１４を加工する。これにより、ゲート絶縁膜１４のうち、被覆された部分だけが残される。以上の工程により、図１４Ｄに示した構造が得られる。
【０１０４】
次に、図１４Ｅに示されるように、第３ゲート電極用材料５２にイオン注入が行なわれ、第３ゲート電極３７が形成される。具体的には、まず、第１導電型不純物領域１２となる予定の領域及び第２ゲート電極用材料５１が被覆され、且つ、第３ゲート電極用材料５２及び第２導電型不純物領域１３となる予定の領域が露出するように、イオン注入マスク５６を形成する。イオン注入マスク５６は、例えば、フォトレジストをパターニングすることにより、形成できる。ここで、イオン注入マスク５６の端部は、第１ゲート電極１５上にあればよい。従って、イオン注入マスク５６の寸法精度として高い精度が要求されることはない。次いで、イオン注入マスク５６をマスクとして、第２導電型不純物領域１３となる予定の領域及び第３ゲート電極用材料５２に、第２導電型の不純物（例えば、ボロンなど）をイオン注入する。これにより、第２導電型不純物領域１３が形成される。また、第３ゲート電極３７が形成される。その後、イオン注入マスク５６は除去される。
【０１０５】
次に、図１４Ｆに示されるように、第２ゲート電極用材料５１にイオン注入が行なわれ、第２ゲート電極１６が形成される。具体的には、まず、第２導電型不純物領域１３及び第３ゲート電極３７が被覆され、且つ、第２ゲート電極用材料５１及び第１導電型不純物領域１２となる予定の領域が露出するように、イオン注入マスク５７が形成される。イオン注入マスク５７は、例えば、フォトレジストをパターニングすることにより、形成できる。ここで、イオン注入マスク５７の端部は、第１ゲート電極１５上にあればよい。従って、イオン注入マスク５７の寸法精度として高い精度が要求されることはない。次いで、イオン注入マスク５７をマスクとして、第１導電型不純物領域１２となる予定の領域及び第２ゲート電極材料に、第１導電型の不純物（例えば、ヒ素、リンなど）をイオン注入する。これにより、第１導電型不純物領域１２が形成される。また、第２ゲート電極１６が形成される。
【０１０６】
なお、第１ゲート電極１５はハードマスク５４を上部に有するため、以上の工程ではドーピングされず、元のドーピングプロファイルが維持されている。
【０１０７】
その後、図１４Ｇに示されるように、イオン注入マスク５７が除去される。
【０１０８】
その後、図１４Ｈに示されるように、ハードマスク５４が除去される。ハードマスク５４は、例えばドライエッチング等の手法を用いることにより、選択的に除去することが可能である。その後、各ゲート電極、第１導電型不純物領域、及び第２導電型不純物領域などに接続される、コンタクトホール（図示せず）が形成される。尚、ハードマスク５４は、コンタクトホール形成時に除去されてもよい。
【０１０９】
以上説明した各工程により、半導体装置３０が得られる。
【０１１０】
本実施形態では、３個のゲート電極を用いているため、第２ゲート電極用材料５１及び第３ゲート電極用材料５２を、第１ゲート電極１５の両側に自己整合的に形成することができる。従って、第１の実施形態のように２個のゲート電極を用いる場合よりも、容易に各ゲート電極を形成することが可能である。
【０１１１】
尚、本実施形態では、ポリシリコン膜に不純物をドーピングすることにより各ゲート電極を形成する手法について説明した。但し、各ゲート電極として金属シリサイド膜を用いることも可能である。この場合には、ポリシリコン膜上に金属膜を堆積させ、熱処理を行なう。これにより、金属シリサイド層を形成することができる。その後、余分な金属を除去することによって、各ゲート電極を形成することも可能である。
【０１１２】
本実施形態に係る製造方法によれば、特殊な工程を必要としないので、プロセス開発および新規装置導入をすることなく、安価に本発明の第２の実施形態による半導体装置３０を製造することが可能である。
【０１１３】
以上、本発明について、第１乃至第４の実施形態を用いて説明した。但し、本発明において明らかにされた半導体装置の概念は、本明細書において明らかにされた上述の実施形態の範囲にとどまらず、本発明の要旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。例えば、本発明においては、インパクトイオン化ＭＩＳＦＥＴをプレーナ構造として説明したが、これを縦型構造に置き換えることも可能である。さらに、縦型構造においては、ゲート電極はチャネルの一面だけではなく、例えば柱状に形成されたチャネルの周囲を覆う、いわゆるサラウンドゲートもしくはゲートオールアラウンド構造を用いることも可能である。
【符号の説明】
【０１１４】
１ ＡＮＤ型論理回路
２ ＯＲ型論理回路
３ ＮＯＴ型論理回路
１０ 半導体装置
１１ 半導体基板
１２ 第１導電型不純物領域
１３ 第２導電型不純物領域
１４ ゲート絶縁膜
１５ 第１ゲート電極
１６ 第２ゲート電極
１７ チャネル非形成領域
１９ 第１領域
２０ 第２領域
２１ 電子
２２ チャネル形成領域
２３ 第１入力端
２４ 第２入力端
２５ 中間領域
２６ 第１領域
２７ 第２領域
２８ 第３領域
２９ 第３入力端
３０ 半導体装置
３１ 一定電圧端
３７ 第３のゲート電極
３８ チャネル領域
４１ 入力端
４２ 正孔
４３ 入力端
４４ 入力端
４５ 入力端
４６ 入力端
４７ 入力端
４８ 入力端
５１ 第２ゲート電極用材料
５２ 第３ゲート電極用材料
５３ ゲート電極材料
５４ ハードマスク
５５ 絶縁膜（側壁膜）
５６ 第一レジストパターン
５７ 第二レジストパターン
１００ インパクトイオン化ＭＩＳＦＥＴ
１０１ ｐ型シリコン基板
１０２ ドレイン領域
１０３ ソース領域
１０４ ゲート絶縁膜
１０５ ゲート電極
１０７ 領域
１０８ チャネル領域
１１０ 電子
１１１ 第１入力端
１１２ 第２入力端
【技術分野】
【０００１】
本発明は、半導体装置と論理回路およびその製造方法に関する。
【背景技術】
【０００２】
電離衝突（インパクトイオン化）によるキャリア（電子および正孔）のアバランシェ増倍の原理を用いた半導体素子として、インパクトイオン化ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が提案及び研究されている。インパクトイオン化ＭＩＳＦＥＴでは、アバランシェ増倍が発生すると電流が急激に増加する特性が、オン−オフ特性を急峻化させるために利用されている。インパクトイオン化ＭＩＳＦＥＴは、ＭＩＳＦＥＴに代わる半導体スイッチ素子として応用されることが期待されている。
【０００３】
図１Ａ及び図１Ｂは、インパクトイオン化ＭＩＳＦＥＴ１００の一例を示す断面図である。図１Ａには、オフ状態における様子が描かれている。図１Ｂには、オン状態における様子が描かれている。図１Ａに示されるように、このインパクトイオン化ＭＩＳＦＥＴは、不純物濃度の低いｐ型シリコン基板１０１、ドレイン領域１０２（高濃度ｎ型）、ソース領域１０３（高濃度ｐ型）、ゲート酸化膜１０４、及びゲート電極１０５を備えている。なお、これら以外にも、インパクトイオン化ＭＩＳＦＥＴ１００は、素子分離領域、層間絶縁膜、配線群などを備えているが、図示は省略される。ここで、ドレイン領域１０２とソース領域１０３の間の領域には、その上にゲート電極１０５が形成されていない領域１０７が存在している。
【０００４】
ドレイン領域１０２には、ドレイン電圧ＶＤが印加される。ソース領域１０３には、ソース電圧ＶＳが印加される。ドレイン電圧ＶＤは、ソース電圧ＶＳよりも十分に高いものとする。
【０００５】
図１Ａに示されるように、オフ時には、ゲート電極１０５に電圧が印加されず、ゲート絶縁膜１０４の下の領域にチャネルは形成されない。ドレイン−ソース間の電圧差ＶＤＳが十分に大きい場合、電圧は、ドレイン領域１０２とソース領域１０３間のｐ型シリコン基板１０１に加わり、ｐ型シリコン基板１０１は完全に空乏化される。このときのドレイン電流は、Ｐ−Ｉ−Ｎ接合の逆バイアス状態における逆方向飽和電流となり、ほとんど流れない。
【０００６】
一方、電圧差ＶＤＳを十分に高い値に維持した上で、ゲート電極１０５に十分に高い電圧を印加したとする。この場合、図１Ｂに示されるように、ゲート電極１０５の下の領域において、ｐ型シリコン基板１０１の表面付近に反転層が形成され、チャネル１０８が形成される。これによって、ｐ型シリコン基板１０１に形成された空乏層の実効的な幅が狭くなり、空乏層内の電界強度が強くなる。その結果、ソース領域１０３から空乏層に注入された電子１１０がインパクトイオン化する。電子１１０のインパクトイオン化は、空乏層中において連鎖的に発生（アバランシェ増倍）し、ドレイン電流が急激に増加する。
【０００７】
ドレイン−ソース間の電圧差ＶＤＳは、チャネル１０８が形成されていないときにはインパクトイオン化を発生させないが、チャネル１０８が形成された場合にはインパクトイオン化が発生するような範囲に設定される。以降、チャネル１０８が形成された状態で、インパクトイオン化を発生させるために必要なドレイン−ソース間電圧ＶＤＳが、ドレインしきい値電圧と記載される。また、チャネル１０８を形成するために必要なゲート電圧が、ゲートしきい値電圧と記載される。また、以下の説明において、チャネル１０８が形成されるようなゲート電圧が、オン電圧と記載される。
【０００８】
インパクトイオン化ＭＩＳＦＥＴでは、ゲートしきい値電圧を境として、ドレイン電流の大きさが急激に変化する。従って、スイッチング特性を高めることができる。
【０００９】
上述のようなインパクトイオン化ＭＩＳＦＥＴは、例えば、非特許文献１に記載されている。尚、非特許文献１に記載された半導体装置では、Ｐ型シリコン基板１０１に代えてＳＯＩ基板が用いられている。しかし、図１Ａ及び図１Ｂに示されたインパクトイオン化ＭＩＳＦＥＴと非特許文献１に記載された半導体装置との間で、動作原理に違いはない。
【００１０】
他の関連技術が、特許文献１に記載されている。特許文献１には、基板領域と、基板領域に形成され不純物を有する第１および第２の不純物領域と、基板領域の第１及び第２の不純物領域に挟まれたチャネル領域の上に絶縁膜を介して形成された第１および第２のゲート導電層と、第１のゲート導電層に電気的に接続された第１のゲート配線層と、第２のゲート導電層に電気的に接続された第２のゲート配線層とを含むことを特徴とする半導体装置が開示されている。また、この公報には、半導体装置を、単体で論理素子として用いる点が記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−２９６６８０号公報
【非特許文献】
【００１２】
【非特許文献１】Ｋ． Ｇｏｐａｌａｋｒｉｓｈｎａｎ ｅｔ ａｌ．， “Ｉ−ＭＯＳ： Ａ Ｎｏｖｅｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ ｗｉｔｈ ａ Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ ｌｏｗｅｒ ｔｈａｎ ｋＴ／ｑ”， ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ， ｐｐ． ２８９−２９２， Ｄｅｃｅｍｂｅｒ ２００２． 説明ページ・行・図面：ｐ．２９０， Ｄｅｖｉｃｅ Ｓｔｒｕｃｔｕｒｅ ａｎｄ Ｐｈｙｓｉｃｓの章， Ｆｉｇ． ２
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明者らは、インパクトイオン化ＭＩＳＦＥＴを用いて、論理回路を形成することを考えた。本発明者らは、論理回路として、基本的な論理機能を有するＡＮＤ型論理回路に着目した。そして、本発明者らは、インパクトイオン化ＭＩＳＦＥＴを２つ用いて、ＡＮＤ型論理回路を実現することを考えた。
【００１４】
図２は、本発明者らが考えたＡＮＤ型論理回路を示す概略図である。このＡＮＤ型論理回路は、第１のインパクトイオン化ＭＩＳＦＥＴ１００−１、及び第２のインパクトイオン化ＭＩＳＦＥＴ１００−２を備えている。各インパクトイオン化ＭＩＳＦＥＴの構成は、図１Ａ及び図１Ｂに示したインパクトイオン化ＭＩＳＦＥＴ１００と同じである。第１のインパクトイオン化ＭＩＳＦＥＴ１００−１においては、ゲート電極１０５が第１入力端１１１に接続されている。第２のインパクトイオン化ＭＩＳＦＥＴ１００−２においては、ゲート電極１０６が第２入力端１１２に接続されている。第１のインパクトイオン化ＭＩＳＦＥＴ１００−１のソース領域１０３−１は、第２のインパクトイオン化ＭＩＳＦＥＴ１００−２のドレイン領域１０２−２と同電位になるように接続されている。
【００１５】
図２に示されるＡＮＤ型論理回路では、第１インパクトイオン化ＭＩＳＦＥＴ１００−１及び第２インパクトイオン化ＭＩＳＦＥＴ１００−２の両方がオン状態の場合にのみ、ドレイン領域１０２−１とソース領域１０３−２との間に電流が流れる。すなわち、第１入力端１１１及び第２入力端１１２の双方にオン電圧が供給された場合に、電流が流れる。従って、ＡＮＤ型の論理機能が実現される。
【００１６】
しかしながら、図２に示されるＡＮＤ型論理回路では、ＡＮＤ型の論理機能を実現するために、２つのインパクトイオン化ＭＩＳＦＥＴ１００を用いる必要がある。そのため、回路面積が増大してしまう、という問題点がある。また、ドレイン領域１０２−１とソース領域１０３−２との間に、ドレインしきい値電圧（単体のインパクトイオン化ＭＩＳＦＥＴでインパクトイオン化が発生する電圧差）の２倍以上の電圧差を設けなければならない。そのため、電源回路を構成するオーバーヘッドにより、回路面積が増大してしまう、という問題点がある。また、消費電力も増大してしまう、という問題点もある。
【００１７】
尚、既述の特許文献１には、半導体装置を、単体で論理素子として用いる点が記載されているが、半導体装置としてインパクトイオン化ＭＩＳＦＥＴを用いる点については記載されていない。
【課題を解決するための手段】
【００１８】
本発明の一形態に係る半導体装置は、第１導電型不純物領域と、前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、第１ゲート電極と、第２ゲート電極とを具備する。前記半導体領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接して設けられた、チャネル形成領域と、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方と前記チャネル形成領域とを隔てるように設けられた、チャネル非形成領域とを備える。前記チャネル形成領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第１ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第１チャネル形成領域と、前記第１チャネル形成領域を前記チャネル非形成領域から隔てるように設けられ、前記第２ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第２チャネル形成領域とを備える。前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義された場合に、前記チャネル非形成領域における前記第１方向に沿う長さは、前記第１チャネル形成領域及び前記第２チャネル形成領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている。
【００１９】
本発明の他の一形態に係るに係る半導体装置は、第１導電型不純物領域と、前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、第１ゲート電極と、第２ゲート電極と、第３ゲート電極とを具備する。前記半導体領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第２領域と、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方に隣接し、前記第３ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第３領域と、前記第２領域と前記第３領域との間に設けられ、前記第１ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第１領域とを有する。前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうちの何れか一つは、しきい値電圧以上のゲート電圧が印加されることが無い、ダミーゲート電極である。前記第１領域、前記第２領域、及び前記第３領域のうち前記ダミーゲート電極に対応する領域が、チャネル非形成領域と定義される。前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義される。前記チャネル非形成領域においては、前記第１方向に沿う長さが、他の２つの領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている。
【００２０】
本発明に係るＡＮＤ型論理回路は、上述の他の一形態に係る半導体装置である、第１の半導体装置と、他の一形態に係る半導体装置である、第２の半導体装置とを具備する。前記第１の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第１入力信号が供給される第１入力信号供給端に接続されている。前記第２の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第２入力信号が供給される第２入力信号供給端に接続されている。前記第１の半導体装置における前記第２導電型不純物領域は、前記第２の半導体装置における前記第１導電型不純物領域と、同電位になるように接続されている。
【００２１】
本発明に係るＯＲ型論理回路は、上述の他の一形態に係る半導体装置である、第１の半導体装置と、他の一形態に係る半導体装置である、第２の半導体装置とを具備する。前記第１の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第１入力信号が供給される第１入力信号供給端に接続されている。前記第２の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第２入力信号が供給される第２入力信号供給端に接続されている。前記第１の半導体装置における前記第２導電型不純物領域は、前記第２の半導体装置における前記第２導電型不純物領域と、同電位になるように接続されている。前記第１の半導体装置における前記第１導電型不純物領域は、前記第２の半導体装置における前記第１導電型不純物領域と、同電位になるように接続されている。
【００２２】
本発明に係るＮＯＴ型論理回路は、上述の他の一形態に係る半導体装置である、第１の半導体装置と、他の一形態に係る半導体装置である、第２の半導体装置とを具備する。前記第１の半導体装置における、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極と、前記第２の半導体装置における、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極とは、入力信号が供給される入力信号供給端に接続されている。前記第１の半導体装置における前記第２導電型不純物領域は、前記第２の半導体装置における前記第１導電型不純物領域と、同電位になるように接続されている。
【００２３】
本発明に係る半導体装置の製造方法の一形態は、第１導電型不純物領域と、前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、第１ゲート電極と、第２ゲート電極と、第３ゲート電極と、を具備し、前記半導体領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第２領域と、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方に隣接し、前記第３ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第３領域と、前記第２領域と前記第３領域との間に設けられ、前記第１ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第１領域とを有し、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうちの何れか一つは、しきい値電圧以上のゲート電圧が印加されることが無い、ダミーゲート電極であり、前記第１領域、前記第２領域、及び前記第３領域のうち前記ダミーゲート電極に対応する領域が、チャネル非形成領域と定義され、前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義され、前記チャネル非形成領域においては、前記第１方向に沿う長さが、他の２つの領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている半導体装置を製造する、半導体装置の製造方法である。この半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を介して、前記第１ゲート電極を形成する工程と、前記第１方向に沿う前記第１ゲート電極材料層の一方の側部に、前記第２ゲート電極を形成するための第２ゲート電極材料層を形成する工程と、前記第１方向に沿う前記第１ゲート電極材料層の他方の側部に、前記第３ゲート電極を形成するための第３ゲート電極材料層を形成する工程と、前記半導体基板上に設定される前記第１導電型不純物領域の形成予定領域、及び前記第２ゲート電極材料層が露出し、前記第３ゲート電極材料層が被覆されるように、第１のレジストマスクを形成する工程と、前記第１のレジストマスクをマスクとしてイオン注入を行い、前記第１導電型不純物領域及び前記第２ゲート電極及を形成する工程と、前記半導体基板上に設定される前記第２導電型不純物領域の形成予定領域、及び前記第３ゲート電極材料層が露出し、前記第２ゲート電極材料層が被覆されるように、第２のレジストマスクを形成する工程と、前記第２のレジストマスクをマスクとしてイオン注入を行ない、前記第２導電型不純物領域及び前記第３ゲート電極を形成する工程とを具備する。前記第１のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第１のレジストマスクを形成する工程を有している。前記第２のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第２のレジストマスクを形成する工程を有している。
【００２４】
本発明に係る半導体装置の製造方法の他の一形態は、第１導電型不純物領域と、前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、第１ゲート電極と、第２ゲート電極と、第３ゲート電極と、を具備し、前記半導体領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第２領域と、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方に隣接し、前記第３ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第３領域と、前記第２領域と前記第３領域との間に設けられ、前記第１ゲート電極にしきい値電圧以上のゲート電圧が印加された場合に反転層が形成される、第１領域とを有し、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうちの何れか一つは、しきい値電圧以上のゲート電圧が印加されることが無い、ダミーゲート電極であり、前記第１領域、前記第２領域、及び前記第３領域のうち前記ダミーゲート電極に対応する領域が、チャネル非形成領域と定義され、前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義され、前記チャネル非形成領域においては、前記第１方向に沿う長さが、他の２つの領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている半導体装置を製造する、半導体装置の製造方法である。この半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜を介して、前記第１ゲート電極を形成する工程と、前記第１方向に沿う前記第１ゲート電極材料層の一方の側部に、前記第２ゲート電極を形成するための第２ゲート電極材料層を形成する工程と、前記第１方向に沿う前記第１ゲート電極材料層の他方の側部に、前記第３ゲート電極を形成するための第３ゲート電極材料層を形成する工程と、前記第２ゲート電極材料層が露出し、前記第３ゲート電極材料層が被覆されるように、第１のレジストマスクを形成する工程と、前記第１のレジストマスクをマスクとして、前記第２ゲート電極材料層上に第１金属膜を形成する工程と、前記第２ゲート電極材料層と前記第１金属膜とを熱処理することにより、前記第２ゲート電極を形成する工程と、前記第３ゲート電極材料層が露出し、前記第２ゲート電極材料層が被覆されるように、第２のレジストマスクを形成する工程と、前記第２のレジストマスクをマスクとして、前記第３ゲート電極材料層上に第２金属膜を形成する工程と、前記第３ゲート電極材料層と前記第２金属膜とを熱処理することにより、前記第３ゲート電極を形成する工程とを具備する。前記第１のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第１のレジストマスクを形成する工程を有している。前記第２のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第２のレジストマスクを形成する工程を有している。
【発明の効果】
【００２５】
本発明によれば、回路面積を抑制し、消費電力を低減できる、半導体装置及びその製造方法が提供される。
【図面の簡単な説明】
【００２６】
【図１Ａ】インパクトイオン化ＭＩＳＦＥＴの一例を示す断面図である。
【図１Ｂ】インパクトイオン化ＭＩＳＦＥＴの一例を示す断面図である。
【図２】ＡＮＤ型論理回路を示す概略図である。
【図３】第１の実施形態に係る半導体装置を概略的に示す断面図である。
【図４】半導体装置の動作を概略的に示す断面図である。
【図５】第２の実施形態に係る半導体装置を概略的に示す断面図である。
【図６】半導体装置を概略的に示す断面図である。
【図７】変形例１に係る半導体装置を概略的に示す断面図である。
【図８】変形例２に係る半導体装置を概略的に示す断面図である。
【図９】変形例３に係る半導体装置を概略的に示す断面図である。
【図１０】変形例４に係る半導体装置を概略的に示す断面図である。
【図１１】ＡＮＤ型論理回路を概略的に示す断面図である。
【図１２】ＯＲ型論理回路を概略的に示す断面図である。
【図１３】ＮＯＴ型論理回路を概略的に示す断面図である。
【図１４Ａ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｂ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｃ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｄ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｅ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｆ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｇ】半導体装置の製造方法を示す工程断面図である。
【図１４Ｈ】半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００２７】
以下に、図面を参照しつつ、本発明の実施形態について説明する。
【００２８】
（第１の実施形態）
図３は、本実施形態に係る半導体装置１０（インパクトイオン化ＭＩＳＦＥＴ）を概略的に示す断面図である。この半導体装置１０は、半導体基板１１、第１導電型不純物領域１２、第２導電型不純物領域１３、ゲート絶縁膜１４、第１ゲート電極１５、及び第２ゲート電極１６を備えている。本実施形態では、第１導電型がｎ型であり、第２導電型がｐ型であるものとする。
【００２９】
半導体基板１１としては、第２導電型の不純物が低濃度でドープされた基板、又は、真性の半導体基板が用いられる。本実施形態では、半導体装置として、ｐ型の不純物が低濃度でドープされたｐ型シリコン基板が用いられるものとする。
【００３０】
第１導電型不純物領域１２及び第２導電型不純物領域１３は、半導体基板１１の表層部に設けられている。第１導電型不純物領域１２は、第１導電型（n型）の不純物が高濃度でドープされた領域である。第２導電型不純物領域１３は、第２導電型（p型）の不純物が高濃度でドープされた領域である。半導体基板１１として不純物濃度が低い第２導電型の半導体基板が用いられる場合、第２導電型不純物領域１３における不純物濃度の方が、半導体基板１１の不純物濃度よりも高い。
【００３１】
第１導電型不純物領域１２と第２導電型不純物領域１３とは、離隔している。第１導電型不純物領域１２と第２導電型不純物領域１３との間は、半導体基板１1の半導体領域によって占められていることになる。第１導電型不純物領域１２には、ドレイン電圧ＶＤが印加される。また、第２導電型不純物領域１３には、ソース電圧ＶＳが印加される。
【００３２】
以下の説明において、第１導電型不純物領域１２から第２導電型不純物領域１３に向かう方向が、第１方向として記載される。また、第１導電型不純物領域１２と第２導電型不純物領域１３との間の領域が、中間領域２５として記載される。
【００３３】
ゲート絶縁膜１４は、中間領域２５上に、設けられている。ゲート絶縁膜１４は、中間領域２５上の一部に設けられていてもよく、中間領域２５上の全体に設けられていてもよい。
【００３４】
第１ゲート電極１５及び第２ゲート電極１６は、ゲート絶縁膜１４上に設けられている。第１ゲート電極１５と第２ゲート電極１６とは、第１方向に沿って並んでいる。第１方向において、第１ゲート電極１５と第２ゲート電極１６との間には、図示しない絶縁膜などが介在している。第１ゲート電極１５は第１入力端２３に接続されており、第２ゲート電極１６は第２入力端２４に接続されている。
【００３５】
第１ゲート電極１５は、第１入力端２３からオン電圧が印加された場合に、中間領域２５における一部の領域に反転層を形成させる。第１ゲート電極１５によって反転層が形成される領域が、第１領域１９として記載される。同様に、第２ゲート電極１６は、第２入力端２４からオン電圧が印加された場合に、中間領域２５における一部の領域に反転層を形成させる。第２ゲート電極１６によって反転層が形成される領域が、第２領域２０として記載される。第２ゲート電極１６は、第２領域２０が第１導電型不純物領域１２と隣接する位置に形成されるように、設けられている。また、第１ゲート電極１５は、第１領域１９が第２領域２０に隣接する位置に形成されるように、設けられている。
【００３６】
第１ゲート電極１５及び第２ゲート電極１６は、中間領域２５の全体に対応して設けられているわけではない。第１ゲート電極１５の第１方向側においては、中間領域２５上にゲート電極が存在していない。その結果、中間領域２５においては、反転層が形成されることの無い領域が形成されている。反転層が形成されることの無い領域が、以下、チャネル非形成領域１７と記載される。一方、第１領域１９と第２領域２０とを含む領域は、以下、チャネル形成領域２２と記載される。
【００３７】
上述の半導体装置１０において、チャネル非形成領域１７の第１方向に沿う長さは、オン時にインパクトイオン化現象が発生するような長さに設定されている。また、ドレイン電圧ＶＤ−ソース電圧ＶＳの電圧差ＶＤＳは、オン時にチャネル非形成領域１７でインパクトイオン化現象が発生するように、設定されている。以下にこの点について、詳述する。
【００３８】
図４は、オン時の半導体装置１０の動作を概略的に示す断面図である。オン時には、オン電圧が、第１ゲート電極１５に印加される。本実施形態では、オン電圧として、ゲートしきい値電圧以上の正電圧が、第１ゲート電極１５に印加される。また、第２ゲート電極１６にも、オン電圧が印加される。これにより、チャネル形成領域２２の全体に、反転層が形成される。その結果、チャネル形成領域２２には、ドレイン電圧ＶＤが印加される。そのため、半導体基板１１に形成された空乏層の第１方向に沿う実効的な幅が、チャネル非形成領域１７における第１方向に沿う長さになる。
【００３９】
ここで、電圧差ＶＤＳが十分に大きく、チャネル非形成領域１７の第１方向に沿う長さが十分に短い場合、第２導電型高濃度不純物領域１３からチャネル非形成領域１７に注入された電子がインパクトイオン化する。このインパクトイオン化は、チャネル非形成領域１７の中で連鎖的に発生（アバランシェ増倍）する。従って、電圧差ＶＤＳがドレインしきい値電圧を越えると、ドレイン電流は急増する。
【００４０】
上述の現象を利用し、電圧差ＶＤＳは、ドレインしきい値電圧以上の値に設定される。また、電圧差ＶＤＳがあまりにも大きすぎると、チャネル形成領域２２に反転層が形成されていない場合にもインパクトイオン化が発生する可能性がある。従って、電圧差ＶＤＳは、チャネル形成領域２２の一部に反転層が形成されていないときにはインパクトイオン化が発生しないような値に設定される。同様に、チャネル非形成領域１７の第１方向に沿う長さは、オン時にインパクトイオン化現象が発生し、チャネル形成領域２２の一部に反転層が形成されていないときにはインパクトイオン化が発生しないような値に設定される。
【００４１】
上述のような構成を採用することにより、第１ゲート電極１５及び第２ゲート電極１６の双方にオン電圧が印加された場合に、オン状態になり、ドレイン電流が流れることになる。一方、第１ゲート電極１５及び第２ゲート電極１６の少なくとも一方にオン電圧が印加されていない場合には、チャネル非形成領域１７においてインパクトイオン化が発生することがなく、ドレイン電流は流れない。すなわち、本実施形態に係る半導体装置１０により、第１入力端２３及び第２入力端２４に入力される電圧のレベルにより出力が制御される、ＡＮＤ型の論理機能が実現される。
【００４２】
以上説明したように、本実施形態に係る半導体装置１０によれば、一つのインパクトイオン化ＭＩＳＦＥＴを用いて、ＡＮＤ型の論理機能を実現することができる。ＡＮＤ型の論理機能を実現するために複数のインパクトイオン化ＭＩＳＦＥＴを用いる必要が無いので、半導体装置１０を微細化することが可能である。
【００４３】
また、本実施形態に係る半導体装置１０において、電圧差ＶＤＳは、チャネル非形成領域１７でインパクトイオン化が発生するような電圧差であればよい。既述の図２に示したＡＮＤ型論理回路のように、電圧差ＶＤＳとして大きな電圧差を用いる必要がない。従って、動作電圧を低減することができ、消費電力を低減することが可能である。
【００４４】
ついで、半導体装置１０を構成する材料などについて説明する。
【００４５】
本実施形態では、半導体基板１１として、シリコン基板が用いられる場合について説明した。但し、半導体基板１１は、シリコン基板に限定されるものではなく、表層部に半導体領域が形成されている基板であれば、他の基板が用いられてもよい。例えば、半導体基板１１として、ゲルマニウム基板が用いられてもよい。ゲルマニウムは、シリコンよりもバンドギャップが低い。従って、ゲルマニウム基板が用いられる場合には、チャネル非形成領域１７においてインパクトイオン化が発生しやすくなる。そのため、ドレインしきい値電圧を小さくすることができる。また、ドレインしきい値電圧は、チャネル非形成領域１７における第１方向に沿う長さにも依存する。この長さが短いほど、電界が強まるので、ドレインしきい値電圧が低くなる。半導体基板１１としてゲルマニウム基板を用いた場合、チャネル非形成領域１７における第１方向に沿う長さを５０ｎｍ以下に設定すれば、ドレインしきい値電圧を１Ｖ以下とすることが可能である。
【００４６】
ゲート絶縁膜１４を形成する材料は、特に限定されない。ゲート絶縁膜１４としては、例えば、シリコン酸化膜、及び高誘電率絶縁膜等を用いることが可能である。高誘電率絶縁膜としては、例えば、金属酸化物、金属シリケート、及び、金属酸化物もしくは金属シリケートに窒素が導入された絶縁膜、等を用いることができる。高誘電率絶縁膜に含まれる金属としては、Ｈｆ、及びＺｒが好ましい。
【００４７】
ゲート絶縁膜１４の膜厚は、例えば、酸化膜換算膜厚として２ｎｍ以下である。このような膜厚である場合、各ゲート電極のしきい値電圧を２Ｖ以下にすることができる。
【００４８】
第１ゲート電極１５および第２ゲート電極１６の材料としては、特に限定されない。第１ゲート電極１５および第２ゲート電極１６としては、例えば、不純物が高濃度でドープされたポリシリコン電極、及び金属ゲート電極等を用いることが可能である。
【００４９】
尚、本実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である場合について説明した。但し、第１導電型がｐ型であり、第２導電型がｎ型である場合についても、本実施形態で説明したのと同様の作用効果を奏することは明らかである。
【００５０】
また、図３に示した半導体装置１０において、チャネル非形成領域１７上には、例えばシリコン酸化膜等の絶縁膜が形成されている。また、図３及び図４では図示しないが、この半導体装置１０は、素子分離領域、層間絶縁膜、及び各電極等に接続される配線群などを備えている。但し、本発明の主旨と直接には関係しないので、それらについての説明は省略する。
【００５１】
（第２の実施形態）
続いて、第２の実施形態について説明する。
【００５２】
図５は、本実施形態に係る半導体装置３０を概略的に示す断面図である。本実施形態では、第１の実施形態に対して、第３ゲート電極３７が追加されている。その他の点については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。
【００５３】
図５に示されるように、ゲート絶縁膜１４は、中間領域25上の全体に設けられている。そして、第３ゲート電極３７は、ゲート絶縁膜１４上に設けられている。第１ゲート電極１５、第２ゲート電極１６、及び第３ゲート電極１６は、第１方向に沿って並んでいる。第１ゲート電極１５は、第２ゲート電極１６と第３ゲート電極３７との間に設けられている。第２ゲート電極１６は第１導電型不純物領域１２側に設けられており、第３ゲート電極３７は第２導電型不純物領域１３側に設けられている。
【００５４】
第１の実施形態と同様に、第１ゲート電極１５は、第１入力端２３に接続されている。第２ゲート電極１６は、第２入力端２４に接続されている。一方、第３ゲート電極３７は、第１ゲート電極１５及び第２ゲート電極１６とは異なり、周囲から絶縁されている。
【００５５】
オン時において、第１ゲート電極１５は、中間領域２５の一部の領域に反転層を形成する。第１ゲート電極１５により反転層が形成される領域が、第１領域２６と記載される。オン時において、第２ゲート電極１６は、中間領域２５の他の一部の領域に反転層を形成する。第２ゲート電極１６により反転層が形成される領域が、第２領域２７と記載される。第２ゲート電極１６は、第２領域２７が第１導電型不純物領域１２に隣接する位置に形成されるように、配置されている。第１ゲート電極１５は、第１領域２６が第２領域２７の第１方向側に隣接する位置に形成されるように、配置されている。第１領域２６及び第２領域２７は、オン時に反転層が形成されるチャネル形成領域２２として機能する。
【００５６】
一方、第３ゲート電極３７は、第１ゲート電極１５及び第２ゲート電極１６とは異なり、周囲から絶縁されている。すなわち、第３ゲート電極３７は、電源もしくは他の論理回路とは接続されていない。ここで、第１領域２６と第２導電型不純物領域１３との間の領域が、第３領域２８と記載される。第３ゲート電極３７は、仮にオン電圧が印加された場合に、第３領域２８に反転層を形成させるように構成されている。しかし、第３ゲート電極３７は、周囲から絶縁されているため、実際には第３領域２８に反転層が形成されることはない。すなわち、第３ゲート電極３７は、オン電圧が印加されることのないダミーゲート電極として機能する。
【００５７】
第３領域２８は、チャネル非形成領域１７として作用する。すなわち、第３領域２８の第１方向に沿う長さは、オン時にインパクトイオン化現象が発生し、オフ時にはインパクトイオン化現象が発生しないような長さに設定されている。
【００５８】
続いて、本実施形態に係る半導体装置３０の動作方法について説明する。
【００５９】
図６は、オン時における半導体装置３０を概略的に示す断面図である。オン時には、第１入力端２３から第１ゲート電極１５にオン電圧が供給される。また、第２入力端２４から第２ゲート電極１６にオン電圧が供給される。これにより、第１領域２６及び第２領域２７に、反転層が形成される。その結果、第１の実施形態と同様に、第２導電型不純物領域１３から第３領域２８に注入された電子２１がインパクトイオン化する。そのため、第１導電型不純物領域１２と第２導電型不純物領域１３との間が実質的に導通する。
【００６０】
一方、第１ゲート電極１５及び第２ゲート電極１６のうちの少なくとも一方にオン電圧が印加されていない場合には、第１領域２６及び第２領域２７の少なくとも一方において反転層が形成されない。そのため、第３領域２８にてインパクトイオン化現象が発生せず、第１導電型不純物領域１２と第２導電型不純物領域１３との間は導通しない。
【００６１】
以上説明したように、本実施形態のような構成を採用することによっても、第１の実施形態と同様の作用効果を奏することができる。
【００６２】
（変形例１）
続いて、本実施形態の変形例１について説明する。図７は、本変形例に係る半導体装置３０を概略的に示す断面図である。本変形例では、第３ゲート電極３７が、周囲から絶縁されているのではなく、一定電圧端３１に接続されている。第３ゲート電極３７には、一定電圧端３１から、第３領域２８におけるキャリア密度を制御するための制御電圧が印加される。
【００６３】
本変形例のような構成を採用することにより、第３領域２８におけるキャリア密度を制御することができ、短チャネル効果が起こることを防止できる。これにより、半導体装置３０をより安定的に動作させることが可能になる。
【００６４】
（変形例２）
続いて、本実施形態の変形例２について説明する。図８は、本変形例に係る半導体装置３０を概略的に示す断面図である。本変形例では、第３ゲート電極３７に第３入力端２９が接続されており、第２ゲート電極１６がダミーゲートとして機能する。また、第１導電型不純物領域１２にソース電圧ＶＳが印加され、第２導電型不純物領域１３にドレイン電圧ＶＤが印加される。ここで、ドレイン電圧ＶＤはソース電圧ＶＳよりも低く、負電圧である。その他の点については、図５に示した半導体装置３０と同様であるので、詳細な説明は省略する。
【００６５】
本変形例においては、第１ゲート電極１５にオン電圧が印加された場合、第１領域２６に反転層が形成される。第３ゲート電極３７にオン電圧が印加された場合、第３領域２８に反転層が形成される。尚、後述のように、本変形例では、オン電圧として負電圧が用いられる。本変形例においては、第１領域２６及び第３領域２８がチャネル形成領域２２として機能する。一方、第２領域２７は、既述の実施形態におけるチャネル非形成領域１７として機能する。すなわち、第１方向に沿う第２領域２７の長さは、チャネル形成領域２２に反転層が形成された場合にインパクトイオン化が発生するような長さに設定されている。
【００６６】
続いて、本変形例に係る半導体装置３０の動作方法について説明する。本変形例では、キャリアとして、電子ではなく正孔（ホール）が用いられる。すなわち、図５に示した半導体装置３０はｎ型のインパクトイオン化ＭＩＳＦＥＴとして動作するのに対し、本変形例に係る半導体装置３０は、ｐ型のインパクトイオン化ＭＩＳＦＥＴとして動作する。
【００６７】
第１ゲート電極１５及び第３ゲート電極３７の双方にオン電圧が印加された場合について説明する。ここで、本変形例では、ゲートしきい値電圧は負電圧である。すなわち、オン電圧は、ゲートしきい値電圧以下の負電圧である。この場合、第１領域２６及び第３領域２８に、反転層が形成される。例えば、ゲート絶縁膜１４の酸化膜換算膜厚が２ｎｍ以下の場合、−２Ｖ以下の電圧が第１ゲート電極１５及び第３ゲート電極３７に印加されると、反転層が形成される。ここで、ドレイン−ソース間の電圧差（ＶＤＳ）がある程度高ければ（ドレインしきい値電圧以上の電圧差）であれば、半導体基板１１に形成された空乏層の第１方向に沿う実効的な長さが十分に短くなる。その結果、空乏層内の電界強度が十分に強くなる。これにより、第１導電型不純物領域１２から第２領域２７に注入された正孔（ホール）４２がインパクトイオン化する。正孔４２のインパクトイオン化は、第２領域２７の中で連鎖的に発生（アバランシェ増倍）し、ドレイン電流が急激に増加する。
【００６８】
一方、第１ゲート電極１５及び第３ゲート電極３７の少なくとも一方にオン電圧が印加されていない場合には、第１領域２６及び第３領域２８の少なくとも一方には反転層が形成されない。そのため、第２領域２７においてインパクトイオン化が発生することはなく、ドレイン電流は流れない。
【００６９】
従って、ドレイン−ソース間電圧ＶＤＳを、チャネル形成領域２２（第１領域２６及び第３領域２８）の全体に反転層が形成されていないときには第２領域２７においてインパクトイオン化が発生せず、チャネル形成領域２２の全体に反転層が形成された場合に第２領域２７においてインパクトイオン化が発生するような範囲に設定すれば、半導体装置３０をｐ型のインパクトイオン化ＭＩＳＦＥＴとして動作させることができる。
【００７０】
（変形例３）
続いて、変形例３について説明する。図９は、本変形例に係る半導体装置３０を概略的に示す断面図である。本変形例においては、第１ゲート電極１５及び第２ゲート電極１６が入力端４１に共通に接続されている。すなわち、第１ゲート電極１５と第２ゲート電極１６とは短絡されている。その他の点については、図５に示した半導体装置と同様の構成を採用することができるので、詳細な説明は省略する。
【００７１】
本変形例では、第１ゲート電極１５及び第２ゲート電極１６に入力端４１からオン電圧が印加された場合に、第１領域２６及び第２領域２７に反転層が形成される。その結果、第３領域２８にてインパクトイオン化が発生し、第１導電型不純物領域１２と第２導電型不純物領域１３との間が導通する。
【００７２】
すなわち、本実施形態では、入力端４１に印加される電圧のレベルによって、第１導電型不純物領域１２と第２導電型不純物領域１３との間が導通するか否かが切り替えられる。従って、半導体装置３０を、単一入力型のスイッチング素子として動作させることができる。
【００７３】
（変形例４）
続いて、変形例４について説明する。図１０は、本変形例に係る半導体装置３０を概略的に示す断面図である。本変形例においては、第２ゲート電極１６が周囲から絶縁されている。第１ゲート電極１５及び第３ゲート電極３７が、入力端４３に共通に接続されている。すなわち、第１ゲート電極１５と第３ゲート電極３７とは短絡されている。その他の点については、変形例２（図８参照）と同様の構成を採用することができるので、詳細な説明は省略する。
【００７４】
本変形例においては、入力端４３からオン電圧が各ゲート電極（１５、３７）に印加されると、第１領域２６及び第３領域２８に反転層が形成される。尚、変形例２と同様に、本変形例におけるオン電圧は、負電圧である。その結果、第２領域２７において、正孔がインパクトイオン化し、第１導電型不純物領域１２と第２導電型不純物領域１３との間が導通する。従って、本変形例のような構成を採用することによっても、半導体装置３０を、単一入力型のスイッチング素子として動作させることができる。
【００７５】
以上、第２の実施形態及びその変形例１乃至４について説明した。第２の実施形態及びその変形例１乃至４では、第２ゲート電極及び第３ゲート電極のいずれかが、ダミーゲート電極として機能する場合について説明した。但し、第１ゲート電極がダミーゲート電極として機能するように、半導体装置３０が構成されていてもよい。すなわち、第２領域２７及び第３領域２８の双方に反転層が形成された場合に、第１領域２６においてインパクトイオン化が発生するように、第１領域２６の第１方向に沿う長さが設定されていてもよい。
【００７６】
ここで、本実施形態に係る半導体装置３０を用いれば、同一の基本構造を用いて、異なる機能が実現される。すなわち、第１領域２６、第２領域２７、及び第３領域２８それぞれについて、第１方向に沿う長さが、他の２つの領域に反転層が形成された場合にインパクトイオン化が発生し、他の２つの領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化が発生しないような長さに設定される。このような構造を採用すれば、各ゲート電極、第１導電型不純物領域１２、及び第２導電型不純物領域１３に接続される配線を適宜選択することにより、半導体装置３０が実現する機能を所望する機能にすることができる。このことは、素子特性のばらつきを低減する観点から非常に好ましい。所望する機能を実現するための回路を製造する場合、同一の基本構造を複数形成した後、各基本構造が所望する機能を実現するように、各基本構造に接続される配線を形成すればよい。仮に、異なる機能を実現するために異なる基本構造を用いる場合には、製造ばらつき等により、異なる基本構造間で特性がばらつき易い。これに対して、本実施形態では、基本構造が１種類で済むので、素子特性のばらつきを著しく低減することが可能である。
【００７７】
（第３の実施形態）
続いて、第３の実施形態について説明する。本実施形態では、第２の実施形態で説明した半導体装置３０を複数（２つ）用いた、論理回路について説明する。
【００７８】
＜ＡＮＤ型論理回路＞
まず、ＡＮＤ型論理回路について説明する。図１１は、本実施形態に係るＡＮＤ型論理回路１を概略的に示す断面図である。図１１に示されるように、このＡＮＤ型論理回路１は、第１の半導体装置３０−１と、第２の半導体装置３０−２とを備えている。各半導体装置３０の構成は、第２の実施形態の変形例３（図９参照）と同様であるものとする。
【００７９】
第１の半導体装置３０−１においては、第１ゲート電極１５−１及び第２ゲート電極１６−１が、入力端４４に共通に接続されている。また、第３ゲート電極３７−１は、周囲から絶縁されている。また、第１導電型不純物領域１２−１には、ドレイン電圧ＶＤが印加される。
【００８０】
第２の半導体装置３０−２においては、第１ゲート電極１５−２及び第２ゲート電極１６−２が、入力端４５に共通に接続されている。また、第３ゲート電極３７−２は、周囲から絶縁されている。第２導電型不純物領域１３−２には、ソース電圧ＶＳが印加される。
【００８１】
第１の半導体装置３０−１の第２導電型不純物領域１３−１は、第２の半導体装置３０−２の第１導電型不純物領域１２−２と同電位になるように接続されている。
【００８２】
尚、ドレイン電圧ＶＤとしては、ソース電圧ＶＳよりも高い電圧が用いられる。ドレイン電圧ＶＤとソース電圧ＶＳとの間の電圧差ＶＤＳは、ドレインしきい値電圧（単体の半導体装置３０でインパクトイオン化が発生する電圧差）以上に設定される。
【００８３】
本実施形態に係るＡＮＤ論理回路１では、入力端４４及び入力端４５の双方にオン電圧が印加された場合に、第１の半導体装置３０−１及び第２の半導体装置３０の双方がオン状態になる。その結果、第１導電型不純物領域１２−１と第２導電型不純物領域１３−２との間が導通する。一方、入力端４４及び入力端４５の少なくとも一方にオン電圧が印加されていない場合には、どちらかの半導体装置がオフ状態となり、第１導電型不純物領域１２−１と第２導電型不純物領域１３−２との間は導通しない。このように、第２の実施形態に係る半導体装置３０を複数用いることによって、ＡＮＤ型論理回路が実現される。
【００８４】
＜ＯＲ型論理回路＞
続いて、第ＯＲ型論理回路について説明する。
【００８５】
図１２は、本実施形態に係るＯＲ型論理回路２を概略的に示す断面図である。図１２に示されるように、このＯＲ型論理回路２は、第１の半導体装置３０−１と、第２の半導体装置３０−２とを備えている。各半導体装置３０の構成は、第２の実施形態の変形例３（図９参照）と同様であるものとする。
【００８６】
第１の半導体装置３０−１においては、第１ゲート電極１５−１及び第２ゲート電極１６−１が、入力端４６に共通に接続されている。また、第３ゲート電極３７−１は、周囲から絶縁されている。また、第１導電型不純物領域１２−１には、ドレイン電圧ＶＤが印加される。
【００８７】
第２の半導体装置３０−２においては、第１ゲート電極１５−２及び第２ゲート電極１６−２が、入力端４７に共通に接続されている。また、第３ゲート電極３７−２は、周囲から絶縁されている。第２導電型不純物領域１３−２には、ソース電圧ＶＳが印加される。
【００８８】
第１の半導体装置３０−１の第１導電型不純物領域１２−１は、第２の半導体装置３０−２の第１導電型不純物領域１２−２と同電位になるように接続されている。第１の半導体装置３０−１の第２導電型不純物領域１３−１は、第２の半導体装置３０−２の第２導電型不純物領域１３−２と同電位になるように接続されている。
【００８９】
尚、ドレイン電圧ＶＤとしては、ソース電圧ＶＳよりも高い電圧が用いられる。ドレイン電圧ＶＤとソース電圧ＶＳとの間の電圧差ＶＤＳは、ドレインしきい値電圧（単体の半導体装置３０でインパクトイオン化が発生する電圧差）以上に設定される。
【００９０】
本実施形態に係るＯＲ型論理回路２では、入力端４６及び入力端４７の少なくとも一方にオン電圧が印加された場合に、第１の半導体装置３０−１及び第２の半導体装置３０の少なくとも一方がオン状態になる。その結果、第１導電型不純物領域１２−１と第２導電型不純物領域１３−２との間が導通する。一方、入力端４６及び入力端４７のどちらにもオン電圧が印加されていない場合には、オフ状態となり、第１導電型不純物領域１２−１と第２導電型不純物領域１３−２との間は導通しない。このように、第２の実施形態に係る半導体装置３０を複数用いることによって、ＯＲ型論理回路が実現される。
【００９１】
＜ＮＯＴ型論理回路＞
続いて、ＮＯＴ型論理回路について説明する。
【００９２】
図１３は、本実施形態に係るＮＯＴ型論理回路３を概略的に示す断面図である。図１３に示されるように、このＮＯＴ型論理回路３は、第１の半導体装置３０−１と、第２の半導体装置３０−２とを備えている。第１の半導体装置３０−１としては、第２の実施形態における変形例３（図９参照）と同様のものが用いられる。第２の半導体装置３０−２としては、第２の実施形態における変形例４（図１０参照）と同様のものが用いられる。
【００９３】
第１の半導体装置３０−１に含まれる第１ゲート電極１５−１及び第２ゲート電極１６−１、及び第２の半導体装置３０−２に含まれる第１ゲート電極１５−２及び第３ゲート電極３７−２は、入力端４８に共通に接続されている。第１の半導体装置３０−１における第３ゲート電極３７−１、及び第２の半導体装置３０−２における第２ゲート電極１６−２は、それぞれ、周囲から絶縁されている。また、第１の半導体装置３０−１における第１導電型不純物領域１２−１には、ソース電圧ＶＳが印加される。第２の半導体装置３０−２における第２導電型不純物領域１３−２には、ドレイン電圧ＶＤが印加される。
【００９４】
第１の半導体装置３０−１の第２導電型不純物領域１３−１は、第２の半導体装置３０−２の第１導電型不純物領域１２−２と同電位になるように接続されている。第２導電型不純物領域１３−１及び第１導電型不純物領域１２−２は、出力端に接続されている。
【００９５】
ドレイン電圧ＶＤとソース電圧ＶＳとの間の電圧差ＶＤＳは、ドレインしきい値電圧（単体の半導体装置３０でインパクトイオン化が発生する電圧差）以上に設定される。ドレイン電圧としてハイレベルに対応する電圧が用いられ、ソース電圧ＶＳとしてローレベルに対応する電圧が用いられる。
【００９６】
本実施形態に係るＮＯＴ型論理回路３では、入力端４８に第１の半導体装置３０−１にとってのオン電圧（正電圧）が供給された場合、第１の半導体装置３０−１は、オン状態になる。しかし、この場合、第２の半導体装置３０−２はオフ状態になる。その結果、出力端の電圧レベルはソース電圧ＶＳ（ローレベル）になる。一方、入力端４８に第２の半導体装置３０−２にとってのオン電圧（負電圧）が供給された場合、第２の半導体装置３０−２はオン状態になるが、第１の半導体状態はオフ状態になる。その結果、出力端からは、ドレイン電圧ＶＤ（ハイレベル）が出力される。このように、第２の実施形態に係る半導体装置３０を複数用いることによって、ＮＯＴ型論理回路３が実現される。
【００９７】
以上、本実施系形態に係る論理回路として、ＡＮＤ型論理回路、ＯＲ型論理回路、及びＮＯＴ型論理回路について説明した。ここで重要なのは、単一構造を用いて大規模集積回路の基本ゲートが全て構成可能である点である。インパクトイオン化ＭＩＳＦＥＴでは、ゲート電極が存在しない領域（インパクトイオン化が発生する領域）の幅が素子特性に大きな影響を及ぼす。このようなインパクトイオン化ＭＩＳＦＥＴにおいて、同一構造で基本ゲートが構成できることは実用上大きな意味がある。例えば、同一構造をアレー上に並べることにより特性のバラツキを抑制し、且つ、必要な論理回路に従って配線を作りこむことにより、所望する機能を実現することができる。
【００９８】
（第４の実施形態）
続いて、第４の実施形態について説明する。本実施形態では、第２の実施形態で説明した半導体装置３０の製造方法の一例を説明する。
【００９９】
図１４Ａ乃至図１４Ｈは、半導体装置３０の製造方法を示す工程断面図である。
【０１００】
まず、図１４Ａに示されるように、半導体基板１１としてｐ型シリコン基板を用意し、半導体基板１１上に、ゲート絶縁膜１４、第１ゲート電極材料５３、及びハードマスク５４を形成する。具体的には、まず、半導体基板１１の主面上に、ゲート絶縁膜１４を形成する。ゲート絶縁膜１４の膜厚としては、その材料にも依存するが、酸化膜厚換算で０．８〜５ｎｍ程度が適当である。更に、ゲート絶縁膜１４上に、第１ゲート電極１５として用いる第１ゲート電極材料５３を形成する。第１ゲート電極材料５３としては、例えば、高濃度の不純物がドープされたポリシリコン（ＤＯＰＯＳやポリシリコンを形成後にイオン注入したもの）、及び金属材料などを用いることができる。第１ゲート電極材料５３としては、ポリシリコンと金属材料とが組み合わされた材料が用いられてもよい。第１ゲート電極材料５３は、例えば、１０〜１００ｎｍ程度の膜厚で、形成される。更に、ゲート電極材料５３上に、第１ゲート電極材料５３を加工するためのハードマスク５４が形成される。ハードマスク５４の材料としては、例えば、シリコン酸化膜、シリコン窒化膜、それらの積層物等が用いられる。ハードマスク５４の膜厚としては、２０〜１００ｎｍ程度が適当である。更に、ハードマスク５４上にフォトレジストを形成する。そして、フォトリソグラフィにより、フォトレジストに第１ゲート電極１５に対応する形状のパターンを形成する。このパターンを用いて、ハードマスク５４を第１ゲート電極１５に対応する形状に加工する。ハードマスク５４は、例えば、ドライエッチング及びウェットエッチング等により、加工することができる。これにより、図１４Ａに示した構造が得られる。
【０１０１】
次いで、図１４Ｂに示されるように、ハードマスク５４をマスクとして、第１ゲート電極材料５３を加工し、第１ゲート電極１５を形成する。第１ゲート電極材料５３は、例えば、ドライエッチングなどにより加工される。ゲート電極材料５３の種類により、ウェットエッチング等が用いられてもよい。
【０１０２】
次に、図１４Ｃに示されるように、ハードマスク５４および第１ゲート電極１５の側面に、側壁膜５５を形成する。側壁膜５５としては、シリコン酸化膜やシリコン窒化膜などの絶縁膜が好適に用いられる。側壁膜の膜厚は、例えば、５〜１５ｎｍ程度が適当である。側壁膜５５は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等の手法によって絶縁膜を堆積させた後、ドライエッチングによりエッチバックすることで、形成される。
【０１０３】
次いで、図１４Ｄに示されるように、第１ゲート電極１５の両側に、第２ゲート電極用材料５１及び第３ゲート電極用材料５２を形成する。具体的には、ゲート電極形成用の膜を、例えばＣＶＤ法等を用いて成膜する。各ゲート電極形成用の膜としては、例えば、ノンドープポリシリコン膜が用いられる。また、その膜厚は、３０〜１００ｎｍ程度が適当である。成膜後、膜をドライエッチングによりエッチバックする。これにより、第２ゲート電極用材料５１及び第３ゲート電極用材料５２が得られる。更に、第１ゲート電極１５、第２ゲート電極用材料５１、及び第３ゲート電極用材料５２をマスクとして、ＤＨＦ処理等を行い、ゲート絶縁膜１４を加工する。これにより、ゲート絶縁膜１４のうち、被覆された部分だけが残される。以上の工程により、図１４Ｄに示した構造が得られる。
【０１０４】
次に、図１４Ｅに示されるように、第３ゲート電極用材料５２にイオン注入が行なわれ、第３ゲート電極３７が形成される。具体的には、まず、第１導電型不純物領域１２となる予定の領域及び第２ゲート電極用材料５１が被覆され、且つ、第３ゲート電極用材料５２及び第２導電型不純物領域１３となる予定の領域が露出するように、イオン注入マスク５６を形成する。イオン注入マスク５６は、例えば、フォトレジストをパターニングすることにより、形成できる。ここで、イオン注入マスク５６の端部は、第１ゲート電極１５上にあればよい。従って、イオン注入マスク５６の寸法精度として高い精度が要求されることはない。次いで、イオン注入マスク５６をマスクとして、第２導電型不純物領域１３となる予定の領域及び第３ゲート電極用材料５２に、第２導電型の不純物（例えば、ボロンなど）をイオン注入する。これにより、第２導電型不純物領域１３が形成される。また、第３ゲート電極３７が形成される。その後、イオン注入マスク５６は除去される。
【０１０５】
次に、図１４Ｆに示されるように、第２ゲート電極用材料５１にイオン注入が行なわれ、第２ゲート電極１６が形成される。具体的には、まず、第２導電型不純物領域１３及び第３ゲート電極３７が被覆され、且つ、第２ゲート電極用材料５１及び第１導電型不純物領域１２となる予定の領域が露出するように、イオン注入マスク５７が形成される。イオン注入マスク５７は、例えば、フォトレジストをパターニングすることにより、形成できる。ここで、イオン注入マスク５７の端部は、第１ゲート電極１５上にあればよい。従って、イオン注入マスク５７の寸法精度として高い精度が要求されることはない。次いで、イオン注入マスク５７をマスクとして、第１導電型不純物領域１２となる予定の領域及び第２ゲート電極材料に、第１導電型の不純物（例えば、ヒ素、リンなど）をイオン注入する。これにより、第１導電型不純物領域１２が形成される。また、第２ゲート電極１６が形成される。
【０１０６】
なお、第１ゲート電極１５はハードマスク５４を上部に有するため、以上の工程ではドーピングされず、元のドーピングプロファイルが維持されている。
【０１０７】
その後、図１４Ｇに示されるように、イオン注入マスク５７が除去される。
【０１０８】
その後、図１４Ｈに示されるように、ハードマスク５４が除去される。ハードマスク５４は、例えばドライエッチング等の手法を用いることにより、選択的に除去することが可能である。その後、各ゲート電極、第１導電型不純物領域、及び第２導電型不純物領域などに接続される、コンタクトホール（図示せず）が形成される。尚、ハードマスク５４は、コンタクトホール形成時に除去されてもよい。
【０１０９】
以上説明した各工程により、半導体装置３０が得られる。
【０１１０】
本実施形態では、３個のゲート電極を用いているため、第２ゲート電極用材料５１及び第３ゲート電極用材料５２を、第１ゲート電極１５の両側に自己整合的に形成することができる。従って、第１の実施形態のように２個のゲート電極を用いる場合よりも、容易に各ゲート電極を形成することが可能である。
【０１１１】
尚、本実施形態では、ポリシリコン膜に不純物をドーピングすることにより各ゲート電極を形成する手法について説明した。但し、各ゲート電極として金属シリサイド膜を用いることも可能である。この場合には、ポリシリコン膜上に金属膜を堆積させ、熱処理を行なう。これにより、金属シリサイド層を形成することができる。その後、余分な金属を除去することによって、各ゲート電極を形成することも可能である。
【０１１２】
本実施形態に係る製造方法によれば、特殊な工程を必要としないので、プロセス開発および新規装置導入をすることなく、安価に本発明の第２の実施形態による半導体装置３０を製造することが可能である。
【０１１３】
以上、本発明について、第１乃至第４の実施形態を用いて説明した。但し、本発明において明らかにされた半導体装置の概念は、本明細書において明らかにされた上述の実施形態の範囲にとどまらず、本発明の要旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。例えば、本発明においては、インパクトイオン化ＭＩＳＦＥＴをプレーナ構造として説明したが、これを縦型構造に置き換えることも可能である。さらに、縦型構造においては、ゲート電極はチャネルの一面だけではなく、例えば柱状に形成されたチャネルの周囲を覆う、いわゆるサラウンドゲートもしくはゲートオールアラウンド構造を用いることも可能である。
【符号の説明】
【０１１４】
１ ＡＮＤ型論理回路
２ ＯＲ型論理回路
３ ＮＯＴ型論理回路
１０ 半導体装置
１１ 半導体基板
１２ 第１導電型不純物領域
１３ 第２導電型不純物領域
１４ ゲート絶縁膜
１５ 第１ゲート電極
１６ 第２ゲート電極
１７ チャネル非形成領域
１９ 第１領域
２０ 第２領域
２１ 電子
２２ チャネル形成領域
２３ 第１入力端
２４ 第２入力端
２５ 中間領域
２６ 第１領域
２７ 第２領域
２８ 第３領域
２９ 第３入力端
３０ 半導体装置
３１ 一定電圧端
３７ 第３のゲート電極
３８ チャネル領域
４１ 入力端
４２ 正孔
４３ 入力端
４４ 入力端
４５ 入力端
４６ 入力端
４７ 入力端
４８ 入力端
５１ 第２ゲート電極用材料
５２ 第３ゲート電極用材料
５３ ゲート電極材料
５４ ハードマスク
５５ 絶縁膜（側壁膜）
５６ 第一レジストパターン
５７ 第二レジストパターン
１００ インパクトイオン化ＭＩＳＦＥＴ
１０１ ｐ型シリコン基板
１０２ ドレイン領域
１０３ ソース領域
１０４ ゲート絶縁膜
１０５ ゲート電極
１０７ 領域
１０８ チャネル領域
１１０ 電子
１１１ 第１入力端
１１２ 第２入力端
【特許請求の範囲】
【請求項１】
第１導電型不純物領域と、
前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、
前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた半導体領域と、
第１ゲート電極と、
第２ゲート電極と、
を具備し、
前記半導体領域は、
前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接して設けられた、チャネル形成領域と、
前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方と前記チャネル形成領域とを隔てるように設けられた、チャネル非形成領域とを備え、
前記チャネル形成領域は、
前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にオン電圧が印加された場合に反転層が形成される、第２領域と、
前記第２チャネル形成領域を前記チャネル非形成領域から隔てるように設けられ、前記第１ゲート電極にオン電圧が印加された場合に反転層が形成される、第１領域とを備え、
前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義された場合に、前記チャネル非形成領域における前記第１方向に沿う長さは、前記第１チャネル形成領域及び前記第２チャネル形成領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている、
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記第１ゲート電極は、ゲート絶縁膜を介して、前記第１領域上に配置されており、
前記第２ゲート電極は、前記ゲート絶縁膜を介して、前記第２領域上に配置されている
半導体装置。
【請求項３】
請求項２に記載された半導体装置であって、
更に、
前記ゲート絶縁膜を介して前記チャネル非形成領域上に配置された、第３ゲート電極
を具備する
半導体装置。
【請求項４】
請求項３に記載された半導体装置であって、
前記第３ゲート電極は、周囲から絶縁されている
半導体装置。
【請求項５】
第１導電型不純物領域と、
前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、
前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、
第１ゲート電極と、
第２ゲート電極と、
第３ゲート電極と、
を具備し、
前記半導体領域は、
前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にオン電圧が印加された場合に反転層が形成される、第２領域と、
前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方に隣接し、前記第３ゲート電極にオン電圧が印加された場合に反転層が形成される、第３領域と、
前記第２領域と前記第３領域との間に設けられ、前記第１ゲート電極にオン電圧が印加された場合に反転層が形成される、第１領域とを有し、
前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうちの何れか一つは、オン電圧が印加されることが無い、ダミーゲート電極であり、
前記第１領域、前記第２領域、及び前記第３領域のうち前記ダミーゲート電極に対応する領域が、チャネル非形成領域と定義され、
前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義され、
前記チャネル非形成領域においては、前記第１方向に沿う長さが、他の２つの領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている
半導体装置。
【請求項６】
請求項５に記載された半導体装置であって、
前記ダミーゲート電極は、周囲から絶縁されている
半導体装置。
【請求項７】
請求項５に記載された半導体装置であって、
前記チャネル非形成領域に対応するゲート電極は、制御配線に接続されており、
前記制御配線は、短チャネル効果が起こらないように前記チャネル非形成領域におけるキャリア密度を制御する制御電圧を、前記チャネル非形成領域に対応するゲート電極に印加する
半導体装置。
【請求項８】
請求項５乃至７の何れかに記載された半導体装置であって、
前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、別々の入力信号供給配線に接続されている
半導体装置。
【請求項９】
請求項５乃至７の何れかに記載された半導体装置であって、
前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、配線を介して短絡されている
半導体装置。
【請求項１０】
請求項５乃至７の何れかに記載された半導体装置である、第１の半導体装置と、
請求項５乃至７の何れかに記載された半導体装置である、第２の半導体装置と、
を具備し、
前記第１の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第１入力信号が供給される第１入力信号供給端に接続されており、
前記第２の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第２入力信号が供給される第２入力信号供給端に接続されており、
前記第１の半導体装置における前記第２導電型不純物領域は、前記第２の半導体装置における前記第１導電型不純物領域と、同電位になるように接続されている
ＡＮＤ型論理回路。
【請求項１１】
請求項５乃至７の何れかに記載された半導体装置である、第１の半導体装置と、
請求項５乃至７の何れかに記載された半導体装置である、第２の半導体装置と、
を具備し、
前記第１の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第１入力信号が供給される第１入力信号供給端に接続されており、
前記第２の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第２入力信号が供給される第２入力信号供給端に接続されており、
前記第１の半導体装置における前記第２導電型不純物領域は、前記第２の半導体装置における前記第２導電型不純物領域と、同電位になるように接続され、
前記第１の半導体装置における前記第１導電型不純物領域は、前記第２の半導体装置における前記第１導電型不純物領域と、同電位になるように接続されている
ＯＲ型論理回路。
【請求項１２】
請求項５乃至７の何れかに記載された半導体装置である、第１の半導体装置と、
請求項５乃至７の何れかに記載された半導体装置である、第２の半導体装置と、
を具備し、
前記第１の半導体装置における、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極と、前記第２の半導体装置における、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極とは、入力信号が供給される入力信号供給端に接続されており、
前記第１の半導体装置における前記第２導電型不純物領域は、前記第２の半導体装置における前記第１導電型不純物領域と、同電位になるように接続されている
ＮＯＴ型論理回路。
【請求項１３】
第１導電型不純物領域と、前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、第１ゲート電極と、第２ゲート電極と、第３ゲート電極と、を具備し、前記半導体領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にオン電圧が印加された場合に反転層が形成される、第２領域と、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方に隣接し、前記第３ゲート電極にオン電圧が印加された場合に反転層が形成される、第３領域と、前記第２領域と前記第３領域との間に設けられ、前記第１ゲート電極にオン電圧が印加された場合に反転層が形成される、第１領域とを有し、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうちの何れか一つは、オン電圧が印加されることが無い、ダミーゲート電極であり、前記第１領域、前記第２領域、及び前記第３領域のうち前記ダミーゲート電極に対応する領域が、チャネル非形成領域と定義され、前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義され、前記チャネル非形成領域においては、前記第１方向に沿う長さが、他の２つの領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている半導体装置を製造する、半導体装置の製造方法であって、
半導体基板上に、ゲート絶縁膜を介して、前記第１ゲート電極を形成する工程と、
前記第１方向に沿う前記第１ゲート電極材料層の一方の側部に、前記第２ゲート電極を形成するための第２ゲート電極材料層を形成する工程と、
前記第１方向に沿う前記第１ゲート電極材料層の他方の側部に、前記第３ゲート電極を形成するための第３ゲート電極材料層を形成する工程と、
前記半導体基板上に設定される前記第１導電型不純物領域の形成予定領域、及び前記第２ゲート電極材料層が露出し、前記第３ゲート電極材料層が被覆されるように、第１のレジストマスクを形成する工程と、
前記第１のレジストマスクをマスクとしてイオン注入を行い、前記第１導電型不純物領域及び前記第２ゲート電極及を形成する工程と、
前記半導体基板上に設定される前記第２導電型不純物領域の形成予定領域、及び前記第３ゲート電極材料層が露出し、前記第２ゲート電極材料層が被覆されるように、第２のレジストマスクを形成する工程と、
前記第２のレジストマスクをマスクとしてイオン注入を行ない、前記第２導電型不純物領域及び前記第３ゲート電極を形成する工程と、
を具備し、
前記第１のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第１のレジストマスクを形成する工程を有し、
前記第２のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第２のレジストマスクを形成する工程を有している
半導体装置の製造方法。
【請求項１４】
第１導電型不純物領域と、前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、第１ゲート電極と、第２ゲート電極と、第３ゲート電極と、を具備し、前記半導体領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にオン電圧が印加された場合に反転層が形成される、第２領域と、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方に隣接し、前記第３ゲート電極にオン電圧が印加された場合に反転層が形成される、第３領域と、前記第２領域と前記第３領域との間に設けられ、前記第１ゲート電極にオン電圧が印加された場合に反転層が形成される、第１領域とを有し、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうちの何れか一つは、オン電圧が印加されることが無い、ダミーゲート電極であり、前記第１領域、前記第２領域、及び前記第３領域のうち前記ダミーゲート電極に対応する領域が、チャネル非形成領域と定義され、前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義され、前記チャネル非形成領域においては、前記第１方向に沿う長さが、他の２つの領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている半導体装置を製造する、半導体装置の製造方法であって、
半導体基板上に、ゲート絶縁膜を介して、前記第１ゲート電極を形成する工程と、
前記第１方向に沿う前記第１ゲート電極材料層の一方の側部に、前記第２ゲート電極を形成するための第２ゲート電極材料層を形成する工程と、
前記第１方向に沿う前記第１ゲート電極材料層の他方の側部に、前記第３ゲート電極を形成するための第３ゲート電極材料層を形成する工程と、
前記第２ゲート電極材料層が露出し、前記第３ゲート電極材料層が被覆されるように、第１のレジストマスクを形成する工程と、
前記第１のレジストマスクをマスクとして、前記第２ゲート電極材料層上に第１金属膜を形成する工程と、
前記第２ゲート電極材料層と前記第１金属膜とを熱処理することにより、前記第２ゲート電極を形成する工程と、
前記第３ゲート電極材料層が露出し、前記第２ゲート電極材料層が被覆されるように、第２のレジストマスクを形成する工程と、
前記第２のレジストマスクをマスクとして、前記第３ゲート電極材料層上に第２金属膜を形成する工程と、
前記第３ゲート電極材料層と前記第２金属膜とを熱処理することにより、前記第３ゲート電極を形成する工程と、
を具備し、
前記第１のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第１のレジストマスクを形成する工程を有し、
前記第２のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第２のレジストマスクを形成する工程を有している
半導体装置の製造方法。
【請求項１】
第１導電型不純物領域と、
前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、
前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた半導体領域と、
第１ゲート電極と、
第２ゲート電極と、
を具備し、
前記半導体領域は、
前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接して設けられた、チャネル形成領域と、
前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方と前記チャネル形成領域とを隔てるように設けられた、チャネル非形成領域とを備え、
前記チャネル形成領域は、
前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にオン電圧が印加された場合に反転層が形成される、第２領域と、
前記第２チャネル形成領域を前記チャネル非形成領域から隔てるように設けられ、前記第１ゲート電極にオン電圧が印加された場合に反転層が形成される、第１領域とを備え、
前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義された場合に、前記チャネル非形成領域における前記第１方向に沿う長さは、前記第１チャネル形成領域及び前記第２チャネル形成領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている、
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記第１ゲート電極は、ゲート絶縁膜を介して、前記第１領域上に配置されており、
前記第２ゲート電極は、前記ゲート絶縁膜を介して、前記第２領域上に配置されている
半導体装置。
【請求項３】
請求項２に記載された半導体装置であって、
更に、
前記ゲート絶縁膜を介して前記チャネル非形成領域上に配置された、第３ゲート電極
を具備する
半導体装置。
【請求項４】
請求項３に記載された半導体装置であって、
前記第３ゲート電極は、周囲から絶縁されている
半導体装置。
【請求項５】
第１導電型不純物領域と、
前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、
前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、
第１ゲート電極と、
第２ゲート電極と、
第３ゲート電極と、
を具備し、
前記半導体領域は、
前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にオン電圧が印加された場合に反転層が形成される、第２領域と、
前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方に隣接し、前記第３ゲート電極にオン電圧が印加された場合に反転層が形成される、第３領域と、
前記第２領域と前記第３領域との間に設けられ、前記第１ゲート電極にオン電圧が印加された場合に反転層が形成される、第１領域とを有し、
前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうちの何れか一つは、オン電圧が印加されることが無い、ダミーゲート電極であり、
前記第１領域、前記第２領域、及び前記第３領域のうち前記ダミーゲート電極に対応する領域が、チャネル非形成領域と定義され、
前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義され、
前記チャネル非形成領域においては、前記第１方向に沿う長さが、他の２つの領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている
半導体装置。
【請求項６】
請求項５に記載された半導体装置であって、
前記ダミーゲート電極は、周囲から絶縁されている
半導体装置。
【請求項７】
請求項５に記載された半導体装置であって、
前記チャネル非形成領域に対応するゲート電極は、制御配線に接続されており、
前記制御配線は、短チャネル効果が起こらないように前記チャネル非形成領域におけるキャリア密度を制御する制御電圧を、前記チャネル非形成領域に対応するゲート電極に印加する
半導体装置。
【請求項８】
請求項５乃至７の何れかに記載された半導体装置であって、
前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、別々の入力信号供給配線に接続されている
半導体装置。
【請求項９】
請求項５乃至７の何れかに記載された半導体装置であって、
前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、配線を介して短絡されている
半導体装置。
【請求項１０】
請求項５乃至７の何れかに記載された半導体装置である、第１の半導体装置と、
請求項５乃至７の何れかに記載された半導体装置である、第２の半導体装置と、
を具備し、
前記第１の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第１入力信号が供給される第１入力信号供給端に接続されており、
前記第２の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第２入力信号が供給される第２入力信号供給端に接続されており、
前記第１の半導体装置における前記第２導電型不純物領域は、前記第２の半導体装置における前記第１導電型不純物領域と、同電位になるように接続されている
ＡＮＤ型論理回路。
【請求項１１】
請求項５乃至７の何れかに記載された半導体装置である、第１の半導体装置と、
請求項５乃至７の何れかに記載された半導体装置である、第２の半導体装置と、
を具備し、
前記第１の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第１入力信号が供給される第１入力信号供給端に接続されており、
前記第２の半導体装置において、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極は、第２入力信号が供給される第２入力信号供給端に接続されており、
前記第１の半導体装置における前記第２導電型不純物領域は、前記第２の半導体装置における前記第２導電型不純物領域と、同電位になるように接続され、
前記第１の半導体装置における前記第１導電型不純物領域は、前記第２の半導体装置における前記第１導電型不純物領域と、同電位になるように接続されている
ＯＲ型論理回路。
【請求項１２】
請求項５乃至７の何れかに記載された半導体装置である、第１の半導体装置と、
請求項５乃至７の何れかに記載された半導体装置である、第２の半導体装置と、
を具備し、
前記第１の半導体装置における、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極と、前記第２の半導体装置における、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうち前記ダミーゲート電極を除く２つのゲート電極とは、入力信号が供給される入力信号供給端に接続されており、
前記第１の半導体装置における前記第２導電型不純物領域は、前記第２の半導体装置における前記第１導電型不純物領域と、同電位になるように接続されている
ＮＯＴ型論理回路。
【請求項１３】
第１導電型不純物領域と、前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、第１ゲート電極と、第２ゲート電極と、第３ゲート電極と、を具備し、前記半導体領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にオン電圧が印加された場合に反転層が形成される、第２領域と、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方に隣接し、前記第３ゲート電極にオン電圧が印加された場合に反転層が形成される、第３領域と、前記第２領域と前記第３領域との間に設けられ、前記第１ゲート電極にオン電圧が印加された場合に反転層が形成される、第１領域とを有し、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうちの何れか一つは、オン電圧が印加されることが無い、ダミーゲート電極であり、前記第１領域、前記第２領域、及び前記第３領域のうち前記ダミーゲート電極に対応する領域が、チャネル非形成領域と定義され、前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義され、前記チャネル非形成領域においては、前記第１方向に沿う長さが、他の２つの領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている半導体装置を製造する、半導体装置の製造方法であって、
半導体基板上に、ゲート絶縁膜を介して、前記第１ゲート電極を形成する工程と、
前記第１方向に沿う前記第１ゲート電極材料層の一方の側部に、前記第２ゲート電極を形成するための第２ゲート電極材料層を形成する工程と、
前記第１方向に沿う前記第１ゲート電極材料層の他方の側部に、前記第３ゲート電極を形成するための第３ゲート電極材料層を形成する工程と、
前記半導体基板上に設定される前記第１導電型不純物領域の形成予定領域、及び前記第２ゲート電極材料層が露出し、前記第３ゲート電極材料層が被覆されるように、第１のレジストマスクを形成する工程と、
前記第１のレジストマスクをマスクとしてイオン注入を行い、前記第１導電型不純物領域及び前記第２ゲート電極及を形成する工程と、
前記半導体基板上に設定される前記第２導電型不純物領域の形成予定領域、及び前記第３ゲート電極材料層が露出し、前記第２ゲート電極材料層が被覆されるように、第２のレジストマスクを形成する工程と、
前記第２のレジストマスクをマスクとしてイオン注入を行ない、前記第２導電型不純物領域及び前記第３ゲート電極を形成する工程と、
を具備し、
前記第１のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第１のレジストマスクを形成する工程を有し、
前記第２のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第２のレジストマスクを形成する工程を有している
半導体装置の製造方法。
【請求項１４】
第１導電型不純物領域と、前記第１導電型不純物領域から離隔して設けられた第２導電型不純物領域と、前記第１導電型不純物領域と前記第２導電型不純物領域との間の領域を占めるように設けられた、第１導電型又は真性の半導体領域と、第１ゲート電極と、第２ゲート電極と、第３ゲート電極と、を具備し、前記半導体領域は、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの一方に隣接し、前記第２ゲート電極にオン電圧が印加された場合に反転層が形成される、第２領域と、前記第１導電型不純物領域及び前記第２導電型不純物領域のうちの他方に隣接し、前記第３ゲート電極にオン電圧が印加された場合に反転層が形成される、第３領域と、前記第２領域と前記第３領域との間に設けられ、前記第１ゲート電極にオン電圧が印加された場合に反転層が形成される、第１領域とを有し、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極のうちの何れか一つは、オン電圧が印加されることが無い、ダミーゲート電極であり、前記第１領域、前記第２領域、及び前記第３領域のうち前記ダミーゲート電極に対応する領域が、チャネル非形成領域と定義され、前記第１導電型不純物領域から前記第２導電型不純物領域へ向かう方向が第１方向と定義され、前記チャネル非形成領域においては、前記第１方向に沿う長さが、他の２つの領域の双方に反転層が形成された場合にインパクトイオン化現象が発生し、前記第１チャネル形成領域及び第２チャネル形成領域の少なくとも一方に反転層が形成されていない場合にはインパクトイオン化現象が発生しないような長さに設定されている半導体装置を製造する、半導体装置の製造方法であって、
半導体基板上に、ゲート絶縁膜を介して、前記第１ゲート電極を形成する工程と、
前記第１方向に沿う前記第１ゲート電極材料層の一方の側部に、前記第２ゲート電極を形成するための第２ゲート電極材料層を形成する工程と、
前記第１方向に沿う前記第１ゲート電極材料層の他方の側部に、前記第３ゲート電極を形成するための第３ゲート電極材料層を形成する工程と、
前記第２ゲート電極材料層が露出し、前記第３ゲート電極材料層が被覆されるように、第１のレジストマスクを形成する工程と、
前記第１のレジストマスクをマスクとして、前記第２ゲート電極材料層上に第１金属膜を形成する工程と、
前記第２ゲート電極材料層と前記第１金属膜とを熱処理することにより、前記第２ゲート電極を形成する工程と、
前記第３ゲート電極材料層が露出し、前記第２ゲート電極材料層が被覆されるように、第２のレジストマスクを形成する工程と、
前記第２のレジストマスクをマスクとして、前記第３ゲート電極材料層上に第２金属膜を形成する工程と、
前記第３ゲート電極材料層と前記第２金属膜とを熱処理することにより、前記第３ゲート電極を形成する工程と、
を具備し、
前記第１のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第１のレジストマスクを形成する工程を有し、
前記第２のレジストマスクを形成する工程は、端部が前記第１ゲート電極上に位置するように、前記第２のレジストマスクを形成する工程を有している
半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】
【図１４Ｅ】
【図１４Ｆ】
【図１４Ｇ】
【図１４Ｈ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４Ａ】
【図１４Ｂ】
【図１４Ｃ】
【図１４Ｄ】
【図１４Ｅ】
【図１４Ｆ】
【図１４Ｇ】
【図１４Ｈ】
【公開番号】特開２０１１−１６５９２１（Ｐ２０１１−１６５９２１Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１０−２７４０３（Ｐ２０１０−２７４０３）
【出願日】平成２２年２月１０日（２０１０．２．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２２年２月１０日（２０１０．２．１０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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