【課題】テラヘルツ波を発生又は検出するテラヘルツ波素子において、単色性が良いテラヘルツ波を効率良く出射する。
【解決手段】テラヘルツ波素子は、基板１０１の上に形成された第１の半導体層１０２と、第１の半導体層１０２の上に形成された第２の半導体層１０４と、第２の半導体層１０４の上に形成されたゲート電極１０６と、第２の半導体層１０４の上にゲート電極１０６を挟んで対向するように形成されたソース電極１０７及びドレイン電極１０８と、第２の半導体層１０４の上におけるゲート電極１０６とソース電極１０７との間及びゲート電極１０６とドレイン電極１０８との間に形成され、複数の金属膜１０９が周期的に配置された周期構造を有する周期金属膜１０９Ａ，１０９Ｂと、ゲート電極１０６及び複数の金属膜１０９の上方に配置された第１のミラー１１１と、基板１０１の下に形成された第２のミラー１１２とを備えている。 （もっと読む）

【課題】半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。 （もっと読む）

【課題】１回のリソグラフィ工程によりセルフアラインでトンネルトランジスタを製造する方法を提供する。
【解決手段】ゲート絶縁膜及びゲート電極が積層された半導体基板上に第１の絶縁膜を形成しリソグラフィにより第１の絶縁膜の端部に第１の絶縁膜とは薬品選択性が異なりゲート電極位置を画定する第２の絶縁膜を形成する工程と、第１及び第２の絶縁膜をマスクにゲート電極の一端を画定する工程と、第１及び第２の絶縁膜をマスクにして第１導電型不純物を半導体基板に導入しソースを形成する工程と、半導体基板全面に第１の絶縁膜とは薬品選択性が異なる第３の絶縁膜を被覆する工程と、該第３の絶縁膜の一部を除去することにより該第１の絶縁膜を選択的に除去する工程と、第２及び第３の絶縁膜をマスクにしてゲート電極を形成した後、第２導電型不純物を半導体基板に導入しドレインを形成する工程を含むトンネルトランジスタの製造方法。 （もっと読む）

【課題】消費電力が低く、かつ、動作時の電流値が高い半導体装置およびその製造方法を提供する。
【解決手段】実施形態の半導体装置は、第１導電型の基板上のソース領域に形成された第２導電型の第１の不純物拡散層と、前記基板上のポケット領域に形成された第１導電型の第２の不純物拡散層と、前記基板上のドレイン領域に形成された第１導電型の第３の不純物拡散層と、前記第１乃至第３の不純物拡散層の表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲートと、を含む。前記ポケット領域は前記ソース領域に隣接し、リセスを有するように形成される。前記ゲートは、前記ゲート絶縁膜を介して前記リセスを埋め込むように前記ゲート絶縁膜上に形成される。 （もっと読む）

【課題】半導体デバイスの小面積化を実現する。
【解決手段】電極と、第１絶縁体と、バンドギャップが２ｅＶ以上の第１半導体と、第２絶縁体と、第２半導体とが積層されており、第１半導体に接する１つ以上の電極と、第２半導体に接する２つ以上の電極とを少なくとも備えることを特徴とする半導体デバイス。 （もっと読む）

【課題】インパクトイオン化ＭＩＳＦＥＴに関して、微細素子において二つの入力によりＡＮＤ型論理素子動作することを可能とし、素子バラツキを低減することを可能とし、消費電力を低減することを可能とする半導体装置を提供する。
【解決手段】第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。 （もっと読む）

【課題】 従来、外付け抵抗の電圧降下から検出していたパワーＮ型ＭＯＳＦＥＴに流れる電流を、高感度のホール素子に発生するホール電圧ＶＨにより検出する。
【解決手段】 アースラインに向かって配線されたソース配線層８の一部をＮ型層１に形成したトレンチ２０内に配設する。これによりトレンチ２０内に配設されたソース配線層８ａ近傍のＮ型層１に発生する磁束密度Ｂを高める。この高い磁束密度Ｂが発生しているトレンチ２０内のソース配線層８ａ近傍のＮ型層１を横切るホール電流ＩＨ成分を増やし、ホール素子Ｈに発生するホール電圧ＶＨを高くする。このように、高い磁束密度Ｂの発生領域にホール素子Ｈを配置することにより、パワーＮ型ＭＯＳＦＥＴのソース電流Ｉが数Ａ程度でも大きなホール電圧ＶＨを発生する。 （もっと読む）

【課題】インパクトイオン化領域にてキャリアがゲート絶縁膜に入り込むことがない半導体装置とその製造方法を提供する。
【解決手段】トランジスタ部分２２と、ダイオード部分２３を具備し、トランジスタ部分２２は、第１導電型又は真性の半導体領域であるチャネル形成領域６と、チャネル形成領域６に接するゲート絶縁膜７と、チャネルを形成させるゲート電極８と、第２導電型あり、チャネル形成領域６に接し、ドレイン電圧が供給されるドレイン領域４と、第２導電型であり、チャネル形成領域６を介してドレイン領域４に対向し、チャネル形成領域６にチャネルが形成されたときにチャネル形成領域６を介してドレイン電圧が供給されるソース領域５とを含み、ダイオード部分２３は、ソース領域５に電気的に接続されており、ソース領域５にドレイン電圧が供給されたときに、ダイオード部分２３はインパクトイオン化現象が発生する領域を含む。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタにおいて低電圧下で急峻なスイッチング特性を有する半導体素子を提供する。
【解決手段】大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴにおいて、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成することで、低電圧であってもゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタが実現できる。 （もっと読む）

【課題】
界面散乱が増加し、バリスティック伝導が生かせなくなる現象を抑制し、大きなドレイン電流を供給できるバリスティックＭＯＳトランジスタを提供する。
【解決手段】
バリスティックＭＯＳトランジスタは、複数のソース側チャンネル領域と、複数のソース側チャンネル領域に連続し、ソース側チャンネル領域のチャンネル幅の和より大きいチャンネル幅を有する１つのドレイン側チャンネル領域と、複数のソース側チャンネル領域に接続されたソース領域と、ドレイン側チャンネル領域に接続されたドレイン領域と、ソース側チャンネル領域、ドレイン側チャンネル領域の表面上に形成されたゲート絶縁膜とその上のゲート電極とを有するＭＯＳゲート電極構造と、を有し、ソース側チャンネル領域と前記ドレイン側チャンネル領域の和の長さが５０ｎｍ以下であり、バリスティック伝導を生じる。 （もっと読む）

【課題】より大きな電流ノイズを容易に発生させることが可能な半導体素子を提供する。
【解決手段】本発明に係る半導体素子１００は、所定の物質により形成されるゲート電極１０１と、ゲート電極の少なくとも一部を覆うように所定の誘電体を用いて形成されるゲート絶縁膜１０３と、ゲート絶縁膜上に不純物及び／又は欠陥によるトラップを有する化合物を用いて形成されるチャネル形成領域１０５と、チャネル形成領域の端部に形成されるソース１０７／ドレイン１０９と、を備え、チャネル形成領域の幅は、不純物及び／又は欠陥によるトラップを有する化合物のデバイ長とする。 （もっと読む）

【課題】所望の位置に不純物領域を精度よく形成することのできる半導体装置およびその製造方法を提供する。
【解決手段】ショットキーバリアダイオードの製造方法は、ｎ型ＳｉＣ層１０を形成する工程と、ｎ型ＳｉＣ層１０の表面にトレンチ３０を形成する工程と、トレンチ３０を形成する工程の後で、ｎ型ＳｉＣ層１０の表面にケイ素と窒素とを供給した状態でｎ型ＳｉＣ層１０を熱処理する工程とを備えている。 （もっと読む）

【課題】半導体装置において、面積の増大を招くことなく高い電流能力を得ることができる高耐圧ＭＯＳトランジスタの構造を提供する。
【解決手段】例えば高耐圧Ｐ型ＭＯＳトランジスタ構造では、低濃度Ｎ型拡散領域１０８の上において、ゲートＧの右方及び左方に、低濃度Ｐ型拡散領域１０９が形成され、その上に高濃度Ｐ型拡散領域１０６が形成される。前記高濃度Ｐ型拡散領域１０６の内方には、高濃度Ｎ型拡散領域１０４が形成され、このＮ型拡散領域１０４は、コンタクト１０７を介してその上層のソース又はドレイン領域１１３、１１４に接続される。前記高濃度Ｐ型拡散領域１０６には、コンタクト１０７は形成されない。前記ゲートＧの近傍には、前記低濃度Ｎ型拡散領域１０８と、前記低濃度及び高濃度Ｎ型拡散領域１０９、１０６と、高濃度Ｎ型拡散領域１０４とにより寄生バイポーラトランジスタ２０３、２０４が形成される。 （もっと読む）

【課題】ソース電極とドレイン電極の磁気抵抗変化率が十分大きなスピントランジスタ及びこのようなスピントランジスタを使用した半導体メモリを提供する。
【解決手段】本発明に係るスピントランジスタ１は、強磁性体からなるソース電極層Ｓと、強磁性体からなるドレイン電極層Ｄと、ソース電極層Ｓ及びドレイン電極層Ｄが設けられ、ソース電極層Ｓにショットキー接触した半導体ＳＵＢと、半導体ＳＵＢ上に直接又はゲート絶縁層ＧＩを介して設けられたゲート電極層ＧＥと、半導体ＳＵＢ上にソース電極層Ｓを介して設けられ、ソース電極層Ｓを構成する強磁性体の磁化方向ＳＭと同方向にスピン偏極した電子ｅｍを注入するスピンフィルタ層Ｆとを備えることを特徴とする。 （もっと読む）

【課題】低電源で駆動でき、しかも高利得が得られる半導体装置及びその駆動方法を提供する。
【解決手段】第1半導体領域１１及び第２半導体領域１０が接合面３０a,３０bで隣り合い、電位障壁を構成するｐｎ接合体と、前記接合面の近傍で前記第１半導体領域１１に絶縁体１２を介して接続される第１電極２２と、前記第１半導体領域１１に接続される第２電極２１と、前記第２半導体領域に接続される第３電極２０と、を備える。前記第２電極２１と前記第３電極２０との間に順方向バイアスを印加すると、前記接合面に対応して前記電位障壁が低下する。前記第１電極２２と前記第２電極２１との間に電位差を与えることにより、前記電位障壁が変化し、前記第１半導体領域１１は、前記絶縁体１３との境界の表層に、表面近傍領域が、駆動電流を流すチャネル３１として形成される。その結果、半導体装置は、トランジスタとして駆動され得る。 （もっと読む）

【課題】素子抵抗の低抵抗化とMR比の向上とを同時に実現する。
【解決手段】本発明の例に係るスピンＦＥＴは、ソース・ドレイン部に、少なくとも半導体基板１１／トンネルバリア１２／低仕事関数材料１３／強磁性体１４からなる積層構造を有し、低仕事関数材料１３は、未酸化のＭｇ，Ｋ，Ｃａ，Ｓｃのうちの１つ、又は、その１つを原子数比で５０％以上含む合金から構成される。 （もっと読む）

【課題】半導体装置のインパクト・イオン化を利用して導通させる場合の電圧を低下し、しかも良好なスイッチング特性を有する半導体装置を提供する。
【解決手段】ソース１０１、ドレイン１０２、ソース１０１、ドレイン１０２間に設けられたＩ領域Ｉ、Ｉ領域Ｉ上にゲート酸化膜１０４を介して設けられるゲート電極１０５と備えたＳｉを基板とする半導体装置において、Ｉ領域Ｉに、少なくともゲルマニウムを含むエピタキシャル成長層１０３を選択的エピタキシャル成長によって形成する。 （もっと読む）

【課題】スピンＦＥＴ／スピンメモリの低消費電力と高信頼性を実現する。
【解決手段】本発明の例に係るスピンＦＥＴは、第１ソース／ドレイン領域11a-1上に配置され、磁化方向が膜面に対して垂直方向となる上方向又は下方向に固定される第１強磁性膜12と、第２ソース／ドレイン領域11a-2上に配置され、磁化方向が上方向又は下方向に変化する第２強磁性膜13と、第２強磁性膜13上に配置される反強磁性強誘電膜15と、第１ソース／ドレイン領域11a-1と第１強磁性膜12との間及び第２ソース／ドレイン領域11a-2と第２強磁性膜13との間の少なくとも１つに配置されるトンネルバリア膜20,21とを備える。反強磁性強誘電膜15の抵抗は、第１及び第２ソース／ドレイン領域11a-1, 11a-2がチャネル領域11cを介して導通したときのオン抵抗よりも大きい。 （もっと読む）

【課題】アーク生成物や接点金属粉の飛散等が無く、性能を長期に維持することができる接点装置を提供すること。
【解決手段】本接点装置２は、共に同じ導電型の半導体領域からなる一対の接点領域１０，１０と、両接点領域１０，１０間に介在する半導体領域から構成された制御領域１２と、上記制御領域１２に向けてプラスマイナスの電界を選択的に発生可能に配置された電界発生体６と、を備える。 （もっと読む）

【課題】トランジスタ及びその製造方法に関して、新たな構造のスピントランジスタ及びその製造方法を提案すること。
【解決手段】磁性体で形成された層を含んでいる第１のソースドレイン層と；前記第１のソースドレイン層上に形成されており、半導体で形成された層を含んでいる、チャネル層と、前記チャネル層上に形成されており、磁性体で形成された層を含んでいる、第２のソースドレイン層と、を含む突起構造と；前記チャネル層の側面に形成されたゲート絶縁膜と；前記ゲート絶縁膜の表面に形成されたゲート電極と；を具備することを特徴とする縦型スピントランジスタ。 （もっと読む）