半導体装置
【課題】半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ゲート絶縁膜を有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置上で形成されるトランジスタのゲート絶縁膜は、ゲート電極とその下の活性領域の間に形成される。このゲート絶縁膜にはゲートからのトンネル電流に伴うゲートリークを抑制すると同時に、ゲート電極のＯＮ状態／ＯＦＦ状態に伴う電界変化で活性領域にチャネルを形成させたり、形成させなかったりする性能が要求される。
【０００３】
トランジスタの性能はゲート絶縁膜の静電容量に依存する。ゲート電極とチャネルとの間に形成される平行平板コンデンサの容量をＣ、絶縁膜の誘電率をｋ、ゲート電極の平面視における面積をＡ、絶縁膜の厚みをｄとすれば、Ｃ＝ｋＡ／ｄの関係が成り立つ。チップ面積を縮小し、微細化を進めるためには、電極の平面視における面積Ａを小さくする必要がある。電極の面積Ａを小さくしたトランジスタと電極の面積Ａを小さくしないトランジスタとの性能を同等とするためには、絶縁膜の厚みｄを面積Ａに比べて薄くする必要がある。
【０００４】
ゲート絶縁膜としては従来から、たとえばシリコン酸化膜などの常誘電体が用いられている。しかし半導体集積回路の微細化・集積化が進むにつれて、ゲート絶縁膜の厚さは原子数個分まで薄くなり、量子トンネル効果によって絶縁膜を透過して流れ出てしまうリーク電流が増え、問題となっていた。より具体的には、たとえばゲート電極の長さ（ゲート長）が２８ｎｍ程度である、いわゆる２８ｎｍ世代の電界効果トランジスタのゲート絶縁膜がシリコン酸化膜で形成される場合、その厚みは２ｎｍ程度である。この厚みは原子数個分に相当し極めて薄い。このため量子トンネル現象に伴い当該ゲート絶縁膜を透過するリーク電流が大きくなる。またゲート絶縁膜がきわめて薄くなれば、同一基板上に形成される複数のトランジスタのゲート絶縁膜間の厚みのばらつきが大きくなり、トランジスタの形成が困難となる。
【０００５】
逆に、ゲート絶縁膜の厚みｄを増せばゲート絶縁膜間の厚みのばらつきが小さくなる。ゲート絶縁膜の厚みｄを大きくしたトランジスタと厚みｄを大きくしないトランジスタとの性能を同等とするためには、面積Ａを大きくする必要がある。より具体的には、たとえば２８ｎｍ世代における、厚みｄが２ｎｍであるゲート絶縁膜に対して、厚みｄを５０ｎｍとすれば、トランジスタの活性領域に印加される電圧は１／２５に減少する。当該電圧が大幅に減少するため、ゲート電極をＯＮ状態にしても活性領域にチャネルを形成することができず、トランジスタは機能しなくなる。ここで厚みｄが５０ｎｍとなったトランジスタに対して、厚みｄが２ｎｍのトランジスタと同様に電圧を印加してチャネルを形成するためには、当該トランジスタのゲート電極の面積Ａを２５倍に拡大する必要がある。これは平面視における一方向（ｘ方向）および一方向に略直交する他の方向（ｙ方向）のそれぞれに関して、矩形平面形状を有するゲート電極の寸法を５倍に拡大することを示している。したがってトランジスタのゲート長は約１４０ｎｍとなり、トランジスタの世代が５世代逆戻りすることになる。
【０００６】
一方、電極の面積Ａを維持したままゲート絶縁膜の厚みｄを厚くすればゲート絶縁膜およびゲート電極を含む、ゲート全体の厚みｄとゲート長とのアスペクト比が大きくなる。より具体的には、たとえば２８ｎｍ世代のトランジスタは、ゲート絶縁膜の厚みが約２ｎｍ、ゲート絶縁膜およびゲート電極を含むゲート全体の厚みが約５０ｎｍ、平面視において隣接する１対のゲートの間隔は約６５ｎｍである。したがって、ゲート全体の厚みとゲート長とのアスペクト比は約２となる。しかしゲート絶縁膜の厚みを５０ｎｍとしたトランジスタは、上記の他の寸法は同じである場合に、アスペクト比は約４に増加する。通常は、ゲート電極の両側の側壁に接するように側壁絶縁膜を形成することにより、ゲート電極の機械的耐久性を確保している。しかしアスペクト比が約４にまで増加すれば、ゲート加工工程の際に化学的機械的研磨によりゲート電極に与えられるストレスに耐えきれず、ゲート電極が破壊される可能性がある。
【０００７】
最近、以上の問題を解決するため、ゲート絶縁膜として、Ｈｉｇｈ−Ｋと呼ばれる高誘電体を使う事例が報告されている。高誘電体は誘電率ｋが大きい常誘電体であるため、高誘電体をゲート絶縁膜に用いることにより、トランジスタを構成する平行平板コンデンサの容量Ｃを大きくすることができ、ゲート電極と活性領域の間隔が大きくとれる。つまりゲート絶縁膜をより厚く形成することができる。ゲート絶縁膜を厚く形成するために、ゲート電極がＯＮ状態の際には、十分に強い電界を活性領域へ印加することができる。逆に、ゲート電極がＯＦＦ状態の時には、ゲート電極と活性領域の物理的な間隔が大きくとれるので、トンネル現象に伴うリーク電流が流れにくくなる。するとこのトランジスタは、従来よりもゲートリーク電流が低減され、少ない消費電力で動作することができる。
【０００８】
しかしＨｉｇｈ−Ｋゲート絶縁膜は、従来の多結晶シリコンでできたゲート電極と組み合わせて使った場合に、ゲート絶縁膜とゲート電極との境界（接触面）で不具合が発生しやすく動作電圧が上昇する傾向がある。さらに内部で「フォノン振動」が発生し、電子の流れを阻害する問題も発生する。
【０００９】
高誘電体の代わりに強誘電体を用いることによっても、ゲート絶縁膜の誘電性を高めることができる。たとえば特開２００１−３３２１２５号公報（特許文献１）に示すように組成の異なる２種類の強誘電体材料を共存させることにより、温度変化に対する強誘電体の誘電率の変化を軽減することができる。またたとえば特開平１１−２０４７４４号公報（特許文献２）に示すようにゲート絶縁膜としての強誘電体膜にチタンを少量含めることにより、当該ゲート絶縁膜におけるリーク電流の増加を抑制することができ、温度変化に対する強誘電体の誘電率の変化を軽減することができる。
【００１０】
一方で、たとえば特開２００８−２０５２８４号公報（特許文献３）には、反強誘電体膜からなるゲート絶縁膜を有する有機ＦＥＴ（Field Effect Transistor）が開示されている。さらにたとえば特開２００１−２２２８８４号公報（特許文献４）および特開２０００−２４３０９０号公報（特許文献５）には、反強誘電体膜を絶縁膜として用いたキャパシタが開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−３３２１２５号公報
【特許文献２】特開平１１−２０４７４４号公報
【特許文献３】特開２００８−２０５２８４号公報
【特許文献４】特開２００１−２２２８８４号公報
【特許文献５】特開２０００−２４３０９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特開２００１−３３２１２５号公報および特開平１１−２０４７４４号公報に開示される強誘電体は誘電率が高い。このため、強誘電体をトランジスタのゲート絶縁膜に用いた場合、トランジスタの微細化の際に当該ゲート絶縁膜を厚く形成しても、ゲート電極をＯＮ状態にしたときにチャネル領域を形成してチャネルに電流を流すなどトランジスタとしての機能を高めることができる。しかし強誘電体のゲート絶縁膜は、ゲート電極をＯＮ状態からＯＦＦ状態に切り替えた場合においてもヒステリシスと呼ばれる現象により自発分極が残る。このため、ＯＮ状態のときに形成されたチャネルが消滅せずに残存して、当該チャネルに電流が流れる可能性がある。
【００１３】
特開２００８−２０５２８４号公報に開示される有機ＦＥＴは、チャネル長が５０μｍでゲート絶縁膜の膜厚が５０ｎｍ以上である。このため、上記公報に開示される技術は、いわゆる２８ｎｍ世代の微細化されたトランジスタに適用することを想定していない。特開２００１−２２２８８４号公報および特開２０００−２４３０９０号公報においても、微細化されたトランジスタを背景とした開示がなされていない。
【００１４】
本発明は上記の問題に鑑みなされたものである。その目的は、半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、半導体基板の主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜と、ゲート絶縁膜の上面に接するように形成されたゲート電極とを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極の長さは４５ｎｍ未満である。ゲート絶縁膜は反強誘電体膜を有する。
【発明の効果】
【００１６】
本実施例によれば、ゲート電極が４５ｎｍ未満と非常に短くなった半導体装置において、強誘電体と同等に高い誘電率を有する反強誘電体膜を有するゲート絶縁膜が形成される。このためゲート電極がＯＮ状態の際には誘電率ゲート絶縁膜にリーク電流が流れることを抑制できる程度にゲート絶縁膜を厚くすることができ、ゲート電極がＯＦＦ状態の際に活性領域のチャネルを消滅させることができるためゲート絶縁膜およびソース領域とドレイン領域との間におけるリーク電流を低減することができる。したがって当該半導体装置のトランジスタとしての機能を高めることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係る、半導体集積回路が形成された半導体チップの構成を示す概略平面図である。
【図２】（Ａ）本発明の実施の形態１のロジック回路を構成するｎＭＩＳトランジスタが形成される領域の構成を示す概略平面図である。（Ｂ）図２（Ａ）のＩＩＢ，ＩＩＣ−ＩＩＢ，ＩＩＣ線に沿う部分における構成の第１例を示す概略断面図である。（Ｃ）図２（Ａ）のＩＩＢ，ＩＩＣ−ＩＩＢ，ＩＩＣ線に沿う部分における構成の第２例を示す概略断面図である。
【図３】（Ａ）本発明の実施の形態１のロジック回路を構成するｐＭＩＳトランジスタが形成される領域の構成を示す概略平面図である。（Ｂ）図３（Ａ）のＩＩＩＢ，ＩＩＩＣ−ＩＩＩＢ，ＩＩＩＣ線に沿う部分における構成の第１例を示す概略断面図である。（Ｃ）図３（Ａ）のＩＩＩＢ，ＩＩＩＣ−ＩＩＩＢ，ＩＩＩＣ線に沿う部分における構成の第２例を示す概略断面図である。
【図４】本発明の実施の形態１におけるＭＩＳトランジスタを構成するゲート部分の寸法を示す概略断面図である。
【図５】（Ａ）本発明の実施の形態１におけるＭＩＳトランジスタのゲート絶縁膜に印加する電界とゲート絶縁膜の分極との関係を示すグラフである。（Ｂ）本発明の実施の形態１におけるＭＩＳトランジスタのＯＦＦ状態を示す概略断面図である。（Ｃ）本発明の実施の形態１におけるＭＩＳトランジスタのＯＮ状態を示す概略断面図である。
【図６】（Ａ）シュミットトリガー回路の回路図である。（Ｂ）図６（Ａ）に示すシュミットトリガー回路を分解した構成を示す、図６（Ａ）と等価な回路図である。
【図７】（Ａ）本発明の実施の形態１の第１の比較例におけるＭＩＳトランジスタのゲート絶縁膜に印加する電界とゲート絶縁膜の分極との関係を示すグラフである。（Ｂ）本発明の実施の形態１の第１の比較例におけるＭＩＳトランジスタのＯＦＦ状態を示す概略断面図である。（Ｃ）本発明の実施の形態１の第１の比較例におけるＭＩＳトランジスタのＯＮ状態を示す概略断面図である。
【図８】（Ａ）本発明の実施の形態１の第２の比較例におけるＭＩＳトランジスタのゲート絶縁膜に印加する電界とゲート絶縁膜の分極との関係を示すグラフである。（Ｂ）本発明の実施の形態１の第２の比較例におけるＭＩＳトランジスタのＯＦＦ状態を示す概略断面図である。（Ｃ）本発明の実施の形態１の第２の比較例におけるＭＩＳトランジスタのＯＮ状態を示す概略断面図である。
【図９】（Ａ）本発明の実施の形態１の第３の比較例におけるＭＩＳトランジスタのゲート絶縁膜に印加する電界とゲート絶縁膜の分極との関係を示すグラフである。（Ｂ）本発明の実施の形態１の第３の比較例におけるＭＩＳトランジスタのＯＦＦ状態を示す概略断面図である。（Ｃ）本発明の実施の形態１の第３の比較例におけるＭＩＳトランジスタのＯＮ状態を示す概略断面図である。
【図１０】本発明の実施の形態２に係る、ｎＭＩＳトランジスタと併せて形成されるＭＩＳ容量の構成の第１例を示す概略平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿う部分における構成を示す概略断面図である。
【図１２】本発明の実施の形態２に係る、ｎＭＩＳトランジスタと併せて形成されるＭＩＳ容量の構成の第２例を示す概略平面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う部分における構成を示す概略断面図である。
【図１４】本発明の実施の形態２に係る、ｎＭＩＳトランジスタと併せて形成されるＭＩＳ容量の構成の第３例を示す概略平面図である。
【図１５】図１４のＸＶ−ＸＶ線に沿う部分における構成を示す概略断面図である。
【図１６】本発明の実施の形態３に係る、ｎＭＩＳトランジスタと併せて形成される可変容量の構成の第１例を示す概略平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う部分における構成を示す概略断面図である。
【図１８】本発明の実施の形態３に係る、ｎＭＩＳトランジスタと併せて形成される可変容量の構成の第２例を示す概略平面図である。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う部分における構成を示す概略断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてチップ状態の半導体装置について説明する。
【００１９】
図１を参照して、本実施の形態に係る半導体集積回路が形成された半導体チップＣＨＰには、スクライブ領域１とモジュール領域２とが形成されている。スクライブ領域１は半導体チップＣＨＰの平面視における端部に形成されており、モジュール領域２はスクライブ領域１に囲まれるように、半導体チップＣＨＰの平面視における中央部に形成されている。
【００２０】
モジュール領域２は、入出力回路ＩＯと、アナログ回路と、ロジック回路と、ＲＡＭ（Random Access Memory）と、ＲＯＭ（Read Only Memory）とを有している。入出力回路ＩＯは、電源回路とロジック回路などとの間で電気信号を入出力する回路である。アナログ回路は、アナログ信号を用いて演算する回路であり、ロジック回路とは論理回路などの制御回路を有しており、デジタル信号を用いて演算する回路である。ＲＡＭおよびＲＯＭは、当該回路に情報を読み書きするためのメモリである。
【００２１】
半導体チップＣＨＰは、以下の手順により形成される。製品の要求仕様に基づき、論理設計、レイアウト設計、マスク作成を経てマスク原版が作成される。このマスク原版のパターンが通常の写真製版技術を用いて半導体ウェハの主表面上のフォトレジストに転写される。次に当該フォトレジストのパターンをマスクとして、通常のエッチング技術を行なうことにより、層間絶縁層、ゲート電極、コンタクトホール、多層配線などが微細加工される。また上記の方法の他に、たとえば通常のイオン注入技術を用いることにより、不純物領域などが形成される。たとえば上記のロジック回路には、ＭＩＳ（Metal Insulator Semiconductor）トランジスタと呼ばれる電界効果トランジスタが形成される。
【００２２】
図２（Ａ）、（Ｂ）を参照して、本実施の形態の第１例におけるＭＩＳトランジスタは、たとえばシリコン単結晶からなる半導体基板ＳＵＢに設けられており、たとえばトレンチ分離構造ＳＴＩよりなる素子分離構造により他の素子と電気的に互いに分離されている。
【００２３】
半導体基板ＳＵＢ内のｐ型不純物領域ＰＲ１上には、ｎ型分離層ＮＩＳＯが形成されている。このｎ型分離層ＮＩＳＯ上には、ｎ型ウェル領域ＮＷと、ｐ型ウェル領域ＰＷとが形成されている。図２（Ａ）の平面図において、ｎ型ウェル領域ＮＷはｐ型ウェル領域ＰＷの周囲を取り囲むように形成されている。またトレンチ分離構造ＳＴＩにより、トランジスタ形成用の活性領域ＡＡとコンタクト用の活性領域ＡＡとが分離されている。
【００２４】
図２（Ｂ）を参照して、コンタクト用の活性領域ＡＡ（コンタクト領域）におけるｐ型ウェル領域ＰＷの表面には、ｐ+領域ＨＰＲが形成されている。このｐ+領域ＨＰＲは、ｐ型ウェル領域ＰＷにおける電位を固定するためのコンタクト領域として機能する。トランジスタ用の活性領域ＡＡ（ＭＩＳトランジスタ領域）におけるｐ型ウェル領域ＰＷの表面には、ｎチャネルＭＩＳトランジスタ(以下、ｎＭＩＳトランジスタと称する）ＴＲが形成されている。このｎＭＩＳトランジスタＴＲは、１対のｎ型ソース／ドレイン領域ＳＤと、１対のｐ型領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。
【００２５】
１対のｎ型ソース／ドレイン領域ＳＤは、トランジスタ用の活性領域ＡＡ（ＭＩＳトランジスタ領域）におけるｐ型ウェル領域ＰＷの表面において、互いに間隔をあけて配置されている。１対のｎ型ソース／ドレイン領域ＳＤの各々は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ+領域ＨＮＲとｎ-領域ＬＮＲとからなっている。ｎ-領域ＬＮＲはいわゆるＬＤＤとしてのｎ型不純物領域である。またｎ-領域ＬＮＲの下にはｐ型領域ＰＲが形成されている。ｐ型領域ＰＲはポケットと呼ばれ、ソース領域とドレイン領域との間でのＭＩＳトランジスタのいわゆるパンチスルー現象を抑制するために形成されるｐ型不純物領域である。
【００２６】
１対のソース／ドレイン領域ＳＤに挟まれる領域上には、半導体基板ＳＵＢの一方の主表面に接するように、ＭＩＳトランジスタのゲート絶縁膜ＧＩが形成されている。このゲート絶縁膜ＧＩの上面に接するように、たとえば多結晶シリコンからなるゲート電極ＧＥが形成されている。ゲート電極ＧＥは、図２（Ａ）の平面図の上下方向すなわち図２（Ｂ）の断面図の紙面奥行き方向に延在している。
【００２７】
ゲート絶縁膜ＧＩとゲート電極ＧＥとの積層構造の側壁には、たとえばシリコン酸化膜、シリコン窒化膜などからなる側壁絶縁層ＳＷが形成されている。ｐ+領域ＨＰＲおよびｎ+領域ＨＮＲの表面には、たとえばＣｏＳｉ2またはＮｉＳｉ2からなるシリサイド層ＳＣが形成されていてもよい。シリサイド層ＳＣは高融点を有する遷移金属であるコバルトまたはニッケルが半導体基板ＳＵＢのシリコンと反応することにより形成される。
【００２８】
図２（Ｂ）に示すようにゲート電極ＧＥの上面上にはシリサイド層ＳＣが形成されてもよいが、図２（Ｃ）に示すようにシリサイド層ＳＣが形成されていなくてもよい。図２（Ｂ）と図２（Ｃ）とはゲート電極ＧＥの上面上におけるシリサイド層ＳＣの有無においてのみ異なっており、他の点においては同様である。このため図２（Ｃ）において図２（Ｂ）と同一の要素については同一の符号を付しその説明を繰り返さない。図２（Ｂ）におけるゲート絶縁膜ＧＩとゲート電極ＧＥとシリサイド層ＳＣとの積層構造はＭＩＳトランジスタのゲート部分ＧＰを構成する。同様に図２（Ｃ）におけるゲート絶縁膜ＧＩとゲート電極ＧＥとの積層構造はＭＩＳトランジスタのゲート部分ＧＰを構成する。
【００２９】
再び図２（Ａ）、（Ｂ）を参照して、ｐ+領域ＨＰＲおよびｎ+領域ＨＮＲの各々の上面に接するように導電層Ｔ１が形成されており、導電層Ｔ１の上面に接するように配線Ｍ１が形成されている。導電層Ｔ１はたとえばタングステンからなり、配線Ｍ１とシリサイド層ＳＣとを電気的に接続している。導電層Ｔ１とシリサイド層ＳＣとが互いに接する面はコンタクトＣＴを構成している。
【００３０】
なお図２（Ａ）の平面図においては配線Ｍ１の図示が省略されている。配線Ｍ１はたとえば銅などの導電材料と、その導電材料の側部および底部を覆うバリアメタルＢＲＬとを有している。
【００３１】
図２におけるＭＩＳトランジスタの１対のソース／ドレイン領域ＳＤの一方から他方へ向かう方向のゲート電極ＧＥの長さＬは４５ｎｍ未満である。この長さＬは２８ｎｍ未満であることが好ましい。このゲート電極ＧＥの長さは、ゲート部分ＧＰ全体の長さＬに相当する。ゲート電極ＧＥ（ゲート部分ＧＰ）の長さＬに対する、ゲート部分ＧＰ全体の厚み（高さ）Ｈのアスペクト比（Ｈ／Ｌ）は２以上４未満であることが好ましい。また隣接する１対のゲート部分ＧＰの間隔Ｇ（図４参照）はたとえば６５ｎｍとすることが好ましい。
【００３２】
本実施の形態に係るＭＩＳトランジスタにおけるゲート絶縁膜ＧＩの厚みｔは２ｎｍ以上５０ｎｍ未満であることが好ましい。またゲート絶縁膜ＧＩはいわゆる反強誘電体膜を有している。反強誘電体（Anti Ferro Electric Material）とは、結晶中の２つの部分格子が反対方向（反平行）の誘電分極を持ち、それらが打ち消しあうために結晶全体としての自発的な分極がゼロになっている誘電体であり、電場の変化に対してダブルヒステリシスを示す。具体的にはゲート絶縁膜は、Ｐｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3、ＮｂＮａＯ3、ジルコン酸鉛（ＺｒＰｂＯ3）、チタン酸ジルコン酸ランタン鉛（ＴｉＺｒＬａＰｂＯ3）、チタン酸ジルコン酸鉛（ＴｉＺｒＰｂＯ3）、ＮＨ4Ｈ2ＰＯ4、およびＮＨ4Ｈ2ＡｓＯ4からなる群から選択される少なくとも１つからなることが好ましい。
【００３３】
たとえばゲート絶縁膜ＧＩとしてＰｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3からなる反強誘電体膜を有する場合、当該反強誘電体膜にはＢサイトにインジウム（Ｉｎ）とニオブ（Ｎｂ）とが約１：１の割合で含まれている。このために価数と格子との配列周期の競合が解消される。その結果、インジウムとニオブとの秩序度（Ｂサイトランダムネス）を熱処理によって変えることができ、その誘電特性をリラクサー的な振る舞いから強誘電体的または反強誘電体的な振る舞いへと変化させることができる。
【００３４】
ＮｂＮａＯ3、ジルコン酸鉛（ＺｒＰｂＯ3）、チタン酸ジルコン酸ランタン鉛（ＴｉＺｒＬａＰｂＯ3）およびチタン酸ジルコン酸鉛（ＴｉＺｒＰｂＯ3）は、基本的にペロブスカイト構造なので熱に強い。これらの材料はたとえばゲートファースト方式またはゲートラスト方式により形成することができる。
【００３５】
一方、ゲート絶縁膜ＧＩとしてＮＨ4Ｈ2ＰＯ4およびＮＨ4Ｈ2ＡｓＯ4を用いる場合には、まずたとえば多結晶シリコンからなる仮のゲート電極ＧＥを形成し、半導体基板ＳＵＢの内部への不純物の注入および当該不純物の熱拡散を行なった後に、改めて真のゲート電極ＧＥを形成するゲートラスト方式を用いて形成することが好ましい。
【００３６】
図３（Ａ）、（Ｂ）を参照して、本実施の形態の第２例におけるＭＩＳトランジスタは、図２に示すＭＩＳトランジスタと比較して、半導体基板ＳＵＢの一方の主表面に形成されるウェル領域と、ソース／ドレイン領域とに含まれる不純物の導電型が異なっている。すなわち１対のｐ+領域ＨＰＲとｐ-領域ＬＰＲとからなる不純物領域は、それぞれｐ型ＭＩＳトランジスタのソース／ドレイン領域ＳＤとして機能する。またｐ-領域ＬＰＲの下にはポケットとしてのｎ型領域ＮＲが形成されている。図３と図２とは上記の点においてのみ異なっており、他の点においては同様である。このため図３において図２と同一の要素については同一の符号を付しその説明を繰り返さない。
【００３７】
図４を参照して、図２および図４における側壁絶縁層ＳＷは、たとえばシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとが順に積層して堆積された構成であることが好ましい。
【００３８】
次に、図５〜図９を用いて、本実施の形態の作用効果について説明する。
図５（Ａ）に示すグラフの横軸はＭＩＳトランジスタのゲート絶縁膜ＧＩの厚み方向に印加される電界Ｅの強さを示しており、グラフの縦軸はゲート絶縁膜ＧＩの厚み方向における自発分極Ｐの強さを示している。図５（Ａ）においては電界Ｅ、分極Ｐともにその向きを正または負の値で表わしている。図５（Ａ）における電界Ｅの値が０および０に近い状態は、図５（Ｂ）に示すようにＭＩＳトランジスタのソース領域とドレイン領域とに挟まれた領域（１対のＬＤＤとしてのｎ-領域ＬＮＲに挟まれた領域）にチャネルが形成されないＯＦＦ状態である。図５（Ａ）における電界Ｅの値が０から正または負の方向に大きく離れた状態は、図５（Ｃ）に示すようにＭＩＳトランジスタのソース領域とドレイン領域とに挟まれた領域（１対のＬＤＤとしてのｎ-領域ＬＮＲに挟まれた領域）にチャネルＣＮＬが形成されたＯＮ状態である。図５（Ｃ）のＯＮ状態は、ゲート絶縁膜ＧＩの内部における分極Ｐ（図５（Ａ）参照）の絶対値が大きくなることによりゲート絶縁膜ＧＩの下部にチャネルＣＮＬが形成された状態である。
【００３９】
図５（Ａ）を参照して、たとえば電界Ｅおよび分極Ｐの値がいずれも０であるＯＦＦ状態から、電界Ｅを正または負のいずれかの方向に、その絶対値が大きくなるように変化させる。すなわちゲート電極ＧＥに正または負のいずれかの電圧を印加する。このとき分極Ｐの絶対値は電界Ｅの値に応じて徐々に増加するが、閾値ｔｈ１において分極Ｐの絶対値が急激に大きくなり、チャネルＣＮＬが形成されたＯＮ状態となる。またＯＮ状態から電界Ｅの絶対値が小さくなるように変化させると、分極Ｐの絶対値は電界Ｅの値に応じて徐々に増加するが、閾値ｔｈ２において分極Ｐの絶対値が急激に小さくなり、チャネルＣＮＬが消滅したＯＦＦ状態となる。このようにＭＩＳトランジスタをＯＮ状態に切り替えるためには、電界Ｅの絶対値をある程度大きくする必要があり、ＭＩＳトランジスタをＯＦＦ状態に切り替えるためには、電界Ｅの絶対値をある程度小さくする必要がある。このため反強誘電体膜を有するＭＩＳトランジスタは、図５（Ａ）に示すいわゆるダブルヒステリシス特性を有する。
【００４０】
上記のダブルヒステリシス特性を示す回路として、たとえばシュミットトリガーと呼ばれる回路がある。シュミットトリガー（Schmitt Trigger）回路とは、いわゆるフリップフロップ回路の一種である。具体的にはシュミットトリガー回路とは、入力電圧に対して上限値と下限値との２つの閾値レベルを持ち、これらの値より入力が高くなるか、あるいは低くなるによって、状態が変化するフリップフロップ回路のことである。単一のシュミットトリガー回路は図６（Ａ）に示す回路図で表わされる。これはより詳細には図６（Ｂ）に示す等価回路で表わされる。シュミットトリガー回路は、単一のＮＯＴ回路３ａと、上記ＮＯＴ回路３ａと反対向きのＮＯＴ回路３ａおよび抵抗４が直列に繋がった構成とが並列に繋がった構成を有する回路である。
【００４１】
シュミットトリガー回路は、入力波形を波形の整った方形波に整形したい場合（アナログ的デジタル信号の波形整形用）によく用いられている。アナログ的デジタル信号の波形整形とは、たとえば緩やかに変化するが上下を繰り返したり、ノイズを含んだり、ゆっくりした変化の入力を、急峻な方形波に変換することである。
【００４２】
デジタル回路といえども、実際には瞬時に０と１が変わるのではなく、時間がかかる。インバータに０→１の信号を入れた場合、入力がある閾値を越えた瞬間に出力は１→０に変わる。実際には、温度、電源電圧の変動などの要因でこの閾値自体が微妙に変化している。一方で入力電圧側も瞬時ではなく時間をかけて徐々に変わる。このため出力は１→０に変わった直後に再び１になる。つまり、１→０→１→０の様に何度か変化して（チャタリング）から最終的に０になる。
【００４３】
このような動作を回避する目的でシュミットトリガー回路を用いることができる。シュミットトリガー回路は、実際にはノイズが乗りやすい外部入力を取り込む回路である。また、アナログの入力信号をデジタル的な方形波に変換するとき、通常コンパレータの入力部にこの構成を使う。
【００４４】
この場合にシュミットトリガー回路を用いずに入力信号を入力すると、ソフトが０と１の時の処理を繰り返してしまい、機器の誤動作につながる。特に入力信号に大きなノイズが含まれるときに、普通にコンパレータに入れると、立ち上がり部分が細かく何度もＯＮ状態とＯＦＦ状態とを繰り返す波形になる。
【００４５】
またシュミットトリガー回路は、ノイズに強いことで知られており、ソフトエラー対策としてよく用いられている。
【００４６】
従来のシュミットトリガー回路を構成するには、２個または３個のバイポーラトランジスタと抵抗素子が必要であるが、本発明による反強誘電体をゲート絶縁膜に用いたトランジスタでは、ＭＩＳトランジスタ１個でシュミットトリガー回路と同じ特性を出し、置き換えることができる。このようにすれば、半導体集積回路の面積縮小に効果的であり、半導体集積回路の信頼性も向上する。
【００４７】
再度図５を参照して、本実施の形態の反強誘電体を含むゲート絶縁膜ＧＩを有するＭＩＳトランジスタは、ＯＮ状態の際には反強誘電体が有する強い誘電率により、ゲート絶縁膜ＧＩを含むＭＩＳ積層構造の静電容量を高くし、ＭＩＳトランジスタの電界効果を高めることができる。その結果、ソース領域とドレイン領域とに挟まれた領域にチャネルＣＮＬが形成されるため、図５（Ｃ）中に矢印で示す電流を流すことができる。ゲート絶縁膜ＧＩの誘電率が高いため、ゲート絶縁膜ＧＩを厚くしてもＭＩＳ積層構造の静電容量の低下を抑制することができる。ゲート絶縁膜ＧＩを厚く（たとえば２ｎｍ以上に）することにより、ＯＮ状態時にゲート絶縁膜ＧＩを厚み方向に流れる（図中に矢印で示す）リーク電流の発生を抑制することができる。したがって、半導体集積回路の微細化が進み、ゲート電極ＧＥの長さが４５ｎｍ未満（たとえばいわゆる２８ｎｍ世代）となった場合においても、ゲート絶縁膜ＧＩの厚みを２ｎｍ以上とすることができ、その結果、ＯＮ状態時にゲート絶縁膜ＧＩを厚み方向に流れるリーク電流の発生を抑制することができる。さらに、ＯＦＦ状態からＯＮ状態に切り替えるためには相当大きな電界Ｅを印加する必要があるため、当該トランジスタが誤ってＯＮ状態になるなどの不具合を抑制することができる。
【００４８】
一方ＯＦＦ状態の際には、ゲート絶縁膜ＧＩにおける分極Ｐの値は小さくなるため、チャネルＣＮＬが形成されない。このためＯＦＦ状態時にソース領域からドレイン領域へ誤ってリーク電流が流れるなどの不具合を抑制することができる。ＯＮ状態からＯＦＦ状態に切り替えるためには電界Ｅを相当小さくする必要があるため、当該トランジスタが誤ってＯＦＦ状態になるなどの不具合を抑制することができる。
【００４９】
以上の観点から、本実施の形態の反強誘電体を含むゲート絶縁膜ＧＩを有する、ゲート電極の長さが４５ｎｍ未満に微細化されたＭＩＳトランジスタは、ＯＮ状態時には確実にチャネルを形成して、ゲート絶縁膜ＧＩにリーク電流が発生しないように駆動電流を流すことができる。また当該ＭＩＳトランジスタはＯＦＦ状態時には確実にチャネルを消滅させて、ソース領域からドレイン領域へのリーク電流の発生を抑制することができる。したがって当該ＭＩＳトランジスタは、ソフトエラーを抑制する効果を高めることができる。
【００５０】
なおゲート絶縁膜の厚みを５０ｎｍ未満とすることにより、たとえばいわゆる２８ｎｍ世代のＭＩＳトランジスタのゲート電極の長さＬ（図４参照）に対するゲート部分ＧＰの厚みＨ（図４参照）のアスペクト比を２以上４未満とすることができる。このようにすれば、ゲート部分ＰＥの側壁に形成される側壁絶縁層ＳＷが化学的機械的研磨される際にストレスにより損壊する可能性を低減することができる。
【００５１】
図７（Ａ）は、基本的に本実施の形態と同様の構成を有するが、シリコン酸化膜などのいわゆる常誘電体膜を有するゲート絶縁膜ＰＥＩが形成されたＭＩＳトランジスタにおける、図５（Ａ）と同様のゲート絶縁膜ＰＥＩの電界と分極との関係を示す。図７（Ｂ）は、図７（Ａ）の常誘電体膜を有するＭＩＳトランジスタのＯＦＦ状態を示し、図７（Ｃ）は、図７（Ａ）の常誘電体膜を有するＭＩＳトランジスタのＯＮ状態を示す。
【００５２】
図７（Ａ）〜（Ｃ）を参照して、ゲート絶縁膜ＰＥＩに印加される電界Ｅの絶対値が小さいときには、ゲート絶縁膜ＰＥＩにおける分極Ｐの値も小さいため、チャネルは形成されずＯＦＦ状態となる。ゲート絶縁膜ＰＥＩに印加される電界Ｅの絶対値にほぼ比例して、ゲート絶縁膜ＰＥＩにおける分極Ｐの値が大きくなり、チャネルＣＮＬが形成されてＯＮ状態となる。電界Ｅの値が漸次大きくなる際に図７（Ａ）のグラフが描く曲線と、電界Ｅの値が漸次小さくなる際の当該曲線とのずれは小さく、いわゆるヒステリシス特性は小さい。
【００５３】
ただし常誘電体膜の誘電率は比較的小さいため、特に半導体集積回路の微細化によりゲート電極ＧＥが短くなった場合にＭＩＳ積層構造の静電容量を高くするためにはゲート絶縁膜ＰＥＩを薄くする必要がある。ゲート絶縁膜ＰＥＩが原子数個分の厚みにまで薄くなれば、ＯＮ状態、ＯＦＦ状態のいずれにおいてもゲート電極ＧＥに印加される電圧に起因して、ゲート絶縁膜ＰＥＩを厚み方向に流れる（図中に矢印で示す）リーク電流が増加する可能性がある。
【００５４】
図８（Ａ）は、基本的に本実施の形態と同様の構成を有するが、常誘電体よりも誘電率が高いいわゆる高誘電体膜を有するゲート絶縁膜ＨＫＩが形成されたＭＩＳトランジスタにおける、図５（Ａ）と同様のゲート絶縁膜ＨＫＩの電界と分極との関係を示す。図８（Ｂ）は、図８（Ａ）の高誘電体膜を有するＭＩＳトランジスタのＯＦＦ状態を示し、図８（Ｃ）は、図８（Ａ）の高誘電体膜を有するＭＩＳトランジスタのＯＮ状態を示す。常誘電体よりも誘電率が高い高誘電体膜を用いることにより、ＭＩＳ積層構造の静電容量を増加することができるため、ゲート絶縁膜ＰＥＩに比べてゲート絶縁膜ＨＫＩを厚くすることができる。その結果、ゲート絶縁膜ＰＥＩに比べてゲート絶縁膜ＨＫＩの厚み方向に流れるリーク電流を低減することができる。しかしＭＩＳ積層構造における、多結晶シリコンからなるゲート電極ＧＥとゲート絶縁膜ＨＫＩとの界面（接触面）における不具合が発生しやすいため、ＭＩＳトランジスタの動作電圧が上昇する可能性があるという問題がある。
【００５５】
図９（Ａ）は、基本的に本実施の形態と同様の構成を有するが、常誘電体よりも誘電率が高いいわゆる強誘電体膜を有するゲート絶縁膜ＦＥＩが形成されたＭＩＳトランジスタにおける、図５（Ａ）と同様のゲート絶縁膜ＨＫＩの電界と分極との関係を示す。図９（Ｂ）は、図９（Ａ）の強誘電体膜を有するＭＩＳトランジスタのＯＦＦ状態を示し、図９（Ｃ）は、図９（Ａ）の強誘電体膜を有するＭＩＳトランジスタのＯＮ状態を示す。常誘電体よりも誘電率が高い強誘電体膜を用いることにより、ゲート絶縁膜ＦＥＩを厚くし、ゲート絶縁膜ＦＥＩを厚み方向に流れる（図中に矢印で示す）リーク電流を低減することができる。
【００５６】
しかし図９（Ａ）に示すように、強誘電体膜はヒステリシス特性が強いため、たとえば大きな電界Ｅを印加してトランジスタをＯＮ状態にした後に電界Ｅを０にしてトランジスタをＯＦＦ状態に切り替えても、分極Ｐが低下せずに残留する。このため図９（Ｂ）に示すように、トランジスタがＯＦＦ状態のときにおいてもチャネルＣＮＬが残存するため、ソース領域からドレイン領域へリーク電流が発生する可能性がある。
【００５７】
本実施の形態のように反強誘電体膜を有するゲート絶縁膜ＧＩを用いたＭＩＳトランジスタは、上記の各問題の発生を抑制することができる。
【００５８】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、容量が形成されている点において異なっている。以下、本実施の形態の構成について説明する。
【００５９】
図１０および図１１を参照して、本実施の形態の第１例においては、図２（Ａ）、（Ｂ）に示すＭＩＳトランジスタが形成される半導体基板ＳＵＢに、さらにＭＩＳ容量と呼ばれる容量素子が形成されている。すなわち図１０および図１１における左側の領域は、それぞれ図２（Ａ）および図２（Ｂ）に示すＭＩＳトランジスタが形成される領域と同様であり、これにさらに図１０および図１１における右側の領域がＭＩＳ容量の領域として形成されている。
【００６０】
半導体基板ＳＵＢ内の、ＭＩＳ容量が形成される領域におけるｐ型不純物領域ＰＲ１上には、ｎ型分離層ＮＩＳＯが形成されている。このｎ型分離層ＮＩＳＯ上には、ｎ型ウェル領域ＮＷと、ｐ型ウェル領域ＰＷとが形成されている。図１０の平面図において、ｎ型ウェル領域ＮＷはｐ型ウェル領域ＰＷの周囲を取り囲むように形成されている。またトレンチ分離構造ＳＴＩにより他の素子と電気的に分離されている。
【００６１】
図１０の平面図において、トレンチ分離構造ＳＴＩに挟まれたｎ型ウェル領域ＮＷおよびｐ型ウェル領域ＰＷ内の半導体基板ＳＵＢの表面には複数（たとえば３つ）の活性領域ＡＡが形成されている。図１０における外側の活性領域ＡＡは、活性領域ＡＡと上方の配線との接続を容易にするため、活性領域ＡＡは平面視において矩形状で中空を有するように形成されているが、図１０における中央の活性領域ＡＡは中空を有さない矩形状となっている。このように活性領域ＡＡの平面形状は任意である。またトレンチ分離構造ＳＴＩにより、外側の活性領域ＡＡと内側の活性領域ＡＡとが分離されている。
【００６２】
図１１は、図１０に示す折れ曲がったＸＩ−ＸＩ線に沿う部分における構成を示している。図１１を参照して、コンタクト用の活性領域ＡＡ（コンタクト領域）におけるｐ型ウェル領域ＰＷの表面には、ｐ+領域ＨＰＲが形成されており、コンタクト用の活性領域ＡＡ（コンタクト領域）におけるｎ型ウェル領域ＮＷの表面には、ｎ+領域ＨＮＲが形成されている。このｐ+領域ＨＰＲおよびｎ+領域ＨＮＲは、それぞれｐ型ウェル領域ＰＷまたはｎ型ウェル領域ＮＷにおける電位を固定するためのコンタクト領域として機能する。容量用の活性領域ＡＡ（ＭＩＳ容量領域）におけるｐ型ウェル領域ＰＷの表面には、ＭＩＳ容量ＭＣが形成されている。このＭＩＳ容量ＭＣは、容量用不純物領域ＣＤと、容量用誘電体膜ＣＩと、容量用電極ＣＥと、シリサイド層ＳＣと、１対の側壁絶縁層ＳＷとを有している。
【００６３】
容量用不純物領域ＣＤは、ＭＩＳ容量領域の活性領域ＡＡにおけるｐ型ウェル領域ＰＷの表面に形成されている。ＭＩＳ容量領域の活性領域ＡＡにおけるｐ型ウェル領域ＰＷの表面は、容量用不純物領域ＣＤと隣接するように、ｎ+領域ＨＮＲおよびシリサイド層ＳＣが形成されている。このｎ+領域ＨＮＲおよびシリサイド層ＳＣは、コンタクトＣＴおよび導電層Ｔ１を介在して配線Ｍ１と電気的に接続するために配置される。
【００６４】
容量用不純物領域ＣＤ上には容量用誘電体膜ＣＩが形成されている。この容量用誘電体膜ＣＩの上面に接するように、たとえば多結晶シリコンからなる容量用電極ＣＥが形成されている。容量用誘電体膜ＣＩおよび容量用電極ＣＥは、容量用不純物領域ＣＤとの間で容量素子（ＭＩＳ容量ＭＣ）を形成する。容量用電極ＣＥは図１０の中央の活性領域ＡＡの一部と平面視において重なるように形成された矩形状の電極である。
【００６５】
容量用誘電体膜ＣＩと容量用電極ＣＥとの積層構造の側壁には、たとえばシリコン酸化膜、シリコン窒化膜などからなる側壁絶縁層ＳＷが形成されている。ｐ+領域ＨＰＲおよびｎ+領域ＨＮＲの表面には、たとえばＣｏＳｉ2またはＮｉＳｉ2からなるシリサイド層ＳＣが形成されていてもよい。図１１に示すように容量用電極ＣＥの上面上にもシリサイド層ＳＣが形成されてもよいが、容量用電極ＣＥの上面上にはシリサイド層ＳＣが形成されなくてもよい。図１１における容量用誘電体膜ＣＩと容量用電極ＣＥとシリサイド層ＳＣとの積層構造はＭＩＳ容量ＭＣの容量部分ＣＰを構成する。またＭＩＳトランジスタの形成される領域と同様に、導電層Ｔ１および配線Ｍ１が形成されているが、図１０においては配線Ｍ１の図示が省略されている。
【００６６】
図１２および図１３を参照して、本実施の形態の第２例におけるＭＩＳ容量ＭＣは、図１０および図１１に示すｎ型分離層ＮＩＳＯとｐ型ウェル領域ＰＷとが形成されておらず、たとえば図の内側の容量用不純物領域ＣＤは、半導体基板ＳＵＢのｐ型不純物領域ＰＲ１の内部に直接形成されている。図１２および図１３と図１０および図１１とは上記の点においてのみ異なっており、他の点においては同様である。このため図１２および図１３において図１０および図１１と同一の要素については同一の符号を付しその説明を繰り返さない。
【００６７】
図１４および図１５を参照して、本実施の形態の第３例におけるＭＩＳ容量ＭＣは、図１０および図１１に示すＭＩＳ容量ＭＣと比較して、半導体基板ＳＵＢの一方の主表面に形成されるウェル領域と、ＭＩＳ容量領域およびコンタクト領域とに含まれる不純物の導電型が異なっている。具体的には、図１５において、図１１のＭＩＳ容量領域および周囲のコンタクト領域におけるｎ型ウェル領域ＮＷの領域にはｐ型ウェル領域ＰＷが、ｐ型ウェル領域ＰＷの領域にはｎ型ウェル領域ＮＷが、それぞれ形成されている。また図１５において、図１１のＭＩＳ容量領域および周囲のコンタクト領域におけるｎ+領域ＨＮＲの領域にはｐ+領域ＨＰＲが、ｐ+領域ＨＰＲの領域にはｎ+領域ＨＮＲが、それぞれ形成されている。
【００６８】
図１４および図１５と図１０および図１１とは上記の点においてのみ異なっており、他の点においては同様である。このため図１４および図１５において図１０および図１１と同一の要素については同一の符号を付しその説明を繰り返さない。
【００６９】
なお図１０〜図１５においてはいずれも図２に示すＭＩＳトランジスタが形成された半導体基板ＳＵＢにＭＩＳ容量ＭＣが形成されているが、たとえば図３に示すＭＩＳトランジスタが形成された半導体基板ＳＵＢにＭＩＳ容量ＭＣが形成されてもよい。
【００７０】
本実施の形態に係るＭＩＳ容量ＭＣにおける容量用誘電体膜ＣＩはいわゆる反強誘電体膜を有することが好ましい。具体的には容量用誘電体膜は、Ｐｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3、ＮｂＮａＯ3、ジルコン酸鉛（ＺｒＰｂＯ3）、チタン酸ジルコン酸ランタン鉛（ＴｉＺｒＬａＰｂＯ3）、チタン酸ジルコン酸鉛（ＴｉＺｒＰｂＯ3）、ＮＨ4Ｈ2ＰＯ4、およびＮＨ4Ｈ2ＡｓＯ4からなる群から選択される少なくとも１つからなることが好ましい。
【００７１】
本実施の形態の構成は、実施の形態１の構成と比較して、以上の点において異なっており、他の点においては実施の形態１と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００７２】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【００７３】
本実施の形態においては、ＭＩＳトランジスタと併せて用いられるＭＩＳ容量ＭＣが、反強誘電体膜を有する。このため当該ＭＩＳ容量素子がＯＮ状態となり反強誘電体膜を有する容量用誘電体膜ＣＩに強い電界が印加されると、反強誘電体の強い誘電率により、容量用誘電体膜ＣＩの自発分極が大きくなる。したがってＭＩＳ容量ＭＣにはより多くの電荷を高速に充電できる。逆に当該ＭＩＳ容量素子がＯＦＦ状態となれば、反強誘電体の有するダブルヒステリシス特性により、容量用誘電体膜ＣＩの自発分極は小さくなり、ＭＩＳ容量ＭＣに溜まった電荷を高速に放電できる。したがって、反強誘電体膜を容量用誘電体膜ＣＩとして用いることにより、高速充放電が可能なＭＩＳ容量素子を提供することができる。
【００７４】
たとえば常誘電体膜を有するＭＩＳ容量は、常誘電体膜の誘電率が小さいため、上記の充放電の動作が遅くなる可能性がある。またたとえば強誘電体膜を有するＭＩＳ容量は、そのヒステリシス特性により、ＭＩＳ容量をＯＦＦ状態にしても当該強誘電体膜の自発分極が小さくならず、スムーズな放電がなされなくなる可能性がある。
【００７５】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００７６】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、可変容量が形成されている点において異なっている。以下、本実施の形態の構成について説明する。
【００７７】
図１６および図１７を参照して、本実施の形態の第１例においては、図２（Ａ）、（Ｂ）に示すＭＩＳトランジスタが形成される半導体基板ＳＵＢに、さらにバラクタ容量と呼ばれる可変容量素子が形成されている。すなわち図１６および図１７における左側の領域は、それぞれ図２（Ａ）および図２（Ｂ）に示すＭＩＳトランジスタが形成される領域と同様であり、これにさらに図１０および図１１における右側の領域がＭＩＳ容量の領域として形成されている。
【００７８】
半導体基板ＳＵＢ内の、バラクタ容量が形成される領域におけるｐ型不純物領域ＰＲ１上には、ｎ型ウェル領域ＮＷと、ｐ型ウェル領域ＰＷとが形成されている。図１７の断面図において、半導体基板ＳＵＢの主表面に沿う方向に関してｎ型ウェル領域ＮＷとｐ型ウェル領域ＰＷとが交互に配置されている。またトレンチ分離構造ＳＴＩにより、バラクタ容量形成用の活性領域ＡＡとコンタクト用の活性領域ＡＡとが分離されている。
【００７９】
図１７を参照して、コンタクト用の活性領域ＡＡ（コンタクト領域）におけるｐ型ウェル領域ＰＷの表面には、ｐ+領域ＨＰＲが形成されている。このｐ+領域ＨＰＲは、ｐ型ウェル領域ＰＷにおける電位を固定するためのコンタクト領域として機能する。バラクタ容量用の活性領域ＡＡ（バラクタ容量領域）におけるｎ型ウェル領域ＮＷの表面には、バラクタ容量ＶＣが形成されている。このバラクタ容量ＶＣは、１対のｎ+領域ＨＮＲおよびシリサイド層ＳＣと、可変容量用誘電体膜ＶＣＩと、可変容量用電極ＶＣＥと、シリサイド層ＳＣと、１対の側壁絶縁層ＳＷとを有している。
【００８０】
１対のｎ+領域ＨＮＲおよびシリサイド層ＳＣは、バラクタ容量領域の活性領域ＡＡにおけるｎ型ウェル領域ＮＷの表面において、互いに間隔をあけて配置されている。このｎ+領域ＨＮＲおよびシリサイド層ＳＣは、コンタクトＣＴおよび導電層Ｔ１を介在して配線Ｍ１と電気的に接続するために配置される。
【００８１】
図１７の断面図において１対のｎ+領域ＨＮＲに挟まれた、ｎ型ウェル領域ＮＷの一部の空乏層領域ＤＥＰは、当該バラクタ容量がＯＮ状態の際に印加される電圧に応じて空乏層が形成される領域である。ｎ型ウェル領域ＮＷのうち空乏層領域ＤＥＰの下の領域は、可変容量用不純物領域として機能する。すなわち上記可変容量用不純物領域の上には、空乏層領域ＤＥＰを挟んで、可変容量用誘電体膜ＶＣＩが形成されている。この可変容量用誘電体膜ＶＣＩの上面に接するように、たとえばｐ型の不純物を有する多結晶シリコンからなる可変容量用電極ＶＣＥが形成されている。可変容量用電極ＶＣＥと可変容量用不純物領域とが可変容量用誘電体膜ＶＣＩを挟むように配置されることにより、可変容量（バラクタ容量）が形成される。
【００８２】
バラクタ容量とは、電圧を逆方向に印加した場合に、当該電圧の値に応じて容量の値が大きく変化する容量素子である。バラクタ容量においては、可変容量用不純物領域と可変容量用電極ＶＣＥとにおいて、含まれる不純物の濃度が図の上下方向（厚み方向）に関してたとえば概ね線形変化する。可変容量用不純物領域と可変容量用電極ＶＣＥとにおける不純物の濃度勾配を利用して、可変容量用不純物領域と可変容量用電極ＶＣＥとに挟まれた（可変容量用誘電体膜ＶＣＩの直下のｎ型ウェル領域ＮＷ内の）空乏層領域ＤＥＰに形成される空乏層の厚みを変化させ、容量の値を変化させる。
【００８３】
バラクタ容量が形成される領域においては、ＭＩＳトランジスタが形成される領域と同様に、たとえば可変容量用誘電体膜ＶＣＩと可変容量用電極ＶＣＥとの積層構造の側壁には側壁絶縁層ＳＷが形成されてもよい。またたとえばｐ+領域ＨＰＲおよびｎ+領域ＨＮＲの表面、および可変容量用電極ＶＣＥの上面上には、シリサイド層ＳＣが形成されてもよい。図１７における可変容量用誘電体膜ＶＣＩと可変容量用電極ＶＣＥとシリサイド層ＳＣとの積層構造はバラクタ容量の可変容量部分ＶＣＰを構成する。またバラクタ容量の可変容量部分ＶＣＰと平面視に重なる領域においても配線Ｍ１が形成され、当該配線Ｍ１と可変容量部分ＶＣＰとが導電層Ｔ１により電気的に接続されてもよい。さらに図１６および図１７に示す領域の平面視における外周の近傍にはｎ型分離層ＮＩＳＯが形成されてもよい。
【００８４】
図１６および図１７の構成は、実施の形態２の図１０および図１１の構成と比較して、以上の点において異なっており、他の点においては図１０と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００８５】
図１８および図１９を参照して、本実施の形態の第２例におけるバラクタ容量は、図１６および図１７に示すバラクタ容量と比較して、半導体基板ＳＵＢの一方の主表面に形成されるウェル領域と、バラクタ容量領域およびコンタクト領域とに含まれる不純物の導電型が異なっている。そのため半導体基板ＳＵＢとウェル領域とに挟まれるようにｎ型分離層ＮＩＳＯが形成されている。具体的には、図１９において、図１７のバラクタ容量領域を構成するｎ型ウェル領域ＮＷの領域にはｐ型ウェル領域ＰＷが、図１７のコンタクト領域を構成するｐ型ウェル領域ＰＷの領域にはｎ型ウェル領域ＮＷが、それぞれ形成されている。また図１９において、図１７のバラクタ容量領域および周囲のコンタクト領域におけるｎ+領域ＨＮＲの領域にはｐ+領域ＨＰＲが、ｐ+領域ＨＰＲの領域にはｎ+領域ＨＮＲが、それぞれ形成されている。
【００８６】
図１８および図１９と図１６および図１７とは上記の点においてのみ異なっており、他の点においては同様である。このため図１８および図１９において図１６および図１７と同一の要素については同一の符号を付しその説明を繰り返さない。
【００８７】
図１６〜図１７および図１８〜図１９に示す構成のほか、本実施の形態に係るバラクタ容量は、たとえば図１１に示すＭＩＳ容量と同様に、ｐ型の不純物を含む半導体基板ＳＵＢの内部に直接形成されてもよい。また図１６〜図１９においてはいずれも図２に示すＭＩＳトランジスタが形成された半導体基板ＳＵＢにバラクタ容量が形成されているが、たとえば図３に示すＭＩＳトランジスタが形成された半導体基板ＳＵＢにバラクタ容量が形成されてもよい。
【００８８】
本実施の形態に係るバラクタ容量における可変容量用誘電体膜ＶＣＩはいわゆる反強誘電体膜を有することが好ましい。具体的には可変容量用誘電体膜は、Ｐｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3、ＮｂＮａＯ3、ジルコン酸鉛（ＺｒＰｂＯ3）、チタン酸ジルコン酸ランタン鉛（ＴｉＺｒＬａＰｂＯ3）、チタン酸ジルコン酸鉛（ＴｉＺｒＰｂＯ3）、ＮＨ4Ｈ2ＰＯ4、およびＮＨ4Ｈ2ＡｓＯ4からなる群から選択される少なくとも１つからなることが好ましい。
【００８９】
本実施の形態の構成は、実施の形態１の構成と比較して、以上の点において異なっており、他の点においては実施の形態１と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００９０】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【００９１】
本実施の形態においては、ＭＩＳトランジスタと併せて用いられるバラクタ容量が、反強誘電体膜を有する。このため当該バラクタ容量素子がＯＮ状態となり反強誘電体膜を有する可変容量用誘電体膜ＶＣＩに強い電界が印加されると、反強誘電体の強い誘電率により、可変容量用誘電体膜ＶＣＩの自発分極が大きくなる。したがってバラクタ容量にはより多くの電荷を高速に充電できる。逆に当該バラクタ容量素子がＯＦＦ状態となれば、反強誘電体の有するダブルヒステリシス特性により、可変容量用誘電体膜ＶＣＩの自発分極は小さくなり、バラクタ容量に溜まった電荷を高速に放電できる。したがって、反強誘電体膜を可変容量用誘電体膜ＶＣＩとして用いることにより、高速充放電が可能なバラクタ容量素子を提供することができる。
【００９２】
たとえば常誘電体膜を有するバラクタ容量は、常誘電体膜の誘電率が小さいため、上記の充放電の動作が遅くなる可能性がある。またたとえば強誘電体膜を有するバラクタ容量は、そのヒステリシス特性により、バラクタ容量をＯＦＦ状態にしても当該強誘電体膜の自発分極が小さくならず、スムーズな放電がなされなくなる可能性がある。
【００９３】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１および実施の形態２と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１および実施の形態２に順ずる。
【００９４】
なお以上においてはすべてｐ型の（ｐ型不純物領域ＰＲ１を有する）半導体基板ＳＵＢが用いられているが、ｎ型の（ｎ型不純物領域を有する）半導体基板ＳＵＢが用いられてもよい。
【００９５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９６】
本発明は、ＭＩＳ構造を有するロジック回路を備える半導体装置に、特に有利に適用され得る。
【符号の説明】
【００９７】
１ スクライブ領域、２ モジュール領域、３ａ ＮＯＴ回路、４ 抵抗、ＡＡ 活性領域、ＢＲＬ バリアメタル、ＣＤ 容量用不純物領域、ＣＥ 容量用電極、ＣＨＰ 半導体チップ、ＣＩ 容量用誘電体膜、ＣＮＬ チャネル、ＣＰ 容量部分、ＣＴ コンタクト、ＤＥＰ 空乏層領域、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＧＰ ゲート部分、ＨＮＲ ｎ+領域、ＨＰＲ ｐ+領域、ＬＮＲ ｎ-領域、ＬＰＲ ｐ-領域、Ｍ１ 配線、ＭＣ ＭＩＳ容量、ＮＦ シリコン窒化膜、ＮＩＳＯ ｎ型分離層、ＮＷ ｎ型ウェル領域、ＯＦ シリコン酸化膜、ＰＥ ゲート部分、ＰＲ１ ｐ型不純物領域、ＰＷ ｐ型ウェル領域、ＳＣ シリサイド層、ＳＤ ソース／ドレイン領域、ＳＴＩ トレンチ分離構造、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁層、Ｔ１ 導電層、ＴＲ ＭＩＳトランジスタ、ＶＣ バラクタ容量、ＶＣＥ 可変容量用電極、ＶＣＩ 可変容量用誘電体膜、ＶＣＰ 可変容量部分。
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ゲート絶縁膜を有する半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路装置上で形成されるトランジスタのゲート絶縁膜は、ゲート電極とその下の活性領域の間に形成される。このゲート絶縁膜にはゲートからのトンネル電流に伴うゲートリークを抑制すると同時に、ゲート電極のＯＮ状態／ＯＦＦ状態に伴う電界変化で活性領域にチャネルを形成させたり、形成させなかったりする性能が要求される。
【０００３】
トランジスタの性能はゲート絶縁膜の静電容量に依存する。ゲート電極とチャネルとの間に形成される平行平板コンデンサの容量をＣ、絶縁膜の誘電率をｋ、ゲート電極の平面視における面積をＡ、絶縁膜の厚みをｄとすれば、Ｃ＝ｋＡ／ｄの関係が成り立つ。チップ面積を縮小し、微細化を進めるためには、電極の平面視における面積Ａを小さくする必要がある。電極の面積Ａを小さくしたトランジスタと電極の面積Ａを小さくしないトランジスタとの性能を同等とするためには、絶縁膜の厚みｄを面積Ａに比べて薄くする必要がある。
【０００４】
ゲート絶縁膜としては従来から、たとえばシリコン酸化膜などの常誘電体が用いられている。しかし半導体集積回路の微細化・集積化が進むにつれて、ゲート絶縁膜の厚さは原子数個分まで薄くなり、量子トンネル効果によって絶縁膜を透過して流れ出てしまうリーク電流が増え、問題となっていた。より具体的には、たとえばゲート電極の長さ（ゲート長）が２８ｎｍ程度である、いわゆる２８ｎｍ世代の電界効果トランジスタのゲート絶縁膜がシリコン酸化膜で形成される場合、その厚みは２ｎｍ程度である。この厚みは原子数個分に相当し極めて薄い。このため量子トンネル現象に伴い当該ゲート絶縁膜を透過するリーク電流が大きくなる。またゲート絶縁膜がきわめて薄くなれば、同一基板上に形成される複数のトランジスタのゲート絶縁膜間の厚みのばらつきが大きくなり、トランジスタの形成が困難となる。
【０００５】
逆に、ゲート絶縁膜の厚みｄを増せばゲート絶縁膜間の厚みのばらつきが小さくなる。ゲート絶縁膜の厚みｄを大きくしたトランジスタと厚みｄを大きくしないトランジスタとの性能を同等とするためには、面積Ａを大きくする必要がある。より具体的には、たとえば２８ｎｍ世代における、厚みｄが２ｎｍであるゲート絶縁膜に対して、厚みｄを５０ｎｍとすれば、トランジスタの活性領域に印加される電圧は１／２５に減少する。当該電圧が大幅に減少するため、ゲート電極をＯＮ状態にしても活性領域にチャネルを形成することができず、トランジスタは機能しなくなる。ここで厚みｄが５０ｎｍとなったトランジスタに対して、厚みｄが２ｎｍのトランジスタと同様に電圧を印加してチャネルを形成するためには、当該トランジスタのゲート電極の面積Ａを２５倍に拡大する必要がある。これは平面視における一方向（ｘ方向）および一方向に略直交する他の方向（ｙ方向）のそれぞれに関して、矩形平面形状を有するゲート電極の寸法を５倍に拡大することを示している。したがってトランジスタのゲート長は約１４０ｎｍとなり、トランジスタの世代が５世代逆戻りすることになる。
【０００６】
一方、電極の面積Ａを維持したままゲート絶縁膜の厚みｄを厚くすればゲート絶縁膜およびゲート電極を含む、ゲート全体の厚みｄとゲート長とのアスペクト比が大きくなる。より具体的には、たとえば２８ｎｍ世代のトランジスタは、ゲート絶縁膜の厚みが約２ｎｍ、ゲート絶縁膜およびゲート電極を含むゲート全体の厚みが約５０ｎｍ、平面視において隣接する１対のゲートの間隔は約６５ｎｍである。したがって、ゲート全体の厚みとゲート長とのアスペクト比は約２となる。しかしゲート絶縁膜の厚みを５０ｎｍとしたトランジスタは、上記の他の寸法は同じである場合に、アスペクト比は約４に増加する。通常は、ゲート電極の両側の側壁に接するように側壁絶縁膜を形成することにより、ゲート電極の機械的耐久性を確保している。しかしアスペクト比が約４にまで増加すれば、ゲート加工工程の際に化学的機械的研磨によりゲート電極に与えられるストレスに耐えきれず、ゲート電極が破壊される可能性がある。
【０００７】
最近、以上の問題を解決するため、ゲート絶縁膜として、Ｈｉｇｈ−Ｋと呼ばれる高誘電体を使う事例が報告されている。高誘電体は誘電率ｋが大きい常誘電体であるため、高誘電体をゲート絶縁膜に用いることにより、トランジスタを構成する平行平板コンデンサの容量Ｃを大きくすることができ、ゲート電極と活性領域の間隔が大きくとれる。つまりゲート絶縁膜をより厚く形成することができる。ゲート絶縁膜を厚く形成するために、ゲート電極がＯＮ状態の際には、十分に強い電界を活性領域へ印加することができる。逆に、ゲート電極がＯＦＦ状態の時には、ゲート電極と活性領域の物理的な間隔が大きくとれるので、トンネル現象に伴うリーク電流が流れにくくなる。するとこのトランジスタは、従来よりもゲートリーク電流が低減され、少ない消費電力で動作することができる。
【０００８】
しかしＨｉｇｈ−Ｋゲート絶縁膜は、従来の多結晶シリコンでできたゲート電極と組み合わせて使った場合に、ゲート絶縁膜とゲート電極との境界（接触面）で不具合が発生しやすく動作電圧が上昇する傾向がある。さらに内部で「フォノン振動」が発生し、電子の流れを阻害する問題も発生する。
【０００９】
高誘電体の代わりに強誘電体を用いることによっても、ゲート絶縁膜の誘電性を高めることができる。たとえば特開２００１−３３２１２５号公報（特許文献１）に示すように組成の異なる２種類の強誘電体材料を共存させることにより、温度変化に対する強誘電体の誘電率の変化を軽減することができる。またたとえば特開平１１−２０４７４４号公報（特許文献２）に示すようにゲート絶縁膜としての強誘電体膜にチタンを少量含めることにより、当該ゲート絶縁膜におけるリーク電流の増加を抑制することができ、温度変化に対する強誘電体の誘電率の変化を軽減することができる。
【００１０】
一方で、たとえば特開２００８−２０５２８４号公報（特許文献３）には、反強誘電体膜からなるゲート絶縁膜を有する有機ＦＥＴ（Field Effect Transistor）が開示されている。さらにたとえば特開２００１−２２２８８４号公報（特許文献４）および特開２０００−２４３０９０号公報（特許文献５）には、反強誘電体膜を絶縁膜として用いたキャパシタが開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００１−３３２１２５号公報
【特許文献２】特開平１１−２０４７４４号公報
【特許文献３】特開２００８−２０５２８４号公報
【特許文献４】特開２００１−２２２８８４号公報
【特許文献５】特開２０００−２４３０９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特開２００１−３３２１２５号公報および特開平１１−２０４７４４号公報に開示される強誘電体は誘電率が高い。このため、強誘電体をトランジスタのゲート絶縁膜に用いた場合、トランジスタの微細化の際に当該ゲート絶縁膜を厚く形成しても、ゲート電極をＯＮ状態にしたときにチャネル領域を形成してチャネルに電流を流すなどトランジスタとしての機能を高めることができる。しかし強誘電体のゲート絶縁膜は、ゲート電極をＯＮ状態からＯＦＦ状態に切り替えた場合においてもヒステリシスと呼ばれる現象により自発分極が残る。このため、ＯＮ状態のときに形成されたチャネルが消滅せずに残存して、当該チャネルに電流が流れる可能性がある。
【００１３】
特開２００８−２０５２８４号公報に開示される有機ＦＥＴは、チャネル長が５０μｍでゲート絶縁膜の膜厚が５０ｎｍ以上である。このため、上記公報に開示される技術は、いわゆる２８ｎｍ世代の微細化されたトランジスタに適用することを想定していない。特開２００１−２２２８８４号公報および特開２０００−２４３０９０号公報においても、微細化されたトランジスタを背景とした開示がなされていない。
【００１４】
本発明は上記の問題に鑑みなされたものである。その目的は、半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１５】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、半導体基板の主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜と、ゲート絶縁膜の上面に接するように形成されたゲート電極とを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極の長さは４５ｎｍ未満である。ゲート絶縁膜は反強誘電体膜を有する。
【発明の効果】
【００１６】
本実施例によれば、ゲート電極が４５ｎｍ未満と非常に短くなった半導体装置において、強誘電体と同等に高い誘電率を有する反強誘電体膜を有するゲート絶縁膜が形成される。このためゲート電極がＯＮ状態の際には誘電率ゲート絶縁膜にリーク電流が流れることを抑制できる程度にゲート絶縁膜を厚くすることができ、ゲート電極がＯＦＦ状態の際に活性領域のチャネルを消滅させることができるためゲート絶縁膜およびソース領域とドレイン領域との間におけるリーク電流を低減することができる。したがって当該半導体装置のトランジスタとしての機能を高めることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１に係る、半導体集積回路が形成された半導体チップの構成を示す概略平面図である。
【図２】（Ａ）本発明の実施の形態１のロジック回路を構成するｎＭＩＳトランジスタが形成される領域の構成を示す概略平面図である。（Ｂ）図２（Ａ）のＩＩＢ，ＩＩＣ−ＩＩＢ，ＩＩＣ線に沿う部分における構成の第１例を示す概略断面図である。（Ｃ）図２（Ａ）のＩＩＢ，ＩＩＣ−ＩＩＢ，ＩＩＣ線に沿う部分における構成の第２例を示す概略断面図である。
【図３】（Ａ）本発明の実施の形態１のロジック回路を構成するｐＭＩＳトランジスタが形成される領域の構成を示す概略平面図である。（Ｂ）図３（Ａ）のＩＩＩＢ，ＩＩＩＣ−ＩＩＩＢ，ＩＩＩＣ線に沿う部分における構成の第１例を示す概略断面図である。（Ｃ）図３（Ａ）のＩＩＩＢ，ＩＩＩＣ−ＩＩＩＢ，ＩＩＩＣ線に沿う部分における構成の第２例を示す概略断面図である。
【図４】本発明の実施の形態１におけるＭＩＳトランジスタを構成するゲート部分の寸法を示す概略断面図である。
【図５】（Ａ）本発明の実施の形態１におけるＭＩＳトランジスタのゲート絶縁膜に印加する電界とゲート絶縁膜の分極との関係を示すグラフである。（Ｂ）本発明の実施の形態１におけるＭＩＳトランジスタのＯＦＦ状態を示す概略断面図である。（Ｃ）本発明の実施の形態１におけるＭＩＳトランジスタのＯＮ状態を示す概略断面図である。
【図６】（Ａ）シュミットトリガー回路の回路図である。（Ｂ）図６（Ａ）に示すシュミットトリガー回路を分解した構成を示す、図６（Ａ）と等価な回路図である。
【図７】（Ａ）本発明の実施の形態１の第１の比較例におけるＭＩＳトランジスタのゲート絶縁膜に印加する電界とゲート絶縁膜の分極との関係を示すグラフである。（Ｂ）本発明の実施の形態１の第１の比較例におけるＭＩＳトランジスタのＯＦＦ状態を示す概略断面図である。（Ｃ）本発明の実施の形態１の第１の比較例におけるＭＩＳトランジスタのＯＮ状態を示す概略断面図である。
【図８】（Ａ）本発明の実施の形態１の第２の比較例におけるＭＩＳトランジスタのゲート絶縁膜に印加する電界とゲート絶縁膜の分極との関係を示すグラフである。（Ｂ）本発明の実施の形態１の第２の比較例におけるＭＩＳトランジスタのＯＦＦ状態を示す概略断面図である。（Ｃ）本発明の実施の形態１の第２の比較例におけるＭＩＳトランジスタのＯＮ状態を示す概略断面図である。
【図９】（Ａ）本発明の実施の形態１の第３の比較例におけるＭＩＳトランジスタのゲート絶縁膜に印加する電界とゲート絶縁膜の分極との関係を示すグラフである。（Ｂ）本発明の実施の形態１の第３の比較例におけるＭＩＳトランジスタのＯＦＦ状態を示す概略断面図である。（Ｃ）本発明の実施の形態１の第３の比較例におけるＭＩＳトランジスタのＯＮ状態を示す概略断面図である。
【図１０】本発明の実施の形態２に係る、ｎＭＩＳトランジスタと併せて形成されるＭＩＳ容量の構成の第１例を示す概略平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿う部分における構成を示す概略断面図である。
【図１２】本発明の実施の形態２に係る、ｎＭＩＳトランジスタと併せて形成されるＭＩＳ容量の構成の第２例を示す概略平面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う部分における構成を示す概略断面図である。
【図１４】本発明の実施の形態２に係る、ｎＭＩＳトランジスタと併せて形成されるＭＩＳ容量の構成の第３例を示す概略平面図である。
【図１５】図１４のＸＶ−ＸＶ線に沿う部分における構成を示す概略断面図である。
【図１６】本発明の実施の形態３に係る、ｎＭＩＳトランジスタと併せて形成される可変容量の構成の第１例を示す概略平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う部分における構成を示す概略断面図である。
【図１８】本発明の実施の形態３に係る、ｎＭＩＳトランジスタと併せて形成される可変容量の構成の第２例を示す概略平面図である。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿う部分における構成を示す概略断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてチップ状態の半導体装置について説明する。
【００１９】
図１を参照して、本実施の形態に係る半導体集積回路が形成された半導体チップＣＨＰには、スクライブ領域１とモジュール領域２とが形成されている。スクライブ領域１は半導体チップＣＨＰの平面視における端部に形成されており、モジュール領域２はスクライブ領域１に囲まれるように、半導体チップＣＨＰの平面視における中央部に形成されている。
【００２０】
モジュール領域２は、入出力回路ＩＯと、アナログ回路と、ロジック回路と、ＲＡＭ（Random Access Memory）と、ＲＯＭ（Read Only Memory）とを有している。入出力回路ＩＯは、電源回路とロジック回路などとの間で電気信号を入出力する回路である。アナログ回路は、アナログ信号を用いて演算する回路であり、ロジック回路とは論理回路などの制御回路を有しており、デジタル信号を用いて演算する回路である。ＲＡＭおよびＲＯＭは、当該回路に情報を読み書きするためのメモリである。
【００２１】
半導体チップＣＨＰは、以下の手順により形成される。製品の要求仕様に基づき、論理設計、レイアウト設計、マスク作成を経てマスク原版が作成される。このマスク原版のパターンが通常の写真製版技術を用いて半導体ウェハの主表面上のフォトレジストに転写される。次に当該フォトレジストのパターンをマスクとして、通常のエッチング技術を行なうことにより、層間絶縁層、ゲート電極、コンタクトホール、多層配線などが微細加工される。また上記の方法の他に、たとえば通常のイオン注入技術を用いることにより、不純物領域などが形成される。たとえば上記のロジック回路には、ＭＩＳ（Metal Insulator Semiconductor）トランジスタと呼ばれる電界効果トランジスタが形成される。
【００２２】
図２（Ａ）、（Ｂ）を参照して、本実施の形態の第１例におけるＭＩＳトランジスタは、たとえばシリコン単結晶からなる半導体基板ＳＵＢに設けられており、たとえばトレンチ分離構造ＳＴＩよりなる素子分離構造により他の素子と電気的に互いに分離されている。
【００２３】
半導体基板ＳＵＢ内のｐ型不純物領域ＰＲ１上には、ｎ型分離層ＮＩＳＯが形成されている。このｎ型分離層ＮＩＳＯ上には、ｎ型ウェル領域ＮＷと、ｐ型ウェル領域ＰＷとが形成されている。図２（Ａ）の平面図において、ｎ型ウェル領域ＮＷはｐ型ウェル領域ＰＷの周囲を取り囲むように形成されている。またトレンチ分離構造ＳＴＩにより、トランジスタ形成用の活性領域ＡＡとコンタクト用の活性領域ＡＡとが分離されている。
【００２４】
図２（Ｂ）を参照して、コンタクト用の活性領域ＡＡ（コンタクト領域）におけるｐ型ウェル領域ＰＷの表面には、ｐ+領域ＨＰＲが形成されている。このｐ+領域ＨＰＲは、ｐ型ウェル領域ＰＷにおける電位を固定するためのコンタクト領域として機能する。トランジスタ用の活性領域ＡＡ（ＭＩＳトランジスタ領域）におけるｐ型ウェル領域ＰＷの表面には、ｎチャネルＭＩＳトランジスタ(以下、ｎＭＩＳトランジスタと称する）ＴＲが形成されている。このｎＭＩＳトランジスタＴＲは、１対のｎ型ソース／ドレイン領域ＳＤと、１対のｐ型領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。
【００２５】
１対のｎ型ソース／ドレイン領域ＳＤは、トランジスタ用の活性領域ＡＡ（ＭＩＳトランジスタ領域）におけるｐ型ウェル領域ＰＷの表面において、互いに間隔をあけて配置されている。１対のｎ型ソース／ドレイン領域ＳＤの各々は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ+領域ＨＮＲとｎ-領域ＬＮＲとからなっている。ｎ-領域ＬＮＲはいわゆるＬＤＤとしてのｎ型不純物領域である。またｎ-領域ＬＮＲの下にはｐ型領域ＰＲが形成されている。ｐ型領域ＰＲはポケットと呼ばれ、ソース領域とドレイン領域との間でのＭＩＳトランジスタのいわゆるパンチスルー現象を抑制するために形成されるｐ型不純物領域である。
【００２６】
１対のソース／ドレイン領域ＳＤに挟まれる領域上には、半導体基板ＳＵＢの一方の主表面に接するように、ＭＩＳトランジスタのゲート絶縁膜ＧＩが形成されている。このゲート絶縁膜ＧＩの上面に接するように、たとえば多結晶シリコンからなるゲート電極ＧＥが形成されている。ゲート電極ＧＥは、図２（Ａ）の平面図の上下方向すなわち図２（Ｂ）の断面図の紙面奥行き方向に延在している。
【００２７】
ゲート絶縁膜ＧＩとゲート電極ＧＥとの積層構造の側壁には、たとえばシリコン酸化膜、シリコン窒化膜などからなる側壁絶縁層ＳＷが形成されている。ｐ+領域ＨＰＲおよびｎ+領域ＨＮＲの表面には、たとえばＣｏＳｉ2またはＮｉＳｉ2からなるシリサイド層ＳＣが形成されていてもよい。シリサイド層ＳＣは高融点を有する遷移金属であるコバルトまたはニッケルが半導体基板ＳＵＢのシリコンと反応することにより形成される。
【００２８】
図２（Ｂ）に示すようにゲート電極ＧＥの上面上にはシリサイド層ＳＣが形成されてもよいが、図２（Ｃ）に示すようにシリサイド層ＳＣが形成されていなくてもよい。図２（Ｂ）と図２（Ｃ）とはゲート電極ＧＥの上面上におけるシリサイド層ＳＣの有無においてのみ異なっており、他の点においては同様である。このため図２（Ｃ）において図２（Ｂ）と同一の要素については同一の符号を付しその説明を繰り返さない。図２（Ｂ）におけるゲート絶縁膜ＧＩとゲート電極ＧＥとシリサイド層ＳＣとの積層構造はＭＩＳトランジスタのゲート部分ＧＰを構成する。同様に図２（Ｃ）におけるゲート絶縁膜ＧＩとゲート電極ＧＥとの積層構造はＭＩＳトランジスタのゲート部分ＧＰを構成する。
【００２９】
再び図２（Ａ）、（Ｂ）を参照して、ｐ+領域ＨＰＲおよびｎ+領域ＨＮＲの各々の上面に接するように導電層Ｔ１が形成されており、導電層Ｔ１の上面に接するように配線Ｍ１が形成されている。導電層Ｔ１はたとえばタングステンからなり、配線Ｍ１とシリサイド層ＳＣとを電気的に接続している。導電層Ｔ１とシリサイド層ＳＣとが互いに接する面はコンタクトＣＴを構成している。
【００３０】
なお図２（Ａ）の平面図においては配線Ｍ１の図示が省略されている。配線Ｍ１はたとえば銅などの導電材料と、その導電材料の側部および底部を覆うバリアメタルＢＲＬとを有している。
【００３１】
図２におけるＭＩＳトランジスタの１対のソース／ドレイン領域ＳＤの一方から他方へ向かう方向のゲート電極ＧＥの長さＬは４５ｎｍ未満である。この長さＬは２８ｎｍ未満であることが好ましい。このゲート電極ＧＥの長さは、ゲート部分ＧＰ全体の長さＬに相当する。ゲート電極ＧＥ（ゲート部分ＧＰ）の長さＬに対する、ゲート部分ＧＰ全体の厚み（高さ）Ｈのアスペクト比（Ｈ／Ｌ）は２以上４未満であることが好ましい。また隣接する１対のゲート部分ＧＰの間隔Ｇ（図４参照）はたとえば６５ｎｍとすることが好ましい。
【００３２】
本実施の形態に係るＭＩＳトランジスタにおけるゲート絶縁膜ＧＩの厚みｔは２ｎｍ以上５０ｎｍ未満であることが好ましい。またゲート絶縁膜ＧＩはいわゆる反強誘電体膜を有している。反強誘電体（Anti Ferro Electric Material）とは、結晶中の２つの部分格子が反対方向（反平行）の誘電分極を持ち、それらが打ち消しあうために結晶全体としての自発的な分極がゼロになっている誘電体であり、電場の変化に対してダブルヒステリシスを示す。具体的にはゲート絶縁膜は、Ｐｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3、ＮｂＮａＯ3、ジルコン酸鉛（ＺｒＰｂＯ3）、チタン酸ジルコン酸ランタン鉛（ＴｉＺｒＬａＰｂＯ3）、チタン酸ジルコン酸鉛（ＴｉＺｒＰｂＯ3）、ＮＨ4Ｈ2ＰＯ4、およびＮＨ4Ｈ2ＡｓＯ4からなる群から選択される少なくとも１つからなることが好ましい。
【００３３】
たとえばゲート絶縁膜ＧＩとしてＰｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3からなる反強誘電体膜を有する場合、当該反強誘電体膜にはＢサイトにインジウム（Ｉｎ）とニオブ（Ｎｂ）とが約１：１の割合で含まれている。このために価数と格子との配列周期の競合が解消される。その結果、インジウムとニオブとの秩序度（Ｂサイトランダムネス）を熱処理によって変えることができ、その誘電特性をリラクサー的な振る舞いから強誘電体的または反強誘電体的な振る舞いへと変化させることができる。
【００３４】
ＮｂＮａＯ3、ジルコン酸鉛（ＺｒＰｂＯ3）、チタン酸ジルコン酸ランタン鉛（ＴｉＺｒＬａＰｂＯ3）およびチタン酸ジルコン酸鉛（ＴｉＺｒＰｂＯ3）は、基本的にペロブスカイト構造なので熱に強い。これらの材料はたとえばゲートファースト方式またはゲートラスト方式により形成することができる。
【００３５】
一方、ゲート絶縁膜ＧＩとしてＮＨ4Ｈ2ＰＯ4およびＮＨ4Ｈ2ＡｓＯ4を用いる場合には、まずたとえば多結晶シリコンからなる仮のゲート電極ＧＥを形成し、半導体基板ＳＵＢの内部への不純物の注入および当該不純物の熱拡散を行なった後に、改めて真のゲート電極ＧＥを形成するゲートラスト方式を用いて形成することが好ましい。
【００３６】
図３（Ａ）、（Ｂ）を参照して、本実施の形態の第２例におけるＭＩＳトランジスタは、図２に示すＭＩＳトランジスタと比較して、半導体基板ＳＵＢの一方の主表面に形成されるウェル領域と、ソース／ドレイン領域とに含まれる不純物の導電型が異なっている。すなわち１対のｐ+領域ＨＰＲとｐ-領域ＬＰＲとからなる不純物領域は、それぞれｐ型ＭＩＳトランジスタのソース／ドレイン領域ＳＤとして機能する。またｐ-領域ＬＰＲの下にはポケットとしてのｎ型領域ＮＲが形成されている。図３と図２とは上記の点においてのみ異なっており、他の点においては同様である。このため図３において図２と同一の要素については同一の符号を付しその説明を繰り返さない。
【００３７】
図４を参照して、図２および図４における側壁絶縁層ＳＷは、たとえばシリコン酸化膜ＯＦとシリコン窒化膜ＮＦとが順に積層して堆積された構成であることが好ましい。
【００３８】
次に、図５〜図９を用いて、本実施の形態の作用効果について説明する。
図５（Ａ）に示すグラフの横軸はＭＩＳトランジスタのゲート絶縁膜ＧＩの厚み方向に印加される電界Ｅの強さを示しており、グラフの縦軸はゲート絶縁膜ＧＩの厚み方向における自発分極Ｐの強さを示している。図５（Ａ）においては電界Ｅ、分極Ｐともにその向きを正または負の値で表わしている。図５（Ａ）における電界Ｅの値が０および０に近い状態は、図５（Ｂ）に示すようにＭＩＳトランジスタのソース領域とドレイン領域とに挟まれた領域（１対のＬＤＤとしてのｎ-領域ＬＮＲに挟まれた領域）にチャネルが形成されないＯＦＦ状態である。図５（Ａ）における電界Ｅの値が０から正または負の方向に大きく離れた状態は、図５（Ｃ）に示すようにＭＩＳトランジスタのソース領域とドレイン領域とに挟まれた領域（１対のＬＤＤとしてのｎ-領域ＬＮＲに挟まれた領域）にチャネルＣＮＬが形成されたＯＮ状態である。図５（Ｃ）のＯＮ状態は、ゲート絶縁膜ＧＩの内部における分極Ｐ（図５（Ａ）参照）の絶対値が大きくなることによりゲート絶縁膜ＧＩの下部にチャネルＣＮＬが形成された状態である。
【００３９】
図５（Ａ）を参照して、たとえば電界Ｅおよび分極Ｐの値がいずれも０であるＯＦＦ状態から、電界Ｅを正または負のいずれかの方向に、その絶対値が大きくなるように変化させる。すなわちゲート電極ＧＥに正または負のいずれかの電圧を印加する。このとき分極Ｐの絶対値は電界Ｅの値に応じて徐々に増加するが、閾値ｔｈ１において分極Ｐの絶対値が急激に大きくなり、チャネルＣＮＬが形成されたＯＮ状態となる。またＯＮ状態から電界Ｅの絶対値が小さくなるように変化させると、分極Ｐの絶対値は電界Ｅの値に応じて徐々に増加するが、閾値ｔｈ２において分極Ｐの絶対値が急激に小さくなり、チャネルＣＮＬが消滅したＯＦＦ状態となる。このようにＭＩＳトランジスタをＯＮ状態に切り替えるためには、電界Ｅの絶対値をある程度大きくする必要があり、ＭＩＳトランジスタをＯＦＦ状態に切り替えるためには、電界Ｅの絶対値をある程度小さくする必要がある。このため反強誘電体膜を有するＭＩＳトランジスタは、図５（Ａ）に示すいわゆるダブルヒステリシス特性を有する。
【００４０】
上記のダブルヒステリシス特性を示す回路として、たとえばシュミットトリガーと呼ばれる回路がある。シュミットトリガー（Schmitt Trigger）回路とは、いわゆるフリップフロップ回路の一種である。具体的にはシュミットトリガー回路とは、入力電圧に対して上限値と下限値との２つの閾値レベルを持ち、これらの値より入力が高くなるか、あるいは低くなるによって、状態が変化するフリップフロップ回路のことである。単一のシュミットトリガー回路は図６（Ａ）に示す回路図で表わされる。これはより詳細には図６（Ｂ）に示す等価回路で表わされる。シュミットトリガー回路は、単一のＮＯＴ回路３ａと、上記ＮＯＴ回路３ａと反対向きのＮＯＴ回路３ａおよび抵抗４が直列に繋がった構成とが並列に繋がった構成を有する回路である。
【００４１】
シュミットトリガー回路は、入力波形を波形の整った方形波に整形したい場合（アナログ的デジタル信号の波形整形用）によく用いられている。アナログ的デジタル信号の波形整形とは、たとえば緩やかに変化するが上下を繰り返したり、ノイズを含んだり、ゆっくりした変化の入力を、急峻な方形波に変換することである。
【００４２】
デジタル回路といえども、実際には瞬時に０と１が変わるのではなく、時間がかかる。インバータに０→１の信号を入れた場合、入力がある閾値を越えた瞬間に出力は１→０に変わる。実際には、温度、電源電圧の変動などの要因でこの閾値自体が微妙に変化している。一方で入力電圧側も瞬時ではなく時間をかけて徐々に変わる。このため出力は１→０に変わった直後に再び１になる。つまり、１→０→１→０の様に何度か変化して（チャタリング）から最終的に０になる。
【００４３】
このような動作を回避する目的でシュミットトリガー回路を用いることができる。シュミットトリガー回路は、実際にはノイズが乗りやすい外部入力を取り込む回路である。また、アナログの入力信号をデジタル的な方形波に変換するとき、通常コンパレータの入力部にこの構成を使う。
【００４４】
この場合にシュミットトリガー回路を用いずに入力信号を入力すると、ソフトが０と１の時の処理を繰り返してしまい、機器の誤動作につながる。特に入力信号に大きなノイズが含まれるときに、普通にコンパレータに入れると、立ち上がり部分が細かく何度もＯＮ状態とＯＦＦ状態とを繰り返す波形になる。
【００４５】
またシュミットトリガー回路は、ノイズに強いことで知られており、ソフトエラー対策としてよく用いられている。
【００４６】
従来のシュミットトリガー回路を構成するには、２個または３個のバイポーラトランジスタと抵抗素子が必要であるが、本発明による反強誘電体をゲート絶縁膜に用いたトランジスタでは、ＭＩＳトランジスタ１個でシュミットトリガー回路と同じ特性を出し、置き換えることができる。このようにすれば、半導体集積回路の面積縮小に効果的であり、半導体集積回路の信頼性も向上する。
【００４７】
再度図５を参照して、本実施の形態の反強誘電体を含むゲート絶縁膜ＧＩを有するＭＩＳトランジスタは、ＯＮ状態の際には反強誘電体が有する強い誘電率により、ゲート絶縁膜ＧＩを含むＭＩＳ積層構造の静電容量を高くし、ＭＩＳトランジスタの電界効果を高めることができる。その結果、ソース領域とドレイン領域とに挟まれた領域にチャネルＣＮＬが形成されるため、図５（Ｃ）中に矢印で示す電流を流すことができる。ゲート絶縁膜ＧＩの誘電率が高いため、ゲート絶縁膜ＧＩを厚くしてもＭＩＳ積層構造の静電容量の低下を抑制することができる。ゲート絶縁膜ＧＩを厚く（たとえば２ｎｍ以上に）することにより、ＯＮ状態時にゲート絶縁膜ＧＩを厚み方向に流れる（図中に矢印で示す）リーク電流の発生を抑制することができる。したがって、半導体集積回路の微細化が進み、ゲート電極ＧＥの長さが４５ｎｍ未満（たとえばいわゆる２８ｎｍ世代）となった場合においても、ゲート絶縁膜ＧＩの厚みを２ｎｍ以上とすることができ、その結果、ＯＮ状態時にゲート絶縁膜ＧＩを厚み方向に流れるリーク電流の発生を抑制することができる。さらに、ＯＦＦ状態からＯＮ状態に切り替えるためには相当大きな電界Ｅを印加する必要があるため、当該トランジスタが誤ってＯＮ状態になるなどの不具合を抑制することができる。
【００４８】
一方ＯＦＦ状態の際には、ゲート絶縁膜ＧＩにおける分極Ｐの値は小さくなるため、チャネルＣＮＬが形成されない。このためＯＦＦ状態時にソース領域からドレイン領域へ誤ってリーク電流が流れるなどの不具合を抑制することができる。ＯＮ状態からＯＦＦ状態に切り替えるためには電界Ｅを相当小さくする必要があるため、当該トランジスタが誤ってＯＦＦ状態になるなどの不具合を抑制することができる。
【００４９】
以上の観点から、本実施の形態の反強誘電体を含むゲート絶縁膜ＧＩを有する、ゲート電極の長さが４５ｎｍ未満に微細化されたＭＩＳトランジスタは、ＯＮ状態時には確実にチャネルを形成して、ゲート絶縁膜ＧＩにリーク電流が発生しないように駆動電流を流すことができる。また当該ＭＩＳトランジスタはＯＦＦ状態時には確実にチャネルを消滅させて、ソース領域からドレイン領域へのリーク電流の発生を抑制することができる。したがって当該ＭＩＳトランジスタは、ソフトエラーを抑制する効果を高めることができる。
【００５０】
なおゲート絶縁膜の厚みを５０ｎｍ未満とすることにより、たとえばいわゆる２８ｎｍ世代のＭＩＳトランジスタのゲート電極の長さＬ（図４参照）に対するゲート部分ＧＰの厚みＨ（図４参照）のアスペクト比を２以上４未満とすることができる。このようにすれば、ゲート部分ＰＥの側壁に形成される側壁絶縁層ＳＷが化学的機械的研磨される際にストレスにより損壊する可能性を低減することができる。
【００５１】
図７（Ａ）は、基本的に本実施の形態と同様の構成を有するが、シリコン酸化膜などのいわゆる常誘電体膜を有するゲート絶縁膜ＰＥＩが形成されたＭＩＳトランジスタにおける、図５（Ａ）と同様のゲート絶縁膜ＰＥＩの電界と分極との関係を示す。図７（Ｂ）は、図７（Ａ）の常誘電体膜を有するＭＩＳトランジスタのＯＦＦ状態を示し、図７（Ｃ）は、図７（Ａ）の常誘電体膜を有するＭＩＳトランジスタのＯＮ状態を示す。
【００５２】
図７（Ａ）〜（Ｃ）を参照して、ゲート絶縁膜ＰＥＩに印加される電界Ｅの絶対値が小さいときには、ゲート絶縁膜ＰＥＩにおける分極Ｐの値も小さいため、チャネルは形成されずＯＦＦ状態となる。ゲート絶縁膜ＰＥＩに印加される電界Ｅの絶対値にほぼ比例して、ゲート絶縁膜ＰＥＩにおける分極Ｐの値が大きくなり、チャネルＣＮＬが形成されてＯＮ状態となる。電界Ｅの値が漸次大きくなる際に図７（Ａ）のグラフが描く曲線と、電界Ｅの値が漸次小さくなる際の当該曲線とのずれは小さく、いわゆるヒステリシス特性は小さい。
【００５３】
ただし常誘電体膜の誘電率は比較的小さいため、特に半導体集積回路の微細化によりゲート電極ＧＥが短くなった場合にＭＩＳ積層構造の静電容量を高くするためにはゲート絶縁膜ＰＥＩを薄くする必要がある。ゲート絶縁膜ＰＥＩが原子数個分の厚みにまで薄くなれば、ＯＮ状態、ＯＦＦ状態のいずれにおいてもゲート電極ＧＥに印加される電圧に起因して、ゲート絶縁膜ＰＥＩを厚み方向に流れる（図中に矢印で示す）リーク電流が増加する可能性がある。
【００５４】
図８（Ａ）は、基本的に本実施の形態と同様の構成を有するが、常誘電体よりも誘電率が高いいわゆる高誘電体膜を有するゲート絶縁膜ＨＫＩが形成されたＭＩＳトランジスタにおける、図５（Ａ）と同様のゲート絶縁膜ＨＫＩの電界と分極との関係を示す。図８（Ｂ）は、図８（Ａ）の高誘電体膜を有するＭＩＳトランジスタのＯＦＦ状態を示し、図８（Ｃ）は、図８（Ａ）の高誘電体膜を有するＭＩＳトランジスタのＯＮ状態を示す。常誘電体よりも誘電率が高い高誘電体膜を用いることにより、ＭＩＳ積層構造の静電容量を増加することができるため、ゲート絶縁膜ＰＥＩに比べてゲート絶縁膜ＨＫＩを厚くすることができる。その結果、ゲート絶縁膜ＰＥＩに比べてゲート絶縁膜ＨＫＩの厚み方向に流れるリーク電流を低減することができる。しかしＭＩＳ積層構造における、多結晶シリコンからなるゲート電極ＧＥとゲート絶縁膜ＨＫＩとの界面（接触面）における不具合が発生しやすいため、ＭＩＳトランジスタの動作電圧が上昇する可能性があるという問題がある。
【００５５】
図９（Ａ）は、基本的に本実施の形態と同様の構成を有するが、常誘電体よりも誘電率が高いいわゆる強誘電体膜を有するゲート絶縁膜ＦＥＩが形成されたＭＩＳトランジスタにおける、図５（Ａ）と同様のゲート絶縁膜ＨＫＩの電界と分極との関係を示す。図９（Ｂ）は、図９（Ａ）の強誘電体膜を有するＭＩＳトランジスタのＯＦＦ状態を示し、図９（Ｃ）は、図９（Ａ）の強誘電体膜を有するＭＩＳトランジスタのＯＮ状態を示す。常誘電体よりも誘電率が高い強誘電体膜を用いることにより、ゲート絶縁膜ＦＥＩを厚くし、ゲート絶縁膜ＦＥＩを厚み方向に流れる（図中に矢印で示す）リーク電流を低減することができる。
【００５６】
しかし図９（Ａ）に示すように、強誘電体膜はヒステリシス特性が強いため、たとえば大きな電界Ｅを印加してトランジスタをＯＮ状態にした後に電界Ｅを０にしてトランジスタをＯＦＦ状態に切り替えても、分極Ｐが低下せずに残留する。このため図９（Ｂ）に示すように、トランジスタがＯＦＦ状態のときにおいてもチャネルＣＮＬが残存するため、ソース領域からドレイン領域へリーク電流が発生する可能性がある。
【００５７】
本実施の形態のように反強誘電体膜を有するゲート絶縁膜ＧＩを用いたＭＩＳトランジスタは、上記の各問題の発生を抑制することができる。
【００５８】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、容量が形成されている点において異なっている。以下、本実施の形態の構成について説明する。
【００５９】
図１０および図１１を参照して、本実施の形態の第１例においては、図２（Ａ）、（Ｂ）に示すＭＩＳトランジスタが形成される半導体基板ＳＵＢに、さらにＭＩＳ容量と呼ばれる容量素子が形成されている。すなわち図１０および図１１における左側の領域は、それぞれ図２（Ａ）および図２（Ｂ）に示すＭＩＳトランジスタが形成される領域と同様であり、これにさらに図１０および図１１における右側の領域がＭＩＳ容量の領域として形成されている。
【００６０】
半導体基板ＳＵＢ内の、ＭＩＳ容量が形成される領域におけるｐ型不純物領域ＰＲ１上には、ｎ型分離層ＮＩＳＯが形成されている。このｎ型分離層ＮＩＳＯ上には、ｎ型ウェル領域ＮＷと、ｐ型ウェル領域ＰＷとが形成されている。図１０の平面図において、ｎ型ウェル領域ＮＷはｐ型ウェル領域ＰＷの周囲を取り囲むように形成されている。またトレンチ分離構造ＳＴＩにより他の素子と電気的に分離されている。
【００６１】
図１０の平面図において、トレンチ分離構造ＳＴＩに挟まれたｎ型ウェル領域ＮＷおよびｐ型ウェル領域ＰＷ内の半導体基板ＳＵＢの表面には複数（たとえば３つ）の活性領域ＡＡが形成されている。図１０における外側の活性領域ＡＡは、活性領域ＡＡと上方の配線との接続を容易にするため、活性領域ＡＡは平面視において矩形状で中空を有するように形成されているが、図１０における中央の活性領域ＡＡは中空を有さない矩形状となっている。このように活性領域ＡＡの平面形状は任意である。またトレンチ分離構造ＳＴＩにより、外側の活性領域ＡＡと内側の活性領域ＡＡとが分離されている。
【００６２】
図１１は、図１０に示す折れ曲がったＸＩ−ＸＩ線に沿う部分における構成を示している。図１１を参照して、コンタクト用の活性領域ＡＡ（コンタクト領域）におけるｐ型ウェル領域ＰＷの表面には、ｐ+領域ＨＰＲが形成されており、コンタクト用の活性領域ＡＡ（コンタクト領域）におけるｎ型ウェル領域ＮＷの表面には、ｎ+領域ＨＮＲが形成されている。このｐ+領域ＨＰＲおよびｎ+領域ＨＮＲは、それぞれｐ型ウェル領域ＰＷまたはｎ型ウェル領域ＮＷにおける電位を固定するためのコンタクト領域として機能する。容量用の活性領域ＡＡ（ＭＩＳ容量領域）におけるｐ型ウェル領域ＰＷの表面には、ＭＩＳ容量ＭＣが形成されている。このＭＩＳ容量ＭＣは、容量用不純物領域ＣＤと、容量用誘電体膜ＣＩと、容量用電極ＣＥと、シリサイド層ＳＣと、１対の側壁絶縁層ＳＷとを有している。
【００６３】
容量用不純物領域ＣＤは、ＭＩＳ容量領域の活性領域ＡＡにおけるｐ型ウェル領域ＰＷの表面に形成されている。ＭＩＳ容量領域の活性領域ＡＡにおけるｐ型ウェル領域ＰＷの表面は、容量用不純物領域ＣＤと隣接するように、ｎ+領域ＨＮＲおよびシリサイド層ＳＣが形成されている。このｎ+領域ＨＮＲおよびシリサイド層ＳＣは、コンタクトＣＴおよび導電層Ｔ１を介在して配線Ｍ１と電気的に接続するために配置される。
【００６４】
容量用不純物領域ＣＤ上には容量用誘電体膜ＣＩが形成されている。この容量用誘電体膜ＣＩの上面に接するように、たとえば多結晶シリコンからなる容量用電極ＣＥが形成されている。容量用誘電体膜ＣＩおよび容量用電極ＣＥは、容量用不純物領域ＣＤとの間で容量素子（ＭＩＳ容量ＭＣ）を形成する。容量用電極ＣＥは図１０の中央の活性領域ＡＡの一部と平面視において重なるように形成された矩形状の電極である。
【００６５】
容量用誘電体膜ＣＩと容量用電極ＣＥとの積層構造の側壁には、たとえばシリコン酸化膜、シリコン窒化膜などからなる側壁絶縁層ＳＷが形成されている。ｐ+領域ＨＰＲおよびｎ+領域ＨＮＲの表面には、たとえばＣｏＳｉ2またはＮｉＳｉ2からなるシリサイド層ＳＣが形成されていてもよい。図１１に示すように容量用電極ＣＥの上面上にもシリサイド層ＳＣが形成されてもよいが、容量用電極ＣＥの上面上にはシリサイド層ＳＣが形成されなくてもよい。図１１における容量用誘電体膜ＣＩと容量用電極ＣＥとシリサイド層ＳＣとの積層構造はＭＩＳ容量ＭＣの容量部分ＣＰを構成する。またＭＩＳトランジスタの形成される領域と同様に、導電層Ｔ１および配線Ｍ１が形成されているが、図１０においては配線Ｍ１の図示が省略されている。
【００６６】
図１２および図１３を参照して、本実施の形態の第２例におけるＭＩＳ容量ＭＣは、図１０および図１１に示すｎ型分離層ＮＩＳＯとｐ型ウェル領域ＰＷとが形成されておらず、たとえば図の内側の容量用不純物領域ＣＤは、半導体基板ＳＵＢのｐ型不純物領域ＰＲ１の内部に直接形成されている。図１２および図１３と図１０および図１１とは上記の点においてのみ異なっており、他の点においては同様である。このため図１２および図１３において図１０および図１１と同一の要素については同一の符号を付しその説明を繰り返さない。
【００６７】
図１４および図１５を参照して、本実施の形態の第３例におけるＭＩＳ容量ＭＣは、図１０および図１１に示すＭＩＳ容量ＭＣと比較して、半導体基板ＳＵＢの一方の主表面に形成されるウェル領域と、ＭＩＳ容量領域およびコンタクト領域とに含まれる不純物の導電型が異なっている。具体的には、図１５において、図１１のＭＩＳ容量領域および周囲のコンタクト領域におけるｎ型ウェル領域ＮＷの領域にはｐ型ウェル領域ＰＷが、ｐ型ウェル領域ＰＷの領域にはｎ型ウェル領域ＮＷが、それぞれ形成されている。また図１５において、図１１のＭＩＳ容量領域および周囲のコンタクト領域におけるｎ+領域ＨＮＲの領域にはｐ+領域ＨＰＲが、ｐ+領域ＨＰＲの領域にはｎ+領域ＨＮＲが、それぞれ形成されている。
【００６８】
図１４および図１５と図１０および図１１とは上記の点においてのみ異なっており、他の点においては同様である。このため図１４および図１５において図１０および図１１と同一の要素については同一の符号を付しその説明を繰り返さない。
【００６９】
なお図１０〜図１５においてはいずれも図２に示すＭＩＳトランジスタが形成された半導体基板ＳＵＢにＭＩＳ容量ＭＣが形成されているが、たとえば図３に示すＭＩＳトランジスタが形成された半導体基板ＳＵＢにＭＩＳ容量ＭＣが形成されてもよい。
【００７０】
本実施の形態に係るＭＩＳ容量ＭＣにおける容量用誘電体膜ＣＩはいわゆる反強誘電体膜を有することが好ましい。具体的には容量用誘電体膜は、Ｐｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3、ＮｂＮａＯ3、ジルコン酸鉛（ＺｒＰｂＯ3）、チタン酸ジルコン酸ランタン鉛（ＴｉＺｒＬａＰｂＯ3）、チタン酸ジルコン酸鉛（ＴｉＺｒＰｂＯ3）、ＮＨ4Ｈ2ＰＯ4、およびＮＨ4Ｈ2ＡｓＯ4からなる群から選択される少なくとも１つからなることが好ましい。
【００７１】
本実施の形態の構成は、実施の形態１の構成と比較して、以上の点において異なっており、他の点においては実施の形態１と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００７２】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【００７３】
本実施の形態においては、ＭＩＳトランジスタと併せて用いられるＭＩＳ容量ＭＣが、反強誘電体膜を有する。このため当該ＭＩＳ容量素子がＯＮ状態となり反強誘電体膜を有する容量用誘電体膜ＣＩに強い電界が印加されると、反強誘電体の強い誘電率により、容量用誘電体膜ＣＩの自発分極が大きくなる。したがってＭＩＳ容量ＭＣにはより多くの電荷を高速に充電できる。逆に当該ＭＩＳ容量素子がＯＦＦ状態となれば、反強誘電体の有するダブルヒステリシス特性により、容量用誘電体膜ＣＩの自発分極は小さくなり、ＭＩＳ容量ＭＣに溜まった電荷を高速に放電できる。したがって、反強誘電体膜を容量用誘電体膜ＣＩとして用いることにより、高速充放電が可能なＭＩＳ容量素子を提供することができる。
【００７４】
たとえば常誘電体膜を有するＭＩＳ容量は、常誘電体膜の誘電率が小さいため、上記の充放電の動作が遅くなる可能性がある。またたとえば強誘電体膜を有するＭＩＳ容量は、そのヒステリシス特性により、ＭＩＳ容量をＯＦＦ状態にしても当該強誘電体膜の自発分極が小さくならず、スムーズな放電がなされなくなる可能性がある。
【００７５】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００７６】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、可変容量が形成されている点において異なっている。以下、本実施の形態の構成について説明する。
【００７７】
図１６および図１７を参照して、本実施の形態の第１例においては、図２（Ａ）、（Ｂ）に示すＭＩＳトランジスタが形成される半導体基板ＳＵＢに、さらにバラクタ容量と呼ばれる可変容量素子が形成されている。すなわち図１６および図１７における左側の領域は、それぞれ図２（Ａ）および図２（Ｂ）に示すＭＩＳトランジスタが形成される領域と同様であり、これにさらに図１０および図１１における右側の領域がＭＩＳ容量の領域として形成されている。
【００７８】
半導体基板ＳＵＢ内の、バラクタ容量が形成される領域におけるｐ型不純物領域ＰＲ１上には、ｎ型ウェル領域ＮＷと、ｐ型ウェル領域ＰＷとが形成されている。図１７の断面図において、半導体基板ＳＵＢの主表面に沿う方向に関してｎ型ウェル領域ＮＷとｐ型ウェル領域ＰＷとが交互に配置されている。またトレンチ分離構造ＳＴＩにより、バラクタ容量形成用の活性領域ＡＡとコンタクト用の活性領域ＡＡとが分離されている。
【００７９】
図１７を参照して、コンタクト用の活性領域ＡＡ（コンタクト領域）におけるｐ型ウェル領域ＰＷの表面には、ｐ+領域ＨＰＲが形成されている。このｐ+領域ＨＰＲは、ｐ型ウェル領域ＰＷにおける電位を固定するためのコンタクト領域として機能する。バラクタ容量用の活性領域ＡＡ（バラクタ容量領域）におけるｎ型ウェル領域ＮＷの表面には、バラクタ容量ＶＣが形成されている。このバラクタ容量ＶＣは、１対のｎ+領域ＨＮＲおよびシリサイド層ＳＣと、可変容量用誘電体膜ＶＣＩと、可変容量用電極ＶＣＥと、シリサイド層ＳＣと、１対の側壁絶縁層ＳＷとを有している。
【００８０】
１対のｎ+領域ＨＮＲおよびシリサイド層ＳＣは、バラクタ容量領域の活性領域ＡＡにおけるｎ型ウェル領域ＮＷの表面において、互いに間隔をあけて配置されている。このｎ+領域ＨＮＲおよびシリサイド層ＳＣは、コンタクトＣＴおよび導電層Ｔ１を介在して配線Ｍ１と電気的に接続するために配置される。
【００８１】
図１７の断面図において１対のｎ+領域ＨＮＲに挟まれた、ｎ型ウェル領域ＮＷの一部の空乏層領域ＤＥＰは、当該バラクタ容量がＯＮ状態の際に印加される電圧に応じて空乏層が形成される領域である。ｎ型ウェル領域ＮＷのうち空乏層領域ＤＥＰの下の領域は、可変容量用不純物領域として機能する。すなわち上記可変容量用不純物領域の上には、空乏層領域ＤＥＰを挟んで、可変容量用誘電体膜ＶＣＩが形成されている。この可変容量用誘電体膜ＶＣＩの上面に接するように、たとえばｐ型の不純物を有する多結晶シリコンからなる可変容量用電極ＶＣＥが形成されている。可変容量用電極ＶＣＥと可変容量用不純物領域とが可変容量用誘電体膜ＶＣＩを挟むように配置されることにより、可変容量（バラクタ容量）が形成される。
【００８２】
バラクタ容量とは、電圧を逆方向に印加した場合に、当該電圧の値に応じて容量の値が大きく変化する容量素子である。バラクタ容量においては、可変容量用不純物領域と可変容量用電極ＶＣＥとにおいて、含まれる不純物の濃度が図の上下方向（厚み方向）に関してたとえば概ね線形変化する。可変容量用不純物領域と可変容量用電極ＶＣＥとにおける不純物の濃度勾配を利用して、可変容量用不純物領域と可変容量用電極ＶＣＥとに挟まれた（可変容量用誘電体膜ＶＣＩの直下のｎ型ウェル領域ＮＷ内の）空乏層領域ＤＥＰに形成される空乏層の厚みを変化させ、容量の値を変化させる。
【００８３】
バラクタ容量が形成される領域においては、ＭＩＳトランジスタが形成される領域と同様に、たとえば可変容量用誘電体膜ＶＣＩと可変容量用電極ＶＣＥとの積層構造の側壁には側壁絶縁層ＳＷが形成されてもよい。またたとえばｐ+領域ＨＰＲおよびｎ+領域ＨＮＲの表面、および可変容量用電極ＶＣＥの上面上には、シリサイド層ＳＣが形成されてもよい。図１７における可変容量用誘電体膜ＶＣＩと可変容量用電極ＶＣＥとシリサイド層ＳＣとの積層構造はバラクタ容量の可変容量部分ＶＣＰを構成する。またバラクタ容量の可変容量部分ＶＣＰと平面視に重なる領域においても配線Ｍ１が形成され、当該配線Ｍ１と可変容量部分ＶＣＰとが導電層Ｔ１により電気的に接続されてもよい。さらに図１６および図１７に示す領域の平面視における外周の近傍にはｎ型分離層ＮＩＳＯが形成されてもよい。
【００８４】
図１６および図１７の構成は、実施の形態２の図１０および図１１の構成と比較して、以上の点において異なっており、他の点においては図１０と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００８５】
図１８および図１９を参照して、本実施の形態の第２例におけるバラクタ容量は、図１６および図１７に示すバラクタ容量と比較して、半導体基板ＳＵＢの一方の主表面に形成されるウェル領域と、バラクタ容量領域およびコンタクト領域とに含まれる不純物の導電型が異なっている。そのため半導体基板ＳＵＢとウェル領域とに挟まれるようにｎ型分離層ＮＩＳＯが形成されている。具体的には、図１９において、図１７のバラクタ容量領域を構成するｎ型ウェル領域ＮＷの領域にはｐ型ウェル領域ＰＷが、図１７のコンタクト領域を構成するｐ型ウェル領域ＰＷの領域にはｎ型ウェル領域ＮＷが、それぞれ形成されている。また図１９において、図１７のバラクタ容量領域および周囲のコンタクト領域におけるｎ+領域ＨＮＲの領域にはｐ+領域ＨＰＲが、ｐ+領域ＨＰＲの領域にはｎ+領域ＨＮＲが、それぞれ形成されている。
【００８６】
図１８および図１９と図１６および図１７とは上記の点においてのみ異なっており、他の点においては同様である。このため図１８および図１９において図１６および図１７と同一の要素については同一の符号を付しその説明を繰り返さない。
【００８７】
図１６〜図１７および図１８〜図１９に示す構成のほか、本実施の形態に係るバラクタ容量は、たとえば図１１に示すＭＩＳ容量と同様に、ｐ型の不純物を含む半導体基板ＳＵＢの内部に直接形成されてもよい。また図１６〜図１９においてはいずれも図２に示すＭＩＳトランジスタが形成された半導体基板ＳＵＢにバラクタ容量が形成されているが、たとえば図３に示すＭＩＳトランジスタが形成された半導体基板ＳＵＢにバラクタ容量が形成されてもよい。
【００８８】
本実施の形態に係るバラクタ容量における可変容量用誘電体膜ＶＣＩはいわゆる反強誘電体膜を有することが好ましい。具体的には可変容量用誘電体膜は、Ｐｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3、ＮｂＮａＯ3、ジルコン酸鉛（ＺｒＰｂＯ3）、チタン酸ジルコン酸ランタン鉛（ＴｉＺｒＬａＰｂＯ3）、チタン酸ジルコン酸鉛（ＴｉＺｒＰｂＯ3）、ＮＨ4Ｈ2ＰＯ4、およびＮＨ4Ｈ2ＡｓＯ4からなる群から選択される少なくとも１つからなることが好ましい。
【００８９】
本実施の形態の構成は、実施の形態１の構成と比較して、以上の点において異なっており、他の点においては実施の形態１と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００９０】
次に、本実施の形態の作用効果について説明する。本実施の形態は、実施の形態１の作用効果に加えて以下の効果を有する。
【００９１】
本実施の形態においては、ＭＩＳトランジスタと併せて用いられるバラクタ容量が、反強誘電体膜を有する。このため当該バラクタ容量素子がＯＮ状態となり反強誘電体膜を有する可変容量用誘電体膜ＶＣＩに強い電界が印加されると、反強誘電体の強い誘電率により、可変容量用誘電体膜ＶＣＩの自発分極が大きくなる。したがってバラクタ容量にはより多くの電荷を高速に充電できる。逆に当該バラクタ容量素子がＯＦＦ状態となれば、反強誘電体の有するダブルヒステリシス特性により、可変容量用誘電体膜ＶＣＩの自発分極は小さくなり、バラクタ容量に溜まった電荷を高速に放電できる。したがって、反強誘電体膜を可変容量用誘電体膜ＶＣＩとして用いることにより、高速充放電が可能なバラクタ容量素子を提供することができる。
【００９２】
たとえば常誘電体膜を有するバラクタ容量は、常誘電体膜の誘電率が小さいため、上記の充放電の動作が遅くなる可能性がある。またたとえば強誘電体膜を有するバラクタ容量は、そのヒステリシス特性により、バラクタ容量をＯＦＦ状態にしても当該強誘電体膜の自発分極が小さくならず、スムーズな放電がなされなくなる可能性がある。
【００９３】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１および実施の形態２と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１および実施の形態２に順ずる。
【００９４】
なお以上においてはすべてｐ型の（ｐ型不純物領域ＰＲ１を有する）半導体基板ＳＵＢが用いられているが、ｎ型の（ｎ型不純物領域を有する）半導体基板ＳＵＢが用いられてもよい。
【００９５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９６】
本発明は、ＭＩＳ構造を有するロジック回路を備える半導体装置に、特に有利に適用され得る。
【符号の説明】
【００９７】
１ スクライブ領域、２ モジュール領域、３ａ ＮＯＴ回路、４ 抵抗、ＡＡ 活性領域、ＢＲＬ バリアメタル、ＣＤ 容量用不純物領域、ＣＥ 容量用電極、ＣＨＰ 半導体チップ、ＣＩ 容量用誘電体膜、ＣＮＬ チャネル、ＣＰ 容量部分、ＣＴ コンタクト、ＤＥＰ 空乏層領域、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＧＰ ゲート部分、ＨＮＲ ｎ+領域、ＨＰＲ ｐ+領域、ＬＮＲ ｎ-領域、ＬＰＲ ｐ-領域、Ｍ１ 配線、ＭＣ ＭＩＳ容量、ＮＦ シリコン窒化膜、ＮＩＳＯ ｎ型分離層、ＮＷ ｎ型ウェル領域、ＯＦ シリコン酸化膜、ＰＥ ゲート部分、ＰＲ１ ｐ型不純物領域、ＰＷ ｐ型ウェル領域、ＳＣ シリサイド層、ＳＤ ソース／ドレイン領域、ＳＴＩ トレンチ分離構造、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁層、Ｔ１ 導電層、ＴＲ ＭＩＳトランジスタ、ＶＣ バラクタ容量、ＶＣＥ 可変容量用電極、ＶＣＩ 可変容量用誘電体膜、ＶＣＰ 可変容量部分。
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面に形成された１対のソース／ドレイン領域と、
前記１対のソース／ドレイン領域に挟まれる領域上であって、前記主表面に接するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に接するように形成されたゲート電極とを備え、
前記１対のソース／ドレイン領域の一方から他方へ向かう方向の前記ゲート電極の長さは４５ｎｍ未満であり、
前記ゲート絶縁膜は反強誘電体膜を有する、半導体装置。
【請求項２】
前記ゲート絶縁膜は、Ｐｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3、ＮｂＮａＯ3、ＺｒＰｂＯ3、ＴｉＺｒＬａＰｂＯ3、ＴｉＺｒＰｂＯ3、ＮＨ4Ｈ2ＰＯ4、およびＮＨ4Ｈ2ＡｓＯ4からなる群から選択される少なくとも１つからなる、請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜の厚みは２ｎｍ以上５０ｎｍ未満である、請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極の前記長さに対する、前記ゲート絶縁膜および前記ゲート電極を含むゲート部分の厚みのアスペクト比は２以上４未満である、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記半導体基板の前記主表面に形成される容量用不純物領域と、
前記容量用不純物領域上に形成された容量用誘電体膜と、
前記容量用誘電体膜上に形成され、かつ前記容量用不純物領域との間で容量を形成するための容量用電極とをさらに備え、
前記容量用誘電体膜は反強誘電体膜を有する、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記容量用誘電体膜は、Ｐｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3、ＮｂＮａＯ3、ＺｒＰｂＯ3、ＴｉＺｒＬａＰｂＯ3、ＴｉＺｒＰｂＯ3、ＮＨ4Ｈ2ＰＯ4、およびＮＨ4Ｈ2ＡｓＯ4からなる群から選択される少なくとも１つからなる、請求項５に記載の半導体装置。
【請求項７】
前記半導体基板の前記主表面に形成される可変容量用不純物領域と、
前記可変容量用不純物領域上に形成された可変容量用誘電体膜と、
前記可変容量用誘電体膜上に形成され、かつ前記可変容量用不純物領域との間で可変容量を形成するための可変容量用電極とをさらに備え、
前記可変容量用誘電体膜は、反強誘電体膜を有する、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記可変容量用誘電体膜は、Ｐｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3、ＮｂＮａＯ3、ＺｒＰｂＯ3、ＴｉＺｒＬａＰｂＯ3、ＴｉＺｒＰｂＯ3、ＮＨ4Ｈ2ＰＯ4、およびＮＨ4Ｈ2ＡｓＯ4からなる群から選択される少なくとも１つからなる、請求項７に記載の半導体装置。
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面に形成された１対のソース／ドレイン領域と、
前記１対のソース／ドレイン領域に挟まれる領域上であって、前記主表面に接するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上面に接するように形成されたゲート電極とを備え、
前記１対のソース／ドレイン領域の一方から他方へ向かう方向の前記ゲート電極の長さは４５ｎｍ未満であり、
前記ゲート絶縁膜は反強誘電体膜を有する、半導体装置。
【請求項２】
前記ゲート絶縁膜は、Ｐｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3、ＮｂＮａＯ3、ＺｒＰｂＯ3、ＴｉＺｒＬａＰｂＯ3、ＴｉＺｒＰｂＯ3、ＮＨ4Ｈ2ＰＯ4、およびＮＨ4Ｈ2ＡｓＯ4からなる群から選択される少なくとも１つからなる、請求項１に記載の半導体装置。
【請求項３】
前記ゲート絶縁膜の厚みは２ｎｍ以上５０ｎｍ未満である、請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極の前記長さに対する、前記ゲート絶縁膜および前記ゲート電極を含むゲート部分の厚みのアスペクト比は２以上４未満である、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記半導体基板の前記主表面に形成される容量用不純物領域と、
前記容量用不純物領域上に形成された容量用誘電体膜と、
前記容量用誘電体膜上に形成され、かつ前記容量用不純物領域との間で容量を形成するための容量用電極とをさらに備え、
前記容量用誘電体膜は反強誘電体膜を有する、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記容量用誘電体膜は、Ｐｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3、ＮｂＮａＯ3、ＺｒＰｂＯ3、ＴｉＺｒＬａＰｂＯ3、ＴｉＺｒＰｂＯ3、ＮＨ4Ｈ2ＰＯ4、およびＮＨ4Ｈ2ＡｓＯ4からなる群から選択される少なくとも１つからなる、請求項５に記載の半導体装置。
【請求項７】
前記半導体基板の前記主表面に形成される可変容量用不純物領域と、
前記可変容量用不純物領域上に形成された可変容量用誘電体膜と、
前記可変容量用誘電体膜上に形成され、かつ前記可変容量用不純物領域との間で可変容量を形成するための可変容量用電極とをさらに備え、
前記可変容量用誘電体膜は、反強誘電体膜を有する、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記可変容量用誘電体膜は、Ｐｂ（Ｉｎ0.5Ｎｂ0.5）Ｏ3、ＮｂＮａＯ3、ＺｒＰｂＯ3、ＴｉＺｒＬａＰｂＯ3、ＴｉＺｒＰｂＯ3、ＮＨ4Ｈ2ＰＯ4、およびＮＨ4Ｈ2ＡｓＯ4からなる群から選択される少なくとも１つからなる、請求項７に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−２３８６９７（Ｐ２０１２−２３８６９７Ａ）
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願番号】特願２０１１−１０６２５６（Ｐ２０１１−１０６２５６）
【出願日】平成２３年５月１１日（２０１１．５．１１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１２月６日（２０１２．１２．６）
【国際特許分類】
【出願日】平成２３年５月１１日（２０１１．５．１１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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