【課題】電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力することができる基準電圧回路及び半導体基板を提供する。
【解決手段】本発明は、Ｐ型半導体基板２０上のＮウェル層２１内に形成したハイサイド回路中において、Ｎウェル層２１をコレクタとし、Ｎウェル層２１内に形成したＰ領域２３をベースとし、ベースの上層に形成したＮ領域２４をエミッタとし、ハイサイド回路素子２２を構成する基板を、コレクタとしてのＮウェル層２１とで共通化した。 （もっと読む）

【課題】本発明は、半導体装置に負電流が流れた場合でも、回路素子を構成する深い半導体層の電位に対して、半導体基板の電位が低くなるのを抑制して寄生素子を作動させず、半導体装置の誤動作を防止する。
【解決手段】本発明は、ｎ型の半導体基板３と、半導体基板３の一面に形成し、接続する負荷に電力を供給する電力素子１と、ｎ型のソース・ドレイン領域を有するＭＯＳトランジスタ２ｃを少なくとも１つ含む回路素子２と、電力素子１および回路素子２に対し独立して配置したｐ型の半導体層４と、半導体基板３および半導体層４と接続する外部回路とを備えている。外部回路は、電源と、電源に一端を接続する抵抗素子と、抵抗素子の他端にアノード電極を接続し、カソード電極をＧＮＤ接地するダイオードとを有し、抵抗素子の他端に半導体層４を接続する。 （もっと読む）

【課題】半導体集積回路装置において、Ｉ／Ｏセルの高さを低減すると同時に幅の増大を防ぐことでＩ／Ｏセルの占める領域の面積を削減すること。
【解決手段】レベルシフタ回路、Ｉ／Ｏロジック回路およびＩ／Ｏバッファ回路を含むＩ／Ｏセルがコア領域の周囲に配置された半導体集積回路装置であって、Ｉ／Ｏロジック回路が配置されたＩ／Ｏロジック領域、および、Ｉ／Ｏバッファ回路が配置されたＩ／Ｏバッファ領域は、Ｉ／Ｏセルに対するパッドが配置された領域と重なり合うとともに、コア領域の辺に平行な方向に互いに並んで配置されている。 （もっと読む）

【課題】信頼性に優れた半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、入力電圧ラインと誘導性負荷との間に接続される第１のスイッチング素子と、誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子とを備えている。０＜（第２のスイッチング素子の閾値電圧）＜（第２のスイッチング素子の内蔵ダイオードのオン電圧）である。第２のスイッチング素子のゲート電圧が基準電位の場合に、第１のスイッチング素子と第２のスイッチング素子との接続点の電位が、−（第２のスイッチング素子の閾値電圧）より大きくなると第２のスイッチング素子はオフし、接続点の電位が、−（第２のスイッチング素子の閾値電圧）より小さくなると第２のスイッチング素子はオンする。 （もっと読む）

【課題】動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に第１の領域を画定する第１の素子分離絶縁膜と、半導体基板の第１の領域に形成された第１導電型の第１の導電層と、半導体基板上に形成され、第１の領域の一部である第２の領域に第１の導電層に接続して形成された第１導電型の第２の導電層と、第１の領域の他の一部である第３の領域に第１の導電層に接続して形成された第１導電型の第３の導電層とを有する半導体層と、半導体層内に設けられ、第２の導電層と第３の導電層とを分離する第２の素子分離絶縁膜と、第２の導電層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第３の導電層を介して第１の導電層に電気的に接続されたゲート電極とを有する。 （もっと読む）

【課題】バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板内に形成された第１および第２の素子分離絶縁膜とを備える。さらに、前記装置は、前記第１および第２の素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極を備える。さらに、前記装置は、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１の主端子領域および前記第１導電型とは逆導電型の第２導電型の第２の主端子領域を備える。さらに、前記装置は、前記半導体基板内に前記第１および第２の素子分離絶縁膜に接するように形成され、前記第１および第２の主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の第１の拡散層を備える。 （もっと読む）

【課題】半導体装置のトランジスタのシリコンピラー上部に活性領域を設ける際に、エピタキシャル成長により前記シリコンピラー上部に形成されるシリコン膜の高さが、前記トランジスタ毎にばらつくことを防ぎ、前記シリコン膜への導電型ドーパントの注入深さを均一にする半導体装置の製造方法を提供する。
【解決手段】基板の主面に柱状のシリコンピラーを形成するシリコンピラー形成工程と、前記シリコンピラーを覆うように第１の絶縁膜を形成する第１絶縁膜形成工程と、前記第１の絶縁膜を上面から除去し、前記シリコンピラー上部の上面及び側面を露出させる第１絶縁膜除去工程と、前記シリコンピラー上部の上面及び側面にエピタキシャル成長法によりシリコン膜を形成するシリコン膜形成工程とを有する。 （もっと読む）

【課題】フィンＦＥＴデバイスのロバストネスを向上させる。
【解決手段】トランジスタデバイスであって、半導体基板と、半導体基板に形成されたバッファ付き垂直フィン状構造であって、垂直フィン状構造は、ドレーン領域とソース領域512との間にチャンネル領域514を含む上位の半導体層と、上位の半導体層の下のバッファ領域304であって、第１のドーピング極性を有するバッファ領域と、第１のドーピング極性と反対である第２のドーピング極性を有するウェル領域302の少なくとも一部分と、バッファ領域とウェル領域との間の少なくとも１つのｐ−ｎ接合であって、該垂直フィン状構造の水平断面を少なくとも部分的にカバーする少なくとも１つのｐ−ｎ接合とを含むバッファ付き垂直フィン状構造と、上位の半導体層のチャンネル領域をおおい形成されたゲートスタックとを備えている。 （もっと読む）

【課題】素子面積の増加を抑制しつつ、動作速度が向上する半導体装置を提供する。
【解決手段】本明細書に開示する半導体装置は、ボディ領域１１ａ、１１ｂと、ボディ領域１１ａ、１１ｂ上にゲート絶縁層１２ａ、１２ｂを介して配置されるゲート電極１３ａ、１３ｂと、ボディ領域１１ａ、１１ｂを挟んで配置される一対のソース／ドレイン領域１４ａ、１４ｂ、１４ｃと、を有する電界効果型トランジスタ１０ａ、１０ｂを複数備え、複数のトランジスタ１０ａ、１０ｂは、ボディ領域１１ａ、１１ｂ同士が電気的に接続されており、複数のトランジスタ１０ａ、１０ｂの内の一のトランジスタ１０ａのゲート電極１３ａのみが、複数のトランジスタ１０ａ、１０ｂの内の何れかのトランジスタのボディ領域と電気的に接続される。 （もっと読む）

【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。また、外部電源６１に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗６３を備えることで、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とする。 （もっと読む）

【課題】改良されたＥＳＤ保護デバイスおよび該動作方法が、必要とされる。
【解決手段】集積回路ＥＳＤ保護回路２７０は、ゲートダイオード２７１および出力バッファＭＯＳＦＥＴ２７２を含有する組合せデバイスとともに形成される。第１導電性タイプのボディタイフィンガ３０７は、基板３０１、３０２に形成され、複数のダイオードポリフィンガ２３１、２３２を用いて第２導電性タイプ３１０のドレイン領域から分離される。複数のダイオードポリフィンガ２３１、２３２は、出力バッファＭＯＳＦＥＴ２７２を形成する複数のポリゲートフィンガ２０４、２０５と交互配置される。 （もっと読む）

【課題】寄生抵抗が低く、接合リーク電流が抑制されたトランジスタを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】実施形態にかかる半導体装置の製造方法は、シリコン基板中のチャネル領域上にゲート絶縁膜を介してゲート電極を形成し、シリコン基板に所望の不純物を注入することにより、チャネル方向に沿ってチャネル領域を挟むようにシリコン基板中にソース領域とドレイン領域とを形成し、ソース領域及びドレイン領域の表面をアモルファス化することにより、それぞれの表面に不純物を含むアモルファス領域を形成し、アモルファス領域の上にニッケル膜を形成し、マイクロ波を照射して、アモルファス領域とニッケル膜とを反応させてニッケルシリサイド膜を形成しつつ、アモルファス領域を固相成長させてアモルファス領域に含まれる不純物を活性化し、未反応のニッケル膜を除去する。 （もっと読む）

【課題】同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、信頼性を向上させる。
【解決手段】ｐ型の半導体基板１の主面Ｓ１上に形成された、ｎ型のｎウェル領域ｗ１ｎと、その中の一部に形成された、ｎウェル領域ｗ１ｎよりも不純物濃度の高いｎ型カソード領域ｎＣａ１と、それを環状に囲むようにして形成されたｐ型ガードリング領域ｐｇと、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成されたアノード導体膜ＥＡと、ｐ型ガードリング領域ｐｇの外側に分離部２を隔てて形成されたｎ型カソード導通領域ｎＣｂと、これを覆い、かつ、電気的に接続するようにして形成されたカソード導体膜ＥＣとを有し、アノード導体膜ＥＡとｎ型カソード領域ｎＣａ１とはショットキー接続されていることを特徴とする。 （もっと読む）

【課題】ESD耐圧が向上した半導体装置を提供する。
【解決手段】半導体装置は、電源パッドと、電源用配線を有する所定回路と、電源パッドと電源用配線とを接続する第１配線と、所定電位に設定された第２配線と、第１静電保護素子と、第２静電保護素子と、を含む。第１静電保護素子は、第１配線の電位が第１の閾値になった場合に、第１配線から第２配線への電流経路を形成する。第２静電保護素子は、電源用配線と第２配線との間に設けられ、第１配線の電位が第２の閾値になった場合に、電源用配線から第２配線への電流経路を形成する。 （もっと読む）

【課題】トランジスタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】ＳＯＩ基板１０１は、Ｐ型半導体層１０２の上にＮ型半導体層１０４が形成された半導体基板１２、その上に形成されたＢＯＸ層１０６、及びＢＯＸ層上に形成されたＳＯＩ層１０８を有する。第１素子分離絶縁層１１０ｂは、ＳＯＩ基板１０１に埋め込まれ、下端１６がＰ型半導体層１０２に達し、第１素子領域（ＮＦＥＴ領域３０）と第２素子領域（ＰＦＥＴ領域４０）とを分離する。Ｐ型トランジスタ１３０ｂは、第１素子領域４０に位置し、チャネル領域１２０ｂを有し、Ｎ型トランジスタ１３０ａは、ＮＦＥＴ領域３０に位置し、チャネル領域１２０ａを有する。第１バックゲートコンタクト１３４ｂは、第１素子領域４０に位置する第２導電型層層１０４に、第２バックゲートコンタクト１３４ａは、第２素子領域３０に位置する第２導電型層１０４に接続される。 （もっと読む）

【課題】ＢｉＣＭＯＳプロセスにより製造される半導体装置において、Ｖ−ＮＰＮトランジスタの製造工程を合理化する。また、そのトランジスタのｈＦＥを大きな値に調整する。
【解決手段】Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７の底部に接触してＮ型ベース幅制御層９が形成されている。Ｎ型ベース幅制御層９が形成されることで、Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７が局所的に浅くなっている。また、Ｐ型ベース領域７は、Ｐ型ウエル領域６の形成工程を用いて形成し、Ｎ型ベース幅制御層９は、Ｎ型ウエル領域８の形成工程を用いて形成することにより、工程合理化を図ることができる。 （もっと読む）

【課題】半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。 （もっと読む）

【課題】互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにする。
【解決手段】半導体装置は、第１の素子１５１、第２の素子１５２、第３の素子１５３及び第４の素子１５４を備えている。基板１００は、基板を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を含む。第２の区画は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を含み、基板の裏面に露出した裏面拡散層を有している。第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成され、第３の素子及び第４の素子は、裏面拡散層１０５を介在させて互いに接続されている。 （もっと読む）

【課題】半導体基板の表面に導入された不純物を、前記表面の浅い領域に高精度かつ高濃度で分布させ、不純物が半導体基板の深い領域に拡散することを防ぐことで、半導体装置の歩留まりおよび性能を向上させ、装置の微細化を容易にする。
【解決手段】Ｎ型ＭＩＳトランジスタにおいて、半導体基板３００に打ち込まれた炭素が、同じ領域に打ち込まれたホウ素を引き寄せる性質を利用し、ホウ素をＮ型の不純物として注入したハロー領域３０６に炭素を共注入して炭素注入層３０７を形成する。これにより、ホウ素が増速拡散することを防ぎ、ハロー領域３０６を高い精度で形成することを可能とすることで、微細化された半導体素子の短チャネル効果の発生を抑制する。 （もっと読む）

【課題】オン抵抗を低減し、かつ高耐圧で駆動することが可能な半導体装置を提供する。
【解決手段】当該高耐圧トランジスタは、第１の不純物層ＰＥＰと、第１の不純物層ＰＥＰの内部に形成される第２の不純物層ＨＶＮＷと、第２の不純物層ＨＶＮＷを挟むように、第１の不純物層ＰＥＰの内部に形成される１対の第３の不純物層ＯＦＢおよび第４の不純物層ＰＷと、第３の不純物層ＯＦＢから、第２の不純物層ＨＶＮＷの配置される方向へ、主表面に沿って突出するように、第１の不純物層ＰＥＰの最上面から第１の不純物層ＰＥＰの内部に形成される第５の不純物層ＯＦＢ２と、第２の不純物層ＨＶＮＷの最上面の上方に形成される導電層ＧＥとを備える。第４の不純物層ＰＷにおける不純物濃度は、第３および第５の不純物層ＯＦＢ，ＯＦＢ２における不純物濃度よりも高く、第５の不純物層ＯＦＢ２における不純物濃度は、第３の不純物層ＯＦＢにおける不純物濃度よりも高い。 （もっと読む）